JPH09266286A - 強誘電体容量素子の形成方法 - Google Patents
強誘電体容量素子の形成方法Info
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- JPH09266286A JPH09266286A JP8073550A JP7355096A JPH09266286A JP H09266286 A JPH09266286 A JP H09266286A JP 8073550 A JP8073550 A JP 8073550A JP 7355096 A JP7355096 A JP 7355096A JP H09266286 A JPH09266286 A JP H09266286A
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Abstract
(57)【要約】
【目的】 部分的に膜厚が薄くなる領域が発生しないよ
うにして、局部的に電界強度が高くなることのないよう
にして、ショートや特性の劣化を防止する。 【構成】 基板１０上に下部電極２０と強誘電体膜３０
を形成する〔（ａ）図〕。強誘電体膜３０および下部電
極２０をパターンニングする〔（ｂ）図〕。回転塗布法
により、ＳＯＧ膜４０を形成する〔（ｃ）図〕。ＣＭＰ
により強誘電体膜３０の表面を研磨して表面を平坦化す
る。このとき、ＳＯＧ膜４０がストッパーとして機能
し、強誘電体膜の膜厚を一定化することができる
〔（ｄ）図〕。
うにして、局部的に電界強度が高くなることのないよう
にして、ショートや特性の劣化を防止する。 【構成】 基板１０上に下部電極２０と強誘電体膜３０
を形成する〔（ａ）図〕。強誘電体膜３０および下部電
極２０をパターンニングする〔（ｂ）図〕。回転塗布法
により、ＳＯＧ膜４０を形成する〔（ｃ）図〕。ＣＭＰ
により強誘電体膜３０の表面を研磨して表面を平坦化す
る。このとき、ＳＯＧ膜４０がストッパーとして機能
し、強誘電体膜の膜厚を一定化することができる
〔（ｄ）図〕。
Description
【０００１】
【発明の属する技術分野】本発明は、基板上に強誘電体
容量素子を形成する形成方法に関し、特に半導体集積回
路に集積化される強誘電体メモリなどに用いられる強誘
電体容量素子の形成方法に関するものである。
容量素子を形成する形成方法に関し、特に半導体集積回
路に集積化される強誘電体メモリなどに用いられる強誘
電体容量素子の形成方法に関するものである。
【０００２】
【従来の技術】強誘電体薄膜成膜方法には、金属アルコ
キシドを混合して形成した材料を回転塗布するゾル・ゲ
ル法、有機金属溶液堆積（ＭＯＣＶＤ）法、レーザーア
ブレーション法、スパッタ法等があるがいずれも表面モ
フォロジー（morphology）が悪く、特にゾル・ゲル法を
用いる場合においては溶液中で固相核が成長するため表
面に凹凸が生じやすい。従来、これらの手法を用いて膜
を堆積する際、基板温度や堆積速度等の堆積条件をパラ
メータとして表面の平坦化を試みてきたが、堆積された
膜において良好な電気特性を得るためにはいずれの方法
においても成膜時もしくは成膜後に高温の熱処理を必要
とするため作成した膜の表面モフォロジーの劣化は避け
られず、堆積条件を変えることでの平坦化は極めて困難
である。
キシドを混合して形成した材料を回転塗布するゾル・ゲ
ル法、有機金属溶液堆積（ＭＯＣＶＤ）法、レーザーア
ブレーション法、スパッタ法等があるがいずれも表面モ
フォロジー（morphology）が悪く、特にゾル・ゲル法を
用いる場合においては溶液中で固相核が成長するため表
面に凹凸が生じやすい。従来、これらの手法を用いて膜
を堆積する際、基板温度や堆積速度等の堆積条件をパラ
メータとして表面の平坦化を試みてきたが、堆積された
膜において良好な電気特性を得るためにはいずれの方法
においても成膜時もしくは成膜後に高温の熱処理を必要
とするため作成した膜の表面モフォロジーの劣化は避け
られず、堆積条件を変えることでの平坦化は極めて困難
である。
【０００３】一般的な膜の平坦化法として化学機械研磨
（Chemical Mechanical Polishing；ＣＭＰ）法があ
り、半導体装置の製造工程等において広く採用されてい
る。現在、ＣＭＰに関しては多くの研究がなされている
が、その目的は埋め込み配線形成、平坦化による露光む
らの除去、ＳＯＩ基板の作成等であり、平坦化による電
気特性改善効果を目的とした研究は行われていない。ま
た、強誘電体、特に近年発見されたＢｉ系強誘電体（Ｓ
ｒＢｉ2 Ｔａ2 Ｏ9 等）は化学的性質すら明かでない場
合も多く、強誘電体に関するＣＭＰの研究例えばＣＭＰ
研磨材についての研究は報告されていない。
（Chemical Mechanical Polishing；ＣＭＰ）法があ
り、半導体装置の製造工程等において広く採用されてい
る。現在、ＣＭＰに関しては多くの研究がなされている
が、その目的は埋め込み配線形成、平坦化による露光む
らの除去、ＳＯＩ基板の作成等であり、平坦化による電
気特性改善効果を目的とした研究は行われていない。ま
た、強誘電体、特に近年発見されたＢｉ系強誘電体（Ｓ
ｒＢｉ2 Ｔａ2 Ｏ9 等）は化学的性質すら明かでない場
合も多く、強誘電体に関するＣＭＰの研究例えばＣＭＰ
研磨材についての研究は報告されていない。
【０００４】
【発明が解決しようとする課題】強誘電体膜を形成する
場合、成膜時もしくは成膜後に高温の熱処理を必要とす
るため、作成した膜の表面モフォロジーは劣化する。表
面モフォロジーの劣化による強誘電体の面内膜厚のむら
は膜厚方向に加わる電界強度の面内むらを生じさせる。
強誘電体素子の動作は強誘電体に抗電界以上の電界を印
加することにより強誘電体を反転させることで行うの
で、強誘電体中の印加電界の面内むらは強誘電体容量動
作に不均一をもたらし素子動作の信頼性を劣化させるた
め強誘電体素子作成に際し問題となる。
場合、成膜時もしくは成膜後に高温の熱処理を必要とす
るため、作成した膜の表面モフォロジーは劣化する。表
面モフォロジーの劣化による強誘電体の面内膜厚のむら
は膜厚方向に加わる電界強度の面内むらを生じさせる。
強誘電体素子の動作は強誘電体に抗電界以上の電界を印
加することにより強誘電体を反転させることで行うの
で、強誘電体中の印加電界の面内むらは強誘電体容量動
作に不均一をもたらし素子動作の信頼性を劣化させるた
め強誘電体素子作成に際し問題となる。
【０００５】例えばＳｒＢｉ2 Ｔａ2 Ｏ9 をゾル・ゲル
法で２００ｎｍ堆積した場合、５０ｎｍ程度の凹凸が生
じ、この差は膜中に加わる電界強度に２５％程度の強度
差を生じさせ素子動作を不安定とする。安定な素子動作
のためには膜厚の均一性は１０％以下にとどめる必要が
ある。また、表面モフォロジーの悪い強誘電体膜に電圧
を印加すると曲率半径の小さい箇所には電界集中が生じ
る。電界集中によって絶縁破壊、リーク、欠陥生成等が
生じ絶縁膜の特性を劣化させることはＭＯＳトランジス
タのゲート酸化膜等においてもよく知られており、強誘
電体を用いた素子で同様の現象による強誘電体容量特性
の劣化現象が将来大きな問題となる。例えば強誘電体中
に生じるショートは局所的な電界集中が原因と考えられ
るがＳｒＢｉ2 Ｔａ2 Ｏ9 をゾル・ゲル法で形成した場
合ショートが５％程度生じる。
法で２００ｎｍ堆積した場合、５０ｎｍ程度の凹凸が生
じ、この差は膜中に加わる電界強度に２５％程度の強度
差を生じさせ素子動作を不安定とする。安定な素子動作
のためには膜厚の均一性は１０％以下にとどめる必要が
ある。また、表面モフォロジーの悪い強誘電体膜に電圧
を印加すると曲率半径の小さい箇所には電界集中が生じ
る。電界集中によって絶縁破壊、リーク、欠陥生成等が
生じ絶縁膜の特性を劣化させることはＭＯＳトランジス
タのゲート酸化膜等においてもよく知られており、強誘
電体を用いた素子で同様の現象による強誘電体容量特性
の劣化現象が将来大きな問題となる。例えば強誘電体中
に生じるショートは局所的な電界集中が原因と考えられ
るがＳｒＢｉ2 Ｔａ2 Ｏ9 をゾル・ゲル法で形成した場
合ショートが５％程度生じる。
【０００６】したがって、本発明の解決すべき課題は、
成膜された強誘電体薄膜の表面を平坦化し、ショートの
発生がなく特性が安定した強誘電体容量素子を提供でき
るようにすることである。
成膜された強誘電体薄膜の表面を平坦化し、ショートの
発生がなく特性が安定した強誘電体容量素子を提供でき
るようにすることである。
【０００７】
【課題を解決するための手段】上記の課題は、基板上に
強誘電体薄膜を形成した後、ＣＭＰ法を用いて該強誘電
体薄膜表面の平坦化を行うことによって解決することが
できる。
強誘電体薄膜を形成した後、ＣＭＰ法を用いて該強誘電
体薄膜表面の平坦化を行うことによって解決することが
できる。
【０００８】
【発明の実施の形態】本発明による強誘電体容量素子の
形成方法は、（１）基板上に下部電極膜を形成する工程
と、（２）強誘電体薄膜を形成する工程と、（３）上記
強誘電体薄膜の表面を化学機械研磨（ＣＭＰ）法により
研磨し平坦化する工程と、（４）平坦化された強誘電体
薄膜上に所定のパターンの上部電極を形成する工程と、
を有することを特徴としている。
形成方法は、（１）基板上に下部電極膜を形成する工程
と、（２）強誘電体薄膜を形成する工程と、（３）上記
強誘電体薄膜の表面を化学機械研磨（ＣＭＰ）法により
研磨し平坦化する工程と、（４）平坦化された強誘電体
薄膜上に所定のパターンの上部電極を形成する工程と、
を有することを特徴としている。
【０００９】そして、好ましくは、前記第（２）の工程
の後前記第（３）の工程に先立って、前記強誘電体薄膜
をパターンニングする工程と、該パターンニング工程に
より除去された強誘電体薄膜部分に化学機械研磨レート
が強誘電体薄膜より低い材料からなるストッパー膜を形
成する工程と、が付加される。あるいは、前記第（１）
の工程の後前記第（２）の工程に先立って、前記強誘電
体薄膜よりも化学機械研磨における研磨レートが低い材
料からなるストッパー膜を被着する工程と、被着された
ストッパー膜をパターンニングする工程と、が付加され
る。
の後前記第（３）の工程に先立って、前記強誘電体薄膜
をパターンニングする工程と、該パターンニング工程に
より除去された強誘電体薄膜部分に化学機械研磨レート
が強誘電体薄膜より低い材料からなるストッパー膜を形
成する工程と、が付加される。あるいは、前記第（１）
の工程の後前記第（２）の工程に先立って、前記強誘電
体薄膜よりも化学機械研磨における研磨レートが低い材
料からなるストッパー膜を被着する工程と、被着された
ストッパー膜をパターンニングする工程と、が付加され
る。
【００１０】また、好ましくは、前記第（３）の工程に
おける化学機械研磨が、フッ化水素酸、フッ化水素酸お
よび硝酸、フッ化水素酸およびフッ化アンモニウム若し
くは酢酸、または、フッ化水素酸、硝酸およびフッ化ア
ンモニウム若しくは酢酸を含む研磨材を用いて行われ
る。
おける化学機械研磨が、フッ化水素酸、フッ化水素酸お
よび硝酸、フッ化水素酸およびフッ化アンモニウム若し
くは酢酸、または、フッ化水素酸、硝酸およびフッ化ア
ンモニウム若しくは酢酸を含む研磨材を用いて行われ
る。
【００１１】上記のように、本発明においては、基板上
に下部電極、強誘電体薄膜を順次形成した後にＣＭＰに
より表面の平坦化を行う。そして、ＣＭＰ研磨後の強誘
電体の残留厚さの制御のためにストッパーとなる膜を形
成した後にＣＭＰを行う。例えば、強誘電体膜、或は強
誘電体膜および下部電極の一部を選択的に除去して基板
を一部露出させる。その後粘性の低いＳＯＧ溶液を用い
て基板露出箇所に回転塗布法により所望の厚さのシリコ
ン酸化膜（ＳＯＧ膜）を選択的に形成する。この時強誘
電体膜上にもＳＯＧは堆積するが非常に薄いため後の研
磨においては殆ど問題とならない。
に下部電極、強誘電体薄膜を順次形成した後にＣＭＰに
より表面の平坦化を行う。そして、ＣＭＰ研磨後の強誘
電体の残留厚さの制御のためにストッパーとなる膜を形
成した後にＣＭＰを行う。例えば、強誘電体膜、或は強
誘電体膜および下部電極の一部を選択的に除去して基板
を一部露出させる。その後粘性の低いＳＯＧ溶液を用い
て基板露出箇所に回転塗布法により所望の厚さのシリコ
ン酸化膜（ＳＯＧ膜）を選択的に形成する。この時強誘
電体膜上にもＳＯＧは堆積するが非常に薄いため後の研
磨においては殆ど問題とならない。
【００１２】強誘電体薄膜はシリコン酸化膜に比べフッ
化水素酸に村する溶解速度が著しく速いことから、フッ
化水素酸を含む研磨材（スラリ）を用いてＣＭＰを行う
ときシリコン酸化膜が研磨ストッパーとして作用するた
め、強誘電体がシリコン酸化膜と同じ高さまで研磨され
て研磨レートが低下した時点で研磨を終了することによ
り、強誘電体を任意の厚さに残して表面平坦化できる。
化水素酸に村する溶解速度が著しく速いことから、フッ
化水素酸を含む研磨材（スラリ）を用いてＣＭＰを行う
ときシリコン酸化膜が研磨ストッパーとして作用するた
め、強誘電体がシリコン酸化膜と同じ高さまで研磨され
て研磨レートが低下した時点で研磨を終了することによ
り、強誘電体を任意の厚さに残して表面平坦化できる。
【００１３】上記ＣＭＰ研磨材に硝酸を加えることによ
りフッ化水素酸には溶けきれず表面に析出する金属を溶
かすことができる。また、フッ化水素酸を含むＣＭＰ研
磨材またはフッ化水素酸および硝酸を含むＣＭＰ研磨材
に緩衝材としてＮＨ4 Ｆまたは酢酸を加え研磨材中のペ
ーハーを一定に保つことにより研磨速度を一定化するよ
うにしてもよい。硝酸、酢酸に村するシリコン酸化膜の
エッチング速度は極めて遅いため、ＣＭＰ研磨材にこれ
らを加えてもシリコン酸化膜のストッパーとしての機能
が低下することはない。
りフッ化水素酸には溶けきれず表面に析出する金属を溶
かすことができる。また、フッ化水素酸を含むＣＭＰ研
磨材またはフッ化水素酸および硝酸を含むＣＭＰ研磨材
に緩衝材としてＮＨ4 Ｆまたは酢酸を加え研磨材中のペ
ーハーを一定に保つことにより研磨速度を一定化するよ
うにしてもよい。硝酸、酢酸に村するシリコン酸化膜の
エッチング速度は極めて遅いため、ＣＭＰ研磨材にこれ
らを加えてもシリコン酸化膜のストッパーとしての機能
が低下することはない。
【００１４】強誘電体膜の除去箇所に所望の厚さに形成
するシリコン酸化膜は基板がシリコンの場合にはＳＯＧ
膜に代えて熱酸化により形成することができる。また、
強誘電体膜の堆積の前に予め研磨ストッパー膜を形成し
ておくようにしてもよい。すなわち、基板上にＣＶＤ法
により所望の厚さのシリコン酸化膜を堆積し所定の領域
のシリコン酸化膜を除去して凹部を形成し、この凹部内
を埋め込んで強誘電体膜を形成した後、ＣＭＰを行う。
するシリコン酸化膜は基板がシリコンの場合にはＳＯＧ
膜に代えて熱酸化により形成することができる。また、
強誘電体膜の堆積の前に予め研磨ストッパー膜を形成し
ておくようにしてもよい。すなわち、基板上にＣＶＤ法
により所望の厚さのシリコン酸化膜を堆積し所定の領域
のシリコン酸化膜を除去して凹部を形成し、この凹部内
を埋め込んで強誘電体膜を形成した後、ＣＭＰを行う。
【００１５】従来の強誘電体容量素子の形成方法では、
形成された強誘電体膜をその膜厚のまま用いていたの
で、所望の特性の素子を得るためには一定以上に厚い膜
を形成することはできず、そして高温の熱処理工程を経
て形成された強誘電体膜では表面モフォロジイが劣化す
るため、部分的に膜厚が薄くなる部分が発生することを
防止することができなかった。これに対し、本発明方法
によれば、膜形成後にＣＭＰを行うため、強誘電体膜を
必要となる膜厚以上の厚さに予め形成しておくことがで
きる。したがって、本発明の膜形成方法によれば、部分
的に膜厚が薄くなる個所が発生するのを防止することが
できる。そのため、膜内での電界強度を一定化すること
ができ、局所的な電界集中によるリークや疲労による特
性劣化を抑えて、信頼性の向上を図ることができる。
形成された強誘電体膜をその膜厚のまま用いていたの
で、所望の特性の素子を得るためには一定以上に厚い膜
を形成することはできず、そして高温の熱処理工程を経
て形成された強誘電体膜では表面モフォロジイが劣化す
るため、部分的に膜厚が薄くなる部分が発生することを
防止することができなかった。これに対し、本発明方法
によれば、膜形成後にＣＭＰを行うため、強誘電体膜を
必要となる膜厚以上の厚さに予め形成しておくことがで
きる。したがって、本発明の膜形成方法によれば、部分
的に膜厚が薄くなる個所が発生するのを防止することが
できる。そのため、膜内での電界強度を一定化すること
ができ、局所的な電界集中によるリークや疲労による特
性劣化を抑えて、信頼性の向上を図ることができる。
【００１６】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。 ［第１の実施例］図１は、本発明による強誘電体容量素
子の形成方法の第１の実施例を示す工程順の断面図であ
る。まず、図１（ａ）に示すように、基板１０上にスパ
ッタ法によりＰｔからなる下部電極２０を形成し、その
上にゾル・ゲル法によりＳｒＢｉ 2 Ｔａ2 Ｏ9 からなる
強誘電体膜３０を形成する。次に、図１（ｂ）に示すよ
うに、フォトリソグラフィ法およびドライエッチング法
を用いて強誘電体膜３０、下部電極２０を選択的に除去
して基板１０の表面を一部露出させる。次に、図１
（ｃ）に示すように、粘度の低いＳＯＧ溶液を用いて回
転塗布法によりＳＯＧ膜４０を形成する。この時ＳＯＧ
溶液の粘度が低いためＳＯＧ膜４０ははぼ基板が露出し
た部分にのみ形成され、強誘電体膜上には殆ど形成され
ない。その後、フッ化水素酸、硝酸、ＮＨ4 Ｆを含んだ
研磨材を用いて通常の半導体プロセスで用いられている
方法でＣＭＰを行う。強誘電体に対するフッ化水素酸の
研磨速度を抑えるためフッ化水素酸の濃度は５％以下に
押さえることが望ましい。また、硝酸、ＮＨ4 Ｆの濃度
はフッ化水素酸の０．２５から４倍程度にすることが望
ましい。ＣＭＰ研磨に用いる研磨パッドがＳＯＧ膜４０
に当たり研磨速度が減少した時点で研磨を終了すること
により強誘電体膜３０の膜厚をストッパー膜としてのＳ
ＯＧ膜の厚さに揃えることができる。そして、上記方法
により、図１（ｄ）に示すように、強誘電体膜３０の表
面平坦化を行うことができる。その後、強誘電体膜３０
上にＰｔ等からなる上部電極（図示なし）を形成するこ
とにより、強誘電体容量素子の製作が完了する。
て説明する。 ［第１の実施例］図１は、本発明による強誘電体容量素
子の形成方法の第１の実施例を示す工程順の断面図であ
る。まず、図１（ａ）に示すように、基板１０上にスパ
ッタ法によりＰｔからなる下部電極２０を形成し、その
上にゾル・ゲル法によりＳｒＢｉ 2 Ｔａ2 Ｏ9 からなる
強誘電体膜３０を形成する。次に、図１（ｂ）に示すよ
うに、フォトリソグラフィ法およびドライエッチング法
を用いて強誘電体膜３０、下部電極２０を選択的に除去
して基板１０の表面を一部露出させる。次に、図１
（ｃ）に示すように、粘度の低いＳＯＧ溶液を用いて回
転塗布法によりＳＯＧ膜４０を形成する。この時ＳＯＧ
溶液の粘度が低いためＳＯＧ膜４０ははぼ基板が露出し
た部分にのみ形成され、強誘電体膜上には殆ど形成され
ない。その後、フッ化水素酸、硝酸、ＮＨ4 Ｆを含んだ
研磨材を用いて通常の半導体プロセスで用いられている
方法でＣＭＰを行う。強誘電体に対するフッ化水素酸の
研磨速度を抑えるためフッ化水素酸の濃度は５％以下に
押さえることが望ましい。また、硝酸、ＮＨ4 Ｆの濃度
はフッ化水素酸の０．２５から４倍程度にすることが望
ましい。ＣＭＰ研磨に用いる研磨パッドがＳＯＧ膜４０
に当たり研磨速度が減少した時点で研磨を終了すること
により強誘電体膜３０の膜厚をストッパー膜としてのＳ
ＯＧ膜の厚さに揃えることができる。そして、上記方法
により、図１（ｄ）に示すように、強誘電体膜３０の表
面平坦化を行うことができる。その後、強誘電体膜３０
上にＰｔ等からなる上部電極（図示なし）を形成するこ
とにより、強誘電体容量素子の製作が完了する。
【００１７】上記実施例では、下部電極（上部電極も同
様）をＰｔを用いて形成していたが、これに代え、Ｐｔ
／Ｔｉ、Ａｕ、ＲｕＯX 、ＩｒＯX 等通常強誘電体を用
いられる電極材料を用いて電極を形成することができ
る。また、上記実施例では、強誘電体膜３０をＳｒＢｉ
2 Ｔａ2 Ｏ9 を用いて形成していたが、これに代え、他
のビスマス系強誘電体、バリウム系強誘電体（ＢａＴｉ
Ｏ3 、Ｂａ1-X ＳｒX ＴｉＯ3 等）、鉛系強誘電体（Ｐ
ｂＴｉＯ3 、ＰｂＺｒ1-X ＴｉX Ｏ3 、Ｐｂ（Ｌａ1-y
Ｚｒy ）1-X ＴｉX Ｏ3 等）を用いることができる。ま
た、強誘電体膜の成膜法としては、ゾル・ゲル法に代
え、スパッタ法、ＭＯＣＶＤ法やレーザーアブレーショ
ン法等を用いることができる。ＣＭＰを用いて平坦化を
行うことにより研磨前は２５％程度あった膜厚の面内ば
らつきを５％程度に減少させることができた。また、表
面の平坦化を行うことにより従来５％程度発生していた
ショートを１％以下とすることができた。
様）をＰｔを用いて形成していたが、これに代え、Ｐｔ
／Ｔｉ、Ａｕ、ＲｕＯX 、ＩｒＯX 等通常強誘電体を用
いられる電極材料を用いて電極を形成することができ
る。また、上記実施例では、強誘電体膜３０をＳｒＢｉ
2 Ｔａ2 Ｏ9 を用いて形成していたが、これに代え、他
のビスマス系強誘電体、バリウム系強誘電体（ＢａＴｉ
Ｏ3 、Ｂａ1-X ＳｒX ＴｉＯ3 等）、鉛系強誘電体（Ｐ
ｂＴｉＯ3 、ＰｂＺｒ1-X ＴｉX Ｏ3 、Ｐｂ（Ｌａ1-y
Ｚｒy ）1-X ＴｉX Ｏ3 等）を用いることができる。ま
た、強誘電体膜の成膜法としては、ゾル・ゲル法に代
え、スパッタ法、ＭＯＣＶＤ法やレーザーアブレーショ
ン法等を用いることができる。ＣＭＰを用いて平坦化を
行うことにより研磨前は２５％程度あった膜厚の面内ば
らつきを５％程度に減少させることができた。また、表
面の平坦化を行うことにより従来５％程度発生していた
ショートを１％以下とすることができた。
【００１８】［第２の実施例］図２は、本発明の強誘電
体容量素子の形成方法の第２の実施例を示す工程順の断
面図である。まず、図２（ａ）に示すように、シリコン
基板５０上に、熱酸化によりシリコン酸化膜６０を、ス
パッタ法により下部電極７０を、ゾル・ゲル法により強
誘電体膜８０を順次形成する。次に、図２（ｂ）に示す
ように、通常の半導体プロセスで用いられている加工法
により強誘電体膜８０、下部電極７０を加工してシリコ
ン酸化膜６０の表面を一部露出させる。次に、図２
（ｃ）に示すように、熱酸化法を用いてシリコン基板の
表面を酸化して所望の厚さにシリコン酸化膜９０を成長
させる。
体容量素子の形成方法の第２の実施例を示す工程順の断
面図である。まず、図２（ａ）に示すように、シリコン
基板５０上に、熱酸化によりシリコン酸化膜６０を、ス
パッタ法により下部電極７０を、ゾル・ゲル法により強
誘電体膜８０を順次形成する。次に、図２（ｂ）に示す
ように、通常の半導体プロセスで用いられている加工法
により強誘電体膜８０、下部電極７０を加工してシリコ
ン酸化膜６０の表面を一部露出させる。次に、図２
（ｃ）に示すように、熱酸化法を用いてシリコン基板の
表面を酸化して所望の厚さにシリコン酸化膜９０を成長
させる。
【００１９】その後、フッ化水素酸、硝酸、ＮＨ4 Ｆを
含んだ研磨材を用いてＣＭＰを行う。ＣＭＰ研磨に用い
る研磨パッドがシリコン酸化膜９０に当たり研磨速度が
減少した時点で研磨を終了することにより強誘電体膜を
所望の厚さに加工することができる。すなわち、上記方
法により、図２（ｄ）に示すように、強誘電体膜の表面
平坦化を行うことができる。その後、強誘電体膜８０上
に上部電極（図示なし）を形成することにより、本実施
例の強誘電体容量素子の製作が完了する。ＳＯＧによる
シリコン酸化膜より熱酸化膜の方が研磨レートが小さい
ため、熱酸化膜をストッパーとして用いる本実施例の方
が先の実施例より強誘電体の膜厚を正確のコントロール
することができる。
含んだ研磨材を用いてＣＭＰを行う。ＣＭＰ研磨に用い
る研磨パッドがシリコン酸化膜９０に当たり研磨速度が
減少した時点で研磨を終了することにより強誘電体膜を
所望の厚さに加工することができる。すなわち、上記方
法により、図２（ｄ）に示すように、強誘電体膜の表面
平坦化を行うことができる。その後、強誘電体膜８０上
に上部電極（図示なし）を形成することにより、本実施
例の強誘電体容量素子の製作が完了する。ＳＯＧによる
シリコン酸化膜より熱酸化膜の方が研磨レートが小さい
ため、熱酸化膜をストッパーとして用いる本実施例の方
が先の実施例より強誘電体の膜厚を正確のコントロール
することができる。
【００２０】以上好ましい実施例について説明したが本
発明はこれら実施例に限定されるものではなく、特許請
求の範囲に記載された範囲内において適宜の変更が可能
である。例えば、実施例では、下部電極を強誘電体膜と
同時にパターンニングしていたが、強誘電体膜の成膜に
先立って下部電極をパターンニングしておくことができ
る。
発明はこれら実施例に限定されるものではなく、特許請
求の範囲に記載された範囲内において適宜の変更が可能
である。例えば、実施例では、下部電極を強誘電体膜と
同時にパターンニングしていたが、強誘電体膜の成膜に
先立って下部電極をパターンニングしておくことができ
る。
【００２１】
【発明の効果】以上説明したように、本発明の強誘電体
容量素子の形成方法は、強誘電体膜の成膜後ＣＭＰによ
り平坦化を行うものであるので、予め必要な膜厚以上の
厚さに強誘電体膜を形成しておきＣＭＰにより所望の膜
厚とするとともに表面の平坦化を実現することができ
る。したがって、本発明によれば、局所的な電界集中を
防止することができ、電界集中に起因するショートや特
性の劣化を防止して信頼性の高い強誘電体容量素子を提
供することが可能になる。
容量素子の形成方法は、強誘電体膜の成膜後ＣＭＰによ
り平坦化を行うものであるので、予め必要な膜厚以上の
厚さに強誘電体膜を形成しておきＣＭＰにより所望の膜
厚とするとともに表面の平坦化を実現することができ
る。したがって、本発明によれば、局所的な電界集中を
防止することができ、電界集中に起因するショートや特
性の劣化を防止して信頼性の高い強誘電体容量素子を提
供することが可能になる。
【図１】 本発明の第１の実施例を示す工程順の断面図
である。
である。
【図２】 本発明の第２の実施例を示す工程順の断面図
である。
である。
１０ 基板 ２０、７０ 下部電極 ３０、８０ 強誘電体膜 ４０ ＳＯＧ膜 ５０ シリコン基板 ６０、９０ シリコン酸化膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/10 ４５１ // Ｈ０１Ｌ 21/314
Claims (6)
- 【請求項１】 （１）基板上に下部電極膜を形成する工
程と、 （２）強誘電体薄膜を形成する工程と、 （３）上記強誘電体薄膜の表面を化学機械研磨（ＣＭ
Ｐ）法により研磨し表面を平坦化する工程と、 （４）平坦化された強誘電体薄膜上に所定のパターンの
上部電極を形成する工程と、を有することを特徴とする
強誘電体容量素子の形成方法。 - 【請求項２】 前記第（２）の工程の後前記第（３）の
工程に先立って、前記強誘電体薄膜または前記強誘電体
薄膜および前記下部電極膜をパターンニングする工程
と、該パターンニング工程により除去された強誘電体薄
膜部分または強誘電体薄膜および下部電極膜部分に化学
機械研磨レートが強誘電体薄膜より低い材料からなるス
トッパー膜を形成する工程と、が付加されることを特徴
とする請求項１記載の強誘電体容量素子の形成方法。 - 【請求項３】 前記ストッパー膜が、スピン・オン・グ
ラス法または熱酸化法により形成されたシリコン酸化膜
であることを特徴とする請求項２記載の強誘電体容量素
子の形成方法。 - 【請求項４】 前記第（１）の工程に先立って、若しく
は、前記第（１）の工程の後前記第（２）の工程に先立
って、前記強誘電体薄膜よりも化学機械研磨における研
磨レートが低い材料からなるストッパー膜を被着する工
程と、被着されたストッパー膜をパターンニングする工
程と、が付加されることを特徴とする請求項１記載の強
誘電体容量素子の形成方法。 - 【請求項５】 前記第（２）の工程における強誘電体薄
膜の形成が、ゾル・ゲル法を用いて行われることを特徴
とする請求項１記載の強誘電体容量素子の形成方法。 - 【請求項６】 前記第（３）の工程における化学機械研
磨が、フッ化水素酸、フッ化水素酸および硝酸、フッ化
水素酸およびフッ化アンモニウム若しくは酢酸、また
は、フッ化水素酸、硝酸およびフッ化アンモニウム若し
くは酢酸を含む研磨材を用いて行われることを特徴とす
る請求項１記載の強誘電体容量素子の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8073550A JP2914489B2 (ja) | 1996-03-28 | 1996-03-28 | 強誘電体容量素子の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8073550A JP2914489B2 (ja) | 1996-03-28 | 1996-03-28 | 強誘電体容量素子の形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09266286A true JPH09266286A (ja) | 1997-10-07 |
| JP2914489B2 JP2914489B2 (ja) | 1999-06-28 |
Family
ID=13521467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8073550A Expired - Lifetime JP2914489B2 (ja) | 1996-03-28 | 1996-03-28 | 強誘電体容量素子の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2914489B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100785458B1 (ko) * | 2005-05-18 | 2007-12-13 | 삼성전자주식회사 | 강유전체 박막의 제조 방법 및 이를 이용한 반도체 장치의제조 방법 |
| KR100846367B1 (ko) * | 2002-06-29 | 2008-07-15 | 주식회사 하이닉스반도체 | 강유전체 메모리 소자의 제조 방법 |
| JP2009218426A (ja) * | 2008-03-11 | 2009-09-24 | Tdk Corp | 誘電体素子の製造方法 |
-
1996
- 1996-03-28 JP JP8073550A patent/JP2914489B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100846367B1 (ko) * | 2002-06-29 | 2008-07-15 | 주식회사 하이닉스반도체 | 강유전체 메모리 소자의 제조 방법 |
| KR100785458B1 (ko) * | 2005-05-18 | 2007-12-13 | 삼성전자주식회사 | 강유전체 박막의 제조 방법 및 이를 이용한 반도체 장치의제조 방법 |
| JP2009218426A (ja) * | 2008-03-11 | 2009-09-24 | Tdk Corp | 誘電体素子の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2914489B2 (ja) | 1999-06-28 |
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