JP2003273333A - 多結晶メモリ構造およびその製造方法、これを用いた半導体メモリデバイス - Google Patents
多結晶メモリ構造およびその製造方法、これを用いた半導体メモリデバイスInfo
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Abstract
(57)【要約】
【課題】 メモリセルに用いる多結晶メモリ薄膜のリー
ク電流を抑制しデバイスの信頼性および歩留りを改善す
る。 【解決手段】 基板上の隣接する晶子間にギャップを形
成する結晶粒界を有する、多結晶メモリ層を備える、多
結晶メモリ材料を用いたデバイスの信頼性および歩留り
を改善する多結晶メモリ構造を記載する。絶縁材料は、
少なくとも部分的にギャップ内に位置し、少なくとも部
分的にギャップの入口を塞ぐ。多結晶メモリ構造を形成
する方法も記載される。材料層を堆積し、アニーリング
することにより、隣接する晶子間にギャップを有する多
結晶メモリ材料が形成される。絶縁層を多結晶メモリ材
料上に堆積し、少なくとも部分的にギャップを埋めるこ
とにより、各ギャップの一部が塞がれる。
ク電流を抑制しデバイスの信頼性および歩留りを改善す
る。 【解決手段】 基板上の隣接する晶子間にギャップを形
成する結晶粒界を有する、多結晶メモリ層を備える、多
結晶メモリ材料を用いたデバイスの信頼性および歩留り
を改善する多結晶メモリ構造を記載する。絶縁材料は、
少なくとも部分的にギャップ内に位置し、少なくとも部
分的にギャップの入口を塞ぐ。多結晶メモリ構造を形成
する方法も記載される。材料層を堆積し、アニーリング
することにより、隣接する晶子間にギャップを有する多
結晶メモリ材料が形成される。絶縁層を多結晶メモリ材
料上に堆積し、少なくとも部分的にギャップを埋めるこ
とにより、各ギャップの一部が塞がれる。
Description
【０００１】
【発明の属する技術分野】本発明は、ペロブスカイトま
たは強誘電体等の多結晶メモリ材料の薄膜を持つ多結晶
メモリ構造およびその製造方法、これを用いた不揮発性
抵抗変化メモリ素子などの半導体メモリデバイスに関す
る。
たは強誘電体等の多結晶メモリ材料の薄膜を持つ多結晶
メモリ構造およびその製造方法、これを用いた不揮発性
抵抗変化メモリ素子などの半導体メモリデバイスに関す
る。
【０００２】
【従来の技術】従来、多結晶薄膜は、強誘電体メモリデ
バイスおよび他のペロブスカイトメモリデバイス等のい
くつかの公知の半導体メモリデバイスにおいて用いられ
る。この半導体メモリデバイスとしては、金属／強誘電
体／金属（ＭＦＭ）コンデンサ、単一トランジスタメモ
リ用の金属／強誘電体／絶縁体／半導体（ＭＦＩＳ）の
ゲートスタックＩＴメモリ、または金属／強誘電体／金
属／絶縁体／半導体（ＭＦＭＩＳ）ゲートスタックメモ
リトランジスタなどが研究開発されている。また、二端
子メモリも、強磁気抵抗（ＣＭＲ）材料および高温超伝
導（ＨＴＳＣ）材料等の多結晶メモリ材料を用いて製造
することができる。これらのメモリ構造のいくつかは、
過去１０年にわたり、広範囲にわたって論証および研究
が為されており、多くの優れた特性を有するメモリセル
が製造されている。
バイスおよび他のペロブスカイトメモリデバイス等のい
くつかの公知の半導体メモリデバイスにおいて用いられ
る。この半導体メモリデバイスとしては、金属／強誘電
体／金属（ＭＦＭ）コンデンサ、単一トランジスタメモ
リ用の金属／強誘電体／絶縁体／半導体（ＭＦＩＳ）の
ゲートスタックＩＴメモリ、または金属／強誘電体／金
属／絶縁体／半導体（ＭＦＭＩＳ）ゲートスタックメモ
リトランジスタなどが研究開発されている。また、二端
子メモリも、強磁気抵抗（ＣＭＲ）材料および高温超伝
導（ＨＴＳＣ）材料等の多結晶メモリ材料を用いて製造
することができる。これらのメモリ構造のいくつかは、
過去１０年にわたり、広範囲にわたって論証および研究
が為されており、多くの優れた特性を有するメモリセル
が製造されている。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来のメモリセルに用いる多結晶メモリ材料は、隣接する
晶子間に粒界を有する。これらの粒界は、晶子間に少な
くとも一つのギャップを形成する。多結晶メモリ材料は
また、表面状態が粗い。上部金属電極が多結晶メモリ材
料上に堆積されると、その金属が、晶子間のギャップ内
に堆積される。そのギャップ内の金属により、上部電極
と下部電極との距離が、晶子上にある金属と下部電極と
の距離よりも短くなる。堆積された金属は、後続の処理
中に、粒界に沿ってさらにギャップ内へと深く拡散し続
ける。晶子間のギャップ内の金属は、上部電極と下部電
極との間に短絡を生じ得る。短絡経路が形成されなくと
も、ギャップ内の金属による電界強度が、晶子の表面の
電界強度よりも実質的に大きくなる。この増加した電界
強度は、リーク電流の増加および破壊電圧の低下の原因
の一つになる。この場合において、リーク電流は、半導
体メモリデバイスの電荷保持に深刻な影響を与えるほど
の大きさである。晶子間のギャップ内に金属が存在する
ことにより、個々のメモリセルについて、深刻な製造歩
留りおよびデバイスの信頼性の問題が生じる。数個のセ
ルに欠陥が生じただけでメモリアレイ全体に損失が生じ
る。
来のメモリセルに用いる多結晶メモリ材料は、隣接する
晶子間に粒界を有する。これらの粒界は、晶子間に少な
くとも一つのギャップを形成する。多結晶メモリ材料は
また、表面状態が粗い。上部金属電極が多結晶メモリ材
料上に堆積されると、その金属が、晶子間のギャップ内
に堆積される。そのギャップ内の金属により、上部電極
と下部電極との距離が、晶子上にある金属と下部電極と
の距離よりも短くなる。堆積された金属は、後続の処理
中に、粒界に沿ってさらにギャップ内へと深く拡散し続
ける。晶子間のギャップ内の金属は、上部電極と下部電
極との間に短絡を生じ得る。短絡経路が形成されなくと
も、ギャップ内の金属による電界強度が、晶子の表面の
電界強度よりも実質的に大きくなる。この増加した電界
強度は、リーク電流の増加および破壊電圧の低下の原因
の一つになる。この場合において、リーク電流は、半導
体メモリデバイスの電荷保持に深刻な影響を与えるほど
の大きさである。晶子間のギャップ内に金属が存在する
ことにより、個々のメモリセルについて、深刻な製造歩
留りおよびデバイスの信頼性の問題が生じる。数個のセ
ルに欠陥が生じただけでメモリアレイ全体に損失が生じ
る。
【０００４】このように、リーク電流が大きいメモリセ
ルが存在し得る。リークするメモリセルが数個存在する
だけでも、メモリセルの機能が著しく低減され、これら
のメモリ材料の技術的および経済的な実現可能性を損な
わせており、大規模メモリアレイをうまく製造すること
が困難であった。
ルが存在し得る。リークするメモリセルが数個存在する
だけでも、メモリセルの機能が著しく低減され、これら
のメモリ材料の技術的および経済的な実現可能性を損な
わせており、大規模メモリアレイをうまく製造すること
が困難であった。
【０００５】本発明は、上記従来の問題を解決するもの
で、メモリセルに用いる多結晶メモリ薄膜のリーク電流
を抑制しデバイスの信頼性および歩留りを改善すること
ができる多結晶メモリ構造およびその製造方法、これを
用いた半導体メモリデバイスを提供することを目的とす
る。
で、メモリセルに用いる多結晶メモリ薄膜のリーク電流
を抑制しデバイスの信頼性および歩留りを改善すること
ができる多結晶メモリ構造およびその製造方法、これを
用いた半導体メモリデバイスを提供することを目的とす
る。
【０００６】
【課題を解決するための手段】本発明の多結晶メモリ構
造は、基板上に設けられ、隣接する晶子間にギャップが
形成された結晶粒界を有する多結晶メモリ層と、少なく
とも部分的に該ギャップ内に位置する第１の絶縁材料と
を有するものであり、そのことにより上記目的が達成さ
れる。
造は、基板上に設けられ、隣接する晶子間にギャップが
形成された結晶粒界を有する多結晶メモリ層と、少なく
とも部分的に該ギャップ内に位置する第１の絶縁材料と
を有するものであり、そのことにより上記目的が達成さ
れる。
【０００７】また、好ましくは、本発明の多結晶メモリ
構造における多結晶メモリ層は、ペロブスカイト材料、
強誘電体材料、強磁気抵抗（ＣＭＲ）材料および高温超
伝導（ＨＴＳＣ）材料のうち少なくとも何れかである。
構造における多結晶メモリ層は、ペロブスカイト材料、
強誘電体材料、強磁気抵抗（ＣＭＲ）材料および高温超
伝導（ＨＴＳＣ）材料のうち少なくとも何れかである。
【０００８】さらに、好ましくは、本発明の多結晶メモ
リ構造における多結晶メモリ層は、ＰＺＴ、ＰＬＺＴ、
ＰＬＴ、ＳＢＴ、ＳＢＴＮ、ＢＳＴ、ＢＳＴＯ、ＰＧＯ
およびＰＳＧＯのうち少なくとも何れかである。
リ構造における多結晶メモリ層は、ＰＺＴ、ＰＬＺＴ、
ＰＬＴ、ＳＢＴ、ＳＢＴＮ、ＢＳＴ、ＢＳＴＯ、ＰＧＯ
およびＰＳＧＯのうち少なくとも何れかである。
【０００９】さらに、好ましくは、本発明の多結晶メモ
リ構造における第１の絶縁材料は、二酸化シリコン、窒
化シリコン、酸化ハフニウム、酸化ジルコニウム、酸化
アルミニウム、窒化アルミニウム、酸化タンタル、アル
ミニウムがドーピングされた酸化ハフニウム、およびア
ルミニウムがドーピングされた酸化ジルコニウムのうち
少なくとも何れかである。
リ構造における第１の絶縁材料は、二酸化シリコン、窒
化シリコン、酸化ハフニウム、酸化ジルコニウム、酸化
アルミニウム、窒化アルミニウム、酸化タンタル、アル
ミニウムがドーピングされた酸化ハフニウム、およびア
ルミニウムがドーピングされた酸化ジルコニウムのうち
少なくとも何れかである。
【００１０】さらに、好ましくは、本発明の多結晶メモ
リ構造における多結晶メモリ層と基板との間に下部電極
をさらに設けている。
リ構造における多結晶メモリ層と基板との間に下部電極
をさらに設けている。
【００１１】さらに、好ましくは、本発明の多結晶メモ
リ構造における下部電極は、イリジウム、プラチナ、酸
化ルテニウム、および酸化イリジウムタンタルのうち少
なくとも何れかである。
リ構造における下部電極は、イリジウム、プラチナ、酸
化ルテニウム、および酸化イリジウムタンタルのうち少
なくとも何れかである。
【００１２】さらに、好ましくは、本発明の多結晶メモ
リ構造における下部電極と基板との間に第２の絶縁材料
をさらに有している。
リ構造における下部電極と基板との間に第２の絶縁材料
をさらに有している。
【００１３】さらに、好ましくは、本発明の多結晶メモ
リ構造における第２の絶縁材料は、二酸化シリコン、窒
化シリコン、酸化ハフニウム、酸化ジルコニウム、酸化
アルミニウム、窒化アルミニウム、酸化タンタル、アル
ミニウムがドーピングされた酸化ハフニウム、およびア
ルミニウムがドーピングされた酸化ジルコニウムのうち
少なくとも何れかである。
リ構造における第２の絶縁材料は、二酸化シリコン、窒
化シリコン、酸化ハフニウム、酸化ジルコニウム、酸化
アルミニウム、窒化アルミニウム、酸化タンタル、アル
ミニウムがドーピングされた酸化ハフニウム、およびア
ルミニウムがドーピングされた酸化ジルコニウムのうち
少なくとも何れかである。
【００１４】さらに、好ましくは、本発明の多結晶メモ
リ構造における多結晶メモリ層と基板との間に酸化ハフ
ニウム層および酸化ジルコニウム層のうち少なくとも何
れかを有する。
リ構造における多結晶メモリ層と基板との間に酸化ハフ
ニウム層および酸化ジルコニウム層のうち少なくとも何
れかを有する。
【００１５】さらに、好ましくは、本発明の多結晶メモ
リ構造における多結晶メモリ層上に上部電極をさらに有
している。
リ構造における多結晶メモリ層上に上部電極をさらに有
している。
【００１６】さらに、好ましくは、本発明の多結晶メモ
リ構造における上部電極は、プラチナ、イリジウム、酸
化イリジウム、酸化ルテニウムおよび酸化イリジウムタ
ンタルのうち少なくとも何れかである。
リ構造における上部電極は、プラチナ、イリジウム、酸
化イリジウム、酸化ルテニウムおよび酸化イリジウムタ
ンタルのうち少なくとも何れかである。
【００１７】本発明の多結晶メモリ構造の製造方法は、
基板上に、メモリ材料を設けた工程と、該メモリ材料を
アニーリングすることにより種々の粒界に形成されたギ
ャップを有する多結晶メモリ材料を作製する工程と、該
多結晶メモリ材料上に、少なくとも部分的に該ギャップ
を埋める絶縁材料を設けた工程とを含むものであり、そ
のことにより上記目的が達成される。
基板上に、メモリ材料を設けた工程と、該メモリ材料を
アニーリングすることにより種々の粒界に形成されたギ
ャップを有する多結晶メモリ材料を作製する工程と、該
多結晶メモリ材料上に、少なくとも部分的に該ギャップ
を埋める絶縁材料を設けた工程とを含むものであり、そ
のことにより上記目的が達成される。
【００１８】また、好ましくは、本発明の多結晶メモリ
構造の製造方法における多結晶メモリ材料は、ペロブス
カイト材料、強誘電体材料、強磁気抵抗（ＣＭＲ）材料
および高温超伝導（ＨＴＳＣ）材料のうちの何れかであ
る。
構造の製造方法における多結晶メモリ材料は、ペロブス
カイト材料、強誘電体材料、強磁気抵抗（ＣＭＲ）材料
および高温超伝導（ＨＴＳＣ）材料のうちの何れかであ
る。
【００１９】さらに、好ましくは、本発明の多結晶メモ
リ構造の製造方法における多結晶メモリ材料は、ＰＺ
Ｔ、ＰＬＺＴ、ＰＬＴ、ＳＢＴ、ＳＢＴＮ、ＢＳＴ、Ｂ
ＳＴＯ、ＰＧＯおよびＰＳＧＯのうちの何れかである。
リ構造の製造方法における多結晶メモリ材料は、ＰＺ
Ｔ、ＰＬＺＴ、ＰＬＴ、ＳＢＴ、ＳＢＴＮ、ＢＳＴ、Ｂ
ＳＴＯ、ＰＧＯおよびＰＳＧＯのうちの何れかである。
【００２０】さらに、好ましくは、本発明の多結晶メモ
リ構造の製造方法における絶縁材料は、二酸化シリコ
ン、窒化シリコン、酸化ハフニウム、酸化ジルコニウ
ム、酸化アルミニウム、窒化アルミニウム、酸化タンタ
ル、アルミニウムがドーピングされた酸化ハフニウム、
およびアルミニウムがドーピングされた酸化ジルコニウ
ムのうちの何れかである。
リ構造の製造方法における絶縁材料は、二酸化シリコ
ン、窒化シリコン、酸化ハフニウム、酸化ジルコニウ
ム、酸化アルミニウム、窒化アルミニウム、酸化タンタ
ル、アルミニウムがドーピングされた酸化ハフニウム、
およびアルミニウムがドーピングされた酸化ジルコニウ
ムのうちの何れかである。
【００２１】さらに、好ましくは、本発明の多結晶メモ
リ構造の製造方法における絶縁材料は、化学蒸着（ＣＶ
Ｄ）プロセスまたはスパッタリングプロセスを用いて堆
積される。
リ構造の製造方法における絶縁材料は、化学蒸着（ＣＶ
Ｄ）プロセスまたはスパッタリングプロセスを用いて堆
積される。
【００２２】さらに、好ましくは、本発明の多結晶メモ
リ構造の製造方法において、絶縁材料を平坦化すること
により前記多結晶メモリ材料を部分的に露出させる工程
をさらに含む。
リ構造の製造方法において、絶縁材料を平坦化すること
により前記多結晶メモリ材料を部分的に露出させる工程
をさらに含む。
【００２３】さらに、好ましくは、本発明の多結晶メモ
リ構造の製造方法において、絶縁材料を平坦化する工程
は、ＣＭＰプロセスを用いて行われる。
リ構造の製造方法において、絶縁材料を平坦化する工程
は、ＣＭＰプロセスを用いて行われる。
【００２４】さらに、好ましくは、本発明の多結晶メモ
リ構造の製造方法において、絶縁材料を堆積する前に、
前記多結晶メモリ材料を平坦化する工程をさらに含む。
リ構造の製造方法において、絶縁材料を堆積する前に、
前記多結晶メモリ材料を平坦化する工程をさらに含む。
【００２５】さらに、好ましくは、本発明の多結晶メモ
リ構造の製造方法において、多結晶メモリ材料を堆積す
る前に、前記基板上に下部電極を形成する工程をさらに
含む。
リ構造の製造方法において、多結晶メモリ材料を堆積す
る前に、前記基板上に下部電極を形成する工程をさらに
含む。
【００２６】さらに、好ましくは、本発明の多結晶メモ
リ構造の製造方法における下部電極は、プラチナ、イリ
ジウム、酸化イリジウム、酸化ルテニウムおよび酸化イ
リジウムタンタルのうちの何れかである。
リ構造の製造方法における下部電極は、プラチナ、イリ
ジウム、酸化イリジウム、酸化ルテニウムおよび酸化イ
リジウムタンタルのうちの何れかである。
【００２７】さらに、好ましくは、本発明の多結晶メモ
リ構造の製造方法において、下部電極を形成する前に、
前記基板上に絶縁体を形成する工程をさらに含む。
リ構造の製造方法において、下部電極を形成する前に、
前記基板上に絶縁体を形成する工程をさらに含む。
【００２８】さらに、好ましくは、本発明の多結晶メモ
リ構造の製造方法における絶縁体は、二酸化シリコン、
窒化シリコン、酸化ハフニウム、酸化ジルコニウム、酸
化アルミニウム、窒化アルミニウム、酸化タンタル、ア
ルミニウムがドーピングされた酸化ハフニウム、および
アルミニウムがドーピングされた酸化ジルコニウムのう
ちの何れかである。
リ構造の製造方法における絶縁体は、二酸化シリコン、
窒化シリコン、酸化ハフニウム、酸化ジルコニウム、酸
化アルミニウム、窒化アルミニウム、酸化タンタル、ア
ルミニウムがドーピングされた酸化ハフニウム、および
アルミニウムがドーピングされた酸化ジルコニウムのう
ちの何れかである。
【００２９】さらに、好ましくは、本発明の多結晶メモ
リ構造の製造方法において、多結晶メモリ材料を堆積す
る前に、前記基板上に絶縁体を形成する工程をさらに包
む。
リ構造の製造方法において、多結晶メモリ材料を堆積す
る前に、前記基板上に絶縁体を形成する工程をさらに包
む。
【００３０】さらに、好ましくは、本発明の多結晶メモ
リ構造の製造方法における絶縁体は、酸化ハフニウムお
よび酸化ジルコニウムのうちの何れかである。
リ構造の製造方法における絶縁体は、酸化ハフニウムお
よび酸化ジルコニウムのうちの何れかである。
【００３１】さらに、好ましくは、本発明の多結晶メモ
リ構造の製造方法における多結晶メモリ材料上に上部電
極を形成する工程をさらに含む。
リ構造の製造方法における多結晶メモリ材料上に上部電
極を形成する工程をさらに含む。
【００３２】さらに、好ましくは、本発明の多結晶メモ
リ構造の製造方法における上部電極は、プラチナ、イリ
ジウム、酸化イリジウム、酸化ルテニウム、および酸化
イリジウムタンタルのうちの何れかである。
リ構造の製造方法における上部電極は、プラチナ、イリ
ジウム、酸化イリジウム、酸化ルテニウム、および酸化
イリジウムタンタルのうちの何れかである。
【００３３】本発明の半導体メモリデバイスは、請求項
１〜１１の何れかに記載の多結晶メモリ構造を用いたも
のであり、そのことにより上記目的が達成される。
１〜１１の何れかに記載の多結晶メモリ構造を用いたも
のであり、そのことにより上記目的が達成される。
【００３４】上記構成により、以下、その作用を説明す
る。
る。
【００３５】本発明においては、隣接する晶子間にギャ
ップを形成する結晶粒界を有する多結晶メモリ層を備え
る多結晶メモリ構造において、絶縁材料が少なくとも部
分的にギャップ内に位置し、少なくとも部分的にギャッ
プ内の入口を塞ぐため、後に堆積される金属がギャップ
に入りこむ量が低減されるかまたは金属がギャップ内に
入り込まない。
ップを形成する結晶粒界を有する多結晶メモリ層を備え
る多結晶メモリ構造において、絶縁材料が少なくとも部
分的にギャップ内に位置し、少なくとも部分的にギャッ
プ内の入口を塞ぐため、後に堆積される金属がギャップ
に入りこむ量が低減されるかまたは金属がギャップ内に
入り込まない。
【００３６】また、多結晶メモリ構造の製造方法におい
ては、基板上に多結晶メモリ材料を堆積し、これをアニ
ーリングすることにより、隣接する晶子間にギャップを
有する多結晶メモリ層が基板上に形成される。絶縁層を
多結晶メモリ層上に堆積し、少なくとも部分的にギャッ
プを埋めることにより、各ギャップの一部が塞がれる。
ては、基板上に多結晶メモリ材料を堆積し、これをアニ
ーリングすることにより、隣接する晶子間にギャップを
有する多結晶メモリ層が基板上に形成される。絶縁層を
多結晶メモリ層上に堆積し、少なくとも部分的にギャッ
プを埋めることにより、各ギャップの一部が塞がれる。
【００３７】したがって、メモリセルに用いる多結晶メ
モリ層の薄膜のギャップを介したリーク電流が抑制され
てデバイスの信頼性および歩留りが改善される。
モリ層の薄膜のギャップを介したリーク電流が抑制され
てデバイスの信頼性および歩留りが改善される。
【００３８】なお、このリークは、用いられた多結晶メ
モリ材料の多結晶形態によるものである。強誘電体材料
が良好な強誘電体特性を有するためには、その多結晶メ
モリ材料が多結晶形態を含む結晶形態であることが好ま
しい。
モリ材料の多結晶形態によるものである。強誘電体材料
が良好な強誘電体特性を有するためには、その多結晶メ
モリ材料が多結晶形態を含む結晶形態であることが好ま
しい。
【００３９】
【発明の実施の形態】以下、本発明の多結晶メモリ構造
およびその製造方法の各実施形態について図面を参照し
ながら説明する。
およびその製造方法の各実施形態について図面を参照し
ながら説明する。
【００４０】図１は、本発明の多結晶メモリ構造の製造
方法の一実施形態を示す処理途中のデバイス構造１１Ａ
の断面図である。
方法の一実施形態を示す処理途中のデバイス構造１１Ａ
の断面図である。
【００４１】なお、本発明の半導体メモリデバイスに用
いる多結晶メモリ材料とは、堆積または、堆積およびア
ニーリング後に多結晶質である不揮発性メモリ用途（半
導体メモリデバイスとして例えば不揮発性抵抗変化メモ
リ素子など）に適した材料を指す。
いる多結晶メモリ材料とは、堆積または、堆積およびア
ニーリング後に多結晶質である不揮発性メモリ用途（半
導体メモリデバイスとして例えば不揮発性抵抗変化メモ
リ素子など）に適した材料を指す。
【００４２】本発明では、晶子間のギャップの問題、お
よびこれらのギャップを埋める金属の影響を解決し、各
種の多結晶メモリ材料として、ペロブスカイト材料、強
誘電体材料、強磁気抵抗（ＣＭＲ）材料、および高温超
伝導（ＨＴＳＣ）材料を適用する。
よびこれらのギャップを埋める金属の影響を解決し、各
種の多結晶メモリ材料として、ペロブスカイト材料、強
誘電体材料、強磁気抵抗（ＣＭＲ）材料、および高温超
伝導（ＨＴＳＣ）材料を適用する。
【００４３】図１に示すように、下部電極１２は基板１
４上に形成されている。基板１４は、シリコン基板また
は他の半導体材料、絶縁体基板上の半導体を含む適切な
基板材料である。一実施形態として、まず、基板１４上
に酸化物層１６を堆積し、下部電極１２が形成される酸
化物層１６の位置をエッチングしてトレンチを形成す
る。酸化物層１６およびトレンチ内の基板１４上に金属
を堆積させることにより、トレンチ内を金属で埋め込
む。
４上に形成されている。基板１４は、シリコン基板また
は他の半導体材料、絶縁体基板上の半導体を含む適切な
基板材料である。一実施形態として、まず、基板１４上
に酸化物層１６を堆積し、下部電極１２が形成される酸
化物層１６の位置をエッチングしてトレンチを形成す
る。酸化物層１６およびトレンチ内の基板１４上に金属
を堆積させることにより、トレンチ内を金属で埋め込
む。
【００４４】次いで、その上面の金属が、例えば、ＣＭ
Ｐプロセスを用いて平坦化されて下部電極１２が形成さ
れる。この下部電極１２は、好ましくは、貴金属、また
は、例えばプラチナ、イリジウム、酸化イリジウム、酸
化ルテニウムまたは酸化イリジウムタンタル等の導電性
酸化貴金属である。
Ｐプロセスを用いて平坦化されて下部電極１２が形成さ
れる。この下部電極１２は、好ましくは、貴金属、また
は、例えばプラチナ、イリジウム、酸化イリジウム、酸
化ルテニウムまたは酸化イリジウムタンタル等の導電性
酸化貴金属である。
【００４５】下部電極１２を形成した後、下部電極１２
および酸化物層１６上に多結晶メモリ層１８の材料を堆
積させ、その材料をアニーリングする。多結晶メモリ層
１８には、表面にギャップ２０を形成する粒界を有す
る。このギャップ２０は、サイズおよび深さが一様では
なく、多結晶メモリ層１８を貫通して下部電極１２にま
で達し得るものも存在し得る。多結晶メモリ材料は、ペ
ロブスカイト材料、強誘電体材料、ＣＭＲ材料またはＨ
ＴＳＣ材料である。多結晶メモリ材料は、ＰｂＺｒｘＴ
ｉ１−ｘＯ３（ＰＺＴ）、（Ｐｂ，Ｌａ）（ＺｒＴｉ）
Ｏ３（ＰＬＺＴ）、（ＰｂＬａ）ＴｉＯ３（ＰＬＴ）、
ＳｒＢｉ２Ｔａ２Ｏ９（ＳＢＴ）、ＳｒＢｉ２（Ｔａ
１−ｘＮｂｘ）２Ｏ９（ＳＢＴＮ）、（Ｂａ，Ｓｒ）Ｔ
ｉＯ３（ＢＳＴまたはＢＳＴＯと呼ぶ）、Ｐｂ５Ｇｅ３
Ｏ１１（ＰＧＯ）、（Ｐｂ１−ｘＳｎｘ）５Ｇｅ３Ｏ
１１（ＰＳＧＯ）、または他のペロブスカイト材料、強
誘電体材料、または適切なメモリ材料から選択され得
る。
および酸化物層１６上に多結晶メモリ層１８の材料を堆
積させ、その材料をアニーリングする。多結晶メモリ層
１８には、表面にギャップ２０を形成する粒界を有す
る。このギャップ２０は、サイズおよび深さが一様では
なく、多結晶メモリ層１８を貫通して下部電極１２にま
で達し得るものも存在し得る。多結晶メモリ材料は、ペ
ロブスカイト材料、強誘電体材料、ＣＭＲ材料またはＨ
ＴＳＣ材料である。多結晶メモリ材料は、ＰｂＺｒｘＴ
ｉ１−ｘＯ３（ＰＺＴ）、（Ｐｂ，Ｌａ）（ＺｒＴｉ）
Ｏ３（ＰＬＺＴ）、（ＰｂＬａ）ＴｉＯ３（ＰＬＴ）、
ＳｒＢｉ２Ｔａ２Ｏ９（ＳＢＴ）、ＳｒＢｉ２（Ｔａ
１−ｘＮｂｘ）２Ｏ９（ＳＢＴＮ）、（Ｂａ，Ｓｒ）Ｔ
ｉＯ３（ＢＳＴまたはＢＳＴＯと呼ぶ）、Ｐｂ５Ｇｅ３
Ｏ１１（ＰＧＯ）、（Ｐｂ１−ｘＳｎｘ）５Ｇｅ３Ｏ
１１（ＰＳＧＯ）、または他のペロブスカイト材料、強
誘電体材料、または適切なメモリ材料から選択され得
る。
【００４６】図２は、本発明の多結晶メモリ構造の製造
方法の一実施形態を示す処理途中のデバイス構造１１Ｂ
の断面図である。
方法の一実施形態を示す処理途中のデバイス構造１１Ｂ
の断面図である。
【００４７】図２に示すように、多結晶メモリ層１８上
に絶縁層２４が堆積される。絶縁層２４は、少なくとも
部分的に表面上のギャップ２０を埋め、ギャップ２０を
塞ぎ、後に堆積される金属がギャップ２０に入りこむ量
を低減するか、または金属がギャップ２０に入り込まな
いようにする。
に絶縁層２４が堆積される。絶縁層２４は、少なくとも
部分的に表面上のギャップ２０を埋め、ギャップ２０を
塞ぎ、後に堆積される金属がギャップ２０に入りこむ量
を低減するか、または金属がギャップ２０に入り込まな
いようにする。
【００４８】本発明のいくつかの場合において、絶縁層
２４は、一つ以上のギャップ２０を完全に埋め得るが、
絶縁層２４がギャップ２０を完全に埋め尽くす必要はな
い。絶縁層２４は、ギャップ２０の開口部を部分的に塞
ぐこと、またはギャップ２０の開口部を完全に塞ぐこと
のいずれかによって、後に堆積される金属がギャップ２
０内に入りこむ量を低減するか、または金属がギャップ
２０内に入り込まないようにする。絶縁層２４は、酸化
シリコン、窒化シリコンまたは酸化ハフニウム、酸化ジ
ルコニウム、酸化アルミニウム、窒化アルミニウム、酸
化タンタル、アルミニウムがドーピングされた酸化ハフ
ニウム、またはアルミニウムがドーピングされた酸化ジ
ルコニウム等の材料を含むｈｉｇｈ−ｋ絶縁材料（強誘
電率材料）を含み得る。絶縁層２４は、化学蒸着（ＣＶ
Ｄ）、スパッタリングまたは所望の材料を堆積する他の
適切な方法を用いて堆積され得る。本明細書中において
用いられるように、ＣＶＤは、例えばプラズマ増強ＣＶ
Ｄ、原子層ＣＶＤ、酸化金属ＣＶＤ、またはこの他のＣ
ＶＤプロセスなどの任意のＣＶＤ法を指す。
２４は、一つ以上のギャップ２０を完全に埋め得るが、
絶縁層２４がギャップ２０を完全に埋め尽くす必要はな
い。絶縁層２４は、ギャップ２０の開口部を部分的に塞
ぐこと、またはギャップ２０の開口部を完全に塞ぐこと
のいずれかによって、後に堆積される金属がギャップ２
０内に入りこむ量を低減するか、または金属がギャップ
２０内に入り込まないようにする。絶縁層２４は、酸化
シリコン、窒化シリコンまたは酸化ハフニウム、酸化ジ
ルコニウム、酸化アルミニウム、窒化アルミニウム、酸
化タンタル、アルミニウムがドーピングされた酸化ハフ
ニウム、またはアルミニウムがドーピングされた酸化ジ
ルコニウム等の材料を含むｈｉｇｈ−ｋ絶縁材料（強誘
電率材料）を含み得る。絶縁層２４は、化学蒸着（ＣＶ
Ｄ）、スパッタリングまたは所望の材料を堆積する他の
適切な方法を用いて堆積され得る。本明細書中において
用いられるように、ＣＶＤは、例えばプラズマ増強ＣＶ
Ｄ、原子層ＣＶＤ、酸化金属ＣＶＤ、またはこの他のＣ
ＶＤプロセスなどの任意のＣＶＤ法を指す。
【００４９】図３は、本発明の多結晶メモリ構造の製造
方法の一実施形態を示す処理途中のデバイス構造１１Ｃ
の断面図である。
方法の一実施形態を示す処理途中のデバイス構造１１Ｃ
の断面図である。
【００５０】図３に示すように、絶縁層２４は、例えば
ＣＭＰプロセスを用いて上面から平坦化される。絶縁層
２４を平坦化することにより、多結晶メモリ層１８が露
出し得る。つまり、絶縁層２４の平坦化中に多結晶メモ
リ層１８の一部も平坦化され得る。
ＣＭＰプロセスを用いて上面から平坦化される。絶縁層
２４を平坦化することにより、多結晶メモリ層１８が露
出し得る。つまり、絶縁層２４の平坦化中に多結晶メモ
リ層１８の一部も平坦化され得る。
【００５１】他の実施形態では、絶縁層２４の一部が、
多結晶メモリ層１８上に残るようにしてもよい。これに
より、メモリウインドウ（memory window）が低減さ
れ、ドレインがより高い電圧で動作することが必要とな
るが、メモリデバイスは、依然として、信頼性を損なう
ことなく使用可能であり得る。
多結晶メモリ層１８上に残るようにしてもよい。これに
より、メモリウインドウ（memory window）が低減さ
れ、ドレインがより高い電圧で動作することが必要とな
るが、メモリデバイスは、依然として、信頼性を損なう
ことなく使用可能であり得る。
【００５２】図４は、本発明の多結晶メモリ構造の製造
方法の一実施形態を示す処理途中のデバイス構造１１Ｄ
の断面図である。
方法の一実施形態を示す処理途中のデバイス構造１１Ｄ
の断面図である。
【００５３】図４に示すように、上部電極層２６が、絶
縁層２４および多結晶メモリ層１８上に堆積される。上
部電極層２６は、貴金属、または、例えばプラチナ、イ
リジウム、酸化イリジウム、酸化ルテニウムまたは酸化
イリジウムタンタル等の導電性酸化貴金属であり得る。
縁層２４および多結晶メモリ層１８上に堆積される。上
部電極層２６は、貴金属、または、例えばプラチナ、イ
リジウム、酸化イリジウム、酸化ルテニウムまたは酸化
イリジウムタンタル等の導電性酸化貴金属であり得る。
【００５４】図５は、本発明の多結晶メモリ構造の製造
方法の一実施形態を示す処理完了後のデバイス構造１１
Ｅの断面図である。
方法の一実施形態を示す処理完了後のデバイス構造１１
Ｅの断面図である。
【００５５】図５に示すように、上部電極層２６がエッ
チングされて所定形状にパターニングされることにより
上部電極２６Ａが形成される。このとき、多結晶メモリ
層１８もまた、パターニングされて、多結晶メモリゲー
トスタック３０として完成する。この多結晶メモリゲー
トスタック３０は、多結晶メモリ層１８の残存部分、絶
縁層２４の残存部分、および上部電極２６Ａを含む。
チングされて所定形状にパターニングされることにより
上部電極２６Ａが形成される。このとき、多結晶メモリ
層１８もまた、パターニングされて、多結晶メモリゲー
トスタック３０として完成する。この多結晶メモリゲー
トスタック３０は、多結晶メモリ層１８の残存部分、絶
縁層２４の残存部分、および上部電極２６Ａを含む。
【００５６】次に、その結果できたデバイス構造１１Ｅ
に、更なる公知のプロセスを実施することにより、多結
晶メモリ構造が形成される。トレンチ構造を用いるデバ
イス構造１１Ｅの代替的な実施形態を図６〜１０に示
す。
に、更なる公知のプロセスを実施することにより、多結
晶メモリ構造が形成される。トレンチ構造を用いるデバ
イス構造１１Ｅの代替的な実施形態を図６〜１０に示
す。
【００５７】図６は、本発明の多結晶メモリ構造の製造
方法の他の実施形態を示す処理途中のデバイス構造１１
Ｆの断面図である。
方法の他の実施形態を示す処理途中のデバイス構造１１
Ｆの断面図である。
【００５８】図６に示すように、まず、基板１４上に下
部電極層４０が堆積される。その下部電極層４０上に窒
化シリコン層、または他の適切な犠牲材料が堆積され、
所定形状にパターニングされることにより、犠牲ゲート
構造４２が形成される。
部電極層４０が堆積される。その下部電極層４０上に窒
化シリコン層、または他の適切な犠牲材料が堆積され、
所定形状にパターニングされることにより、犠牲ゲート
構造４２が形成される。
【００５９】次いで、下部電極層４０がエッチングされ
る。このとき、マスクとして、犠牲ゲート構造４２が用
いられ得る。または、下部電極層４０は、犠牲ゲート構
造をパターニングするために用いられたものと同じマス
クを用いてエッチングされ得る。
る。このとき、マスクとして、犠牲ゲート構造４２が用
いられ得る。または、下部電極層４０は、犠牲ゲート構
造をパターニングするために用いられたものと同じマス
クを用いてエッチングされ得る。
【００６０】図７は、本発明の多結晶メモリ構造の製造
方法の他の実施形態を示す処理途中のデバイス構造１１
Ｇの断面図である。
方法の他の実施形態を示す処理途中のデバイス構造１１
Ｇの断面図である。
【００６１】図７に示すように、図６で説明したエッチ
ング処理（パツァーニング処理）の後に、下部電極層４
０のパターンニングされた一部が下部電極４４として残
る。
ング処理（パツァーニング処理）の後に、下部電極層４
０のパターンニングされた一部が下部電極４４として残
る。
【００６２】次いで、酸化物層４６（または他の適切な
材料）が、基板および犠牲ゲート構造上に堆積される。
その後、例えばＣＭＰプロセスを用いて上面側から酸化
物層４６が平坦化される。
材料）が、基板および犠牲ゲート構造上に堆積される。
その後、例えばＣＭＰプロセスを用いて上面側から酸化
物層４６が平坦化される。
【００６３】図８は、本発明の多結晶メモリ構造の製造
方法の他の実施形態を示す処理途中のデバイス構造１１
Ｈの断面図である。
方法の他の実施形態を示す処理途中のデバイス構造１１
Ｈの断面図である。
【００６４】図８に示すように、犠牲ゲート構造４２が
除去されてトレンチ４８が残る。例えば、犠牲ゲート構
造４２が、窒化シリコンから構成される場合、熱リン酸
エッチング（hot phosphoric acid etch）が犠牲ゲート
構造４２を除去するために用いられ得る。
除去されてトレンチ４８が残る。例えば、犠牲ゲート構
造４２が、窒化シリコンから構成される場合、熱リン酸
エッチング（hot phosphoric acid etch）が犠牲ゲート
構造４２を除去するために用いられ得る。
【００６５】図９は、本発明の多結晶メモリ構造の製造
方法の他の実施形態を示す処理途中のデバイス構造１１
Ｉの断面図である。
方法の他の実施形態を示す処理途中のデバイス構造１１
Ｉの断面図である。
【００６６】図９に示すように、酸化物層４６およびト
レンチ４８内の下部電極４４上に多結晶メモリ層５０が
堆積される。
レンチ４８内の下部電極４４上に多結晶メモリ層５０が
堆積される。
【００６７】図１０は、本発明の多結晶メモリ構造の製
造方法の他の実施形態を示す処理完了後のデバイス構造
１１Ｊの断面図である。
造方法の他の実施形態を示す処理完了後のデバイス構造
１１Ｊの断面図である。
【００６８】図１０に示すように、ＣＭＰプロセスを用
いて、多結晶メモリ層５０が上面側から平坦化され、多
結晶メモリゲート構造５２が形成される。この多結晶メ
モリゲート構造５２には、隣接する晶子の粒界に形成さ
れたギャップ２０を有する。
いて、多結晶メモリ層５０が上面側から平坦化され、多
結晶メモリゲート構造５２が形成される。この多結晶メ
モリゲート構造５２には、隣接する晶子の粒界に形成さ
れたギャップ２０を有する。
【００６９】次いで、絶縁層２４が多結晶メモリ層５０
上に堆積され、そのギャップ２０内が塞がれるか、また
は埋められる。
上に堆積され、そのギャップ２０内が塞がれるか、また
は埋められる。
【００７０】以上により、上記各実施形態によれば、基
板１４上の隣接する晶子間にギャップ２０の結晶粒界を
有する多結晶メモリ層１８または５０を備える多結晶メ
モリ材料を用いた半導体メモリデバイスの多結晶メモリ
構造において、絶縁層２４が、少なくとも部分的にギャ
ップ２０内に位置し、少なくとも部分的にギャップ２０
の入口を塞ぐことによって、メモリセルに用いる多結晶
メモリ薄膜のギャップ２０を介した破壊電圧を改善して
それによるリーク電流を抑制しデバイスの信頼性および
歩留りを改善することができる。
板１４上の隣接する晶子間にギャップ２０の結晶粒界を
有する多結晶メモリ層１８または５０を備える多結晶メ
モリ材料を用いた半導体メモリデバイスの多結晶メモリ
構造において、絶縁層２４が、少なくとも部分的にギャ
ップ２０内に位置し、少なくとも部分的にギャップ２０
の入口を塞ぐことによって、メモリセルに用いる多結晶
メモリ薄膜のギャップ２０を介した破壊電圧を改善して
それによるリーク電流を抑制しデバイスの信頼性および
歩留りを改善することができる。
【００７１】なお、一つの実施形態では、絶縁層２４が
平坦化され、その上に上部金属層を堆積し、上部金属層
を所定形状にパターニングすることにより上部電極２８
が形成される。
平坦化され、その上に上部金属層を堆積し、上部金属層
を所定形状にパターニングすることにより上部電極２８
が形成される。
【００７２】また、上述の各実施形態は、単純なＭＦＭ
コンデンサを説明している。本発明はまた、例えば、酸
化ハフニウムまたは酸化ジルコニウム等のさらなる絶縁
材料層が下部電極の代わりに、基板上に堆積され、パタ
ーニングされるＭＦＩＳデバイスにも適用され得る。
コンデンサを説明している。本発明はまた、例えば、酸
化ハフニウムまたは酸化ジルコニウム等のさらなる絶縁
材料層が下部電極の代わりに、基板上に堆積され、パタ
ーニングされるＭＦＩＳデバイスにも適用され得る。
【００７３】さらに、他の実施形態では、更なる絶縁材
料層は、基板と下部電極との間に挿入されるように、下
部電極を形成する前に、基板上に堆積される。これによ
り、ＭＦＭＩＳ構造が形成される。さらなる絶縁材料層
としては、酸化シリコン、窒化シリコン、もしくは酸化
ハフニウム、酸化ジルコニウム、酸化アルミニウム、窒
化アルミニウム、酸化タンタル、アルミニウムがドーピ
ングされた酸化ハフニウム、またはアルミニウムがドー
ピングされた酸化ジルコニウム等のｈｉｇｈ−ｋ絶縁材
料であり得る。
料層は、基板と下部電極との間に挿入されるように、下
部電極を形成する前に、基板上に堆積される。これによ
り、ＭＦＭＩＳ構造が形成される。さらなる絶縁材料層
としては、酸化シリコン、窒化シリコン、もしくは酸化
ハフニウム、酸化ジルコニウム、酸化アルミニウム、窒
化アルミニウム、酸化タンタル、アルミニウムがドーピ
ングされた酸化ハフニウム、またはアルミニウムがドー
ピングされた酸化ジルコニウム等のｈｉｇｈ−ｋ絶縁材
料であり得る。
【００７４】さらに、上述した例は、本発明の局面を説
明するために提供される。当業者は、上記以外の構造の
発明を採用することができ得る。従って、本発明の範囲
は、特許請求の範囲により規定される。
明するために提供される。当業者は、上記以外の構造の
発明を採用することができ得る。従って、本発明の範囲
は、特許請求の範囲により規定される。
【００７５】
【発明の効果】以上により、本発明によれば、少なくと
も部分的にギャップ内に絶縁層が位置してギャップの入
口を塞ぐため、メモリセルに用いる多結晶メモリ薄膜の
ギャップを介した破壊電圧を改善してそこを流れるリー
ク電流を抑制し、デバイスの信頼性および歩留りを改善
することができる。
も部分的にギャップ内に絶縁層が位置してギャップの入
口を塞ぐため、メモリセルに用いる多結晶メモリ薄膜の
ギャップを介した破壊電圧を改善してそこを流れるリー
ク電流を抑制し、デバイスの信頼性および歩留りを改善
することができる。
【図１】本発明の多結晶メモリ構造の製造方法の一実施
形態を示す処理途中のデバイス構造１１Ａの断面図であ
る。
形態を示す処理途中のデバイス構造１１Ａの断面図であ
る。
【図２】本発明の多結晶メモリ構造の製造方法の一実施
形態を示す処理途中のデバイス構造１１Ｂの断面図であ
る。
形態を示す処理途中のデバイス構造１１Ｂの断面図であ
る。
【図３】本発明の多結晶メモリ構造の製造方法の一実施
形態を示す処理途中のデバイス構造１１Ｃの断面図であ
る。
形態を示す処理途中のデバイス構造１１Ｃの断面図であ
る。
【図４】本発明の多結晶メモリ構造の製造方法の一実施
形態を示す処理途中のデバイス構造１１Ｄの断面図であ
る。
形態を示す処理途中のデバイス構造１１Ｄの断面図であ
る。
【図５】本発明の多結晶メモリ構造の製造方法の一実施
形態を示す処理完了後のデバイス構造１１Ｅの断面図で
ある。
形態を示す処理完了後のデバイス構造１１Ｅの断面図で
ある。
【図６】本発明の多結晶メモリ構造の製造方法の他の実
施形態を示す処理途中のデバイス構造１１Ｆの断面図で
ある。
施形態を示す処理途中のデバイス構造１１Ｆの断面図で
ある。
【図７】本発明の多結晶メモリ構造の製造方法の他の実
施形態を示す処理途中のデバイス構造１１Ｇの断面図で
ある。
施形態を示す処理途中のデバイス構造１１Ｇの断面図で
ある。
【図８】本発明の多結晶メモリ構造の製造方法の他の実
施形態を示す処理途中のデバイス構造１１Ｈの断面図で
ある。
施形態を示す処理途中のデバイス構造１１Ｈの断面図で
ある。
【図９】本発明の多結晶メモリ構造の製造方法の他の実
施形態を示す処理途中のデバイス構造１１Ｉの断面図で
ある。
施形態を示す処理途中のデバイス構造１１Ｉの断面図で
ある。
【図１０】本発明の多結晶メモリ構造の製造方法の他の
実施形態を示す処理完了後のデバイス構造１１Ｊの断面
図である。
実施形態を示す処理完了後のデバイス構造１１Ｊの断面
図である。
１１Ａ〜１１Ｊ デバイス構造（１１Ｅ，１１Ｊ 多
結晶メモリ構造） １２ 下部電極 １４ 基板 １６ 酸化物層 １８ 多結晶メモリ層 ２０ ギャップ ２４ 絶縁層 ２６ 上部電極層 ２６Ａ，２８ 上部電極 ３０ 多結晶メモリゲートスタック ４０ 下部電極層 ４２ 犠牲ゲート構造 ４４ 下部電極 ４６ 酸化物層 ４８ トレンチ ５０ 多結晶メモリ層 ５２ 多結晶メモリゲート構造
結晶メモリ構造） １２ 下部電極 １４ 基板 １６ 酸化物層 １８ 多結晶メモリ層 ２０ ギャップ ２４ 絶縁層 ２６ 上部電極層 ２６Ａ，２８ 上部電極 ３０ 多結晶メモリゲートスタック ４０ 下部電極層 ４２ 犠牲ゲート構造 ４４ 下部電極 ４６ 酸化物層 ４８ トレンチ ５０ 多結晶メモリ層 ５２ 多結晶メモリゲート構造
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フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 43/08 Ｈ０１Ｌ 27/10 ４４７
(72)発明者 ティンカイ リー
アメリカ合衆国 ワシントン 98683，
バンクーバー， エスイー 23アールディ
ー ストリート 18701
(72)発明者 フェンヤン ツアン
アメリカ合衆国 ワシントン 98683，
バンクーバー， エスイー 32アールディ
ー ストリート 16807
(72)発明者 ウェ−ウェ ザン
アメリカ合衆国 ワシントン 98683，
バンクーバー， エスイー 18ティーエイ
チ ストリート 18806
Ｆターム(参考） 5F083 FR00 FR06 FR07 FZ08 FZ10
GA06 JA02 JA13 JA14 JA15
JA17 JA19 JA38 JA43 JA44
JA60 PR21 PR22 PR33 PR40
5F101 BA62 BH02 BH16
Claims (28)
- 【請求項１】 基板上に設けられ、隣接する晶子間にギ
ャップが形成された結晶粒界を有する多結晶メモリ層
と、 少なくとも部分的に該ギャップ内に位置する第１の絶縁
材料とを有する多結晶メモリ構造。 - 【請求項２】 前記多結晶メモリ層は、ペロブスカイト
材料、強誘電体材料、強磁気抵抗（ＣＭＲ）材料および
高温超伝導（ＨＴＳＣ）材料のうち少なくとも何れかで
ある請求項１に記載の多結晶メモリ構造。 - 【請求項３】 前記多結晶メモリ層は、ＰＺＴ、ＰＬＺ
Ｔ、ＰＬＴ、ＳＢＴ、ＳＢＴＮ、ＢＳＴ、ＢＳＴＯ、Ｐ
ＧＯおよびＰＳＧＯのうち少なくとも何れかである請求
項１に記載の多結晶メモリ構造。 - 【請求項４】 前記第１の絶縁材料は、二酸化シリコ
ン、窒化シリコン、酸化ハフニウム、酸化ジルコニウ
ム、酸化アルミニウム、窒化アルミニウム、酸化タンタ
ル、アルミニウムがドーピングされた酸化ハフニウム、
およびアルミニウムがドーピングされた酸化ジルコニウ
ムのうち少なくとも何れかである請求項１に記載の多結
晶メモリ構造。 - 【請求項５】 前記多結晶メモリ層と基板との間に下部
電極をさらに設けた請求項１に記載の多結晶メモリ構
造。 - 【請求項６】 前記下部電極は、イリジウム、プラチ
ナ、酸化ルテニウム、および酸化イリジウムタンタルの
うち少なくとも何れかである請求項５に記載の多結晶メ
モリ構造。 - 【請求項７】 前記下部電極と基板との間に第２の絶縁
材料をさらに有した請求項５に記載の多結晶メモリ構
造。 - 【請求項８】 前記第２の絶縁材料は、二酸化シリコ
ン、窒化シリコン、酸化ハフニウム、酸化ジルコニウ
ム、酸化アルミニウム、窒化アルミニウム、酸化タンタ
ル、アルミニウムがドーピングされた酸化ハフニウム、
およびアルミニウムがドーピングされた酸化ジルコニウ
ムのうち少なくとも何れかである請求項７に記載の多結
晶メモリ構造。 - 【請求項９】 前記多結晶メモリ層と基板との間に酸化
ハフニウム層および酸化ジルコニウム層のうち少なくと
も何れかを有する請求項１に記載の多結晶メモリ構造。 - 【請求項１０】 前記多結晶メモリ層上に上部電極をさ
らに有した請求項１に記載の多結晶メモリ構造。 - 【請求項１１】 前記上部電極は、プラチナ、イリジウ
ム、酸化イリジウム、酸化ルテニウムおよび酸化イリジ
ウムタンタルのうち少なくとも何れかである請求項１０
に記載の多結晶メモリ構造。 - 【請求項１２】 基板上に、メモリ材料を設けた工程
と、 該メモリ材料をアニーリングすることにより種々の粒界
に形成されたギャップを有する多結晶メモリ材料を作製
する工程と、 該多結晶メモリ材料上に、少なくとも部分的に該ギャッ
プを埋める絶縁材料を設けた工程とを含む多結晶メモリ
構造の製造方法。 - 【請求項１３】 前記多結晶メモリ材料は、ペロブスカ
イト材料、強誘電体材料、強磁気抵抗（ＣＭＲ）材料お
よび高温超伝導（ＨＴＳＣ）材料のうちの何れかである
請求項１２に記載の多結晶メモリ構造の製造方法。 - 【請求項１４】 前記多結晶メモリ材料は、ＰＺＴ、Ｐ
ＬＺＴ、ＰＬＴ、ＳＢＴ、ＳＢＴＮ、ＢＳＴ、ＢＳＴ
Ｏ、ＰＧＯおよびＰＳＧＯのうちの何れかである請求項
１２に記載の多結晶メモリ構造の製造方法。 - 【請求項１５】 前記絶縁材料は、二酸化シリコン、窒
化シリコン、酸化ハフニウム、酸化ジルコニウム、酸化
アルミニウム、窒化アルミニウム、酸化タンタル、アル
ミニウムがドーピングされた酸化ハフニウム、およびア
ルミニウムがドーピングされた酸化ジルコニウムのうち
の何れかである請求項１２に記載の多結晶メモリ構造の
製造方法。 - 【請求項１６】 前記絶縁材料は、化学蒸着（ＣＶＤ）
プロセスまたはスパッタリングプロセスを用いて堆積さ
れる請求項１２に記載の多結晶メモリ構造の製造方法。 - 【請求項１７】 前記絶縁材料を平坦化することにより
前記多結晶メモリ材料を部分的に露出させる工程をさら
に含む請求項１２に記載の多結晶メモリ構造の製造方
法。 - 【請求項１８】 前記絶縁材料を平坦化する工程は、Ｃ
ＭＰプロセスを用いて行われる請求項１７に記載の多結
晶メモリ構造の製造方法。 - 【請求項１９】 前記絶縁材料を堆積する前に、前記多
結晶メモリ材料を平坦化する工程をさらに含む請求項１
２に記載の多結晶メモリ構造の製造方法。 - 【請求項２０】 前記多結晶メモリ材料を堆積する前
に、前記基板上に下部電極を形成する工程をさらに含む
請求項１２に記載の多結晶メモリ構造の製造方法。 - 【請求項２１】 前記下部電極は、プラチナ、イリジウ
ム、酸化イリジウム、酸化ルテニウムおよび酸化イリジ
ウムタンタルのうちの何れかである請求項２０に記載の
多結晶メモリ構造の製造方法。 - 【請求項２２】 前記下部電極を形成する前に、前記基
板上に絶縁体を形成する工程をさらに含む請求項２０に
記載の多結晶メモリ構造の製造方法。 - 【請求項２３】 前記絶縁体は、二酸化シリコン、窒化
シリコン、酸化ハフニウム、酸化ジルコニウム、酸化ア
ルミニウム、窒化アルミニウム、酸化タンタル、アルミ
ニウムがドーピングされた酸化ハフニウム、およびアル
ミニウムがドーピングされた酸化ジルコニウムのうちの
何れかである請求項２２に記載の多結晶メモリ構造の製
造方法。 - 【請求項２４】 前記多結晶メモリ材料を堆積する前
に、前記基板上に絶縁体を形成する工程をさらに含む請
求項１２に記載の多結晶メモリ構造の製造方法。 - 【請求項２５】 前記絶縁体は、酸化ハフニウムおよび
酸化ジルコニウムのうちの何れかである請求項２４に記
載の多結晶メモリ構造の製造方法。 - 【請求項２６】 前記多結晶メモリ材料上に上部電極を
形成する工程をさらに含む請求項１２に記載の多結晶メ
モリ構造の製造方法。 - 【請求項２７】 前記上部電極は、プラチナ、イリジウ
ム、酸化イリジウム、酸化ルテニウム、および酸化イリ
ジウムタンタルのうちの何れかである請求項２６に記載
の多結晶メモリ構造の製造方法。 - 【請求項２８】 請求項１〜１１の何れかに記載の多結
晶メモリ構造を用いた半導体メモリデバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/099,186 | 2002-03-13 | ||
| US10/099,186 US6534326B1 (en) | 2002-03-13 | 2002-03-13 | Method of minimizing leakage current and improving breakdown voltage of polycrystalline memory thin films |
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| Publication Number | Publication Date |
|---|---|
| JP2003273333A true JP2003273333A (ja) | 2003-09-26 |
Family
ID=22273394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002360043A Pending JP2003273333A (ja) | 2002-03-13 | 2002-12-11 | 多結晶メモリ構造およびその製造方法、これを用いた半導体メモリデバイス |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US6534326B1 (ja) |
| EP (1) | EP1345259A3 (ja) |
| JP (1) | JP2003273333A (ja) |
| KR (1) | KR100479520B1 (ja) |
| CN (1) | CN100385668C (ja) |
| TW (1) | TW580768B (ja) |
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