KR100573841B1 - 반도체 소자의 강유전체 캐패시터 형성방법 - Google Patents
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Abstract
본 발명은 반도체 기술에 관한 것으로, 특히 캐패시터 유전체로 강유전체 박막을 사용하는 반도체 소자의 강유전체 캐패시터 형성방법에 관한 것으로써, 상, 하부전극 물질 및 강유전체 박막의 식각에 따른 문제점을 해결할 수 있는 강유전체 캐패시터 형성방법을 제공하는 데 그 목적이 있다. 상기 목적을 달성하기 위한 본 발명은, 소정의 하부층 상에 하부전극 시드층 패턴을 형성하는 단계, 상기 하부전극 시드층 패턴 상부에 제1절연막을 형성하는 단계, 상기 제1절연막을 선택식각하여 상기 하부전극 시드층 패턴을 노출시키는 개구부를 형성하는 단계, 및 전해도금법을 사용하여 상기 개구부 내부에 하부전극을 형성하는 단계를 포함하여 이루어진다.
SBT, PZT, 전해 도금법
Description
도1a 내지 도1g는 본 발명의 일실시예에 따른 강유전체 캐패시터의 형성 공정도를 도시한 도면.
*도면의 주요부분에 대한 부호의 간단한 설명
10 : 하부층 11 : 하부전극 시드층
12 : 제1층간절연막 13 : 하부전극
14 : 제2층간절연막 15 : SBT
16 : 상부전극 시드층 17 : 제3층간절연막
18 : 상부전극
본 발명은 반도체 기술에 관한 것으로, 특히 캐패시터 유전체로 강유전체 박 막을 사용하는 반도체 소자의 강유전체 캐패시터 형성방법에 관한 것이다.
강유전체 메모리 소자(Ferroelectric Random Access Memory, FeRAM)는 (Sr,Bi)Ta2O9(이하, SBT라 약칭함), Pb(ZrxTix-1)O3(이하, PZT라 약칭함) 등의 강유전체 물질을 캐패시터 유전체로 사용하는 비휘발성 메모리 소자의 일종으로 전원이 끊어진 상태에서도 저장 정보를 메모리하고 있는 장점이 있을 뿐만 아니라, 동작 속도 측면에서도 기존의 DRAM(Dynamic Random Access Memory)에 필적하기 때문에 차세대 메모리 소자로 각광받고 있다.
이와 같이, 반도체 소자에서 강유전체(ferroelectric) 재료를 캐패시터에 사용함으로써 기존 DRAM 소자에서 필요한 리프레쉬(refresh)의 한계를 극복하고 대용량의 메모리를 이용할 수 있는 소자의 개발이 진행되어왔다.
강유전체는 상온에서 유전상수가 수백에서 수천에 이르며 두 개의 안정한 잔류분극(remanent polarization) 상태를 갖고 있어 이를 박막화하여 비휘발성(nonvolatile) 메모리 소자로의 응용이 실현되고 있다. 강유전체 박막을 비휘발성 메모리 소자로 사용하는 경우 가해주는 전기장의 방향으로 분극의 방향을 조절하여 신호를 입력하고 전기장을 제거하였을 때 남아있는 잔류분극의 방향에 의해 디지털 신호 1과 0을 저장하게 되는 원리를 이용하는 것이다.
강유전체 기억소자의 축전물질로는 SrBi2Ta2O9(이하 SBT)와 Pb(ZrxTi1-x)O3 (이하 PZT) 박막이 주로 사용된다. 상기와 같은 강유전체막의 우수한 강유전 특성을 얻기 위해서는 상하부 전극물질의 선택과 적절한 공정의 제어가 필수적이다.
그러나, 강유전체를 사용한 캐패시터의 형성공정에서 가장 문제가 되고 있는 부분은 상부 및 하부전극으로 사용되어지고 있는 물질의 식각 및 유전물질로 사용되어지고 있는 SBT, PZT 등의 식각이다. 이들 재료는 반응성이 없어, 통상적으로 사용하는 반응성 식각을 적용할 수 없으며, 이에 따라 식각 후 패턴의 가장자리에 펜스(fence)라 불리는 테두리가 잔류하는 문제점이 있었다.
특히, 강유전체의 식각이 용이하지 않은 이유로 인하여 캐패시터 형성 시 충분한 두께의 강유전체 박막을 확보하지 못하는 문제점이 발생하고 있다. 또한, 고에너지를 가진 입자를 이용하여 물리적으로 식각을 수행하기 때문에 식각시간이 길어짐에 따라 실리콘 기판의 온도상승과 그에 따른 감광막 손실의 문제점 및 식각잔유물 등의 결함 발생이 다량으로 존재하게 되는 문제점이 발생하고 있다.
또한, 긴 식각시간으로 전체 반도체 제조 공정의 생산성을 저하시키는 문제점이 있다.
본 발명은 상, 하부전극 물질 및 강유전체 박막의 식각에 따른 문제점을 해결할 수 있는 강유전체 캐패시터 형성방법을 제공하는 데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은, 소정의 하부층 상에 하부전극 시드층 패턴을 형성하는 단계, 상기 하부전극 시드층 패턴 상부에 제1절연막을 형성하는 단계, 상기 제1절연막을 선택식각하여 상기 하부전극 시드층 패턴을 노출시키는 개구부를 형성하는 단계, 및 전해도금법을 사용하여 상기 개구부 내부에 하부전극을 형성하는 단계를 포함하여 이루어진다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도1a 내지 도1g는 본 발명의 일실시예에 따른 강유전체 캐패시터의 형성 공정도를 도시한 도면이다.
본 발명은 먼저, 도1a에 도시된 바와 같이 트랜지스터 및 비트라인 형성(도시되지는 않음) 등이 완료된 소정의 하부층(10) 상부에 강유전체 캐패시터의 하부전극 시드층(11) 패턴을 백금(Pt)을 사용하여 100 ~ 1000Å 정도 얇게 형성한다. 이때, 하부전극 시드층(11)의 재료로는 백금 이외에 이리듐(Ir), 루테늄(Ru), 백금 합금과 같은 물질로 형성할 수도 있다.
다음으로, 도1b에 도시된 바와 같이 전체 구조 상부에 제1층간절연막(12)을 1000 ~ 5000Å 정도 증착한 후 하부전극 시드층(11)이 노출되도록 선택식각하여 오픈부를 형성한다.
다음으로, 도1c에 도시된 바와 같이 하부전극 시드층(11) 상부에 백금 전해도금법을 사용하여 원하는 두께만큼의 하부전극(13)을 형성한다. 이때, 전해도금에 따른 잔류물 제거를 위하여 100 ~ 400℃의 온도에서 열처리 공정을 수행할 수도 있 다.
다음으로, 도1d에 도시된 바와 같이 전체 구조 상부에 제2층간절연막(14)을 형성한 후 강유전체 캐패시터의 유전체가 형성될 부위를 선택식각하여 오픈부를 형성한다.
계속하여, 도1e에 도시된 바와 같이 층간절연막(12)의 오픈부를 매립하기 위하여 강유전체 캐패시터의 유전체 재료인 SBT(15)를 증착한 후 제2층간절연막(14)이 노출되도록 화학적기계적연마(Chemical Mechanical Polishing, CMP)를 실시한다. 이때, SBT(15)의 결정립 성장을 위하여 열처리 공정을 거치게 되는데, 이와 같은 열처리 공정은 SBT(15) 증착 후 바로 실시할 수도 있고, SBT(15) 증착 후 일차로 실시하고 CMP공정을 수행한 후 이차로 나누어 수행할 수도 있다.
다음으로, 도1f에 도시된 바와 같이 SBT(15) 상부에 강유전체 캐패시터의 상부전극 시드층(16) 패턴을 백금(Pt)을 사용하여 100 ~ 1000Å 정도 얇게 형성한다. 이어서, 제3층간절연막(17)을 1000 ~ 5000Å 정도 증착한 후 상부전극 시드층(16)이 노출되도록 선택식각하여 오픈부를 형성한다.
마지막으로, 도1g에 도시된 바와 같이 상부전극 시드층(16) 상부에 백금 전해도금법을 사용하여 원하는 두께만큼의 상부전극(18)을 형성하여 강유전체 캐패시터 형성공정을 완료한다.
이렇듯 본 발명은, 강유전체 캐패시터의 상부전극 형성 및 하부전극 형성을 일차로 얇은 시드층을 형성하고 이를 패터닝한 후, 이차로 패터닝된 시드층 상부에 선택적으로 원하는 두께만큼의 상, 하부전극 재료를 형성함에 따라 상, 하부 전극 재료로 사용되는 백금, 이리듐, 루테늄과 같은 물질의 식각에 따른 문제점을 해결하였다.
또한, 강유전체 캐패시터의 유전체로 사용되는 SBT 형성에 있어서도, 하부전극 상부에 SBT가 형성될 영역이 오픈된 층간절연막을 형성한 후 SBT를 오픈부에 매립하여 형성함에 따라 SBT의 식각에 따른 문제점 없이 원하는 두께 만큼의 SBT를 형성할 수 있게 되어 강유전체 캐패시터의 분극특성 및 누설전류 특성을 개선시켰다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명은 강유전체 박막 및 상, 하부전극 물질의 식각공정을 배제함으로써 기존의 상, 하부전극 물질 및 강유전체 박막의 식각에 따른 문제점을 해결할 수 있는 효과가 있다. 이로 인하여, 분극특성 및 누설전류 특성을 향상시킬 수 있는 효과가 있다.
Claims (5)
- 소정의 하부층 상에 하부전극 시드층 패턴을 형성하는 단계;상기 하부전극 시드층 패턴 상부에 제1절연막을 형성하는 단계;상기 제1절연막을 선택식각하여 상기 하부전극 시드층 패턴을 노출시키는 개구부를 형성하는 단계; 및전해도금법을 사용하여 상기 개구부 내부에 하부전극을 형성하는 단계를 포함하는 반도체 소자의 강유전체 캐패시터 형성 방법.
- 제1항에 있어서,상기 하부전극을 형성한 후에,상기 하부전극을 포함한 전면에 제2절연막을 형성하는 단계;상기 제2절연막을 선택식각하여 상기 하부전극을 노출시키는 개구부를 형성하는 단계;상기 개구부를 채울때까지 전면에 강유전체 박막을 형성하는 단계;상기 강유전체 박막의 화학적기계적연마 공정을 실시하여 상기 제2절연막 상부의 상기 강유전체 박막을 제거하는 단계; 및상기 강유전체 박막을 덮는 상부전극을 형성하는 단계를 포함하여 이루어지는 반도체 소자의 강유전체 캐패시터 형성 방법.
- 제2항에 있어서,상기 상부전극을 형성하는 단계는,상기 강유전체 박막을 덮는 상부전극 시드층 패턴을 형성하는 단계;상기 상부전극 시드층 패턴 상부에 제3절연막을 형성하는 단계;상기 제3절연막을 선택식각하여 상기 상부전극 시드층 패턴을 노출시키는 개구부를 형성하는 단계;전해도금법을 사용하여 상기 개구부 내부에 상부전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 강유전체 캐패시터 형성방법.
- 제2항에 있어서,상기 강유전체 박막은 (Sr,Bi)Ta2O9 박막 또는 Pb(ZrxTix-1)O 3 박막인 것을 특징으로 하는 반도체 소자의 강유전체 캐패시터 형성방법.
- 제1항 또는 제3항에 있어서,상기 하부전극 시드층패턴과 상부전극 시드층패턴은 백금을 사용하여 100 ~ 1000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 강유전체 캐패시터 형성방법.
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