JP2004303984A - 強誘電体メモリ素子およびその製造方法 - Google Patents

Abstract

【課題】強誘電体層が還元され難い、強誘電体メモリ素子を提供する。
【解決手段】強誘電体キャパシタ上に絶縁層としてオゾンＴＥＯＳ−ＳｉＯ_２膜をもちいるときは、水素バリア膜の形成位置をこのオゾンＴＥＯＳ−ＳｉＯ_２上とする。また水素バリア膜の形成前に、このオゾンＴＥＯＳ−ＳｉＯ_２膜に対して脱水処理をおこなう。
【選択図】 図３

Description

【０００１】
【発明の属する技術分野】
本発明は、メモリセルアレイを含む強誘電体メモリ素子およびその製造方法に関する。
【０００２】
【従来の技術】
強誘電体メモリ素子の製造において、強誘電体層を形成した後、層間絶縁層の形成工程やドライエッチング工程などにおいて、強誘電体層が水素雰囲気下に曝されることがある。強誘電体層は、一般に金属酸化物からなる。このため、強誘電体層が水素に曝されると、強誘電体層を構成する酸素がこの水素により還元される。これにより、強誘電体層がダメージを受けることになる。たとえば、強誘電体層がＳＢＴ（ＳｒＢｉ_２Ｔａ_２Ｏ_９）からなる場合には、ＳＢＴが水素によって還元されると、粒界部において金属Ｂｉが生じ、上部電極と下部電極とが短絡することになる。これを防止する目的で、一般的に水素バリア膜と称される保護膜を強誘電体キャパシタ上に被覆する。水素バリア膜としては各種酸化物が検討されており、特にＡｌ_２Ｏ_３の化学式で表される化合物が優れた水素バリア性能を示すため有力な候補材料として注目されている。
【０００３】
ところが素子の形成過程において層間絶縁膜から発生する水分等がＡｌ_２Ｏ_３と反応するとＡｌ_２Ｏ_３の一部が水酸化物に変化してしまい、Ａｌ_２Ｏ_３の膜質が大きく損なわれてしまう。膜本来の水素バリア性能が発揮されず、還元雰囲気に対する耐性を望むことが出来ないという問題点があった。
【０００４】
【発明が解決しようとする課題】
本発明の目的は、素子の形成過程において層間絶縁膜等から発生する水分から水素バリア膜を保護し、最終工程まで水素バリア性能を維持させることによって、強誘電体の還元劣化を防止することを目的としている。
【０００５】
【課題を解決するための手段】
本発明の強誘電体メモリ素子は、メモリセルがマトリクス状に配列され、下部電極と、該下部電極と交差する方向に配列された上部電極と、少なくとも前記上部電極と前記下部電極との交差領域に配置された強誘電体層と、少なくともメモリセルアレイの上に水素バリア膜を含む層間絶縁層が形成された強誘電体メモリ素子において、前記水素バリア膜は前記層間絶縁層の中間に配置されることを特徴とする。
【０００６】
上記構成によれば、水素バリア膜の材料が強誘電体層へ拡散、反応することを防止できるため、強誘電体キャパシタの特性劣化を防止できるという効果を有する。
【０００７】
本発明の強誘電体メモリ素子は、前記層間絶縁層がオゾンＴＥＯＳ−ＳｉＯ_２膜とプラズマＴＥＯＳ−ＳｉＯ_２膜の積層によって構成されるとき、前記水素バリア膜はオゾンＴＥＯＳ−ＳｉＯ_２に配置されることを特徴とする。
【０００８】
上記構成によれば、オゾンＴＥＯＳ−ＳｉＯ_２成膜中に発生する水分が水素バリアの膜質を劣化させることを防止できるという効果を有する。
【０００９】
本発明の強誘電体メモリ素子は、前記強誘電体層が、前記下部電極と前記上部電極との交差領域に設けられ、前記強誘電体層と前記上部電極との間に、中間電極が設けられていることを特徴とする。
【００１０】
上記構成によれば、強誘電体キャパシタの内部から、強誘電体キャパシタの領域外への電気力線のはみ出しが抑えられるため、強誘電体キャパシタのヒステリシスループの角型性を向上させることができるという効果を有する。
【００１１】
本発明の強誘電体メモリ素子は、前記水素バリア膜がＡｌ_２Ｏ_３の化学式で表記される酸化物を含有していることを特徴とする。
【００１２】
上記構成によれば、前記強誘電体キャパシタ上へ形成する水素バリアの膜厚を薄くすることができるためパターニング加工が簡単になるという効果を有する。
【００１３】
本発明の強誘電体メモリ素子は、前記水素バリア膜が前記強誘電体層を形成する金属元素を少なくとも一つ以上含有する酸化物であることを特徴とする。
【００１４】
上記構成によれば、強誘電体層の成膜素子を利用して水素バリア膜を形成することができるため、プロセスラインを簡略化できるという効果を有する。
【００１５】
本発明の強誘電体メモリ素子は、前記オゾンＴＥＯＳ−ＳｉＯ_２膜の下部に耐水性の保護膜が設けられていることを特徴とする。
【００１６】
上記構成によれば、オゾンＴＥＯＳ−ＳｉＯ_２膜から放出された水分が強誘電体層へ侵入することを防止できる為、水分による強誘電体キャパシタの特性劣化を防止できるという効果を有する。
【００１７】
本発明の強誘電体メモリ素子は、前記保護膜が前記オゾンＴＥＯＳ−ＳｉＯ_２膜と前記強誘電体層との密着層として機能することを特徴とする。
【００１８】
上記構成によれば、オゾンＴＥＯＳ−ＳｉＯ_２膜から放出された水分が強誘電体層へ侵入することを防止できると同時に、前記オゾンＴＥＯＳ−ＳｉＯ_２膜と前記強誘電体層との密着力を確保できるという効果を有する。
【００１９】
本発明の強誘電体メモリ素子は、前記メモリセルに対して選択的に情報の書き込みもしくは読み出しを行うための周辺回路部を含み、前記周辺回路部の上には、前記水素バリア膜が形成されていないことを特徴とする。
【００２０】
上記構成によれば、周辺回路部の上に水素バリア膜が形成されていないことにより、周辺回路部に水素が進入することができるため、周辺回路部を水素によって回復させることができる。つまり、メモリセルアレイの強誘電体層が水素によって還元されるのを抑えつつ、周辺回路部を水素によって回復させることができるという効果を有する。
【００２１】
本発明の強誘電体メモリ素子の製造方法は、強誘電体キャパシタからなるメモリセルがマトリクス状に配列されたメモリセルアレイを含む強誘電体メモリ素子の製造方法であって、以下の工程を含む。
（ａ）基板の上に、第１導電層を形成する工程、
（ｂ）前記第１導電層の上に、強誘電体層を形成する工程、
（ｃ）前記強誘電体層の上に、第２導電層を形成する工程、
（ｄ）少なくとも、前記強誘電体層および前記第２導電層をパターニングする工程、
（ｅ）前記基体の上に、前記第１導電層、前記強誘電体層および前記第２導電層を含む積層体を覆うようにオゾンＴＥＯＳ−ＳｉＯ_２膜を形成する工程、
（ｆ）前記第２導電層の上面が露出するまで、前記オゾンＴＥＯＳ−ＳｉＯ_２層を除去する工程、および
（ｇ）前記オゾンＴＥＯＳ−ＳｉＯ_２膜に対して脱水処理を施す工程、
（ｈ）前記第２導電層と部分的に重なるように、所定のパターンを有する第３導電層を形成する工程、
（ｉ）少なくとも、前記第１導電層、前記強誘電体層および前記第２導電層が形成された領域に、水素バリア膜を形成する工程。
上記方法によれば、（ｄ）の工程によって形成された強誘電体層および導電層と基板表面との段差部に（ｅ）工程によって良好な段差被覆性を有するオゾンＴＥＯＳ−ＳｉＯ_２膜で埋め込むことができる。これを脱水処理した上で水素バリア膜を被覆するため水分による水素バリア膜の劣化が防止できるという効果を有する。
【００２２】
本発明の強誘電体メモリ素子の製造方法は、前記オゾンＴＥＯＳ−ＳｉＯ_２膜に対して脱水処理を施す工程が酸素雰囲気における加熱処理であることを特徴とする。
【００２３】
上記方法によれば、オゾンＴＥＯＳ−ＳｉＯ_２膜からの水分が除去できるためこの上に形成される水素バリアの膜質劣化を防止できると同時に、水分によってダメージを受けた強誘電体層自身の特性も回復させることができるという効果を有する。
【００２４】
本発明の強誘電体メモリ素子の製造方法は、前記オゾンＴＥＯＳ−ＳｉＯ_２膜に対して脱水処理を施す工程が酸素プラズマに暴露する工程を含むことを特徴とする。
【００２５】
上記方法によれば、オゾンＴＥＯＳ−ＳｉＯ_２膜からの水分除去を基板加熱無しでおこなうことができるため、回路素子へのダメージを回避することができるという効果を有する。
【００２６】
本発明の強誘電体メモリ素子の製造方法は、前記オゾンＴＥＯＳ−ＳｉＯ_２膜に対して脱水処理を施す工程が、酸素プラズマに暴露した後、酸素雰囲気において加熱処理を施す工程であることを特徴とする。
【００２７】
上記方法によれば、より効率的にオゾンＴＥＯＳ−ＳｉＯ_２膜から水分を除去することができるため、オゾンＴＥＯＳ−ＳｉＯ_２膜自身が緻密化し、強固な保護膜としてとの性能を発揮するという効果を有する。
【００２８】
本発明の強誘電体メモリ素子の製造方法は、前記オゾンＴＥＯＳ−ＳｉＯ_２膜に対して脱水処理を施す工程が、前記強誘電体層の形成温度以下でおこなわれることを特徴とする。
【００２９】
上記方法によれば、前記強誘電体層から揮発性元素の欠損が抑制されるため、膜本来の強誘電性が損なわれないという効果を有する。
【００３０】
本発明の強誘電体メモリ素子の製造方法は、前記（ｅ）工程において、前記オゾンＴＥＯＳ−ＳｉＯ_２膜の下部に予め耐水性の保護膜を形成することを特徴とする。
【００３１】
上記方法に因れば，前記オゾンＴＥＯＳ−ＳｉＯ_２膜に対する脱水処理の過程で発生する水分が強誘電体層に到達するのを防止することができるという効果を有する。
【００３２】
前記（ｅ）工程において前記オゾンＴＥＯＳ−ＳｉＯ_２膜と前記強誘電体層との間の密着層として、耐水性を有する薄膜を形成することを特徴とする。
【００３３】
上記方法によれば、オゾンＴＥＯＳ−ＳｉＯ_２膜と強誘電体層との間の密着力を向上させると同時に、オゾンＴＥＯＳ−ＳｉＯ_２膜に対する脱水処理の過程で発生する水分が強誘電体層に到達するのを防止することができるという効果を有する。
【００３４】
【発明の実施の形態】
以下、本発明の好適な実施の形態について図面を参照しながら説明する。
【００３５】
１．１ デバイスの構造
図１は、強誘電体メモリ素子を模式的に示す平面図であり、図２は、図１のＡ−Ａ線に沿って強誘電体メモリ素子の一部を模式的に示す断面図である。図３は、図１のＢ−Ｂ線に沿って強誘電体メモリ素子の一部を模式的に示す断面図である。図４は、図２におけるメモリセルアレイを拡大した断面模式図である。図５は、図３におけるメモリセルアレイを拡大した断面模式図である。
【００３６】
強誘電体メモリ素子１０００は、メモリセルアレイ１００と、周辺回路部２００とを有する。そして、メモリセルアレイ１００と周辺回路部２００とは、異なる層に形成されている。周辺回路部２００は、メモリセルアレイ１００の外側の領域において形成されている。具体的には、周辺回路部の形成領域Ａ２００は、メモリセルアレイの形成領域Ａ１００の外側の領域において設けられている。この例では、下層に周辺回路部２００が、上層にメモリセルアレイ１００が形成されている。周辺回路部２００の具体例としては、Ｙゲート、センスアンプ、入出力バッファ、Ｘアドレスデコーダ、Ｙアドレスデコーダまたはアドレスバッファを挙げることができる。
【００３７】
メモリセルアレイ１００は、行選択のための下部電極（ワード線）１２と、列選択のための上部電極（ビット線）１６とが直交するように配列されている。すなわち、Ｘ方向に沿って下部電極１２が所定ピッチで配列され、Ｘ方向と直交するＹ方向に沿って上部電極１６が所定ピッチで配列されている。なお、下部電極１２がビット線、上部電極１６がワード線でもよい。
【００３８】
メモリセルアレイ１００は、図２および図３に示すように、第１層間絶縁層１０の上に設けられている。メモリセルアレイ１００は、図４および図５に示すように、第１層間絶縁層１０上に、下部電極１２、強誘電体キャパシタを構成する強誘電体層１４、中間電極１８および上部電極（上電極）１６が積層されて構成されている。強誘電体層１４および中間電極１８は、下部電極１２と上部電極１６との交差領域に設けられている。すなわち、下部電極１２と上部電極１６との交差領域において、強誘電体キャパシタ２０からなるメモリセルが構成されている。
【００３９】
図５に示すように、強誘電体キャパシタ２０における下部電極１２を少なくとも覆うように、絶縁層７２が形成されている。この絶縁層７２は、上部電極１６の下に設けられている。絶縁層７２が設けられていることにより、下部電極１２と、中間電極１８または上部電極１６との短絡が防止されている。絶縁層７２としては、良好なステップカバレッジを有するオゾンＴＥＯＳ−ＳｉＯ_２膜をもちいることが望ましい。この上に第一水素バリア膜４２を形成する。これによって隣接する強誘電体キャパシタ間の溝が埋め込まれる。
【００４０】
また、図４および図５に示すように、少なくともメモリセルアレイ１００の全面を覆うように、第二水素バリア膜４４が形成されている。第２水素バリア膜４４を形成することにより、第二水素バリア膜４４の形成後の工程（たとえばパシベーション膜形成工程）で発生する水素によって、強誘電体キャパシタ２０の強誘電体層１４が還元されるのを抑えることができる。ここで第一水素バリア膜４２、あるいは第二水素バリア膜４４の材質は、水素バリア機能を有すれば特に限定されない。ただし強誘電体キャパシタの上部電極と下部電極との間の短絡を防止するため、第一水素バリア膜４２は絶縁性材料を用いる必要がある。材料としてはアルミニウムの酸化物，マグネシウムの酸化物、ジルコニウムの酸化物、チタンの酸化物、ハフニウムの酸化物等が候補である。あるいは、強誘電体層に含有される材料をもちいても効果がある。たとえば強誘電体層１４の材料としてＳｒＢｉ_２Ｔａ_２Ｏ_９（ＳＢＴ）をもちいるときは、ＳｒＢｉ_２Ｔａ_２Ｏ_９（ＳＢＴ）そのものを水素バリア材料として利用することができる。ただしこの場合、結晶性薄膜としてではなく、アモルファス状態の膜として用いた方がより効果的な水素バリア性能を得ることができる。また、ＳｒＢｉ_２Ｔａ_２Ｏ_９（ＳＢＴ）に含有される一部元素の酸化物でも良い。たとえばストロンチウムの酸化物、ビスマスの酸化物、あるいはタンタルの酸化物が候補である。これらの酸化物の組み合わせでも良い。同様に、強誘電体層１４の材料として、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ_３（ＰＺＴ）をもちいるときはＰＺＴそのものや、ジルコニウムの酸化物、チタンの酸化物を第一水素バリア膜としてもちいることができる。第二水素バリア膜は水素バリア性能を有する材料であれば絶縁性材料のみならず導電性材料であっても構わない。
【００４１】
第一水素バリア膜４２は、周辺回路部の形成領域Ａ２００には、形成されていないことができる。これにより、メモリセルアレイ１００における強誘電体層１６が水素により還元されるのを抑えつつ、周辺回路部２００を水素により回復することができる。
【００４２】
また、図２および図３に示すように、メモリセルアレイ１００を覆うように、第１層間絶縁層１０の上に、第１保護層３６が形成されている。さらに、配線層１９を覆うように第１保護層３６上に絶縁性の第２保護層３８が形成されている。
【００４３】
第１保護層３６と、第２保護層３８との間には、第二水素バリア膜４４が形成されている。第二水素バリア膜４４は、少なくともメモリセルアレイ領域Ａ１００に形成されることができる。第二水素バリア膜４４を形成することにより、第二水素バリア膜４４の形成後の工程（たとえばパシベーション膜形成工程）で発生する水素によって、メモリセルアレイ１００における強誘電体層１４が水素により還元されることをより確実に抑えることができる。第二水素バリア膜４４の材質は、水素バリア機能を有すれば特に限定されず、絶縁性であっても非絶縁性であってもよい。第二水素バリア膜４４が絶縁性の材質からなる場合には、第二水素バリア膜４４の材質は、第一水素バリア膜４２の材質で例示したものをとることができる。また、第二水素バリア膜４４が導電性の材質からなる場合には、第二水素バリア膜４４の材質としては、チタン、酸化イリジウム、窒化チタン、アルミニウム、を挙げることができる。
【００４４】
また、第二水素バリア膜４４は、周辺回路領域Ａ２００には形成されていないことができる。これにより、メモリセルアレイ１００における強誘電体層１４が水素により還元されるのを抑えつつ、周辺回路部２００を水素により回復することができる。
【００４５】
周辺回路部２００は、図１に示すように、前記メモリセルに対して選択的に情報の書き込みもしくは読み出しを行うための各種回路を含み、例えば、下部電極１２を選択的に制御するための第１駆動回路５０と、上部電極３４を選択的に制御するための第２駆動回路５２と、センスアンプなどの信号検出回路（図示せず）とを含む。
【００４６】
また、周辺回路部２００は、図２に示すように、半導体基板１１０上に形成されたＭＯＳトランジスタ１１２を含む。ＭＯＳトランジスタ１１２は、ゲート絶縁層１１２ａ，ゲート電極１１２ｂおよびソース／ドレイン領域１１２ｃを有する。各ＭＯＳトランジスタ１１２は素子分離領域１１４によって分離されている。ＭＯＳトランジスタ１１２が形成された半導体基板１１０上には、第１層間絶縁層１０が形成されている。そして、周辺回路部２００とメモリセルアレイ１００とは、配線層１９よって電気的に接続されている。
【００４７】
次に、強誘電体メモリ素子１０００における書き込み，読み出し動作の一例について述べる。
【００４８】
まず、読み出し動作においては、選択セルのキャパシタに読み出し電圧「Ｖ_０」が印加される。これは、同時に‘０’の書き込み動作を兼ねている。このとき、選択されたビット線を流れる電流またはビット線をハイインピーダンスにしたときの電位をセンスアンプにて読み出す。このとき、非選択セルのキャパシタには、読み出し時のクロストークを防ぐため、所定の電圧が印加される。
【００４９】
書き込み動作においては、‘１’の書き込みの場合は、選択セルのキャパシタに「−Ｖ_０」の電圧が印加される。‘０’の書き込みの場合は、選択セルのキャパシタに、該選択セルの分極を反転させない電圧が印加され、読み出し動作時に書き込まれた‘０’状態を保持する。このとき、非選択セルのキャパシタには、書き込み時のクロストークを防ぐため、所定の電圧が印加される。
【００５０】
１．２ デバイスの作用効果
以下、強誘電体メモリ素子１０００の作用効果を説明する。
（１）本実施の形態においては、第一水素バリア膜４２を少なくともメモリセルアレイ１００の全面を覆うように設けられている。このため、次の作用効果を奏することができる。
【００５１】
第一水素バリア膜４２を設けることにより、強誘電体層１４が、第一水素バリア膜４２を形成した後の工程で発生する水素によって還元されるのを抑えることができる。
【００５２】
また、第一水素バリア膜４２を全面に形成しているため、第一水素バリア膜４２を微細なパターンにパターニングする必要がない。このため、第一水素バリア膜４２のパターニングが容易となる。
【００５３】
ここで第一水素バリア膜４２は絶縁層７２上に形成している。絶縁層７２としてオゾンＴＥＯＳ−ＳｉＯ_２膜を用いる場合にはこの順序で積層することが望ましい。オゾンＴＥＯＳ−ＳｉＯ_２膜自身が多量の水分を含むため、この上に第一水素バリア膜を形成しても、オゾンＴＥＯＳ−ＳｉＯ_２膜から放出される水分によって第一水素バリア膜の膜質が大きく劣化してしまう。一方、オゾンＴＥＯＳ−ＳｉＯ_２膜を形成してから脱水処理を施した後、この上に第一水素バリア膜を形成する場合は、このような水分による第一水素バリア膜の劣化が回避できる。膜質の劣化が無くなるため、以後の工程において発生する水素がキャパシタまで侵入到達するのを防止することができる。
【００５４】
（２）本実施の形態においては、第１保護層３６の上に、少なくともメモリセルアレイの形成領域Ａ１００に、第二水素バリア膜４４を設けている。このため、第一水素バリア膜４２で述べた作用効果と同様の作用効果を奏することができる。
【００５５】
（３）強誘電体層１４は、上部電極１２と下部電極１６との交差領域に形成されている。このため、キャパシタから外側へ電気力線がはみ出すのを抑えることができる。その結果、強誘電体層１４における電界を強めることができるため、強誘電体層１４を一定分極値にするのに必要な電圧を抑えることができる。したがって、ヒステリシスループの角型性を向上させることができる。すなわち、ヒステリシスループを方形に近づけることができる。その結果、強誘電体メモリ素子１０００によれば、強誘電体キャパシタ２０の特性を向上させることができる。
【００５６】
１．３ プロセス
次に、上述した強誘電体メモリ素子の製造方法の一例について述べる。図６〜図１４は、強誘電体メモリ素子１０００の製造工程を模式的に示す断面図である。なお、図７〜図１４は、メモリセルアレイ領域のみに着目して示した断面図である。
【００５７】
図６に示すように、公知のＬＳＩプロセスを用いて、周辺回路２００を形成する。具体的には、半導体基板１１０上にＭＯＳトランジスタ１１２を形成する。例えば、半導体基板１１０上の所定領域にトレンチ分離法，ＬＯＣＯＳ法などを用いて素子分離領域１１４を形成し、ついでゲート絶縁層１１２ａおよびゲート電極１１２ｂを形成し、その後、半導体基板１１０に不純物をドープすることでソース／ドレイン領域１１２ｃを形成する。このようにして駆動回路５０，５２および信号検出回路５４などの各種回路を含む周辺回路部２００が形成される。ついで、公知の方法により、第１層間絶縁層１０を形成する。
【００５８】
次に、第１層間絶縁層１０の上に、メモリセルアレイ１００を形成する。以下、図７〜図１４を参照しながら、メモリセルアレイ１００の形成方法を説明する。
【００５９】
まず、図７に示すように、第１層間絶縁層１０の上に、下部電極１２のための第１導電層１２ａを形成する。第１導電層１２ａの材質としては、強誘電体キャパシタの電極となり得るものであれば特に限定されない。第１導電層１２ａの材質としては、たとえばＩｒ，ＩｒＯ_ｘ，Ｐｔ，ＲｕＯ_ｘ，ＳｒＲｕＯ_ｘ，ＬａＳｒＣｏＯ_ｘを挙げることができる。また、第１導電層１２ａは、単層または複数の層を積層したものを用いることができる。第１導電層１２ａの形成方法としては、スパッタリング、真空蒸着、ＣＶＤ等の方法が利用できる。
【００６０】
次に、第１導電層１２ａの上に、強誘電体層１４ａを形成する。強誘電体層１４ａの材質としては、強誘電性を示してキャパシタ絶縁層として使用できれば、その組成は任意のものを適用することができる。このような強誘電体としては、たとえばＰＺＴ（ＰｂＺｒ_ｚＴｉ_１−ｚＯ_３）、ＳＢＴ（ＳｒＢｉ_２Ｔａ_２Ｏ_９）を挙げることができ、さらに、これらの材料にニオブやニッケル、マグネシウム等の金属を添加したもの等が適用できる。強誘電体層１４ａの成形方法としては、たとえば、ゾルゲル材料やＭＯＤ材料を用いたスピンコート法やディッピング法、スパッタ法、ＭＯＣＶＤ法、レーザアブレーション法を挙げることができる。
【００６１】
次に、強誘電体層１４ａの上に、中間電極１８のための第２導電層１８ａを形成する。第２導電層１８ａの材質および形成方法は、第１導電層１２ａと同様のものを適用することができる。
【００６２】
次に、全面に、マスク層６０を形成し、リソグラフィおよびエッチングによりマスク層６０をパターニングする。すなわち、下部電極１２を形成しようとする領域上に、マスク層６０を形成する。マスク層６０の材質は、第２導電層１８ａ、強誘電体層１４ａおよび第１導電層１２ａのエッチングの際に、マスクとして機能し得る材質であれば特に限定されず、たとえば、窒化シリコン、酸化シリコン、窒化チタンを挙げることができる。マスク層６０は、たとえばＣＶＤ法により形成されることができる。
【００６３】
次に、図８に示すように、マスク層６０をマスクとして、第２導電層１８ａ、強誘電体層１４ａおよび第１導電層１２ａをエッチングし、第２導電層１８ａ、強誘電体層１４ａおよび第１導電層１２ａをパターニングする。第１導電層１２ａをパターニングすることにより、所定のパターンを有する下部電極１２が形成される。エッチング方法としては、ＲＩＥ、スパッタエッチング、プラズマエッチングなどの方法を挙げることができる。
【００６４】
次に、図９に示すように、全面に絶縁層７２を形成する。絶縁層７２の材質は、後の第１絶縁層のエッチバック工程で、マスク層６０と同一のエッチングレートにすることができるものであれば特に限定されない。キャパシタ間の埋め込みを目的としてカバレッジ性能を優先するなら、オゾンＴＥＯＳ−ＳｉＯ_２膜を用いるのが好ましい。絶縁層７２の形成方法としては、たとえばＣＶＤ法を挙げることができる。絶縁層７２の材質および形成方法が、マスク層６０の材質および形成方法と同じであると、絶縁層７２とマスク層６０とのエッチングレートを同じにし易い。絶縁層７２は、下部電極１２と強誘電体層１４ａと第２導電層１８ａとマスク層６０の積層体（以下「積層体」という）を覆い、その積層体の相互間を充填するように形成される。
【００６５】
次に、図１０に示すように、絶縁層７２の上に、レジスト層Ｒ１を形成する。レジスト層Ｒ１は、その上面が平坦となるように形成される。レジスト層Ｒ１は、回転塗布法により形成されることができる。レジスト層Ｒ１の厚さは、絶縁層７２に形成されている凹部の深さの２倍程度（たとえば０．８μｍ）であることができる。なお、塗布法を利用して上面が平坦な絶縁層７２を形成した場合には、レジスト層Ｒ１を形成しなくてもよい。具体的には、絶縁層７２がＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）層によりなる場合には、レジスト層Ｒ１を形成しなくてもよい。
【００６６】
次に、図１１に示すように、絶縁層７２およびレジスト層Ｒ１をエッチバックする。このエッチバックと同時に、マスク層６０を除去し、第２導電層１８ａの上面を露出させる。エッチング方法は、たとえばＲＩＥなどのドラインエッチングにより行うことができる。また、レジスト層Ｒ１と絶縁層７２とのエッチングレートが同じ条件で行われることができる。たとえば、エッチングのエッチャントとしては、ＣＨＦ_３とＯ_２との混合ガスを適用することができ、レジスト層Ｒ１と絶縁層７２との選択比は、ＣＨＦ_３とＯ_２との混合比により制御することができる。このエッチバックの際、絶縁層７２が、少なくとも下部電極１２の側壁を覆うようにする。
【００６７】
次に、絶縁層７２からの水分除去を目的として基板に熱処理を施す。この熱処理は、強誘電体キャパシタの特性回復も併せておこなうため酸素雰囲気でおこなうことが好ましい。
【００６８】
次に、図１２に示すように、全面に、第３導電層１６ａを堆積する。第３導電層１６ａの材質および形成方法は、たとえば第１導電層１２ａの材質および形成方法と同様であることができる。
【００６９】
次に、第３導電層１６ａの上に、所定のパターンを有するレジスト層Ｒ２を形成する。レジスト層Ｒ２は、上部電極１６を形成しようとする領域上に形成される。
【００７０】
次に、レジスト層Ｒ２をマスクとして、第３導電層１６ａ、第２層導電層１８ａ、強誘電体層１４ａ、絶縁層７２をエッチングする。こうして、図１３に示すように、第３導電層１６ａがパターニングされることにより上部電極１６が形成される。また、第２導電層１８ａおよび強誘電体層１４ａがパターニングされることにより、上部電極１６と下部電極１２との交差領域に、中間電極層１８および強誘電体層１４が形成される。なお、上部電極１６と下部電極１２との交差領域以外の、上部電極１６の下には、絶縁層７２が残ることとなる。こうして、メモリセルアレイ１００が形成される。
【００７１】
次に、図１および図１４に示すように、第１水素バリア膜４２を形成する。ここで第一水素バリア膜４２の材質は、水素バリア機能を有すれば特に限定されない。ただし強誘電体キャパシタの上部電極と下部電極との間の短絡を防止するため、第一水素バリア膜４２は絶縁性材料を用いる必要がある。材料としてはアルミニウムの酸化物，マグネシウムの酸化物、ジルコニウムの酸化物、チタンの酸化物、ハフニウムの酸化物等が候補である。成膜方法としてはスパッタ、ＭＯＣＶＤ、レーザーアブレーション等をもちいることができる。
この第１水素バリア膜４２は、少なくともメモリセルアレイ１００の全面を覆うようにパターニングされる。
【００７２】
次に、第１水素バリア膜４２の上に、公知の方法により、第１保護層３６を形成する。次に、必要に応じて、第１保護層３６を平坦化する。
【００７３】
次に、第１保護層３６の上に、第２水素バリア膜４４を形成する。第２水素バリア膜４４の形成方法としては、第１水素バリア膜４２で示した方法を挙げることができる。この第２水素バリア膜４４は、少なくともメモリセルアレイ１００の全面を覆うようにパターニングされる。 次に、第１保護層３６および第２水素バリア膜４４の上に、第２保護層３８を形成する。
【００７４】
１．４ プロセスの作用効果
絶縁層７２としてオゾンＴＥＯＳ−ＳｉＯ_２膜をもちいた場合、プラズマＴＥＯＳ−ＳｉＯ_２などと比べると，成膜雰囲気における水素の発生が少なく、強誘電体キャパシタへ与える水素ダメージは少ない。しかしながら反応性副生成物として発生する水が膜中に多量に取りこまれてしまう。成膜後、後工程において熱が加えられたとき、この水分が放出されると、特に強誘電体キャパシタの水素バリアとして形成されている酸化物の膜質を著しく損なってしまう。ところが上述１．１デバイスの構造で述べたように、まずオゾンＴＥＯＳ−ＳｉＯ_２膜をキャパシタ上に直接形成したあとに水素バリア膜を形成すると、水素バリア膜に影響を与えることなく、事前にオゾンＴＥＯＳ−ＳｉＯ_２膜の脱水処理が可能になる。たとえば上述１．３プロセスで述べたように、エッチバックによるレジスト層Ｒ１と絶縁層７２の除去の後、酸素雰囲気における熱処理をおこなうと、オゾンＴＥＯＳ−ＳｉＯ_２膜中の水分が除去される。このあとに水素バリア膜を形成すれば、後工程において加熱過程があっても、水分放出は無くなる為、水素バリア膜の膜質劣化は生じない。このため膜本来の水素バリア性能は劣化することなく、プロセスの最終工程まで維持される。このような水素バリア膜は優れた水素バリア性能を発揮するため、第１保護層や第２保護層などの成膜時において発生する水素から強誘電体キャパシタが保護される。メモリデバイスとしての信頼性は格段に向上する。
【００７５】
実際のプロセスの違いによる特性比較として、強誘電体キャパシタの強誘電特性を図１５と図１６に示す。図１５は上述のオゾンＴＥＯＳ−ＳｉＯ_２膜に対して加熱処理による水分除去をおこなわなかった場合に測定されたヒステリシスループである。ループの開きが小さく、残留分極量が少ない。水素バリア膜の膜質劣化によって水素バリア性能が確保されず、保護膜の形成過程において強誘電体キャパシタにダメージが与えられたものと思われる。一方、オゾンＴＥＯＳ−ＳｉＯ_２膜に対して加熱処理による脱水処理を施した場合は、図１６に示されるような飽和特性を有する良好なヒステリシスカーブが測定された。オゾンＴＥＯＳ−ＳｉＯ_２からの水分放出に起因した水素バリア膜の膜質劣化が抑止されたものと考えられる。その結果膜本来の水素バリア性能が発揮され、強誘電体キャパシタを水素雰囲気から完全に保護することが可能となった。
【００７６】
１．５ その他のデバイス構造例ならびにプロセス例
１）上述のオゾンＴＥＯＳ−ＳｉＯ_２膜からの水分除去法として、プラズマ処理も有効である。具体的には、絶縁層７２としてオゾンＴＥＯＳ−ＳｉＯ_２膜を成膜したあと、原料ガスの供給を止めてオゾンプラズマ雰囲気中に適当な時間待機させる方法が考えられる。この場合、同一反応器内で成膜とプラズマ処理を連続しておこなうことが可能となるため、スループットの向上を望むことができる。あるいはオゾンＴＥＯＳ−ＳｉＯ_２膜を成膜したあと、別のプラズマ源をもちいて同様の処理を行っても良い。水分の除去能力を考慮して、プラズマ種を選択することもできる。
【００７７】
オゾンＴＥＯＳ−ＳｉＯ_２成膜後、オゾンプラズマ中に一定時間基板を暴露して水分除去をおこなってから第１水素バリア膜以降の成膜をおこなった場合、図１７に示されるヒステリシループが測定された。図１６と同様に良好な強誘電特性が得られている。プラズマ処理によってオゾンＴＥＯＳ−ＳｉＯ_２膜から水分が除去され、水素バリア膜の膜質劣化が防止されたため強誘電体キャパシタの水素劣化が防止されたと考えられる。
【００７８】
２）オゾンＴＥＯＳ−ＳｉＯ_２膜からの水分除去法として、上述の基板加熱処理とプラズマ処理を組み合わせても良い。この場合、より効果的な水分除去が実現する。
【００７９】
まず絶縁層７２としてオゾンＴＥＯＳ−ＳｉＯ_２膜を成膜したあと、連続してプラズマ処理を施す。次にレジスト層Ｒ１を形成してからエッチバックによってレジスト層Ｒ１とオゾンＴＥＯＳ−ＳｉＯ_２膜（絶縁層７２）を除去したあと、基板を酸素雰囲気で加熱処理する。最終的に得られた強誘電体キャパシタの特性を図１８に示す。
【００８０】
図１６あるいは図１７と比較すると、さらに特性が良好になっていることがわかる。オゾンＴＥＯＳ−ＳｉＯ_２膜からの水分除去がより確実になったため、水素バリア膜の膜質がさらに向上していると考えられる。その結果、保護膜（第１保護層あるいは第２保護層）の形成過程において発生する水素から強誘電体キャパシタが完全に隔離することが可能となり、強誘電体の特性劣化を完全に防止することができた。
【００８１】
３）実施例１で示したデバイス構造において、図１９、図２０に示すように、強誘電体層と絶縁層との間に保護膜４０を設けることができる。図３、図５に示すデバイス構造にこの保護膜を加えることによって、絶縁層と強誘電体層が直接接しない構造とすることができる。この保護膜は実施例１で示した絶縁層からの水分除去工程において、絶縁層中から脱離した水分が強誘電体キャパシタ側に拡散するのを防止する役割を果たす。このことによって、水分の吸着による強誘電体キャパシタのリーク特性の劣化を防止することが可能となる。また、水が解離して生成するＯＨ基などの強誘電体層への侵入を阻止できるため、強誘電体層の還元劣化を防止することができる。保護膜としては、耐水性があれば材料を選ばない。好ましくは強誘電体層と接する位置に配置されるため、強誘電体層に拡散してキャパシタ性能に悪影響を与えない材料が良い。たとえば上術のように水素バリア材料として挙げたアルミニウムの酸化物などが候補である。またこの保護膜は絶縁層と強誘電体層との間の密着層としての役割も果たす。このことによって熱プロセスによって発生する層間剥離などの問題を回避できる。
【００８２】
上記プロセスによって得られた強誘電体メモリ素子において、パッシベーション工程後のキャパシタ特性を評価した。結果を図２１に示す。図１６あるいは図１７と比較して、ヒステリシスループの角型性はさらに向上していることがわかる。保護層成膜時における水素のみならず、主に絶縁層から発生した水分が強誘電体キャパシタへ侵入するのを防止できたため、さらに優れたキャパシタ特性を得ることが可能になった。
【図面の簡単な説明】
【図１】実施例１に係る強誘電体メモリ素子を模式的に示す平面図である。
【図２】図１のＡ−Ａ線に沿って強誘電体メモリ素子の一部を模式的に示す断面図である。
【図３】図１のＢ−Ｂ線に沿って強誘電体メモリ素子の一部を模式的に示す断面図である。
【図４】図２におけるメモリセルアレイを拡大した断面模式図である。
【図５】図３におけるメモリセルアレイを拡大した断面模式図である。
【図６】強誘電体メモリ素子の製造工程を模式的に示す断面図である。
【図７】強誘電体メモリ素子の製造工程を模式的に示す断面図である。
【図８】強誘電体メモリ素子の製造工程を模式的に示す断面図である。
【図９】強誘電体メモリ素子の製造工程を模式的に示す断面図である。
【図１０】強誘電体メモリ素子の製造工程を模式的に示す断面図である。
【図１１】強誘電体メモリ素子の製造工程を模式的に示す断面図である。
【図１２】強誘電体メモリ素子の製造工程を模式的に示す断面図である。
【図１３】強誘電体メモリ素子の製造工程を模式的に示す断面図である。
【図１４】強誘電体メモリ素子の製造工程を模式的に示す断面図である。
【図１５】絶縁層７２に対して脱水処理を行わなかった場合に測定された保護層形成後の強誘電体キャパシタのヒステリシス特性。
【図１６】絶縁層７２に対して加熱処理による脱水処理を施した場合に測定された保護層形成後の強誘電体キャパシタのヒステリシス特性。
【図１７】絶縁層７２に対してプラズマ処理による脱水処理を施した場合に測定された保護層形成後の強誘電体キャパシタのヒステリシス特性。
【図１８】絶縁層７２に対してプラズマ処理と加熱処理の両方の手法をもちいて脱水処理を施した場合に測定された保護層形成後の強誘電体キャパシタのヒステリシス特性。
【図１９】図１のＢ−Ｂ線に沿って強誘電体メモリ素子の一部を模式的に示す断面図である。
【図２０】図１９におけるメモリセルアレイを拡大した図。
【図２１】図２０に示した素子構造において、保護層形成後に測定された強誘電体キャパシタのヒステリシス特性。
【符号の説明】
１０ 第１層間絶縁層
１２ 下部電極
１４ 強誘電体層
１６ 上部電極
１８ 中間電極層
１９ 配線層
３６ 第１保護層（プラズマＴＥＯＳ−ＳｉＯ_２膜）
３８ 第２保護層（プラズマＳｉ_３Ｎ_４膜）
４０ 保護膜（実施例２においてはＡｌ_２Ｏ_３）
４２ 第１水素バリア膜
４４ 第２水素バリア膜
５０ 第１駆動回路
５２ 第２駆動回路
６０ マスク層
７２ 絶縁層
１００ メモリセルアレイ
１１０ 半導体基板
１１２ ＭＯＳトランジスタ
１１２ａ ゲート絶縁層
１１２ｂ ゲート電極
１１２ｃ ソース／ドレイン領域
１１４ 素子分離領域
２００ 周辺回路部
１０００ 強誘電体メモリ素子

Claims (15)

1. メモリセルがマトリクス状に配列され、下部電極と、該下部電極と交差する方向に配列された上部電極と、少なくとも前記上部電極と前記下部電極との交差領域に配置された強誘電体層と、少なくともメモリセルアレイの上に水素バリア膜を含む層間絶縁層が形成された強誘電体メモリ素子において、前記水素バリア膜は前記層間絶縁層の中間に配置されることを特徴とする強誘電体メモリ素子。
2. 前記層間絶縁層がオゾンＴＥＯＳ−ＳｉＯ_２膜とプラズマＴＥＯＳ−ＳｉＯ_２膜膜の積層によって構成されるとき、前記水素バリア膜はオゾンＴＥＯＳ−ＳｉＯ_２膜上に配置されることを特徴とする請求項１に記載の強誘電体メモリ素子。
3. 前記強誘電体層が、前記下部電極と前記上部電極との交差領域に設けられ、前記強誘電体層と前記上部電極との間に、中間電極が設けられていることを特徴とする請求項１あるいは請求項２に記載の強誘電体メモリ素子。
4. 前記水素バリア膜がＡｌ_２Ｏ_３の化学式で表記される酸化物を含有していることを特徴とする請求項１から請求項３に記載の強誘電体メモリ素子。
5. 前記水素バリア膜が前記強誘電体層を形成する金属元素を少なくとも一つ以上含有する酸化物であることを特徴とする請求項１から請求項３に記載の強誘電体メモリ素子。
6. 前記オゾンＴＥＯＳ−ＳｉＯ_２膜の下部に耐水性の保護膜が設けられていることを特徴とする請求項１から請求項５に記載の強誘電体メモリ素子。
7. 前記保護膜が前記オゾンＴＥＯＳ−ＳｉＯ_２膜と前記強誘電体層との密着層として機能することを特徴とする請求項６記載の強誘電体メモリ素子。
8. 前記メモリセルに対して選択的に情報の書き込みもしくは読み出しを行うための周辺回路部を含み、前記周辺回路部の上には、前記水素バリア膜が形成されていないことを特徴とする請求項１から請求項７に記載の強誘電体メモリ素子。
9. 強誘電体キャパシタからなるメモリセルがマトリクス状に配列されたメモリセルアレイを含む強誘電体メモリ素子の製造方法であって、以下の工程を含む、強誘電体メモリ素子の製造方法。
   （ａ）基板の上に、第１導電層を形成する工程、
   （ｂ）前記第１導電層の上に、強誘電体層を形成する工程、
   （ｃ）前記強誘電体層の上に、第２導電層を形成する工程、
   （ｄ）少なくとも、前記強誘電体層および前記第２導電層をパターニングする工程、
   （ｅ）前記基体の上に、前記第１導電層、前記強誘電体層および前記第２導電層を含む積層体を覆うようにオゾンＴＥＯＳ−ＳｉＯ_２膜を形成する工程、
   （ｆ）前記第２導電層の上面が露出するまで、前記オゾンＴＥＯＳ−ＳｉＯ_２層を除去する工程、および
   （ｇ）前記オゾンＴＥＯＳ−ＳｉＯ_２膜に対して脱水処理を施す工程、
   （ｈ）前記第２導電層と部分的に重なるように、所定のパターンを有する第３導電層を形成する工程、
   （ｉ）少なくとも、前記第１導電層、前記強誘電体層および前記第２導電層が形成された領域に、水素バリア膜を形成する工程。
10. 前記オゾンＴＥＯＳ−ＳｉＯ_２膜に対して脱水処理を施す工程が酸素雰囲気における加熱処理であることを特徴とする請求項９記載の強誘電体メモリ素子の製造方法。
11. 前記オゾンＴＥＯＳ−ＳｉＯ_２膜に対して脱水処理を施す工程が酸素プラズマに暴露する工程を含むことを特徴とする請求項９記載の強誘電体メモリ素子の製造方法。
12. 前記オゾンＴＥＯＳ−ＳｉＯ_２膜に対して脱水処理を施す工程が、酸素プラズマに暴露した後、酸素雰囲気において加熱処理を施す工程であることを特徴とする請求項９に記載の強誘電体メモリ素子の製造方法。
13. 前記オゾンＴＥＯＳ−ＳｉＯ_２膜に対して脱水処理を施す工程が、前記強誘電体層の形成温度以下でおこなわれることを特徴とする請求項９から請求項１２に記載の強誘電体メモリ素子の製造方法。
14. 前記（ｅ）工程において、前記オゾンＴＥＯＳ−ＳｉＯ_２膜の下部に予め耐水性の保護膜を形成することを特徴とする請求項９から請求項１３に記載の強誘電体メモリ素子の製造方法。
15. 前記（ｅ）工程において前記オゾンＴＥＯＳ−ＳｉＯ_２膜と前記強誘電体層との間の密着層として、耐水性を有する薄膜を形成することを特徴とする請求項９から請求項１３に記載の強誘電体メモリ素子の製造方法。

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