JP2003152167A - 半導体素子のキャパシタ及びその製造方法 - Google Patents
半導体素子のキャパシタ及びその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
- H01L28/56—Capacitors with a dielectric comprising a perovskite structure material the dielectric comprising two or more layers, e.g. comprising buffer layers, seed layers, gradient layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
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Abstract
(57)【要約】
【課題】 漏れ電流と誘電損失を低減した半導体素子の
キャパシタとその製造方法を提供する。 【解決手段】 基板上に形成された第１電極２７と、前
記第１電極上に形成されたビスマスを含む強誘電体２９
と、前記ビスマスを含む強誘電体上に形成された第２電
極３１と、前記第１電極と前記ビスマスを含む強誘電体
との間、または前記ビスマスを含む強誘電体と前記第２
電極との間の中、少なくともいずれか１個所に介在され
た非晶質ビスマス酸化膜２８、３０とを含む。
キャパシタとその製造方法を提供する。 【解決手段】 基板上に形成された第１電極２７と、前
記第１電極上に形成されたビスマスを含む強誘電体２９
と、前記ビスマスを含む強誘電体上に形成された第２電
極３１と、前記第１電極と前記ビスマスを含む強誘電体
との間、または前記ビスマスを含む強誘電体と前記第２
電極との間の中、少なくともいずれか１個所に介在され
た非晶質ビスマス酸化膜２８、３０とを含む。
Description
【０００１】
【発明が属する技術分野】本発明は、半導体素子のキャ
パシタ及びその製造方法に関し、特にＢＬＴ、ＳＢＴま
たはＳＢＴＮなどビスマス（Ｂｉ）を含む物質を誘電体
として用いる強誘電体キャパシタ及びその製造方法に関
する。
パシタ及びその製造方法に関し、特にＢＬＴ、ＳＢＴま
たはＳＢＴＮなどビスマス（Ｂｉ）を含む物質を誘電体
として用いる強誘電体キャパシタ及びその製造方法に関
する。
【０００２】
【従来の技術】一般に、半導体メモリ素子で、強誘電体
をキャパシタに用いることによって、ＤＲＡＭ（Ｄｙｎ
ａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ）素子に必要なリフラッシュ（Ｒｅｆｒｅｓｈ）の限
界を克服することができ、大容量のメモリを利用するこ
とのできる素子の開発が進められてきた。このような強
誘電体を用いる強誘電体メモリ素子（Ｆｅｒｒｏｅｌｅ
ｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ；以下‘ＦｅＲＡＭ’という）は、非揮発性メモリ素
子（Ｎｏｎｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ ｄｅｖｉ
ｃｅ）の一種であって、電源が切れた状態でも格納情報
を記憶する長所があるのみでなく、動作の速度もＤＲＡ
Ｍに匹敵しており、次世代記憶素子として注目されてい
る。
をキャパシタに用いることによって、ＤＲＡＭ（Ｄｙｎ
ａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ）素子に必要なリフラッシュ（Ｒｅｆｒｅｓｈ）の限
界を克服することができ、大容量のメモリを利用するこ
とのできる素子の開発が進められてきた。このような強
誘電体を用いる強誘電体メモリ素子（Ｆｅｒｒｏｅｌｅ
ｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ；以下‘ＦｅＲＡＭ’という）は、非揮発性メモリ素
子（Ｎｏｎｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ ｄｅｖｉ
ｃｅ）の一種であって、電源が切れた状態でも格納情報
を記憶する長所があるのみでなく、動作の速度もＤＲＡ
Ｍに匹敵しており、次世代記憶素子として注目されてい
る。
【０００３】このようなＦｅＲＡＭ素子の誘電体として
は、ぺロブスカイト（Ｐｅｒｏｖｓｋｉｔｅ）構造を有
する（Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２（以下、ＢＬＴ）、
ＳｒＢｉ２Ｔａ２Ｏ９（以下、ＳＢＴ）、ＳｒｘＢｉｙ
（ＴａｉＮｂｊ）２Ｏ９（以下、ＳＢＴＮ）、ＢａｘＳ
ｒ（１−ｘ）ＴｉＯ３（以下、ＢＳＴ）、Ｐｂ（Ｚｒ、
Ｔｉ）Ｏ３（以下、ＰＺＴ）のような強誘電体が主に用
いられ、このような強誘電体は室温では誘電率は数百か
ら数千を示し、二つの安定した残留分極（Ｒｅｍｎａｎ
ｔ ｐｏｌａｒｉｚａｔｉｏｎ； Ｐｒ）状態を有して
いるため、これを薄膜化して非揮発性（Ｎｏｎｖｏｌａ
ｔｉｌｅ）メモリ素子への応用が実現されている。強誘
電体を用いる非揮発性メモリ素子は、加えられる電界の
方向に向けて分極の方向を調節して信号を入力し、電界
を除去した時に残っている残留分極の方向によりデジタ
ル信号‘１’と‘０’を格納するヒステリシス（Ｈｙｓ
ｔｅｒｅｓｉｓ）特性を用いる。
は、ぺロブスカイト（Ｐｅｒｏｖｓｋｉｔｅ）構造を有
する（Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２（以下、ＢＬＴ）、
ＳｒＢｉ２Ｔａ２Ｏ９（以下、ＳＢＴ）、ＳｒｘＢｉｙ
（ＴａｉＮｂｊ）２Ｏ９（以下、ＳＢＴＮ）、ＢａｘＳ
ｒ（１−ｘ）ＴｉＯ３（以下、ＢＳＴ）、Ｐｂ（Ｚｒ、
Ｔｉ）Ｏ３（以下、ＰＺＴ）のような強誘電体が主に用
いられ、このような強誘電体は室温では誘電率は数百か
ら数千を示し、二つの安定した残留分極（Ｒｅｍｎａｎ
ｔ ｐｏｌａｒｉｚａｔｉｏｎ； Ｐｒ）状態を有して
いるため、これを薄膜化して非揮発性（Ｎｏｎｖｏｌａ
ｔｉｌｅ）メモリ素子への応用が実現されている。強誘
電体を用いる非揮発性メモリ素子は、加えられる電界の
方向に向けて分極の方向を調節して信号を入力し、電界
を除去した時に残っている残留分極の方向によりデジタ
ル信号‘１’と‘０’を格納するヒステリシス（Ｈｙｓ
ｔｅｒｅｓｉｓ）特性を用いる。
【０００４】ＢＬＴ、ＳＢＴ、ＳＢＴＮのような強誘電
体は、その誘電率が非常に高くてメモリ素子のセルキャ
パシタとして用いられる場合、小さいキャパシタ面積で
も充分な静電容量を確保し得る長所がある。このため、
数ギガ（ｇｉｇａ）ビット級メモリ素子において、セル
キャパシタとしてＢＬＴ、ＳＢＴ、ＳＢＴＮ薄膜を用い
た強誘電体キャパシタに関する開発が活発に進められて
いる。
体は、その誘電率が非常に高くてメモリ素子のセルキャ
パシタとして用いられる場合、小さいキャパシタ面積で
も充分な静電容量を確保し得る長所がある。このため、
数ギガ（ｇｉｇａ）ビット級メモリ素子において、セル
キャパシタとしてＢＬＴ、ＳＢＴ、ＳＢＴＮ薄膜を用い
た強誘電体キャパシタに関する開発が活発に進められて
いる。
【０００５】図１は、ビスマス（Ｂｉ）を含む物質を誘
電体として用いる強誘電体キャパシタの構造を示す図面
であって、これを参照しながら従来の技術について説明
する。従来の技術による強誘電体キャパシタ製造方法
は、図１に示すように、トランジスタ及びビットライン
（図示せず）の製造工程が完了した半導体基板１１上に
第１層間絶縁膜１２を形成した後、第１層間絶縁膜１２
上に感光膜を用いたコンタクトマスクを形成し、このコ
ンタクトマスクにより第１層間絶縁膜１２をエッチング
して半導体基板１１の所定の表面が露出されるコンタク
ト孔を形成する。
電体として用いる強誘電体キャパシタの構造を示す図面
であって、これを参照しながら従来の技術について説明
する。従来の技術による強誘電体キャパシタ製造方法
は、図１に示すように、トランジスタ及びビットライン
（図示せず）の製造工程が完了した半導体基板１１上に
第１層間絶縁膜１２を形成した後、第１層間絶縁膜１２
上に感光膜を用いたコンタクトマスクを形成し、このコ
ンタクトマスクにより第１層間絶縁膜１２をエッチング
して半導体基板１１の所定の表面が露出されるコンタク
ト孔を形成する。
【０００６】次いで、コンタクト孔を含む第１層間絶縁
膜１２上にポリシリコンを形成した後、エッチバック
（Ｅｔｃｈ ｂａｃｋ）工程により所定の深さほどリセ
ス（ｒｅｃｅｓｓ）させて、コンタクト孔の所定部分に
埋め込まれるポリシリコンプラグ１３を形成する。そし
て、全面にチタニウム（Ｔｉ）を蒸着し、急速熱処理
（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｐｒｏｃｅｓｓ；ＲＴ
Ｐ）してポリシリコンプラグ１３のシリコン原子とチタ
ニウムとの反応を誘発させて、ポリシリコンプラグ１３
上にチタニウムシリサイド（Ｔｉ−ｓｉｌｉｃｉｄｅ）
１４を形成する。この場合、チタニウムシリサイド１４
は、ポリシリコンプラグ１３と後続下部電極とのオーミ
ックコンタクト（Ｏｈｍｉｃ ｃｏｎｔａｃｔ）を形成
する。
膜１２上にポリシリコンを形成した後、エッチバック
（Ｅｔｃｈ ｂａｃｋ）工程により所定の深さほどリセ
ス（ｒｅｃｅｓｓ）させて、コンタクト孔の所定部分に
埋め込まれるポリシリコンプラグ１３を形成する。そし
て、全面にチタニウム（Ｔｉ）を蒸着し、急速熱処理
（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｐｒｏｃｅｓｓ；ＲＴ
Ｐ）してポリシリコンプラグ１３のシリコン原子とチタ
ニウムとの反応を誘発させて、ポリシリコンプラグ１３
上にチタニウムシリサイド（Ｔｉ−ｓｉｌｉｃｉｄｅ）
１４を形成する。この場合、チタニウムシリサイド１４
は、ポリシリコンプラグ１３と後続下部電極とのオーミ
ックコンタクト（Ｏｈｍｉｃ ｃｏｎｔａｃｔ）を形成
する。
【０００７】次いで、チタニウムシリサイド１４上にチ
タニウム窒化膜（ＴｉＮ）１５を形成した後、第１層間
絶縁膜１２の表面が露出される時まで、チタニウム窒化
膜１５を化学的機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃ
ｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ；ＣＭＰ）、また
はエッチバックして、コンタクト孔内のみに残留させ
る。この場合、チタニウム窒化膜１５は、後続熱処理工
程の際に下部電極からポリシリコンプラグ１３、または
半導体基板１１への物質などの拡散を防止する役割をす
るバリア金属である。
タニウム窒化膜（ＴｉＮ）１５を形成した後、第１層間
絶縁膜１２の表面が露出される時まで、チタニウム窒化
膜１５を化学的機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃ
ｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ；ＣＭＰ）、また
はエッチバックして、コンタクト孔内のみに残留させ
る。この場合、チタニウム窒化膜１５は、後続熱処理工
程の際に下部電極からポリシリコンプラグ１３、または
半導体基板１１への物質などの拡散を防止する役割をす
るバリア金属である。
【０００８】上述したチタニウム窒化膜１５の形成後、
第１層間絶縁膜１２上に層間接着力の向上のための接着
層１６を形成した後、下部電極１７、ビスマスを含む強
誘電体１８及び上部電極１９を順に形成する。Ｐｔ、Ｒ
ｕ、ＲｕＯ２、Ｉｒ、ＩｒＯ２、ＩｒＯ、またはＲｕＯ
などの金属酸化物から構成された下部電極１７上にビス
マスを含む強誘電体１８を形成する場合、ビスマスを含
む強誘電体１８の結晶化のため、高温で蒸着するか、ま
たはビスマスを含む強誘電体１８を蒸着した後、後続熱
処理工程を行っている。このような結晶化工程が必要な
理由は、ビスマスを含む強誘電体１８が多結晶質（Ｐｏ
ｌｙｃｒｙｓｔａｌ）の構造を有する場合、高い誘電率
と残留分極特性など強誘電体としての性質を顕在化する
ことができるためである。
第１層間絶縁膜１２上に層間接着力の向上のための接着
層１６を形成した後、下部電極１７、ビスマスを含む強
誘電体１８及び上部電極１９を順に形成する。Ｐｔ、Ｒ
ｕ、ＲｕＯ２、Ｉｒ、ＩｒＯ２、ＩｒＯ、またはＲｕＯ
などの金属酸化物から構成された下部電極１７上にビス
マスを含む強誘電体１８を形成する場合、ビスマスを含
む強誘電体１８の結晶化のため、高温で蒸着するか、ま
たはビスマスを含む強誘電体１８を蒸着した後、後続熱
処理工程を行っている。このような結晶化工程が必要な
理由は、ビスマスを含む強誘電体１８が多結晶質（Ｐｏ
ｌｙｃｒｙｓｔａｌ）の構造を有する場合、高い誘電率
と残留分極特性など強誘電体としての性質を顕在化する
ことができるためである。
【０００９】しかし、結晶化された強誘電体は、結晶粒
界面が漏れ電流の導電経路として用いられて、漏れ電流
と誘電損失の増加をもたらすので、強誘電体のキャパシ
タ素子の特性が劣化してしまうという短所があった。ま
た、強誘電体を構成する物質の中のビスマス成分は、揮
発性が最も大きい性質を有している。従って、後続高温
熱処理の工程を行う場合、ビスマスを含む強誘電体の表
面に存在するビスマス成分が揮発されるため、強誘電体
が有する固有の特性を顕在化することができないという
短所があった。このように、ビスマスを含む強誘電体が
有している漏れ電流の問題と誘電損失などによる素子特
性の劣化を減らすため、種々の物質を電極として用いる
か、不純物を添加するなど多様な方法が試みられている
が、まだ満足するほどの結果は得ていない。
界面が漏れ電流の導電経路として用いられて、漏れ電流
と誘電損失の増加をもたらすので、強誘電体のキャパシ
タ素子の特性が劣化してしまうという短所があった。ま
た、強誘電体を構成する物質の中のビスマス成分は、揮
発性が最も大きい性質を有している。従って、後続高温
熱処理の工程を行う場合、ビスマスを含む強誘電体の表
面に存在するビスマス成分が揮発されるため、強誘電体
が有する固有の特性を顕在化することができないという
短所があった。このように、ビスマスを含む強誘電体が
有している漏れ電流の問題と誘電損失などによる素子特
性の劣化を減らすため、種々の物質を電極として用いる
か、不純物を添加するなど多様な方法が試みられている
が、まだ満足するほどの結果は得ていない。
【００１０】
【発明が解決しようとする課題】そこで、本発明は上記
従来の半導体素子のキャパシタ及びその製造方法におけ
る問題点に鑑みてなされたものであって、本発明の目的
は、漏れ電流と誘電損失を低減した半導体素子のキャパ
シタとその製造方法を提供することにある。
従来の半導体素子のキャパシタ及びその製造方法におけ
る問題点に鑑みてなされたものであって、本発明の目的
は、漏れ電流と誘電損失を低減した半導体素子のキャパ
シタとその製造方法を提供することにある。
【００１１】
【課題を解決するための手段】上記目的を達成するため
になされた本発明による半導体素子のキャパシタは、基
板上に形成された第１電極と、前記第１電極上に形成さ
れたビスマスを含む強誘電体と、前記ビスマスを含む強
誘電体上に形成された第２電極と、前記第１電極と前記
ビスマスを含む強誘電体との間、または前記ビスマスを
含む強誘電体と前記第２電極との間の中、少なくともい
ずれか１個所に介在された非晶質ビスマス酸化膜とを含
むことを特徴とする。
になされた本発明による半導体素子のキャパシタは、基
板上に形成された第１電極と、前記第１電極上に形成さ
れたビスマスを含む強誘電体と、前記ビスマスを含む強
誘電体上に形成された第２電極と、前記第１電極と前記
ビスマスを含む強誘電体との間、または前記ビスマスを
含む強誘電体と前記第２電極との間の中、少なくともい
ずれか１個所に介在された非晶質ビスマス酸化膜とを含
むことを特徴とする。
【００１２】上記目的を達成するためになされた本発明
による半導体素子のキャパシタ製造方法は、基板上に第
１電極を形成するステップと、前記第１電極上にビスマ
スを含む強誘電体を形成するステップと、前記ビスマス
を含む強誘電体の結晶化のための急速熱処理を行うステ
ップと、前記ビスマスを含む強誘電体上に第２電極を形
成するステップと、前記第１電極と前記ビスマスとを含
む強誘電体との間、または前記ビスマスを含む強誘電体
と前記第２電極との間の中、少なくともいずれか１個所
に非晶質ビスマス酸化膜を形成するステップとを含むこ
とを特徴とする。
による半導体素子のキャパシタ製造方法は、基板上に第
１電極を形成するステップと、前記第１電極上にビスマ
スを含む強誘電体を形成するステップと、前記ビスマス
を含む強誘電体の結晶化のための急速熱処理を行うステ
ップと、前記ビスマスを含む強誘電体上に第２電極を形
成するステップと、前記第１電極と前記ビスマスとを含
む強誘電体との間、または前記ビスマスを含む強誘電体
と前記第２電極との間の中、少なくともいずれか１個所
に非晶質ビスマス酸化膜を形成するステップとを含むこ
とを特徴とする。
【００１３】
【発明の実施の形態】次に、本発明にかかる半導体素子
のキャパシタ及びその製造方法の実施の形態の具体例を
図面を参照しながら説明する。
のキャパシタ及びその製造方法の実施の形態の具体例を
図面を参照しながら説明する。
【００１４】本発明は、従来の問題を解決するため、下
部電極とビスマスを含む強誘電体との間、またはビスマ
スを含む強誘電体と上部電極との間の中、少なくともい
ずれか１個所に非晶質のビスマス酸化膜を薄膜として形
成した。非晶質薄膜は、多結晶質構造の強誘電体に比べ
て、誘電率も小さく、強誘電体としての特性を顕在化す
ることができないが、薄膜内部に物質伝達経路が形成さ
れないため、漏れ電流や誘電損失が極めて少ないという
長所がある。そして、漏れ電流は、電極を介して素子外
部に導電されるため、ビスマスを含む強誘電体と上部電
極との間、またはビスマスを含む強誘電体と下部電極と
の間に非晶質のビスマス酸化膜を形成すれば、漏れ電流
の移動経路を防止することができる。このような効果を
得るための非晶質薄膜の厚さは、それほど厚い必要がな
いので誘電率の減少などによる強誘電体キャパシタの特
性に劣化をもたらす影響は微々たるものである。
部電極とビスマスを含む強誘電体との間、またはビスマ
スを含む強誘電体と上部電極との間の中、少なくともい
ずれか１個所に非晶質のビスマス酸化膜を薄膜として形
成した。非晶質薄膜は、多結晶質構造の強誘電体に比べ
て、誘電率も小さく、強誘電体としての特性を顕在化す
ることができないが、薄膜内部に物質伝達経路が形成さ
れないため、漏れ電流や誘電損失が極めて少ないという
長所がある。そして、漏れ電流は、電極を介して素子外
部に導電されるため、ビスマスを含む強誘電体と上部電
極との間、またはビスマスを含む強誘電体と下部電極と
の間に非晶質のビスマス酸化膜を形成すれば、漏れ電流
の移動経路を防止することができる。このような効果を
得るための非晶質薄膜の厚さは、それほど厚い必要がな
いので誘電率の減少などによる強誘電体キャパシタの特
性に劣化をもたらす影響は微々たるものである。
【００１５】また、本発明では、非晶質薄膜の材料とし
て強誘電体を構成する物質であるビスマス成分を含む非
晶質ビスマス酸化膜を利用したが、非晶質ビスマス酸化
膜は、緻密な構造を有しているため、高温の熱処理過程
で発生するビスマス成分の揮発を抑制することができる
のみでなく、揮発されたビスマス成分も補償することも
でき、非晶質ビスマス酸化膜と強誘電体との間の接着力
を向上させる長所をも有している。特に、非晶質ビスマ
ス酸化膜の中、Ｂｉ２Ｏ３非晶質薄膜は、その構造が緻
密かつ化学的にも安定しているため、より優れた特性を
表す。
て強誘電体を構成する物質であるビスマス成分を含む非
晶質ビスマス酸化膜を利用したが、非晶質ビスマス酸化
膜は、緻密な構造を有しているため、高温の熱処理過程
で発生するビスマス成分の揮発を抑制することができる
のみでなく、揮発されたビスマス成分も補償することも
でき、非晶質ビスマス酸化膜と強誘電体との間の接着力
を向上させる長所をも有している。特に、非晶質ビスマ
ス酸化膜の中、Ｂｉ２Ｏ３非晶質薄膜は、その構造が緻
密かつ化学的にも安定しているため、より優れた特性を
表す。
【００１６】図２は、本発明の一実施例によって形成さ
れたキャパシタの構造を示す図面であって、以下に同図
を参照しながら本発明の一実施例による半導体素子のキ
ャパシタとその形成方法について説明する。下部電極２
７を形成するまでの工程は、従来の技術と同じである。
下部電極を形成した後、下部電極２７上に１０ｎｍ乃至
３０ｎｍの厚さに非晶質ビスマス酸化膜２８を形成す
る。このような非晶質ビスマス酸化膜２８は、スパッタ
リング（ｓｐｕｔｔｅｒｉｎｇ）などのような物理的蒸
着法、または有機金属蒸着法などの化学的蒸着法を利用
して形成することができ、室温乃至３００℃程度の低温
度で形成して、非晶質ビスマス酸化膜２８の結晶化が進
行されないようにする。
れたキャパシタの構造を示す図面であって、以下に同図
を参照しながら本発明の一実施例による半導体素子のキ
ャパシタとその形成方法について説明する。下部電極２
７を形成するまでの工程は、従来の技術と同じである。
下部電極を形成した後、下部電極２７上に１０ｎｍ乃至
３０ｎｍの厚さに非晶質ビスマス酸化膜２８を形成す
る。このような非晶質ビスマス酸化膜２８は、スパッタ
リング（ｓｐｕｔｔｅｒｉｎｇ）などのような物理的蒸
着法、または有機金属蒸着法などの化学的蒸着法を利用
して形成することができ、室温乃至３００℃程度の低温
度で形成して、非晶質ビスマス酸化膜２８の結晶化が進
行されないようにする。
【００１７】次いで、非晶質ビスマス酸化膜２８上に誘
電体としてビスマスを含む強誘電体２９を形成するが、
誘電物質としてはＢＬＴ、ＳＢＴ、ＳＢＴＮなどを用い
ることができ、非晶質ビスマス酸化膜２８より厚く形成
されるように５０ｎｍ乃至３００ｎｍの厚さにビスマス
を含む強誘電体２９を形成する。このようなビスマスを
含む強誘電体２９は、室温乃至６００℃の温度条件下で
プラズマ化学気相蒸着法（Ｐｌａｓｍａ Ｅｎｈａｎｃ
ｅｄ ＣｈｅｍｉｃａｌＶａｐｏｒ Ｄｅｐｏｓｉｔｉ
ｏｎ：ＰＥＣＶＤ）などを用いて形成するが、これは強
誘電体２９の下部に位置した非晶質ビスマス酸化膜２８
が高温により結晶化されないようにするためのものであ
る。
電体としてビスマスを含む強誘電体２９を形成するが、
誘電物質としてはＢＬＴ、ＳＢＴ、ＳＢＴＮなどを用い
ることができ、非晶質ビスマス酸化膜２８より厚く形成
されるように５０ｎｍ乃至３００ｎｍの厚さにビスマス
を含む強誘電体２９を形成する。このようなビスマスを
含む強誘電体２９は、室温乃至６００℃の温度条件下で
プラズマ化学気相蒸着法（Ｐｌａｓｍａ Ｅｎｈａｎｃ
ｅｄ ＣｈｅｍｉｃａｌＶａｐｏｒ Ｄｅｐｏｓｉｔｉ
ｏｎ：ＰＥＣＶＤ）などを用いて形成するが、これは強
誘電体２９の下部に位置した非晶質ビスマス酸化膜２８
が高温により結晶化されないようにするためのものであ
る。
【００１８】このようにビスマスを含む強誘電体２９を
形成した後、強誘電体２９の結晶化のための後続熱処理
工程を行うが、これは急速熱処理方式を用いる。急速熱
処理の際にも酸素雰囲気下で６００乃至９００℃の温度
条件、３０秒乃至２分の短時間内に急速熱処理を行っ
て、非晶質ビスマス酸化膜２８の結晶化を防止する。
形成した後、強誘電体２９の結晶化のための後続熱処理
工程を行うが、これは急速熱処理方式を用いる。急速熱
処理の際にも酸素雰囲気下で６００乃至９００℃の温度
条件、３０秒乃至２分の短時間内に急速熱処理を行っ
て、非晶質ビスマス酸化膜２８の結晶化を防止する。
【００１９】次いで、ビスマスを含む強誘電体２９上に
非晶質ビスマス酸化膜３０を１０ｎｍ乃至５０ｎｍの厚
さに形成する。形成方法は、上述したようにスパッタリ
ングなどのような物理的蒸着法、または有機金属蒸着法
などの化学的蒸着法を介して形成することができ、室温
乃至３００℃程度の温度で形成して、非晶質ビスマス酸
化膜３０の結晶化が進行されないようにする。本発明の
一実施例による非晶質ビスマス酸化膜は、ビスマスを含
む強誘電体２９の上部と下部とに共に形成することがで
き、あるいは、ビスマスを含む強誘電体２９の上部のみ
に、または下部のみに形成することができる。
非晶質ビスマス酸化膜３０を１０ｎｍ乃至５０ｎｍの厚
さに形成する。形成方法は、上述したようにスパッタリ
ングなどのような物理的蒸着法、または有機金属蒸着法
などの化学的蒸着法を介して形成することができ、室温
乃至３００℃程度の温度で形成して、非晶質ビスマス酸
化膜３０の結晶化が進行されないようにする。本発明の
一実施例による非晶質ビスマス酸化膜は、ビスマスを含
む強誘電体２９の上部と下部とに共に形成することがで
き、あるいは、ビスマスを含む強誘電体２９の上部のみ
に、または下部のみに形成することができる。
【００２０】最後に、結果物上にＰｔ、Ｒｕ、Ｒｕ
Ｏ２、Ｉｒ、ＩｒＯ２、ＩｒＯ、またはＲｕＯなどの金
属酸化物からなる上部電極３１を形成し、フォトリソグ
ラフィー、エッチングなどの工程を介してパターンを形
成した後、熱処理をしてキャパシタを安定化させる工程
を行って、半導体キャパシタを製造する。
Ｏ２、Ｉｒ、ＩｒＯ２、ＩｒＯ、またはＲｕＯなどの金
属酸化物からなる上部電極３１を形成し、フォトリソグ
ラフィー、エッチングなどの工程を介してパターンを形
成した後、熱処理をしてキャパシタを安定化させる工程
を行って、半導体キャパシタを製造する。
【００２１】尚、本発明は、上述の実施例に限られるも
のではない。本発明の技術的範囲から逸脱しない範囲内
で多様に変更実施することが可能である。
のではない。本発明の技術的範囲から逸脱しない範囲内
で多様に変更実施することが可能である。
【００２２】
【発明の効果】以上、説明したように、本発明による半
導体素子のキャパシタ及びその製造方法を適用させれ
ば、漏れ電流と誘電損失などによる素子信頼度の低下を
防止することができ、また、高温熱処理の際に発生する
ビスマス成分の揮発による素子特性の劣化を防止する効
果がある。すなわち、半導体メモリ素子のキャパシタに
おいて、強誘電体本来の特性を保持しながら素子の信頼
度を高めることによって、メモリ素子の電気的特性の向
上及び安定化が得られる効果がある。
導体素子のキャパシタ及びその製造方法を適用させれ
ば、漏れ電流と誘電損失などによる素子信頼度の低下を
防止することができ、また、高温熱処理の際に発生する
ビスマス成分の揮発による素子特性の劣化を防止する効
果がある。すなわち、半導体メモリ素子のキャパシタに
おいて、強誘電体本来の特性を保持しながら素子の信頼
度を高めることによって、メモリ素子の電気的特性の向
上及び安定化が得られる効果がある。
【図１】従来の技術によって形成されたキャパシタの形
状を示す断面図である。
状を示す断面図である。
【図２】本発明の一実施例によって形成されたキャパシ
タの形状を示す断面図である。
タの形状を示す断面図である。
２１ 基板
２２ 第１層間絶縁膜
２３ ポリシリコンプラグ
２４ チタニウムシリサイド
２５ バリア金属（チタニウム窒化膜）
２６ 接着層
２７ 下部電極
２８ 非晶質ビスマス酸化膜
２９ ビスマスを含む強誘電体
３０ 非晶質ビスマス酸化膜
３１ 上部電極
Claims (16)
- 【請求項１】 基板上に形成された第１電極と、 前記第１電極上に形成されたビスマスを含む強誘電体
と、 前記ビスマスを含む強誘電体上に形成された第２電極
と、 前記第１電極と前記ビスマスを含む強誘電体との間、ま
たは前記ビスマスを含む強誘電体と前記第２電極との間
の中、少なくともいずれか１個所に介在された非晶質ビ
スマス酸化膜とを含むことを特徴とする半導体素子のキ
ャパシタ。 - 【請求項２】 前記ビスマスを含む強誘電体は、ＢＬＴ
（（Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２）、ＳＢＴ（ＳｒＢｉ
２Ｔａ２Ｏ９）、ＳＢＴＮ（ＳｒｘＢｉｙ（ＴａｉＮｂ
ｊ）２Ｏ９）の中のいずれか一つであることを特徴とす
る請求項１に記載の半導体素子のキャパシタ。 - 【請求項３】 前記ビスマスを含む強誘電体は、多結晶
体であることを特徴とする請求項１に記載の半導体素子
のキャパシタ。 - 【請求項４】 前記非晶質ビスマス酸化膜は、Ｂｉ２Ｏ
３非晶質薄膜であることを特徴とする請求項１に記載の
半導体素子のキャパシタ。 - 【請求項５】 基板上に第１電極を形成するステップ
と、 前記第１電極上にビスマスを含む強誘電体を形成するス
テップと、 前記ビスマスを含む強誘電体の結晶化のための急速熱処
理を行うステップと、 前記ビスマスを含む強誘電体上に第２電極を形成するス
テップと、 前記第１電極と前記ビスマスとを含む強誘電体との間、
または前記ビスマスを含む強誘電体と前記第２電極との
間の中、少なくともいずれか１個所に非晶質ビスマス酸
化膜を形成するステップとを含むことを特徴とする半導
体素子のキャパシタ製造方法。 - 【請求項６】 前記第１電極上にビスマスを含む強誘電
体を形成するステップは、ＢＬＴ、ＳＢＴ、ＳＢＴＮの
中のいずれか一つの物質を用いて強誘電体を形成するこ
とを特徴とする請求項５に記載の半導体素子のキャパシ
タ製造方法。 - 【請求項７】 前記ビスマスを含む強誘電体の結晶化の
ための急速熱処理を行うステップは、酸素雰囲気下で実
施することを特徴とする請求項５に記載の半導体素子の
キャパシタ製造方法。 - 【請求項８】 前記急速熱処理は、６００乃至９００℃
の温度で３０秒乃至２分間行うことを特徴とする請求項
７に記載の半導体素子のキャパシタ製造方法。 - 【請求項９】 前記非晶質ビスマス酸化膜を形成するス
テップにおいて、前記非晶質ビスマス酸化膜は、Ｂｉ２
Ｏ３非晶質薄膜であることを特徴とする請求項５に記載
の半導体素子のキャパシタ製造方法。 - 【請求項１０】 前記非晶質ビスマス酸化膜を形成する
ステップは、有機金属化学蒸着法、またはスパッタリン
グ蒸着法を用いることを特徴とする請求項５に記載の半
導体素子のキャパシタ製造方法。 - 【請求項１１】 前記非晶質ビスマス酸化膜を形成する
ステップは、室温乃至３００℃の温度条件下で行なわれ
ることを特徴とする請求項５に記載の半導体素子のキャ
パシタ製造方法。 - 【請求項１２】 前記第１電極上にビスマスを含む強誘
電体を形成するステップにおいて、前記ビスマスを含む
強誘電体は、５０ｎｍ乃至３００ｎｍの厚さに形成され
ることを特徴とする請求項５に記載の半導体素子のキャ
パシタ製造方法。 - 【請求項１３】 前記第１電極上にビスマスを含む強誘
電体を形成するステップは、プラズマ化学気相蒸着法を
利用することを特徴とする請求項５に記載の半導体素子
のキャパシタ製造方法。 - 【請求項１４】 前記第１電極上にビスマスを含む強誘
電体を形成するステップは、室温乃至６００℃の温度条
件下で行われることを特徴とする請求項５に記載の半導
体素子のキャパシタ製造方法。 - 【請求項１５】 前記第１電極と前記ビスマスを含む強
誘電体との間に非晶質ビスマス酸化膜を形成するステッ
プにおいて、前記非晶質ビスマス酸化膜は、１０ｎｍ乃
至３０ｎｍの厚さに形成されることを特徴とする請求項
５に記載の半導体素子のキャパシタ製造方法。 - 【請求項１６】 前記ビスマスを含む強誘電体と前記第
２電極との間に非晶質ビスマス酸化膜を形成するステッ
プにおいて、前記非晶質ビスマス酸化膜は、１０ｎｍ乃
至５０ｎｍの厚さに形成されることを特徴とする請求項
５に記載の半導体素子のキャパシタ製造方法。
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|---|---|
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| KR100682931B1 (ko) * | 2005-02-15 | 2007-02-15 | 삼성전자주식회사 | 비정질 유전막 및 그 제조 방법 |
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|---|---|---|---|---|
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| KR100234361B1 (ko) * | 1996-06-17 | 1999-12-15 | 윤종용 | 강유전체 캐패시터를 구비하는 반도체 메모리장치 및그제조방법 |
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| KR100436058B1 (ko) | 1997-12-27 | 2004-12-17 | 주식회사 하이닉스반도체 | 강유전체 캐패시터 형성 방법 |
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