KR100321708B1 - 비스무스가함유된강유전체막을갖는캐패시터형성방법 - Google Patents

비스무스가함유된강유전체막을갖는캐패시터형성방법 Download PDF

Info

Publication number
KR100321708B1
KR100321708B1 KR1019980045672A KR19980045672A KR100321708B1 KR 100321708 B1 KR100321708 B1 KR 100321708B1 KR 1019980045672 A KR1019980045672 A KR 1019980045672A KR 19980045672 A KR19980045672 A KR 19980045672A KR 100321708 B1 KR100321708 B1 KR 100321708B1
Authority
KR
South Korea
Prior art keywords
film
forming
ferroelectric
lower electrode
sbto
Prior art date
Application number
KR1019980045672A
Other languages
English (en)
Other versions
KR20000027681A (ko
Inventor
김남경
Original Assignee
박종섭
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박종섭, 주식회사 하이닉스반도체 filed Critical 박종섭
Priority to KR1019980045672A priority Critical patent/KR100321708B1/ko
Publication of KR20000027681A publication Critical patent/KR20000027681A/ko
Application granted granted Critical
Publication of KR100321708B1 publication Critical patent/KR100321708B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 Bi가 함유된 강유전체막의 Bi 결핍을 방지할 수 있는 강유전체 캐패시터 형성 방법에 관한 것으로, 화학양론비가 일정하게 유지되도록 하기 위하여 SBTO, SBTNO 등과 같이 Bi가 함유된 강유전체막 상·하부에 일정 두께의 Bi2-iO3-j막을 형성함으로써 Bi가 상하부 전극 및 결정립계를 통하여 확산 또는 휘발되는 것을 방지하는 방법이다.

Description

비스무스가 함유된 강유전체막을 갖는 캐패시터 형성 방법{Method for forming capacitor having ferroelectric layer in which bi contained}
본 발명은 반도체 장치 제조 분야에 관한 것으로, 특히 Bi가 함유된 강유전체막의 Bi 결핍을 방지할 수 있는 강유전체 캐패시터 형성 방법에 관한 것이다.
SBTO(SrxBi2-yTa2O9-z), SBTNO(SrxBi2-y(TaiNbj)2O9-z) 등의 강유전체막은스트론튬-탄탈륨-옥사이드(Sr-Ta-O)의 페롭스카이트(perovskite) 구조에 비스무스-옥사이드(Bi2-iO3-j, 여기서 0<i<1, 0<j<1) 막이 층간에 형성된 구조를 갖는다. 이러한 Bi2-iO3-j층간 막에 의해 피로도(fatigue)를 일으키는 산소, 공공, 이온들이 소모됨으로 인하여 피로도에 대한 내성이 향상된다. 따라서, SBTO, SBTNO 강유전체막 내의 충 구조(layer structure)를 이루는 Bi2-iO3-j막은 물리적, 전기적 특성 향상에 중요한 요소이다.
종래의 강유전체 캐패시터 형성 공정은 다음의 표1과 같은 과정으로 이루어진다.
단계 제 1 단계 제 2 단계 제 3 단계 제 4 단계 제 5 단계 제 6 단계
공정 하부전극 형성 SBTO 도포 베이크 (bake) 핵 형성 결정립성장 상부전극 형성
SBTO, SBTNO 페롭스카이트 상의 핵을 생성시키기 위해서 750 ℃의 온도에서 30 초 동안 열처리한 후, 800 ℃, O2분위기의 노(furnace)에서 1시간 동안 열처리를 실시하여 핵으로부터 결정립을 성장시킨다. 이때, 성장된 결정립은 2000 Å 내지 3000 Å 크기를 갖는다. 그러나, 녹는점이 800 ℃ 정도인 Bi2-iO3-j는 핵 생성 이후 실시되는 800 ℃ 노 열처리(furnace annealing) 공정에서 심하게 휘발되고, Bi는 하부 전극, 상부전극과 계면의 결정립계를 따라 확산된다. 결국, 강유전체막 내에 Bi가 결핍되어 화학양론비(stoichiometry)를 변화시켜 박막의 전기적 특성을 감소시키거나 비정상적인 구조가 만들어진다. Bi의 확산 또는 휘발이 보다 심하게발생할 경우에는 파이로클로로(pyrocloro) 구조가 되며, 전기적 특성으로 분극이 없거나 작은 값을 가지는 상유전체 특성을 보인다.
상기와 같이 결정립 성장 공정인 노열처리 과정에서 Bi의 휘발 또는 확산으로 화학양론비가 초기 화학상태와 달라지는 것을 예상하고 여분(excess)의 Bi를 첨가하여 화학양론비를 조절하는 방법이 이용되고 있다. 그러나, 이러한 보상은 공정 윈도우(window)가 극히 작으며, 공정 조건에 크게 의존하기 때문에 화학양론비를 유지하기 위하여 공정상의 많은 어려움이 따른다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 Bi가 함유된 강유전체막의 Bi 결핍을 방지할 수 있는 강유전체 캐패시터 형성 방법을 제공하는데 그 목적이 있다.
도1 내지 도5는 본 발명의 일실시예에 따른 강유전체 캐패시터 형성 공정 단면도.
* 도면의 주요 부분에 대한 도면 부호의 설명
9: 하부전극 10: 제1 Bi2-iO3-j막
11: 강유전체막 12: 제2 Bi2-iO3-j막
13: 상부전극
상기와 같은 목적을 달성하기 위한 본 발명은 하부전극을 형성하는 제1 단계; 상기 하부전극 상에 제1 Bi2-iO3-j(0<i<1, 0<j<1)막을 형성하는 제2 단계; 상기 제1 Bi2-iO3-j막 상에 Bi가 함유된 강유전체막을 형성하는 제3 단계; 상기 강유전체막 상에 제2 Bi2-iO3-j막을 형성하되, 상기 강유전체막 내의 Bi의 외부 확산을 방지하기 위해 300℃ 내지 500℃의 온도에서 비정질로 형성하는 제4 단계; 및 상기 제2Bi2-iO3-j막 상에 상부전극을 형성하는 제5 단계를 포함하는 강유전체 캐패시터 형성 방법을 제공한다.
본 발명은 화학양론비가 일정하게 유지되도록 하기 위하여 SBTO, SBTNO 등과 같이 Bi가 함유된 강유전체막 상·하부에 일정 두께의 Bi2-iO3-j막을 형성함으로써 Bi가 상하부 전극 및 결정립계를 통하여 확산 또는 휘발되는 것을 방지하는 방법이다.
이하, 첨부된 도면 도1 내지 도5를 참조하여 본 발명의 일실시예에 따른 강유전체 캐패시터 형성 방법을 설명한다.
먼저, 도1에 도시한 바와 같이 소자분리막(1), 게이트 산화막(2), 게이트 전극(3), 제1 층간절연막(4), 비트라인(5), 제2 층간절연막(6) 및 폴리실리콘 플러그(7) 형성이 완료된 실리콘 기판(S) 상에 접착막(8) 및 하부전극(9)을 차례로 형성한다.
이때, 하부전극은 Pt막, Ir막 또는 Ru막 등의 금속으로 형성하거나 IrO2-x또는 RuO2-y등과 같은 전도성 산화물로 형성한다. 하부전극을 Pt로 형성할 경우 접착막(8)으로는 Ti막, Ta막, Ta2O5막, TaxOy막 또는 Ru막을 형성하며, 접착막을 Ti로 형성할 경우에는 Ti막을 산화시켜 폴리실리콘 플러그(7) 상에 TiOx가 형성되도록 한다. 또한, 접착막(8)과 하부전극(9)을 Ti/Pt 적층 구조로 형성할 경우 이후의 공정에서 산화공정을 실시하여 TiO2-x물질이 계면에 형성되도록 한다.
다음으로, 도2에 도시한 바와 같이 상기 하부전극(9) 상에 제1 Bi2-iO3-j막(10)을 형성한다. 이때, 제1 Bi2-iO3-j막(10)은 유기화학기상증착법(chemical vapor deposition, CVD), 물리적 증착법(physical vapor deposition, PVD) 또는 레이저 용발 증착(laser ablation deposition) 방법으로 형성한다. 접착막 Ti와 하부전극 Pt가 적층된 구조에 제1 Bi2-iO3-j막(10)을 형성할 경우 300 Å 내지 700 Å 두께의 Bi2-iO3-j막을 500 ℃ 내지 750 ℃의 증착온도에서 형성한다.
다음으로, 도3에 도시한 바와 같이 스핀-온(spin-on), 물리기상증착법(PVD), 유기화학기상증착법(CVD) 또는 LSMCD(liquid source mixed chemical deposition) 방법 등으로 SBTO, SBTNO 등의 Bi가 함유된 강유전체막(11)을 형성한다.
다음으로, 도4에 도시한 바와 같이 강유전체막(11) 상에 유기화학기상증착법(CVD), 물리적 증착법(PVD) 또는 레이저 용발 증착 방법으로 300 ℃ 내지 500 ℃ 온도에서 비정질의 제2 Bi2-iO3-j막(12)을 형성한다. 이때, 저온에서 비정질의 제2 Bi2-iO3-j막(12)을 형성하는 이유는 제2 Bi2-iO3-j막(12) 형성으로 인한 Bi의 휘발 또는 확산이 발생되지 않도록 하기 위함이다.
다음으로, 도5에 도시한 바와 같이 제2 Bi2-iO3-j막(12) 상에 상부전극(13)을 형성하고, 상부전극(13), 제2 Bi2-iO3-j막(12), 강유전체막(11), 제1 Bi2-iO3-j막(10),하부전극(9) 및 접착막(8)을 패터닝하여 캐패시터를 형성한다.
이후, SiO2막과 같은 층간절연막 등을 형성한다.
상기와 같이 이루어지는 본 발명은 Bi가 함유된 SBTO, SBTNO 등의 강유전체막 상·하부에 Bi2-iO3-j막을 형성함으로써 노열처리(furnace anneal) 수행시 Bi가 상·하부전극으로 확산되거나 휘발되는 것을 방지할 수 있다. 따라서, 노 열처리 공정이 완료되어도 SBTO, SBTNO 강유전체막의 화학양론비는 초기 화학적 상태를 유지할 수 있으며 전기적으로도 피로도에 대한 내성을 향상시킬 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (3)

  1. 강유전체 캐패시터 형성 방법에 있어서,
    하부전극을 형성하는 제1 단계;
    상기 하부전극 상에 제1 Bi2-iO3-j(0<i<1, 0<j<1)막을 형성하는 제2 단계;
    상기 제1 Bi2-iO3-j막 상에 Bi가 함유된 강유전체막을 형성하는 제3 단계;
    상기 강유전체막 상에 제2 Bi2-iO3-j막을 형성하되, 상기 강유전체막 내의 Bi의 외부확산을 방지하기 위해 300℃ 내지 500℃의 온도에서 비정질로 형성하는 제4 단계; 및
    상기 제2 Bi2-iO3-j막 상에 상부전극을 형성하는 제5 단계
    를 포함하는 강유전체 캐패시터 형성 방법.
  2. 제 1 항에 있어서,
    상기 제1 Bi2-iO3-j막 및 상기 제2 Bi2-iO3-j막을 유기화학기상증착법(chemical vapor deposition, CVD), 물리적 증착법(physical vapor deposition, PVD) 또는 레이저 용발 증착(laser ablation deposition) 방법으로 형성하는 것을 특징으로 하는 강유전체 캐패시터 형성 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 강유전체막은 SBTO(SrxBi2-yTa2O9-z) 또는 SBTNO(SrxBi2-y(TaiNbj)2O9-z)으로 형성하는 것을 특징으로 하는 강유전체 캐패시터 형성 방법.
KR1019980045672A 1998-10-29 1998-10-29 비스무스가함유된강유전체막을갖는캐패시터형성방법 KR100321708B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980045672A KR100321708B1 (ko) 1998-10-29 1998-10-29 비스무스가함유된강유전체막을갖는캐패시터형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980045672A KR100321708B1 (ko) 1998-10-29 1998-10-29 비스무스가함유된강유전체막을갖는캐패시터형성방법

Publications (2)

Publication Number Publication Date
KR20000027681A KR20000027681A (ko) 2000-05-15
KR100321708B1 true KR100321708B1 (ko) 2002-05-09

Family

ID=19556016

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980045672A KR100321708B1 (ko) 1998-10-29 1998-10-29 비스무스가함유된강유전체막을갖는캐패시터형성방법

Country Status (1)

Country Link
KR (1) KR100321708B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030039893A (ko) * 2001-11-16 2003-05-22 주식회사 하이닉스반도체 반도체 소자의 캐패시터 및 그 제조방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5426075A (en) * 1994-06-15 1995-06-20 Ramtron International Corporation Method of manufacturing ferroelectric bismuth layered oxides
US5767543A (en) * 1996-09-16 1998-06-16 Motorola, Inc. Ferroelectric semiconductor device having a layered ferroelectric structure

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5426075A (en) * 1994-06-15 1995-06-20 Ramtron International Corporation Method of manufacturing ferroelectric bismuth layered oxides
US5767543A (en) * 1996-09-16 1998-06-16 Motorola, Inc. Ferroelectric semiconductor device having a layered ferroelectric structure

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030039893A (ko) * 2001-11-16 2003-05-22 주식회사 하이닉스반도체 반도체 소자의 캐패시터 및 그 제조방법

Also Published As

Publication number Publication date
KR20000027681A (ko) 2000-05-15

Similar Documents

Publication Publication Date Title
KR100275726B1 (ko) 강유전체 메모리 장치 및 그 제조 방법
KR100386539B1 (ko) 산화된 내열 금속 동반 장벽을 갖는 복합체 이리듐 장벽구조 및 그의 제조방법
US7001778B2 (en) Method of making layered superlattice material with improved microstructure
JPH11502673A (ja) 積層超格子材料およびそれを含む電子デバイスの低温製造方法
KR20030006947A (ko) 용량 소자 및 그 제조 방법
JP3803583B2 (ja) 超格子材料を製造する高速ランプアニール法
US6995069B2 (en) Dielectric capacitor manufacturing method and semiconductor storage device manufacturing method
KR19990045002A (ko) 박막캐퍼시터 및 그 제조방법
US6548342B1 (en) Method of producing oxide dielectric element, and memory and semiconductor device using the element
WO2001024237A1 (en) Integrated circuits with barrier layers and methods of fabricating same
JP3419665B2 (ja) 半導体装置の製造方法
US6607980B2 (en) Rapid-temperature pulsing anneal method at low temperature for fabricating layered superlattice materials and making electronic devices including same
US6245580B1 (en) Low temperature process for fabricating layered superlattice materials and making electronic devices including same
US6472229B1 (en) Method for manufacturing a ferroelectric capacitor having improved polarization characteristics and a method for manufacturing a ferroelectric memory device incorporating such capacitor
JPH1012832A (ja) 強誘電体キャパシタの作製方法及び強誘電体メモリ装置の製造方法
JP2008135642A (ja) 強誘電体キャパシタ
KR100405146B1 (ko) 구조화된 금속 산화물 함유 층의 제조 방법
US6582972B1 (en) Low temperature oxidizing method of making a layered superlattice material
US6890768B2 (en) Method of making layered superlattice material with ultra-thin top layer
KR100238249B1 (ko) 고유전체 커패시터의 제조방법
KR100321708B1 (ko) 비스무스가함유된강유전체막을갖는캐패시터형성방법
JP2002151654A (ja) 誘電体キャパシタ素子及びその製造方法
JP2006319358A (ja) 強誘電体キャパシタおよびその製造方法
US20070158715A1 (en) Ferroelectric capacitor and method for fabricating the same
KR100291181B1 (ko) 강유전체메모리소자제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20101224

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee