JP2002151654A - 誘電体キャパシタ素子及びその製造方法 - Google Patents
誘電体キャパシタ素子及びその製造方法Info
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- JP2002151654A JP2002151654A JP2000343050A JP2000343050A JP2002151654A JP 2002151654 A JP2002151654 A JP 2002151654A JP 2000343050 A JP2000343050 A JP 2000343050A JP 2000343050 A JP2000343050 A JP 2000343050A JP 2002151654 A JP2002151654 A JP 2002151654A
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Abstract
(57)【要約】
【課題】 高温で長時間にわたる熱処理によって結晶化
する誘電体を用いたキャパシタ素子を作成する場合に、
キャパシタ下部電極表面の平坦性を改善し、ひいては誘
電体キャパシタのリーク電流の増加を防止する。 【解決手段】 キャパシタ下部電極側の構成を、例え
ば、Ｐｔ／Ｐｔ−Ｔｉ／ＴｉＯ2の構造にし、下部電極
下に余剰なＴｉを残さないようにし、誘電体層を形成す
る前にあらかじめ熱処理を加えておく。
する誘電体を用いたキャパシタ素子を作成する場合に、
キャパシタ下部電極表面の平坦性を改善し、ひいては誘
電体キャパシタのリーク電流の増加を防止する。 【解決手段】 キャパシタ下部電極側の構成を、例え
ば、Ｐｔ／Ｐｔ−Ｔｉ／ＴｉＯ2の構造にし、下部電極
下に余剰なＴｉを残さないようにし、誘電体層を形成す
る前にあらかじめ熱処理を加えておく。
Description
【０００１】
【発明の属する技術分野】本発明は、誘電体キャパシタ
素子の構造、及びその製造方法に関するものであり、例
えば、強誘電体型半導体記憶素子のメモリセルを構成す
る強誘電体キャパシタ素子の構造、及びその製造方法に
関するものである。
素子の構造、及びその製造方法に関するものであり、例
えば、強誘電体型半導体記憶素子のメモリセルを構成す
る強誘電体キャパシタ素子の構造、及びその製造方法に
関するものである。
【０００２】
【従来の技術】従来の不揮発性メモリであるＥＥＰＲＯ
Ｍ、フラッシュメモリ等は、読み出し時間こそＤＲＡＭ
並みであるが、書き込み時間が長く、高速動作は期待で
きない。これに対して、強誘電体キャパシタを用いた不
揮発性メモリである強誘電体メモリは、読み出し、書き
込み共にＤＲＡＭ並みであり、高速動作の期待できる不
揮発性メモリである。
Ｍ、フラッシュメモリ等は、読み出し時間こそＤＲＡＭ
並みであるが、書き込み時間が長く、高速動作は期待で
きない。これに対して、強誘電体キャパシタを用いた不
揮発性メモリである強誘電体メモリは、読み出し、書き
込み共にＤＲＡＭ並みであり、高速動作の期待できる不
揮発性メモリである。
【０００３】一般的な強誘電体メモリのデバイス構造
は、強誘電体キャパシタ１つと選択トランジスタ１つと
で１つのメモリセルを構成する。
は、強誘電体キャパシタ１つと選択トランジスタ１つと
で１つのメモリセルを構成する。
【０００４】強誘電体キャパシタに用いる強誘電体材料
として、これまでよく検討されてきたＰｂＺｒxＴｉ1-x
Ｏ3（ＰＺＴ）や、ＰＺＴに比べて耐疲労特性が良く、
低電圧駆動が可能なＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）やＢ
ｉ4Ｔｉ3Ｏ12（ＢＩＴ）などが注目され、現在盛んに検
討されている。
として、これまでよく検討されてきたＰｂＺｒxＴｉ1-x
Ｏ3（ＰＺＴ）や、ＰＺＴに比べて耐疲労特性が良く、
低電圧駆動が可能なＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）やＢ
ｉ4Ｔｉ3Ｏ12（ＢＩＴ）などが注目され、現在盛んに検
討されている。
【０００５】上記の強誘電体膜の形成方法はＭｅｔａｌ
Ｏｒｇａｎｉｃ Ｄｅｃｏｍｐｏｓｉｔｉｏｎ（ＭＯ
Ｄ）法、ゾルゲル法、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇ
ａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓ
ｉｔｉｏｎ）法、スパッタリング法等があるが、何れの
成膜法においても、酸化物である強誘電体膜を６００℃
から８００℃程度の高温の酸化雰囲気の熱処理で結晶化
させる必要がある。
Ｏｒｇａｎｉｃ Ｄｅｃｏｍｐｏｓｉｔｉｏｎ（ＭＯ
Ｄ）法、ゾルゲル法、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇ
ａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓ
ｉｔｉｏｎ）法、スパッタリング法等があるが、何れの
成膜法においても、酸化物である強誘電体膜を６００℃
から８００℃程度の高温の酸化雰囲気の熱処理で結晶化
させる必要がある。
【０００６】このような誘電体材料を用いて強誘電体キ
ャパシタを作成する場合、強誘電体キャパシタの下部電
極は強誘電体膜の結晶化の熱処理工程を経ても安定で且
つ強誘電体膜の特性に悪影響を及ぼさないような性質を
持たなければならない。
ャパシタを作成する場合、強誘電体キャパシタの下部電
極は強誘電体膜の結晶化の熱処理工程を経ても安定で且
つ強誘電体膜の特性に悪影響を及ぼさないような性質を
持たなければならない。
【０００７】強誘電体キャパシタの電極材料として、強
誘電体を結晶化させるための高温酸化性雰囲気中におけ
る耐性必要なため、耐酸化性がある白金が誘電体キャパ
シタの上部電極及び下部電極として、共に広く用いられ
ている。
誘電体を結晶化させるための高温酸化性雰囲気中におけ
る耐性必要なため、耐酸化性がある白金が誘電体キャパ
シタの上部電極及び下部電極として、共に広く用いられ
ている。
【０００８】白金を強誘電体キャパシタの下部電極とし
て用いる場合、基板上に設けられたシリコン酸化膜など
の層間絶縁膜上に形成すると密着性が悪く、強誘電体キ
ャパシタの製造工程中に膜剥がれ等を生じてしまうの
で、図３に示すように強誘電体キャパシタの下部電極と
層間絶縁膜の間に密着層としてチタンを挿入する手法が
広く用いられている。図３に於いて、１はシリコン基
板、２は第１の層間絶縁膜、１３は密着層（Ｔｉ）、５
はキャパシタ下部電極、６は強誘電体膜（ＳＢＴ）、７
はキャパシタ上部電極である。
て用いる場合、基板上に設けられたシリコン酸化膜など
の層間絶縁膜上に形成すると密着性が悪く、強誘電体キ
ャパシタの製造工程中に膜剥がれ等を生じてしまうの
で、図３に示すように強誘電体キャパシタの下部電極と
層間絶縁膜の間に密着層としてチタンを挿入する手法が
広く用いられている。図３に於いて、１はシリコン基
板、２は第１の層間絶縁膜、１３は密着層（Ｔｉ）、５
はキャパシタ下部電極、６は強誘電体膜（ＳＢＴ）、７
はキャパシタ上部電極である。
【０００９】しかしながら、強誘電体キャパシタの下部
電極となる白金層の下にチタン層を挿入すると、後工程
で形成される強誘電体膜の結晶化のための熱処理中にチ
タン原子が白金層中に拡散し、白金とチタンの合金層が
形成される。そのような場合、強誘電体キャパシタの下
部電極の表面の平坦性が悪化し、ひいては強誘電体膜の
リーク電流の増加など特性に悪影響を与える。
電極となる白金層の下にチタン層を挿入すると、後工程
で形成される強誘電体膜の結晶化のための熱処理中にチ
タン原子が白金層中に拡散し、白金とチタンの合金層が
形成される。そのような場合、強誘電体キャパシタの下
部電極の表面の平坦性が悪化し、ひいては強誘電体膜の
リーク電流の増加など特性に悪影響を与える。
【００１０】従来、上記のような課題の解決には、Ｅｘ
ｔｅｎｄｅｄ Ａｂｓｔｒａｃｔｓｏｆ ｔｈｅ １９
９６ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎ
ｃｅ ｏｎ ＳＯＬＩＤ ＳＴＡＴＥ ＤＥＶＩＣＥ
ＡＮＤ ＭＡＴＥＲＩＡＬＳ（１９９６）８０３頁に示
されるように、下方向からのチタンの拡散が及ばないよ
うに、下部電極の白金層を２００ｎｍ以上の膜厚にした
り、図４に示す、特開平８−９７３８０号公報に開示さ
れている構造のように、密着層１３上に中間層（Ｐｔ−
Ｔｉ）１４をキャパシタ下部電極５の下に挟むことが多
かった。
ｔｅｎｄｅｄ Ａｂｓｔｒａｃｔｓｏｆ ｔｈｅ １９
９６ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎ
ｃｅ ｏｎ ＳＯＬＩＤ ＳＴＡＴＥ ＤＥＶＩＣＥ
ＡＮＤ ＭＡＴＥＲＩＡＬＳ（１９９６）８０３頁に示
されるように、下方向からのチタンの拡散が及ばないよ
うに、下部電極の白金層を２００ｎｍ以上の膜厚にした
り、図４に示す、特開平８−９７３８０号公報に開示さ
れている構造のように、密着層１３上に中間層（Ｐｔ−
Ｔｉ）１４をキャパシタ下部電極５の下に挟むことが多
かった。
【００１１】
【発明が解決しようとする課題】前記のように下部電極
として白金を用いる場合、強誘電体の結晶化のための熱
処理工程を経ると、下部電極の表面粗さが増大して、局
所的に電界が集中するため、強誘電体膜のリーク電流の
増加などの悪影響を引き起こしてしまう。
として白金を用いる場合、強誘電体の結晶化のための熱
処理工程を経ると、下部電極の表面粗さが増大して、局
所的に電界が集中するため、強誘電体膜のリーク電流の
増加などの悪影響を引き起こしてしまう。
【００１２】この現象は、下部電極に用いられている白
金自体の熱処理に伴なう再結晶化によるものと、下部電
極の下層のシリコン酸化膜など下地との密着性を向上さ
せるために挿入されているチタン層等の構成原子が熱処
理中に拡散し、白金とチタンの合金層が形成されるため
に表面モフォロジーが著しく変化することに起因してい
る。
金自体の熱処理に伴なう再結晶化によるものと、下部電
極の下層のシリコン酸化膜など下地との密着性を向上さ
せるために挿入されているチタン層等の構成原子が熱処
理中に拡散し、白金とチタンの合金層が形成されるため
に表面モフォロジーが著しく変化することに起因してい
る。
【００１３】従来、このような現象を回避するために、
下部電極の白金層の膜厚を増やすことで、下部電極最表
面層へのチタンなどの密着層からの元素の拡散を減ら
し、モフォロジーの悪化を防いでいる。しかしながら、
充分な効果を持つ白金層の膜厚をもってキャパシタ下部
電極を形成すると、そのキャパシタ下部電極の膜厚分だ
けキャパシタ全体としての厚みが増加する。キャパシタ
を作製し、キャパシタ上に層間絶縁膜を形成した後、コ
ンタクトホールを開け、メタル配線を形成する際にキャ
パシタ部分での段差が大きい場合、フォトリソグラフィ
ー工程及びエッチング工程で微細加工の障害となる。ま
た、キャパシタ下部電極の加工時に用いられるドライエ
ッチングにおいても、キャパシタ下部電極の膜厚が厚い
場合、白金化合物の蒸気圧が低いため、エッチングがさ
れにくく薄膜レジストマスクとの選択比が取れないた
め、微細加工そのものが困難となる。
下部電極の白金層の膜厚を増やすことで、下部電極最表
面層へのチタンなどの密着層からの元素の拡散を減ら
し、モフォロジーの悪化を防いでいる。しかしながら、
充分な効果を持つ白金層の膜厚をもってキャパシタ下部
電極を形成すると、そのキャパシタ下部電極の膜厚分だ
けキャパシタ全体としての厚みが増加する。キャパシタ
を作製し、キャパシタ上に層間絶縁膜を形成した後、コ
ンタクトホールを開け、メタル配線を形成する際にキャ
パシタ部分での段差が大きい場合、フォトリソグラフィ
ー工程及びエッチング工程で微細加工の障害となる。ま
た、キャパシタ下部電極の加工時に用いられるドライエ
ッチングにおいても、キャパシタ下部電極の膜厚が厚い
場合、白金化合物の蒸気圧が低いため、エッチングがさ
れにくく薄膜レジストマスクとの選択比が取れないた
め、微細加工そのものが困難となる。
【００１４】また、特開平８−９７３８０号公報に開示
されている構造においては、中間層及び、接着層に拡散
源になる元素が存在するため、強誘電体膜の結晶化のた
めの熱処理をトータルで比較的高温かつ長時間（６００
℃以上で1時間を越えるような場合）行なうと、徐々に
拡散が進行してしまうという問題があった。
されている構造においては、中間層及び、接着層に拡散
源になる元素が存在するため、強誘電体膜の結晶化のた
めの熱処理をトータルで比較的高温かつ長時間（６００
℃以上で1時間を越えるような場合）行なうと、徐々に
拡散が進行してしまうという問題があった。
【００１５】
【課題を解決するための手段】本発明は、上記課題を解
決することを目的としてなされたものであり、後述の実
施形態に即して具体的に述べるならば、上記課題解決の
ために、密着層を形成する酸化チタン層上に、白金とチ
タンの合金層を形成した上で、更に、下部電極を形成す
る白金層を形成し、安定化の熱処理を行なって、安定な
キャパシタ下部電極を作成することを特徴とする誘電体
キャパシタ素子の構成手法を提供するものである。
決することを目的としてなされたものであり、後述の実
施形態に即して具体的に述べるならば、上記課題解決の
ために、密着層を形成する酸化チタン層上に、白金とチ
タンの合金層を形成した上で、更に、下部電極を形成す
る白金層を形成し、安定化の熱処理を行なって、安定な
キャパシタ下部電極を作成することを特徴とする誘電体
キャパシタ素子の構成手法を提供するものである。
【００１６】すなわち、本発明（第１発明）の誘電体キ
ャパシタ素子は、半導体基板上に形成されている絶縁層
上に形成された下部電極と、該下部電極上に形成された
誘電体層と、該誘電体層上に形成された上部電極とを具
備する誘電体キャパシタ素子において、上記絶縁層上に
形成された第１の金属元素と第２の金属元素とを少なく
とも含む合金から成る合金層と、該合金層上に形成され
た上記第２の金属元素を含む金属層により構成される上
記下部電極とを有することを特徴とするものである。
ャパシタ素子は、半導体基板上に形成されている絶縁層
上に形成された下部電極と、該下部電極上に形成された
誘電体層と、該誘電体層上に形成された上部電極とを具
備する誘電体キャパシタ素子において、上記絶縁層上に
形成された第１の金属元素と第２の金属元素とを少なく
とも含む合金から成る合金層と、該合金層上に形成され
た上記第２の金属元素を含む金属層により構成される上
記下部電極とを有することを特徴とするものである。
【００１７】また、本発明（第２発明）の誘電体キャパ
シタ素子は、上記第１発明の誘電体キャパシタ素子に於
いて、上記第１の金属元素が、チタン又はタンタルであ
り、第２の金属元素が、白金であることを特徴とするも
のである。
シタ素子は、上記第１発明の誘電体キャパシタ素子に於
いて、上記第１の金属元素が、チタン又はタンタルであ
り、第２の金属元素が、白金であることを特徴とするも
のである。
【００１８】また、本発明（第３発明）の誘電体キャパ
シタ素子は、上記第１又は第２発明の誘電体キャパシタ
素子に於いて、上記絶縁層が、二酸化珪素または窒化珪
素を主たる構成材料とする下層上に、上記第１の金属元
素の酸化物層から成る上層が形成された積層構造を有す
ることを特徴とするものである。
シタ素子は、上記第１又は第２発明の誘電体キャパシタ
素子に於いて、上記絶縁層が、二酸化珪素または窒化珪
素を主たる構成材料とする下層上に、上記第１の金属元
素の酸化物層から成る上層が形成された積層構造を有す
ることを特徴とするものである。
【００１９】更に、本発明（第４発明）の誘電体キャパ
シタ素子は、上記第１、第２又は第３発明の誘電体キャ
パシタ素子に於いて、上記誘電体層が強誘電体膜から成
ることを特徴とするものである。
シタ素子は、上記第１、第２又は第３発明の誘電体キャ
パシタ素子に於いて、上記誘電体層が強誘電体膜から成
ることを特徴とするものである。
【００２０】また、本発明（第５発明）の誘電体キャパ
シタ素子の製造方法は、上記第１、第２、第３又は第４
発明の誘電体キャパシタ素子の製造方法であって、半導
体基板上に形成された絶縁層上に、第１の金属元素層と
第２の金属元素層とを積層形成した後に、該積層金属元
素層に対して熱処理を加えることにより、上記第１の金
属元素の単体金属層を残さずに全て第２の金属元素と合
金化させてから、該合金層上に、更に、第２の金属元素
を含む金属層を積層して下部電極を形成する工程を含む
ことを特徴とするものである。
シタ素子の製造方法は、上記第１、第２、第３又は第４
発明の誘電体キャパシタ素子の製造方法であって、半導
体基板上に形成された絶縁層上に、第１の金属元素層と
第２の金属元素層とを積層形成した後に、該積層金属元
素層に対して熱処理を加えることにより、上記第１の金
属元素の単体金属層を残さずに全て第２の金属元素と合
金化させてから、該合金層上に、更に、第２の金属元素
を含む金属層を積層して下部電極を形成する工程を含む
ことを特徴とするものである。
【００２１】また、本発明（第６発明）の誘電体キャパ
シタ素子の製造方法は、上記第５発明の誘電体キャパシ
タ素子の製造方法において、上記第１の金属と第２の金
属の合金化のための熱処理を４００℃から７００℃の温
度で且つ酸素を含む雰囲気中で行なうことを特徴とする
ものである。ここに於いて、４００℃以上の温度は、第
１の金属元素を第２の金属元素層中に充分に拡散させ、
合金化をさせるために必要な温度であり、７００℃以下
にしなければならない理由は、表面モフォロジーの悪化
を防ぐためである。また、この温度帯は、実験的に得ら
れた温度帯であり、チタン、タンタル何れに於いても、
同様である。更に、酸素雰囲気中で行なうのは、下地絶
縁層との密着性を向上させるためである。
シタ素子の製造方法は、上記第５発明の誘電体キャパシ
タ素子の製造方法において、上記第１の金属と第２の金
属の合金化のための熱処理を４００℃から７００℃の温
度で且つ酸素を含む雰囲気中で行なうことを特徴とする
ものである。ここに於いて、４００℃以上の温度は、第
１の金属元素を第２の金属元素層中に充分に拡散させ、
合金化をさせるために必要な温度であり、７００℃以下
にしなければならない理由は、表面モフォロジーの悪化
を防ぐためである。また、この温度帯は、実験的に得ら
れた温度帯であり、チタン、タンタル何れに於いても、
同様である。更に、酸素雰囲気中で行なうのは、下地絶
縁層との密着性を向上させるためである。
【００２２】また、本発明（第７発明）の誘電体キャパ
シタ素子の製造方法は、上記第５又は第６発明の誘電体
キャパシタ素子の製造方法において、上記第２の金属元
素を含む下部電極を形成した後に、安定化のための熱処
理を行なうことを特徴とするものである。ここに於い
て、安定化とは、後工程で行なう強誘電体膜の形成時の
温度帯、雰囲気での熱処理を予め加え、その際に起こる
モフォロジー変化を予め起こさせておき、強誘電体膜形
成途中での膜変化を最小に抑えることを意味するもので
ある。
シタ素子の製造方法は、上記第５又は第６発明の誘電体
キャパシタ素子の製造方法において、上記第２の金属元
素を含む下部電極を形成した後に、安定化のための熱処
理を行なうことを特徴とするものである。ここに於い
て、安定化とは、後工程で行なう強誘電体膜の形成時の
温度帯、雰囲気での熱処理を予め加え、その際に起こる
モフォロジー変化を予め起こさせておき、強誘電体膜形
成途中での膜変化を最小に抑えることを意味するもので
ある。
【００２３】更に、本発明（第８発明）の誘電体キャパ
シタ素子の製造方法は、上記第７発明の誘電体キャパシ
タ素子の製造方法において、上記安定化のための熱処理
を６００℃から８００℃の温度で且つ酸素を含む雰囲気
（強誘電体膜形成時に必要な温度帯、雰囲気）で行なう
ことを特徴とするものである。
シタ素子の製造方法は、上記第７発明の誘電体キャパシ
タ素子の製造方法において、上記安定化のための熱処理
を６００℃から８００℃の温度で且つ酸素を含む雰囲気
（強誘電体膜形成時に必要な温度帯、雰囲気）で行なう
ことを特徴とするものである。
【００２４】また、本発明（第９発明）の誘電体キャパ
シタ素子の製造方法は、上記第５、第６、第７又は第８
発明の誘電体キャパシタ素子の製造方法において、上記
第１と第２の金属元素を合金化させる前の第１の金属元
素層の膜厚を１０ｎｍ以下、その上に積層させ合金化さ
せる第２の金属元素層の膜厚を２０ｎｍ以上とし、更
に、合金層上に積層する第２の金属元素を含む下部電極
の膜厚を１００ｎｍ以下とすることを特徴とするもので
ある。ここに於いて、第１の金属元素層と第２の金属元
素層の膜厚を、それぞれ、１０ｎｍ以下、２０ｎｍ以上
とする理由は、これが、第１の金属元素を第２の金属元
素層中に、残らず全て拡散させ、第１の金属元素を、後
々、拡散させないために必要な膜厚構成であるからであ
る。また、その上に積層する第２の金属元素層を、１０
０ｎｍ以下としなければならない理由は、電極の全膜厚
を減らし、キャパシタ部の段差を低減する必要があるか
らである。
シタ素子の製造方法は、上記第５、第６、第７又は第８
発明の誘電体キャパシタ素子の製造方法において、上記
第１と第２の金属元素を合金化させる前の第１の金属元
素層の膜厚を１０ｎｍ以下、その上に積層させ合金化さ
せる第２の金属元素層の膜厚を２０ｎｍ以上とし、更
に、合金層上に積層する第２の金属元素を含む下部電極
の膜厚を１００ｎｍ以下とすることを特徴とするもので
ある。ここに於いて、第１の金属元素層と第２の金属元
素層の膜厚を、それぞれ、１０ｎｍ以下、２０ｎｍ以上
とする理由は、これが、第１の金属元素を第２の金属元
素層中に、残らず全て拡散させ、第１の金属元素を、後
々、拡散させないために必要な膜厚構成であるからであ
る。また、その上に積層する第２の金属元素層を、１０
０ｎｍ以下としなければならない理由は、電極の全膜厚
を減らし、キャパシタ部の段差を低減する必要があるか
らである。
【００２５】更に、本発明（第１０発明）の誘電体キャ
パシタ素子の製造方法は、上記第５、第６、第７、第８
又は第９発明の誘電体キャパシタ素子の製造方法に於い
て、上記誘電体層が強誘電体膜から成ることを特徴とす
るものである。
パシタ素子の製造方法は、上記第５、第６、第７、第８
又は第９発明の誘電体キャパシタ素子の製造方法に於い
て、上記誘電体層が強誘電体膜から成ることを特徴とす
るものである。
【００２６】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して詳細に説明する。
て、図面を参照して詳細に説明する。
【００２７】図１は、本発明の一実施形態の強誘電体キ
ャパシタ素子の要部断面図を示したものである。
ャパシタ素子の要部断面図を示したものである。
【００２８】まず、本実施形態の強誘電体キャパシタ素
子の構造について概要を説明する。
子の構造について概要を説明する。
【００２９】図１において、１は、Ｎ型シリコン基板、
２は、Ｎ型シリコン基板１上に第１の層間絶縁膜として
形成された第１のシリコン酸化膜、３は、キャパシタ下
部電極の密着性を保つための密着層としての酸化チタン
膜、４は、白金とチタンの合金層、５は、強誘電体キャ
パシタ下部電極の白金層、６は、キャパシタ下部電極上
に形成された強誘電体薄膜であるＳｒＢｉ2Ｔａ2Ｏ
9（ＳＢＴ）膜、７は、ＳＢＴ膜上に形成された強誘電
体キャパシタ上部電極の白金層、８は、強誘電体薄膜の
拡散防止膜として形成された酸化チタン膜、９は、強誘
電体薄膜への水素の拡散防止膜として形成された酸化ア
ルミニウム膜、１０は、第２の層間絶縁膜として形成さ
れた第２のシリコン酸化膜、１１は、強誘電体キャパシ
タの上部電極とのコンタクトを取るために形成されたメ
タル配線、１２は、強誘電体キャパシタの下部電極との
コンタクトを取るために形成されたメタル配線である。
なお、本実施形態においては、Ｎ型シリコン基板につい
て述べるが、本発明はこれに限定されるものではないこ
とは言うまでもない。
２は、Ｎ型シリコン基板１上に第１の層間絶縁膜として
形成された第１のシリコン酸化膜、３は、キャパシタ下
部電極の密着性を保つための密着層としての酸化チタン
膜、４は、白金とチタンの合金層、５は、強誘電体キャ
パシタ下部電極の白金層、６は、キャパシタ下部電極上
に形成された強誘電体薄膜であるＳｒＢｉ2Ｔａ2Ｏ
9（ＳＢＴ）膜、７は、ＳＢＴ膜上に形成された強誘電
体キャパシタ上部電極の白金層、８は、強誘電体薄膜の
拡散防止膜として形成された酸化チタン膜、９は、強誘
電体薄膜への水素の拡散防止膜として形成された酸化ア
ルミニウム膜、１０は、第２の層間絶縁膜として形成さ
れた第２のシリコン酸化膜、１１は、強誘電体キャパシ
タの上部電極とのコンタクトを取るために形成されたメ
タル配線、１２は、強誘電体キャパシタの下部電極との
コンタクトを取るために形成されたメタル配線である。
なお、本実施形態においては、Ｎ型シリコン基板につい
て述べるが、本発明はこれに限定されるものではないこ
とは言うまでもない。
【００３０】次に、図１に示す本発明の一実施形態の強
誘電体キャパシタ素子の製造工程について説明する。
誘電体キャパシタ素子の製造工程について説明する。
【００３１】まず、Ｎ型シリコン基板１の表面に、第１
の層間絶縁膜としてＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐ
ｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で第１のシリコン酸化
膜２を５００ｎｍ程度成膜する。なお、第１の層間絶縁
膜として、シリコン窒化膜を成膜する構成であっても良
い。
の層間絶縁膜としてＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐ
ｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で第１のシリコン酸化
膜２を５００ｎｍ程度成膜する。なお、第１の層間絶縁
膜として、シリコン窒化膜を成膜する構成であっても良
い。
【００３２】この第１のシリコン酸化膜２上に、ＤＣマ
グネトロンスパッタ法で膜厚１０ｎｍのチタン膜を成膜
し、６００℃の酸素雰囲気中で熱処理を加えて、酸化チ
タン膜３を形成した。なお、酸化チタン膜に代えて、酸
化タンタル膜を形成する構成であっても良い。更に、Ｄ
Ｃマグネトロンスパッタ法で膜厚５ｎｍのチタン膜を成
膜した後、ＤＣマグネトロンスパッタ法で膜厚２０ｎｍ
の白金膜を成膜した。なお、密着層を酸化タンタル膜と
した場合は、同様の方法により、同様の膜厚のタンタル
膜を成膜した後、同様に白金膜を成膜する。その後、電
気炉で、７００℃、３０分間、酸素中で熱処理を加え、
白金とチタン（タンタル）の合金層４を形成した。更
に、ＤＣマグネトロンスパッタ法で白金層５を７０ｎｍ
形成し、７００℃、３０分、酸素中で熱処理を行ない安
定化させて、キャパシタ下部電極とした。
グネトロンスパッタ法で膜厚１０ｎｍのチタン膜を成膜
し、６００℃の酸素雰囲気中で熱処理を加えて、酸化チ
タン膜３を形成した。なお、酸化チタン膜に代えて、酸
化タンタル膜を形成する構成であっても良い。更に、Ｄ
Ｃマグネトロンスパッタ法で膜厚５ｎｍのチタン膜を成
膜した後、ＤＣマグネトロンスパッタ法で膜厚２０ｎｍ
の白金膜を成膜した。なお、密着層を酸化タンタル膜と
した場合は、同様の方法により、同様の膜厚のタンタル
膜を成膜した後、同様に白金膜を成膜する。その後、電
気炉で、７００℃、３０分間、酸素中で熱処理を加え、
白金とチタン（タンタル）の合金層４を形成した。更
に、ＤＣマグネトロンスパッタ法で白金層５を７０ｎｍ
形成し、７００℃、３０分、酸素中で熱処理を行ない安
定化させて、キャパシタ下部電極とした。
【００３３】次に、Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｄｅ
ｃｏｍｐｏｓｉｔｉｏｎ（ＭＯＤ）法により、下部電極
５上にＳＢＴのＭＯＤ原料溶液をスピンナーを用いて３
０００ｒｐｍで回転塗布し、ホットプレートで乾燥を２
５０℃、５分間で行った。その後、電気炉で第１焼成を
大気圧の酸素雰囲気中で５００℃で１０分間行った後、
結晶化のための熱処理として、７００℃、３０分間の第
２焼成を酸素雰囲気中で行った。塗布から結晶化のため
の熱処理までの工程を、所望の膜厚２００ｎｍのＳＢＴ
膜６になるように、４回または５回繰り返した。
ｃｏｍｐｏｓｉｔｉｏｎ（ＭＯＤ）法により、下部電極
５上にＳＢＴのＭＯＤ原料溶液をスピンナーを用いて３
０００ｒｐｍで回転塗布し、ホットプレートで乾燥を２
５０℃、５分間で行った。その後、電気炉で第１焼成を
大気圧の酸素雰囲気中で５００℃で１０分間行った後、
結晶化のための熱処理として、７００℃、３０分間の第
２焼成を酸素雰囲気中で行った。塗布から結晶化のため
の熱処理までの工程を、所望の膜厚２００ｎｍのＳＢＴ
膜６になるように、４回または５回繰り返した。
【００３４】このＳＢＴ強誘電体膜６上にＤＣマグネト
ロンスパッタ法でキャパシタ上部電極となる白金層７を
１００ｎｍ形成し、電気炉で、７００℃、３０分間、酸
素中で熱処理工程を行った。
ロンスパッタ法でキャパシタ上部電極となる白金層７を
１００ｎｍ形成し、電気炉で、７００℃、３０分間、酸
素中で熱処理工程を行った。
【００３５】次に、フォトリソグラフィー技術を用いて
フォトレジストによるパターニングを行い、上部電極白
金層７をドライエッチング法で１．２μｍ角に加工し
た。同様に、ＳＢＴ膜６を１．８μｍ角に、下部電極白
金層５を２．４μｍ幅のライン状に加工した。その後、
ＤＣマグネトロン反応性スパッタリング法で、酸化チタ
ン膜８を、強誘電体キャパシタを構成する各元素のキャ
パシタ外への拡散及びキャパシタに好ましくない影響を
与える物質の外部からの拡散を抑制する拡散防止膜とし
て５０ｎｍで形成した。また、この酸化チタン膜８だけ
では効果が十分ではないので、ＤＣマグネトロン反応性
スパッタリング法で酸化アルミニウム膜９を膜厚３０ｎ
ｍで形成した。この上に、第２の層間絶縁膜として、テ
トラエトキシシラン（ＴＥＯＳ）を原料としてＣＶＤ法
で形成された第２のシリコン酸化膜１０を膜厚５００ｎ
ｍで形成した。
フォトレジストによるパターニングを行い、上部電極白
金層７をドライエッチング法で１．２μｍ角に加工し
た。同様に、ＳＢＴ膜６を１．８μｍ角に、下部電極白
金層５を２．４μｍ幅のライン状に加工した。その後、
ＤＣマグネトロン反応性スパッタリング法で、酸化チタ
ン膜８を、強誘電体キャパシタを構成する各元素のキャ
パシタ外への拡散及びキャパシタに好ましくない影響を
与える物質の外部からの拡散を抑制する拡散防止膜とし
て５０ｎｍで形成した。また、この酸化チタン膜８だけ
では効果が十分ではないので、ＤＣマグネトロン反応性
スパッタリング法で酸化アルミニウム膜９を膜厚３０ｎ
ｍで形成した。この上に、第２の層間絶縁膜として、テ
トラエトキシシラン（ＴＥＯＳ）を原料としてＣＶＤ法
で形成された第２のシリコン酸化膜１０を膜厚５００ｎ
ｍで形成した。
【００３６】次に、強誘電体キャパシタの上部電極上、
及び強誘電体キャパシタの下部電極の延長部上にコンタ
クトホールをドライエッチング法で開口した。次いで、
窒化チタン膜、アルミニウム膜、窒化チタン膜を順次Ｄ
Ｃマグネトロンスパッタリング法にて形成し、フォトリ
ソグラフィー技術を用いてフォトレジストによるパター
ニングを行い、ドライエッチング法で加工して所望の形
状に成形し、それぞれ強誘電体キャパシタの上部電極と
下部電極からの引き出し電極１１及び１２とした。
及び強誘電体キャパシタの下部電極の延長部上にコンタ
クトホールをドライエッチング法で開口した。次いで、
窒化チタン膜、アルミニウム膜、窒化チタン膜を順次Ｄ
Ｃマグネトロンスパッタリング法にて形成し、フォトリ
ソグラフィー技術を用いてフォトレジストによるパター
ニングを行い、ドライエッチング法で加工して所望の形
状に成形し、それぞれ強誘電体キャパシタの上部電極と
下部電極からの引き出し電極１１及び１２とした。
【００３７】上記と同じ製造方法で、キャパシタ下部電
極の同一ライン上に形成し、上部電極間を引き出し電極
１１で接続した図２に示す強誘電体キャパシタアレイ
と、比較のため、下部電極の白金層を、第１の層間絶縁
膜上のチタン層上に１００ｎｍ形成した、従来技術によ
るキャパシタアレイとの、リーク電流密度と耐圧を測定
した。測定結果を、表１に示す。
極の同一ライン上に形成し、上部電極間を引き出し電極
１１で接続した図２に示す強誘電体キャパシタアレイ
と、比較のため、下部電極の白金層を、第１の層間絶縁
膜上のチタン層上に１００ｎｍ形成した、従来技術によ
るキャパシタアレイとの、リーク電流密度と耐圧を測定
した。測定結果を、表１に示す。
【００３８】
【表１】
【００３９】表１の結果に示されるように、本発明の手
法を用いて作成されたキャパシタアレイの方が、従来技
術によるキャパシタアレイと比較して、キャパシタ特性
が優れていることが判った。
法を用いて作成されたキャパシタアレイの方が、従来技
術によるキャパシタアレイと比較して、キャパシタ特性
が優れていることが判った。
【００４０】上記の実施形態においては、強誘電体膜の
成膜方法としてＭＯＤ法を用いているが、ＭＯＣＶＤ
法、真空蒸着法、反応性マグネトロンスパッタリング
法、ゾルゲル法等の他の方法を用いても良い。また、上
記実施形態においては、強誘電体膜として、ＳＢＴ膜を
用いているが、ＰｂＺｒxＴｉ1-xＯ3、ＰｂＴｉＯ3、
（ＰｂxＬａ1-x）ＴｉＯ3、（ＰｂxＬａ1-x）（ＺｒyＴ
ｉ1-y）Ｏ3、Ｂｉ4Ｔｉ3Ｏ12、ＢａＴｉＯ3、ＢａＭｇ
Ｆ4、ＬｉＮｂＯ3、ＬｉＴａＯ3、ＳｒＢｉ2Ｔｉ2Ｏ9、
ＹＭｎＯ3、Ｓｒ2Ｎｂ2Ｏ7、（ＳｒＢｉ2（ＴａxＮｂ
1-x）2Ｏ9等においても、また、高誘電体膜として、
（ＢａxＳｒ1-x）ＴｉＯ3、ＳｒＢｉ4Ｔｉ4Ｏ15等にお
いても、同様な構造を用いることができる。
成膜方法としてＭＯＤ法を用いているが、ＭＯＣＶＤ
法、真空蒸着法、反応性マグネトロンスパッタリング
法、ゾルゲル法等の他の方法を用いても良い。また、上
記実施形態においては、強誘電体膜として、ＳＢＴ膜を
用いているが、ＰｂＺｒxＴｉ1-xＯ3、ＰｂＴｉＯ3、
（ＰｂxＬａ1-x）ＴｉＯ3、（ＰｂxＬａ1-x）（ＺｒyＴ
ｉ1-y）Ｏ3、Ｂｉ4Ｔｉ3Ｏ12、ＢａＴｉＯ3、ＢａＭｇ
Ｆ4、ＬｉＮｂＯ3、ＬｉＴａＯ3、ＳｒＢｉ2Ｔｉ2Ｏ9、
ＹＭｎＯ3、Ｓｒ2Ｎｂ2Ｏ7、（ＳｒＢｉ2（ＴａxＮｂ
1-x）2Ｏ9等においても、また、高誘電体膜として、
（ＢａxＳｒ1-x）ＴｉＯ3、ＳｒＢｉ4Ｔｉ4Ｏ15等にお
いても、同様な構造を用いることができる。
【００４１】上記実施形態の構造及び製造方法を用いれ
ば、従来の方法に比べて、チタンの、上層のキャパシタ
下部電極である白金層への拡散が非常に少ないため、白
金とチタンの合金化による共晶が下層に限定され、上層
の白金層への影響が殆どないため、強誘電体膜と接する
白金の表面は非常に平滑で、強誘電体膜のリーク電流の
増大を防ぐことができる。また、従来技術に比べ、下部
電極の膜厚を薄くできるため、微細加工が容易となる。
ば、従来の方法に比べて、チタンの、上層のキャパシタ
下部電極である白金層への拡散が非常に少ないため、白
金とチタンの合金化による共晶が下層に限定され、上層
の白金層への影響が殆どないため、強誘電体膜と接する
白金の表面は非常に平滑で、強誘電体膜のリーク電流の
増大を防ぐことができる。また、従来技術に比べ、下部
電極の膜厚を薄くできるため、微細加工が容易となる。
【００４２】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、誘電体キャパシタ素子の特性向上を図ることが
できるものである。また、微細加工が、より容易となる
ものであり、その効果は極めて大なるものである。
よれば、誘電体キャパシタ素子の特性向上を図ることが
できるものである。また、微細加工が、より容易となる
ものであり、その効果は極めて大なるものである。
【図１】本発明の実施の形態の強誘電体キャパシタ素子
の構造断面図である。
の構造断面図である。
【図２】本発明の実施の形態の強誘電体キャパシタアレ
イの構造断面図である。
イの構造断面図である。
【図３】従来技術による誘電体キャパシタの構造断面図
である。
である。
【図４】従来技術による誘電体キャパシタの構造断面図
である。
である。
１…シリコン基板 ２…第１の層間絶縁膜（シリコン酸化膜） ３…密着層（酸化チタン） ４…合金層（Ｐｔ−Ｔｉ合金） ５…キャパシタ下部電極（Ｐｔ） ６…強誘電体層（ＳＢＴ） ７…キャパシタ上部電極（Ｐｔ） ８…拡散防止膜（酸化チタン） ９…拡散防止膜（酸化アルミニウム） １０…第２の層間絶縁膜（シリコン酸化膜） １１…キャパシタ上部電極からの引き出し電極（ＴｉＮ
／Ａｌ／ＴｉＮ） １２…キャパシタ下部電極からの引き出し電極（ＴｉＮ
／Ａｌ／ＴｉＮ）
／Ａｌ／ＴｉＮ） １２…キャパシタ下部電極からの引き出し電極（ＴｉＮ
／Ａｌ／ＴｉＮ）
Claims (10)
- 【請求項１】 半導体基板上に形成されている絶縁層上
に形成された下部電極と、該下部電極上に形成された誘
電体層と、該誘電体層上に形成された上部電極とを具備
する誘電体キャパシタ素子において、上記絶縁層上に形
成された第１の金属元素と第２の金属元素とを少なくと
も含む合金から成る合金層と、該合金層上に形成された
上記第２の金属元素を含む金属層により構成される上記
下部電極とを有することを特徴とする誘電体キャパシタ
素子。 - 【請求項２】 上記第１の金属元素が、チタン又はタン
タルであり、第２の金属元素が、白金であることを特徴
とする、請求項１に記載の誘電体キャパシタ素子。 - 【請求項３】 上記絶縁層が、二酸化珪素または窒化珪
素を主たる構成材料とする下層上に、上記第１の金属元
素の酸化物層から成る上層が形成された積層構造を有す
ることを特徴とする、請求項１または２に記載の誘電体
キャパシタ素子。 - 【請求項４】 上記誘電体層が強誘電体膜から成ること
を特徴とする、請求項１、２または３に記載の誘電体キ
ャパシタ素子。 - 【請求項５】 半導体基板上に形成された絶縁層上に、
第１の金属元素層と第２の金属元素層とを積層形成した
後に、該積層金属元素層に対して熱処理を加えることに
より、上記第１の金属元素の単体金属層を残さずに全て
第２の金属元素と合金化させてから、該合金層上に、更
に、第２の金属元素を含む金属層を積層して下部電極を
形成する工程を含むことを特徴とする、請求項１、２、
３または４に記載の誘電体キャパシタ素子の製造方法。 - 【請求項６】 上記第１の金属と第２の金属の合金化の
ための熱処理を４００℃から７００℃の温度で且つ酸素
を含む雰囲気中で行なうことを特徴とする、請求項５に
記載の誘電体キャパシタ素子の製造方法。 - 【請求項７】 上記第２の金属元素を含む下部電極を形
成した後に、安定化のための熱処理を行なうことを特徴
とする、請求項５または６に記載の誘電体キャパシタ素
子の製造方法。 - 【請求項８】 上記安定化のための熱処理を６００℃か
ら８００℃の温度で且つ酸素を含む雰囲気で行なうこと
を特徴とする、請求項７に記載の誘電体キャパシタ素子
の製造方法。 - 【請求項９】 上記第１と第２の金属元素を合金化させ
る前の第１の金属元素層の膜厚を１０ｎｍ以下、その上
に積層させ合金化させる第２の金属元素層の膜厚を２０
ｎｍ以上とし、更に、合金層上に積層する第２の金属元
素を含む下部電極の膜厚を１００ｎｍ以下とすることを
特徴とする、請求項５、６、７または８に記載の誘電体
キャパシタ素子の製造方法。 - 【請求項１０】 上記誘電体層が強誘電体膜から成るこ
とを特徴とする、請求項５、６、７、８または９に記載
の誘電体キャパシタ素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000343050A JP2002151654A (ja) | 2000-11-10 | 2000-11-10 | 誘電体キャパシタ素子及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000343050A JP2002151654A (ja) | 2000-11-10 | 2000-11-10 | 誘電体キャパシタ素子及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002151654A true JP2002151654A (ja) | 2002-05-24 |
Family
ID=18817485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000343050A Pending JP2002151654A (ja) | 2000-11-10 | 2000-11-10 | 誘電体キャパシタ素子及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002151654A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004084322A1 (ja) * | 2003-03-17 | 2004-09-30 | Japan Science And Technology Agency | 半導体素子、半導体センサーおよび半導体記憶素子 |
| JP2009544166A (ja) * | 2006-07-17 | 2009-12-10 | マイクロン テクノロジー， インク． | キャパシタレス１トランジスタｄｒａｍセル、キャパシタレス１トランジスタｄｒａｍセルのアレイを含む集積回路、ならびに、キャパシタレス１トランジスタｄｒａｍセルのラインを形成する方法 |
| US8389363B2 (en) | 2006-02-02 | 2013-03-05 | Micron Technology, Inc. | Methods of forming field effect transistors, methods of forming field effect transistor gates, methods of forming integrated circuitry comprising a transistor gate array and circuitry peripheral to the gate array, and methods of forming integrated circuitry comprising a transistor gate array including first gates and second grounded isolation gates |
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| US8446762B2 (en) | 2006-09-07 | 2013-05-21 | Micron Technology, Inc. | Methods of making a semiconductor memory device |
| US10515801B2 (en) | 2007-06-04 | 2019-12-24 | Micron Technology, Inc. | Pitch multiplication using self-assembling materials |
-
2000
- 2000-11-10 JP JP2000343050A patent/JP2002151654A/ja active Pending
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| WO2004084322A1 (ja) * | 2003-03-17 | 2004-09-30 | Japan Science And Technology Agency | 半導体素子、半導体センサーおよび半導体記憶素子 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041209 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041221 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050419 |