JPH1022463A - 積層構造及びその製造方法、キャパシタ構造並びに不揮発性メモリ - Google Patents
積層構造及びその製造方法、キャパシタ構造並びに不揮発性メモリInfo
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- JPH1022463A JPH1022463A JP8172532A JP17253296A JPH1022463A JP H1022463 A JPH1022463 A JP H1022463A JP 8172532 A JP8172532 A JP 8172532A JP 17253296 A JP17253296 A JP 17253296A JP H1022463 A JPH1022463 A JP H1022463A
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Abstract
(57)【要約】
【課題】ヒロックの発生を可及的に抑制することができ
る積層構造及びその製造方法、その積層構造を用いたキ
ャパシタ構造、及びそのキャパシタ構造を用いた不揮発
性メモリを提供する。 【解決手段】下地層２の上にバッファー層３を介して電
極層４を設けた構造において、バッファー層３として、
金属部分酸化物を用いる。金属部分酸化物として、Ｔｉ
1-x Ｏx （ｘ＝０．２〜０．６）が好ましい。
る積層構造及びその製造方法、その積層構造を用いたキ
ャパシタ構造、及びそのキャパシタ構造を用いた不揮発
性メモリを提供する。 【解決手段】下地層２の上にバッファー層３を介して電
極層４を設けた構造において、バッファー層３として、
金属部分酸化物を用いる。金属部分酸化物として、Ｔｉ
1-x Ｏx （ｘ＝０．２〜０．６）が好ましい。
Description
【０００１】
【発明の属する技術分野】本発明は、強誘電体不揮発性
メモリ、そのメモリに用いられるキャパシタ構造、その
キャパシタに用いられる積層構造並びにそれらの製造方
法に関する。
メモリ、そのメモリに用いられるキャパシタ構造、その
キャパシタに用いられる積層構造並びにそれらの製造方
法に関する。
【０００２】
【従来の技術】強誘電体メモリは、強誘電体薄膜の高速
な分極反転とその残留分極を利用する高速書き換えが可
能な不揮発性メモリである。強誘電体キャパシタの蓄積
電荷量の変化を検出する強誘電体不揮発性メモリのキャ
パシタとしては、例えば図８に示すような構造が知られ
ている。このキャパシタは、半導体基板１００の上に積
層された酸化シリコンなどの下地層１０１上に、バッフ
ァー層としての例えば厚さが３０ｎｍ程度の金属チタン
膜１０２、下部電極としての厚さが１００ｎｍ程度の白
金膜１０３、強誘電体膜としての厚さが３００ｎｍ程度
のＰＺＴ｛Ｐｂ（Ｚｒ1-y ，Ｔｉy ）Ｏ3 （０＜ｙ＜
１）｝やＳｒＢｉ2 Ｔａ2 Ｏ9 膜１０４、上部電極とし
ての厚さが１００ｎｍ程度の白金膜１０５が順次積層さ
れている。
な分極反転とその残留分極を利用する高速書き換えが可
能な不揮発性メモリである。強誘電体キャパシタの蓄積
電荷量の変化を検出する強誘電体不揮発性メモリのキャ
パシタとしては、例えば図８に示すような構造が知られ
ている。このキャパシタは、半導体基板１００の上に積
層された酸化シリコンなどの下地層１０１上に、バッフ
ァー層としての例えば厚さが３０ｎｍ程度の金属チタン
膜１０２、下部電極としての厚さが１００ｎｍ程度の白
金膜１０３、強誘電体膜としての厚さが３００ｎｍ程度
のＰＺＴ｛Ｐｂ（Ｚｒ1-y ，Ｔｉy ）Ｏ3 （０＜ｙ＜
１）｝やＳｒＢｉ2 Ｔａ2 Ｏ9 膜１０４、上部電極とし
ての厚さが１００ｎｍ程度の白金膜１０５が順次積層さ
れている。
【０００３】このように、下部電極として白金膜とチタ
ン膜とを組み合わせたキャパシタは、ＰＺＴを用いたも
のとしては、例えば（Ramtron Corporation FRAMcell:T
homas Boehm:HE6-94-2001 ）、（Jpn.J.Appl.Vol.33,39
96(1994)）、（Jpn.J.Appl.Phys.Vol.33,5211(1994);VL
SI95,1088,A Ferroelectric Capacitor over Bit-line
(F-COB)Cell for High Density Nonvolatile Ferroelec
tric Meories ）、（Jpn.J.Appl.phys.Vol.32,4057(199
3) ）が発表したものが知られている。また、ＳｒＢｉ
2 Ｔａ2 Ｏ9 膜を用いたものとしては、（WO 93/12542,
PCT,Symetrix）、（Appl.Phys.LTT,66(2),221,(199
5)）、（ISSCC94,208,A 256kb Nonvolatile Ferroelect
ric Memory at 3V and 100ns）が発表したものが知られ
ている。
ン膜とを組み合わせたキャパシタは、ＰＺＴを用いたも
のとしては、例えば（Ramtron Corporation FRAMcell:T
homas Boehm:HE6-94-2001 ）、（Jpn.J.Appl.Vol.33,39
96(1994)）、（Jpn.J.Appl.Phys.Vol.33,5211(1994);VL
SI95,1088,A Ferroelectric Capacitor over Bit-line
(F-COB)Cell for High Density Nonvolatile Ferroelec
tric Meories ）、（Jpn.J.Appl.phys.Vol.32,4057(199
3) ）が発表したものが知られている。また、ＳｒＢｉ
2 Ｔａ2 Ｏ9 膜を用いたものとしては、（WO 93/12542,
PCT,Symetrix）、（Appl.Phys.LTT,66(2),221,(199
5)）、（ISSCC94,208,A 256kb Nonvolatile Ferroelect
ric Memory at 3V and 100ns）が発表したものが知られ
ている。
【０００４】白金膜１０３と酸化シリコン１０１との間
に介在させるチタン膜１０２は、これらの接着層として
機能するものである。
に介在させるチタン膜１０２は、これらの接着層として
機能するものである。
【０００５】
【発明が解決しようとする課題】しかしながら、白金膜
とチタン膜とから構成される下部電極上に強誘電体層を
形成した後、ほとんどの強誘電体層は、酸素雰囲気下に
おいて結晶化のアニールを行わねばならない。例えばＳ
ｒＢｉ2 Ｔａ2 Ｏ9 の場合、アニール温度は８００℃程
度である。そのため、アニール工程で、チタン膜は部分
的に酸化され、その結果少量の体積増加が起こる。そし
て、ヒロックが白金膜表面に生じる。ヒロックは、表面
での数ｎｍから５００ｎｍ程度の盛り上がりである。ヒ
ロックが生じる他の理由としては、白金膜とシリコン基
板との間のストレス、チタン膜の白金膜への拡散による
可能性がある。
とチタン膜とから構成される下部電極上に強誘電体層を
形成した後、ほとんどの強誘電体層は、酸素雰囲気下に
おいて結晶化のアニールを行わねばならない。例えばＳ
ｒＢｉ2 Ｔａ2 Ｏ9 の場合、アニール温度は８００℃程
度である。そのため、アニール工程で、チタン膜は部分
的に酸化され、その結果少量の体積増加が起こる。そし
て、ヒロックが白金膜表面に生じる。ヒロックは、表面
での数ｎｍから５００ｎｍ程度の盛り上がりである。ヒ
ロックが生じる他の理由としては、白金膜とシリコン基
板との間のストレス、チタン膜の白金膜への拡散による
可能性がある。
【０００６】ヒロックが生じると、キャパシタの容量不
足が生じる。生産工程においては、このようなランダム
なキャパシタの容量減少を避けることは重要である。加
えて、ヒロックは、均一な組成の強誘電体層の形成に悪
影響を及ぼすおそれがある。本発明は、上記事情に鑑み
なされたもので、ヒロックの発生を可及的に抑制するこ
とができる積層構造及びその製造方法、その積層構造を
用いたキャパシタ構造、及びそのキャパシタ構造を用い
た不揮発性メモリを提供することを目的とする。
足が生じる。生産工程においては、このようなランダム
なキャパシタの容量減少を避けることは重要である。加
えて、ヒロックは、均一な組成の強誘電体層の形成に悪
影響を及ぼすおそれがある。本発明は、上記事情に鑑み
なされたもので、ヒロックの発生を可及的に抑制するこ
とができる積層構造及びその製造方法、その積層構造を
用いたキャパシタ構造、及びそのキャパシタ構造を用い
た不揮発性メモリを提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明は、上記目的を達
成するため、下地層上に金属部分酸化物で構成されるバ
ッファー層を介して電極層が形成されていることを特徴
とする積層構造を提供する。
成するため、下地層上に金属部分酸化物で構成されるバ
ッファー層を介して電極層が形成されていることを特徴
とする積層構造を提供する。
【０００８】また、本発明は、下地層上に真空蒸着法、
スパッタリング法、ＣＶＤ法、及び金属を成膜した後、
酸素雰囲気下で酸化する方法のいずれかの方法により金
属部分酸化物層を形成する工程と、該金属部分酸化物層
上に電極層を形成する工程とを有することを特徴とする
積層構造の製造方法を提供する。
スパッタリング法、ＣＶＤ法、及び金属を成膜した後、
酸素雰囲気下で酸化する方法のいずれかの方法により金
属部分酸化物層を形成する工程と、該金属部分酸化物層
上に電極層を形成する工程とを有することを特徴とする
積層構造の製造方法を提供する。
【０００９】更に、本発明は、下地層上に、金属部分酸
化物で構成されるバッファー層、下部電極層、強誘電体
層及び上部電極層が順次積層されている積層構造を有す
ることを特徴とするキャパシタ構造を提供する。加え
て、本発明は、下地層上に、金属部分酸化物で構成され
るバッファー層、下部電極層、強誘電体層及び上部電極
層が順次積層されている積層構造を有するキャパシタ構
造を有することを特徴とする不揮発性メモリを提供す
る。
化物で構成されるバッファー層、下部電極層、強誘電体
層及び上部電極層が順次積層されている積層構造を有す
ることを特徴とするキャパシタ構造を提供する。加え
て、本発明は、下地層上に、金属部分酸化物で構成され
るバッファー層、下部電極層、強誘電体層及び上部電極
層が順次積層されている積層構造を有するキャパシタ構
造を有することを特徴とする不揮発性メモリを提供す
る。
【００１０】本発明の積層構造、キャパシタ構造、不揮
発性メモリは、下地層の上にバッファー層を介して電極
層を設けた構造を有し、バッファー層として、金属部分
酸化物を用いたことに特徴がある。金属部分酸化物をバ
ッファー層として用いることにより、下地層との密着性
を確保しながら酸素を含む雰囲気中で加熱する際の電極
表面のヒロックの発生数を劇的に減少させることができ
た。その機構は明確ではないが、従来のチタン膜をバッ
ファー層として用いた場合、酸素を含む雰囲気中での加
熱中にチタン膜が部分的に酸化されていたためであり、
バッファー層として始めから部分酸化された金属酸化物
を用いることにより、酸素を含む雰囲気中での加熱中に
酸化を受けなくなり、寸法変化が生じなくなるためであ
ると思われる。
発性メモリは、下地層の上にバッファー層を介して電極
層を設けた構造を有し、バッファー層として、金属部分
酸化物を用いたことに特徴がある。金属部分酸化物をバ
ッファー層として用いることにより、下地層との密着性
を確保しながら酸素を含む雰囲気中で加熱する際の電極
表面のヒロックの発生数を劇的に減少させることができ
た。その機構は明確ではないが、従来のチタン膜をバッ
ファー層として用いた場合、酸素を含む雰囲気中での加
熱中にチタン膜が部分的に酸化されていたためであり、
バッファー層として始めから部分酸化された金属酸化物
を用いることにより、酸素を含む雰囲気中での加熱中に
酸化を受けなくなり、寸法変化が生じなくなるためであ
ると思われる。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態につい
て具体的に説明するが、本発明は下記の実施の形態に限
定されるものではない。図１は、本発明の積層構造の一
形態を示す断面図であり、この積層構造１は、例えば強
誘電体不揮発性メモリのキャパシタを構成し、酸化シリ
コンなどの下地層２上に、バッファー層３、下部電極層
４、強誘電体層５、及び上部電極層６が順次積層されて
いる。
て具体的に説明するが、本発明は下記の実施の形態に限
定されるものではない。図１は、本発明の積層構造の一
形態を示す断面図であり、この積層構造１は、例えば強
誘電体不揮発性メモリのキャパシタを構成し、酸化シリ
コンなどの下地層２上に、バッファー層３、下部電極層
４、強誘電体層５、及び上部電極層６が順次積層されて
いる。
【００１２】このキャパシタの積層構造１では、バッフ
ァー層３を除く構成部分の種類に制限はないが、下地層
２として、例えば酸化シリコン、アルミナ、窒化シリコ
ン、ＮＳＧ（Non-doped Silicate Glass）、ＢＰＳＧ、
ＢＳＧ、シリコンなどの半導体基板等が挙げられる。下
地層の形成方法は、例えば基板の熱酸化、あるいはＣＶ
Ｄ法等により形成することができる。また、基板自体を
下地層とすることができる。下部電極層４及び上部電極
層６としては、例えば白金、白金合金、イリジウム（Ｉ
ｒ）、Ｉｒ０y 等を挙げることができる。電極層４、６
は、例えばスパッタリング法、ＭＯＣＶＤ（有機金属Ｃ
ＶＤ）法等で成膜することができる。
ァー層３を除く構成部分の種類に制限はないが、下地層
２として、例えば酸化シリコン、アルミナ、窒化シリコ
ン、ＮＳＧ（Non-doped Silicate Glass）、ＢＰＳＧ、
ＢＳＧ、シリコンなどの半導体基板等が挙げられる。下
地層の形成方法は、例えば基板の熱酸化、あるいはＣＶ
Ｄ法等により形成することができる。また、基板自体を
下地層とすることができる。下部電極層４及び上部電極
層６としては、例えば白金、白金合金、イリジウム（Ｉ
ｒ）、Ｉｒ０y 等を挙げることができる。電極層４、６
は、例えばスパッタリング法、ＭＯＣＶＤ（有機金属Ｃ
ＶＤ）法等で成膜することができる。
【００１３】また、強誘電体の種類としては、ＰｂＺｒ
y Ｔｉ1-y Ｏ3 （０＜ｙ＜１）、ＰｂＴｉＯ3 等の鉛系
化合物、ＳｒＢｉ2 Ｔａ2 Ｏ9 、Ｂｉ4 Ｔｉ3 Ｏ12等の
ビスマス系層状構造ペロブスカイト型、Ｂａ1-z Ｓｒz
ＴｉＯ3 、ＢａＭｇＦ4 等を例示することができる。こ
れらの強誘電体層は、例えばアルコキシドを原料とした
ＭＯＤ法、ＣＶＤ法、ＭＯＣＶＤ法、レーザーアブレー
ション法、スパッタリング法等で堆積した後、必要によ
り酸素を含む雰囲気下でアニーリングすることにより形
成することができる。
y Ｔｉ1-y Ｏ3 （０＜ｙ＜１）、ＰｂＴｉＯ3 等の鉛系
化合物、ＳｒＢｉ2 Ｔａ2 Ｏ9 、Ｂｉ4 Ｔｉ3 Ｏ12等の
ビスマス系層状構造ペロブスカイト型、Ｂａ1-z Ｓｒz
ＴｉＯ3 、ＢａＭｇＦ4 等を例示することができる。こ
れらの強誘電体層は、例えばアルコキシドを原料とした
ＭＯＤ法、ＣＶＤ法、ＭＯＣＶＤ法、レーザーアブレー
ション法、スパッタリング法等で堆積した後、必要によ
り酸素を含む雰囲気下でアニーリングすることにより形
成することができる。
【００１４】本発明においては、バッファー層として金
属部分酸化物を用いる。この金属部分酸化物として下記
式（２）で示されるものを例示することができる。 Ｍ1-x Ｏx ・・・（２） 但し、式中、Ｍは、Ｔｉ，Ｚｒ，Ｈｆ等の４Ａ族元素、
Ｎｂ，Ｔａ等の５Ａ族元素、Ｃｒ，Ｍｏ、Ｗ等の６Ａ族
元素から選ばれる１種または２種以上の元素であり、ｘ
は１未満の正数である。
属部分酸化物を用いる。この金属部分酸化物として下記
式（２）で示されるものを例示することができる。 Ｍ1-x Ｏx ・・・（２） 但し、式中、Ｍは、Ｔｉ，Ｚｒ，Ｈｆ等の４Ａ族元素、
Ｎｂ，Ｔａ等の５Ａ族元素、Ｃｒ，Ｍｏ、Ｗ等の６Ａ族
元素から選ばれる１種または２種以上の元素であり、ｘ
は１未満の正数である。
【００１５】これらの金属元素の中では、Ｔｉが好まし
い。この場合、ｘは、０．２〜０．６の範囲が好まし
い。好ましい範囲の理由を以下に説明する。シリコン基
板上に酸化シリコンを５５０ｎｍ堆積し、その上にバッ
ファー層としてｘの値を変えたＴｉ1-x Ｏx を３０ｎｍ
形成し、その上に白金電極膜を１００ｎｍ形成した積層
構造を作成し、これを酸素雰囲気中で６００℃及び８０
０℃で１時間アニーリングしたときのヒロックの発生密
度を検討した。一般に、強誘電体としてＰＺＴを用いた
場合のアニーリング条件は６００℃で１時間、強誘電体
としてＳｒＢｉ2Ｔａ2 Ｏ9 を用いた場合のアニーリン
グ条件は８００℃で１時間である。その結果を図２に示
す。
い。この場合、ｘは、０．２〜０．６の範囲が好まし
い。好ましい範囲の理由を以下に説明する。シリコン基
板上に酸化シリコンを５５０ｎｍ堆積し、その上にバッ
ファー層としてｘの値を変えたＴｉ1-x Ｏx を３０ｎｍ
形成し、その上に白金電極膜を１００ｎｍ形成した積層
構造を作成し、これを酸素雰囲気中で６００℃及び８０
０℃で１時間アニーリングしたときのヒロックの発生密
度を検討した。一般に、強誘電体としてＰＺＴを用いた
場合のアニーリング条件は６００℃で１時間、強誘電体
としてＳｒＢｉ2Ｔａ2 Ｏ9 を用いた場合のアニーリン
グ条件は８００℃で１時間である。その結果を図２に示
す。
【００１６】図２から、チタン部分酸化物Ｔｉ1-x Ｏx
の酸素含有量ｘが増えると、ヒロックの発生密度は急激
に減少することが認められる。アニーリング温度が６０
０℃（強誘電体がＰＺＴの場合に相当する）の場合、ヒ
ロック密度が５０％以下に減少するのはｘが０．２以上
である。そのため、ｘは０．２以上であることが好まし
い。
の酸素含有量ｘが増えると、ヒロックの発生密度は急激
に減少することが認められる。アニーリング温度が６０
０℃（強誘電体がＰＺＴの場合に相当する）の場合、ヒ
ロック密度が５０％以下に減少するのはｘが０．２以上
である。そのため、ｘは０．２以上であることが好まし
い。
【００１７】一方、シリコン基板上に酸化シリコンを５
５０ｎｍ堆積し、その上にバッファー層としてｘの値を
変えたＴｉ1-x Ｏx を３０ｎｍ形成し、その上に白金電
極膜を１００ｎｍ形成した積層構造を作成し、これを酸
素雰囲気中で８００℃で１時間アニーリングしたときの
白金電極膜とバッファー層との密着力に対するｘの影響
を調べた。その結果を図３に示す。図３から、チタン部
分酸化物の酸素含有量が増大すると、密着力が低下する
ことが認められ、密着力のファクターＦが５０％減少す
るのは、ｘが０．６以上である。密着力が低下すると、
キャパシタの製造プロセス中にクラックが発生するおそ
れがある。そのため、ｘは０．６以下であることが望ま
しい。
５０ｎｍ堆積し、その上にバッファー層としてｘの値を
変えたＴｉ1-x Ｏx を３０ｎｍ形成し、その上に白金電
極膜を１００ｎｍ形成した積層構造を作成し、これを酸
素雰囲気中で８００℃で１時間アニーリングしたときの
白金電極膜とバッファー層との密着力に対するｘの影響
を調べた。その結果を図３に示す。図３から、チタン部
分酸化物の酸素含有量が増大すると、密着力が低下する
ことが認められ、密着力のファクターＦが５０％減少す
るのは、ｘが０．６以上である。密着力が低下すると、
キャパシタの製造プロセス中にクラックが発生するおそ
れがある。そのため、ｘは０．６以下であることが望ま
しい。
【００１８】バッファー層３の厚さは、数ｎｍから５０
ｎｍ、特に２０〜３０ｎｍの範囲が好ましい。バッファ
ー層の厚さが薄すぎると、密着層としての効果が弱くな
り、一方、厚すぎてもそれ以上の効果が認められず、コ
ストの増加を招く場合がある。
ｎｍ、特に２０〜３０ｎｍの範囲が好ましい。バッファ
ー層の厚さが薄すぎると、密着層としての効果が弱くな
り、一方、厚すぎてもそれ以上の効果が認められず、コ
ストの増加を招く場合がある。
【００１９】上記積層構造１は、例えば強誘電体不揮発
性メモリのキャパシタとして用いることができる。この
場合、例えばシリコン基板上に直接（この場合、下地層
がシリコン基板である）、あるいは基板に酸化シリコン
などの下地層２を例えば５５０ｎｍ程度の厚さで形成
し、その上にバッファー層３、下部電極層４、強誘電体
層５、上部電極層６等を形成することで、キャパシタと
して構成することができる。
性メモリのキャパシタとして用いることができる。この
場合、例えばシリコン基板上に直接（この場合、下地層
がシリコン基板である）、あるいは基板に酸化シリコン
などの下地層２を例えば５５０ｎｍ程度の厚さで形成
し、その上にバッファー層３、下部電極層４、強誘電体
層５、上部電極層６等を形成することで、キャパシタと
して構成することができる。
【００２０】次に、金属部分酸化物膜の形成方法として
は、アルコキシドを原料としたＭＯＤ法、レーザーアブ
レーション法、真空蒸着法、スパッタリング法、ＣＶ
Ｄ、ＭＯＣＶＤ法等種々の方法を採用することができ
る。例えば、真空蒸着法としては、系内に酸素ガスを導
入し、電子ビームを蒸発材に照射して加熱し、蒸発さ
せ、電子衝撃を利用して金属部分酸化物を成膜する電子
ビーム加熱真空蒸着法が挙げられる。
は、アルコキシドを原料としたＭＯＤ法、レーザーアブ
レーション法、真空蒸着法、スパッタリング法、ＣＶ
Ｄ、ＭＯＣＶＤ法等種々の方法を採用することができ
る。例えば、真空蒸着法としては、系内に酸素ガスを導
入し、電子ビームを蒸発材に照射して加熱し、蒸発さ
せ、電子衝撃を利用して金属部分酸化物を成膜する電子
ビーム加熱真空蒸着法が挙げられる。
【００２１】また、スパッタリング法としては、酸素雰
囲気中で、一対の陰極と陽極とからなる２極冷陰極グロ
ー放電構造を持ち、電極間に直流電圧を印加、グロー放
電を発生させ、陰極上のターゲットでのスパッタ現象を
利用して薄膜形成を行うスパッタリング装置を用いる反
応性ＤＣスパッタリング法がある。このＤＣスパッタリ
ング法の条件は、典型的には、 Ａｒ＋Ｏ2 フロー：４０ｓｃｃｍ Ａｒ＋Ｏ2 雰囲気ガス中のＯ2 濃度：５〜１２％ 圧力：１．５ｍＴｏｒｒ ＤＣパワー：３８０〜４５０Ｗ ターゲットとサンプルの距離：約３０ｃｍ（遊星方式） スパッタリング速度：５〜１０ｎｍ／ｍｉｎ である。
囲気中で、一対の陰極と陽極とからなる２極冷陰極グロ
ー放電構造を持ち、電極間に直流電圧を印加、グロー放
電を発生させ、陰極上のターゲットでのスパッタ現象を
利用して薄膜形成を行うスパッタリング装置を用いる反
応性ＤＣスパッタリング法がある。このＤＣスパッタリ
ング法の条件は、典型的には、 Ａｒ＋Ｏ2 フロー：４０ｓｃｃｍ Ａｒ＋Ｏ2 雰囲気ガス中のＯ2 濃度：５〜１２％ 圧力：１．５ｍＴｏｒｒ ＤＣパワー：３８０〜４５０Ｗ ターゲットとサンプルの距離：約３０ｃｍ（遊星方式） スパッタリング速度：５〜１０ｎｍ／ｍｉｎ である。
【００２２】更に、一対の陰極と陽極とからなる２極冷
陰極グロー放電構造を持ち、電極間に主として１３．５
６ＭＨｚの高周波電圧を印加、グロー放電を発生させ、
陰極上のターゲット表面でのスパッタ現象を利用して薄
膜形成を行う反応性スパッタリング装置を用いるＲＦス
パッタリング法がある。
陰極グロー放電構造を持ち、電極間に主として１３．５
６ＭＨｚの高周波電圧を印加、グロー放電を発生させ、
陰極上のターゲット表面でのスパッタ現象を利用して薄
膜形成を行う反応性スパッタリング装置を用いるＲＦス
パッタリング法がある。
【００２３】その他の金属部分酸化膜の形成方法として
は、金属の被膜をＤＣスパッタリング法、ＲＦスパッタ
リング法、電子ビーム蒸着法等で形成した後、酸素雰囲
気中でアニールして部分酸化する方法がある。この場合
のアニーリング条件は、例えば典型的にはアニール温度
４００〜６５０℃、酸素流量５〜１０ｓｃｃ／ｍｉｎで
ある。酸素量ｘの制御は、温度と酸素濃度等で行う。こ
の方法は、反応性ＤＣスパッタリングに比べて酸素量の
制御が比較的困難であり、工程が一つ増加するという不
利がある。
は、金属の被膜をＤＣスパッタリング法、ＲＦスパッタ
リング法、電子ビーム蒸着法等で形成した後、酸素雰囲
気中でアニールして部分酸化する方法がある。この場合
のアニーリング条件は、例えば典型的にはアニール温度
４００〜６５０℃、酸素流量５〜１０ｓｃｃ／ｍｉｎで
ある。酸素量ｘの制御は、温度と酸素濃度等で行う。こ
の方法は、反応性ＤＣスパッタリングに比べて酸素量の
制御が比較的困難であり、工程が一つ増加するという不
利がある。
【００２４】成膜方法が異なると、ヒロック抑止効果に
も差が現れる。シリコン基板上に酸化シリコンを５５０
ｎｍ堆積し、その上にバッファー層としてｘの値を変え
たＴｉ1-x Ｏx を酸素導入電子ビーム蒸着法、酸素導入
ＲＦスパッタリング法、酸素導入ＤＣスパッタリング法
の３つの種類の成膜方法で３０ｎｍ形成し、その上に白
金電極膜を１００ｎｍ形成した積層構造を作成し、酸素
中で８００℃、１時間アニーリングし、白金電極膜に生
じたヒロックの密度を測定した。その結果を図４に示
す。図中、がＤＣスパッタリング法、がＲＦスパッ
タリング法、が電子ビーム蒸着法により成膜されたＴ
ｉ1-x Ｏx 膜を用いた場合である。図４から、成膜方法
により、ヒロック密度が異なることが認められる。最も
ヒロックの発生量が少なかったのはＤＣスパッタリング
法により成膜されたバッファー層である。
も差が現れる。シリコン基板上に酸化シリコンを５５０
ｎｍ堆積し、その上にバッファー層としてｘの値を変え
たＴｉ1-x Ｏx を酸素導入電子ビーム蒸着法、酸素導入
ＲＦスパッタリング法、酸素導入ＤＣスパッタリング法
の３つの種類の成膜方法で３０ｎｍ形成し、その上に白
金電極膜を１００ｎｍ形成した積層構造を作成し、酸素
中で８００℃、１時間アニーリングし、白金電極膜に生
じたヒロックの密度を測定した。その結果を図４に示
す。図中、がＤＣスパッタリング法、がＲＦスパッ
タリング法、が電子ビーム蒸着法により成膜されたＴ
ｉ1-x Ｏx 膜を用いた場合である。図４から、成膜方法
により、ヒロック密度が異なることが認められる。最も
ヒロックの発生量が少なかったのはＤＣスパッタリング
法により成膜されたバッファー層である。
【００２５】上記のような下地層上に金属部分酸化物で
構成されるバッファー層を介して電極層が形成されてい
る積層構造は、好適には強誘電体不揮発性メモリのキャ
パシタに適用することができるが、勿論これに限られる
ものではない。次に、本発明の積層構造を強誘電体不揮
発性メモリに適用する形態について、図５〜図７を用い
て説明する。図５は、本発明の強誘電体不揮発性メモリ
の一形態を示す断面図である。
構成されるバッファー層を介して電極層が形成されてい
る積層構造は、好適には強誘電体不揮発性メモリのキャ
パシタに適用することができるが、勿論これに限られる
ものではない。次に、本発明の積層構造を強誘電体不揮
発性メモリに適用する形態について、図５〜図７を用い
て説明する。図５は、本発明の強誘電体不揮発性メモリ
の一形態を示す断面図である。
【００２６】強誘電体メモリのメモリセル構成は、図９
に示すように、１ビットの情報の記憶に２つのトランジ
スタと２つのキャパシタを用いる２Ｔ／２Ｃセルと、１
ビットの情報の記憶に１つのトランジスタと１つのキャ
パシタを用いる１Ｔ／１Ｃセルがあり、本発明の積層構
造は両者のセルに適用することができる。
に示すように、１ビットの情報の記憶に２つのトランジ
スタと２つのキャパシタを用いる２Ｔ／２Ｃセルと、１
ビットの情報の記憶に１つのトランジスタと１つのキャ
パシタを用いる１Ｔ／１Ｃセルがあり、本発明の積層構
造は両者のセルに適用することができる。
【００２７】図５に示すメモリは、最も一般的な１Ｔ／
１Ｃセル構成のメモリであり、大まかな構成を説明する
と、シリコン基板１０上にスイッチングトランジスタＴ
ｒが形成され、ワード線ＷＬがゲート電極を構成してい
る。基板１０上に形成された素子分離膜２１上の数層の
絶縁層の下地層としてのＮＳＧ膜２の上にキャパシタＣ
ａｐが形成されている。そのキャパシタＣａｐは、バッ
ファー層３、下部電極層４、強誘電体層５、上部電極膜
６の順に積層され、下部電極層４は配線層３２によりス
イッチングトランジスタＴｒのソース１１と接続され、
キャパシタの上部電極層６はプレート線ＰＬと接続され
ている。スイッチングトランジスタＴｒのドレイン１２
は図示しないビット線に接続されている。
１Ｃセル構成のメモリであり、大まかな構成を説明する
と、シリコン基板１０上にスイッチングトランジスタＴ
ｒが形成され、ワード線ＷＬがゲート電極を構成してい
る。基板１０上に形成された素子分離膜２１上の数層の
絶縁層の下地層としてのＮＳＧ膜２の上にキャパシタＣ
ａｐが形成されている。そのキャパシタＣａｐは、バッ
ファー層３、下部電極層４、強誘電体層５、上部電極膜
６の順に積層され、下部電極層４は配線層３２によりス
イッチングトランジスタＴｒのソース１１と接続され、
キャパシタの上部電極層６はプレート線ＰＬと接続され
ている。スイッチングトランジスタＴｒのドレイン１２
は図示しないビット線に接続されている。
【００２８】そして、本不揮発性メモリにおいては、キ
ャパシタＣａｐのバッファー層３が上述した金属部分酸
化物で構成されている。これにより、下部電極層４の上
に強誘電体膜５を堆積し、更に酸素を含む雰囲気中でア
ニーリングしても、金属電極層表面に発生するヒロック
が少なく、キャパシタＣａｐの容量が減少することが可
及的に抑制され、ばらつきの少ないキャパシタが形成さ
れている。
ャパシタＣａｐのバッファー層３が上述した金属部分酸
化物で構成されている。これにより、下部電極層４の上
に強誘電体膜５を堆積し、更に酸素を含む雰囲気中でア
ニーリングしても、金属電極層表面に発生するヒロック
が少なく、キャパシタＣａｐの容量が減少することが可
及的に抑制され、ばらつきの少ないキャパシタが形成さ
れている。
【００２９】この強誘電体不揮発性メモリの製造工程に
ついて図６、図７で説明する。まず、図６（ａ）に示す
ように、スイッチングトランジスタＴｒを半導体基板１
０上に形成する。図６（ａ）に示す構造に至るプロセス
を簡単に説明すると、半導体基板１０に素子分離酸化膜
２１を熱酸化法で形成した後、ゲート酸化膜２２を形成
し、次いで多結晶ポリシリコンなどを堆積した後、パタ
ーニングしてゲート電極（ワード線）３１を形成する。
次に、ゲート電極３１をマスクとして、イオン注入し、
ソース１１、ドレイン１２を形成し、スイッチングトラ
ンジスタＴｒを形成する。そして、ＰＳＧ膜２３をＣＶ
Ｄで例えば１００ｎｍ堆積し、その上に、窒化珪素膜２
４を例えばＣＶＤで１０ｎｍ、Ｏ3 ＴＥＯＳＣＶＤでＢ
ＰＳＧ２４を３００ｎｍ程度堆積した後、窒素雰囲気下
でアニーリングする。更に、Ｏ3ＴＥＯＳＣＶＤで下地
層となるＮＳＧ膜２を１００ｎｍ程度堆積して、図６
（ａ）に示す構造を得ることができる。
ついて図６、図７で説明する。まず、図６（ａ）に示す
ように、スイッチングトランジスタＴｒを半導体基板１
０上に形成する。図６（ａ）に示す構造に至るプロセス
を簡単に説明すると、半導体基板１０に素子分離酸化膜
２１を熱酸化法で形成した後、ゲート酸化膜２２を形成
し、次いで多結晶ポリシリコンなどを堆積した後、パタ
ーニングしてゲート電極（ワード線）３１を形成する。
次に、ゲート電極３１をマスクとして、イオン注入し、
ソース１１、ドレイン１２を形成し、スイッチングトラ
ンジスタＴｒを形成する。そして、ＰＳＧ膜２３をＣＶ
Ｄで例えば１００ｎｍ堆積し、その上に、窒化珪素膜２
４を例えばＣＶＤで１０ｎｍ、Ｏ3 ＴＥＯＳＣＶＤでＢ
ＰＳＧ２４を３００ｎｍ程度堆積した後、窒素雰囲気下
でアニーリングする。更に、Ｏ3ＴＥＯＳＣＶＤで下地
層となるＮＳＧ膜２を１００ｎｍ程度堆積して、図６
（ａ）に示す構造を得ることができる。
【００３０】そして、図６（ｂ）に示すように、本発明
の特徴であるバッファー層３を成膜する。成膜する金属
部分酸化物として例えばＴｉ1-x Ｏx （ｘ＝０．２〜
０．６）をＤＣスパッタリング法で３０ｎｍ程度の厚さ
で成膜する。このときのスパッタリングでは、例えば次
のような条件を採用することができる。
の特徴であるバッファー層３を成膜する。成膜する金属
部分酸化物として例えばＴｉ1-x Ｏx （ｘ＝０．２〜
０．６）をＤＣスパッタリング法で３０ｎｍ程度の厚さ
で成膜する。このときのスパッタリングでは、例えば次
のような条件を採用することができる。
【００３１】Ａｒ＋Ｏ2 フロー：４０ｓｃｃｍ Ａｒ＋Ｏ2 雰囲気ガス中のＯ2 濃度：５〜１２％ 圧力：１．５ｍＴｏｒｒ ＤＣパワー：３８０〜４５０Ｗ ターゲットとサンプルの距離：約３０ｃｍ（遊星方式） スパッタリング速度：５〜１０ｎｍ／ｍｉｎ 次に、図６（ｃ）に示すように、下部電極膜３として、
例えば白金膜をＤＣスパッタリングで１００ｎｍ程度堆
積する。このときの典型的な条件は次の通りである。
例えば白金膜をＤＣスパッタリングで１００ｎｍ程度堆
積する。このときの典型的な条件は次の通りである。
【００３２】Ａｒフロー：４０ｓｃｃｍ 圧力：１．５ｍＴｏｒｒ ＤＣパワー：１５０〜３００Ｗ ターゲットとサンプルの距離：約３０ｃｍ（遊星方式） スパッタリング速度：５〜１０ｎｍ／ｍｉｎ 次に、図６（ｄ）に示すように、強誘電体層５を成膜す
る。強誘電体層としては、例えばＳｒＢｉ2 Ｔａ2 Ｏ9
を選択し、ＭＯＣＶＤ法又はＭＶＤで２００ｎｍ程度の
膜厚で成膜する。このときのＣＶＤの条件は、例えば次
の条件を採用することができる。
る。強誘電体層としては、例えばＳｒＢｉ2 Ｔａ2 Ｏ9
を選択し、ＭＯＣＶＤ法又はＭＶＤで２００ｎｍ程度の
膜厚で成膜する。このときのＣＶＤの条件は、例えば次
の条件を採用することができる。
【００３３】基板温度 ：６００〜７００℃ 反応圧力 ：５〜１０Ｔｏｒｒ ガス ：Ｏ2 ；１０００ｃｃ／ｍｉｎ，Ａｒ；１
０００ｃｃ／ｍｉｎ プレカーサー：Ｂｉ（Ｃ6 Ｈ5 ）3 ，Ｓｒ（ｔｈ
ｄ）2 ，Ｔａ（Ｏ−ｉＣ3 Ｈ7 ）４（ｔｈｄ） （ｔｈｄはテトラメチルヘプタジオン） 堆積速度 ：１００〜２００Å／ｍｉｎ また、アルコキシドを原料としたＭＯＤの条件は、ＷＯ
９３／１２５４２，２３．０６．９３及びＷＯ９３／１
２５３８，２４．０６．９３（以上、ＰＣＴの国際公開
番号）記載の条件を採用することができる。
０００ｃｃ／ｍｉｎ プレカーサー：Ｂｉ（Ｃ6 Ｈ5 ）3 ，Ｓｒ（ｔｈ
ｄ）2 ，Ｔａ（Ｏ−ｉＣ3 Ｈ7 ）４（ｔｈｄ） （ｔｈｄはテトラメチルヘプタジオン） 堆積速度 ：１００〜２００Å／ｍｉｎ また、アルコキシドを原料としたＭＯＤの条件は、ＷＯ
９３／１２５４２，２３．０６．９３及びＷＯ９３／１
２５３８，２４．０６．９３（以上、ＰＣＴの国際公開
番号）記載の条件を採用することができる。
【００３４】強誘電体層５を形成した後、例えば７００
〜８００℃で３０分の条件でアニーリングする。このア
ニーリング条件は用いる強誘電体の種類によって適宜変
更することができる。強誘電体層５を堆積、アニーリン
グした後、図７（ｅ）に示すように、上部電極層６とし
て例えば白金膜をスパッタリング法にて１００ｎｍ程度
堆積し、その後、例えば７００〜８００℃で３０分の条
件でアニーリングを行う。
〜８００℃で３０分の条件でアニーリングする。このア
ニーリング条件は用いる強誘電体の種類によって適宜変
更することができる。強誘電体層５を堆積、アニーリン
グした後、図７（ｅ）に示すように、上部電極層６とし
て例えば白金膜をスパッタリング法にて１００ｎｍ程度
堆積し、その後、例えば７００〜８００℃で３０分の条
件でアニーリングを行う。
【００３５】次に、図７（ｆ）に示すように、キャパシ
タＣａｐのパターニングを行う。上部電極層６上に図示
しないレジストを塗布、露光、パターニングした後、イ
オンミリング等で上部電極層６をパターニングした後、
強誘電体層５をＲＩＥ法等ででパターニングし、更に、
下部電極層４、バッファー層３の順にイオンミリングな
どでエッチングしてパターニングする。
タＣａｐのパターニングを行う。上部電極層６上に図示
しないレジストを塗布、露光、パターニングした後、イ
オンミリング等で上部電極層６をパターニングした後、
強誘電体層５をＲＩＥ法等ででパターニングし、更に、
下部電極層４、バッファー層３の順にイオンミリングな
どでエッチングしてパターニングする。
【００３６】キャパシタのパターニング後、例えばプラ
ズマＴＥＯＳＣＶＤ法により、酸化シリコン膜２６を１
００ｎｍ程度堆積し、その上に水素ガス拡散防止層とし
て例えばＳｒＢｉ2 Ｔａ2 Ｏ9 膜２７等を１００ｎｍ程
度堆積する。次いで、Ｏ3 ＴＥＯＳＣＶＤでＮＳＧ膜２
８を３００ｎｍ程度堆積し、更にプラズマＴＥＯＳＣＶ
Ｄで酸化シリコン膜２９を２００ｎｍ程度堆積する。
ズマＴＥＯＳＣＶＤ法により、酸化シリコン膜２６を１
００ｎｍ程度堆積し、その上に水素ガス拡散防止層とし
て例えばＳｒＢｉ2 Ｔａ2 Ｏ9 膜２７等を１００ｎｍ程
度堆積する。次いで、Ｏ3 ＴＥＯＳＣＶＤでＮＳＧ膜２
８を３００ｎｍ程度堆積し、更にプラズマＴＥＯＳＣＶ
Ｄで酸化シリコン膜２９を２００ｎｍ程度堆積する。
【００３７】そして、図５に示すように、スイッチング
トランジスタＴｒのドレインに達するコンタクトホール
をフォトリソグラフィと反応性イオンエッチング等で開
口する。その後、窒素ガス中でのアニーリングを行い、
更に劣化したトランジスタの特性を回復させるために、
水素ガスと窒素ガスとの混合ガス雰囲気下でアニーリン
グを行う。次いで、上部電極層６と下部電極層４とにコ
ンタクトホールをＲＩＥ等で形成する。その後、Ｔｉ／
ＴｉＮ／Ａｌ−Ｃｕ／Ｔｉ／ＴｉＮ／Ｔｉの順序でスパ
ッタリングした後、配線３２のパターニングを行う。次
いで、プラズマＣＶＤで窒化シリコン膜３０を例えば５
００ｎｍ程度堆積して、図５に示すような構造の強誘電
体不揮発性メモリを製造することができる。
トランジスタＴｒのドレインに達するコンタクトホール
をフォトリソグラフィと反応性イオンエッチング等で開
口する。その後、窒素ガス中でのアニーリングを行い、
更に劣化したトランジスタの特性を回復させるために、
水素ガスと窒素ガスとの混合ガス雰囲気下でアニーリン
グを行う。次いで、上部電極層６と下部電極層４とにコ
ンタクトホールをＲＩＥ等で形成する。その後、Ｔｉ／
ＴｉＮ／Ａｌ−Ｃｕ／Ｔｉ／ＴｉＮ／Ｔｉの順序でスパ
ッタリングした後、配線３２のパターニングを行う。次
いで、プラズマＣＶＤで窒化シリコン膜３０を例えば５
００ｎｍ程度堆積して、図５に示すような構造の強誘電
体不揮発性メモリを製造することができる。
【００３８】
【発明の効果】本発明の積層構造は、酸素ガス雰囲気下
でのアニーリングでの電極層のヒロックの発生を抑制す
ることができる。本発明の積層構造の製造方法によれ
ば、かかる積層構造を容易に得ることができる。
でのアニーリングでの電極層のヒロックの発生を抑制す
ることができる。本発明の積層構造の製造方法によれ
ば、かかる積層構造を容易に得ることができる。
【００３９】本発明のキャパシタ構造は、酸素ガス雰囲
気下でのアニーリングでの電極層のヒロックの発生を抑
制することができ、ばらつきの少ない特性を有する。本
発明の強誘電体不揮発性メモリは、酸素ガス雰囲気下の
アニーリングでの電極層のヒロックの発生が抑制された
キャパシタを有し、ばらつきの少ない特性を有する。
気下でのアニーリングでの電極層のヒロックの発生を抑
制することができ、ばらつきの少ない特性を有する。本
発明の強誘電体不揮発性メモリは、酸素ガス雰囲気下の
アニーリングでの電極層のヒロックの発生が抑制された
キャパシタを有し、ばらつきの少ない特性を有する。
【図１】本発明の積層構造の一形態を示す断面図であ
る。
る。
【図２】Ｔｉ1-x Ｏx の酸素含有量とヒロック発生密度
の関係を示すグラフである。
の関係を示すグラフである。
【図３】Ｔｉ1-x Ｏx の酸素含有量と密着力の関係を示
すグラフである。
すグラフである。
【図４】種々の成膜方法で得られたＴｉ1-x Ｏx の酸素
含有量とヒロック発生密度の関係を示すグラフである。
含有量とヒロック発生密度の関係を示すグラフである。
【図５】本発明の積層構造を強誘電体不揮発性メモリに
適用した一形態を示す断面図である。
適用した一形態を示す断面図である。
【図６】（ａ）〜（ｄ）は、図５の強誘電体不揮発性メ
モリの製造工程を示すそれぞれ断面図である。
モリの製造工程を示すそれぞれ断面図である。
【図７】（ｅ）〜（ｇ）は、図６の続きの工程を示すそ
れぞれ断面図である。
れぞれ断面図である。
【図８】従来の強誘電体キャパシタの一例を示す断面図
である。
である。
【図９】強誘電体不揮発性メモリの回路図である。
１…積層構造、２…下地層、３…バッファ層、４…下部
電極層、５…強誘電体層、６…上部電極層、Ｔｒ…スイ
ッチングトランジスタ、Ｃａｐ…キャパシタ
電極層、５…強誘電体層、６…上部電極層、Ｔｒ…スイ
ッチングトランジスタ、Ｃａｐ…キャパシタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8247 29/788 29/792
Claims (6)
- 【請求項１】下地層上に金属部分酸化物で構成されるバ
ッファー層を介して電極層が形成されていることを特徴
とする積層構造。 - 【請求項２】金属部分酸化物が下記式（１）で示される
請求項１記載の積層構造。 Ｔｉ1-x Ｏx ・・・（１） （但し、ｘは、０．２〜０．６である。） - 【請求項３】下地層上に真空蒸着法、スパッタリング
法、ＣＶＤ法、及び金属を成膜した後、酸素雰囲気下で
酸化する方法のいずれかの方法により金属部分酸化物層
を形成する工程と、 該金属部分酸化物層上に電極層を形成する工程とを有す
ることを特徴とする積層構造の製造方法。 - 【請求項４】酸素を導入した直流２極スパッタリング法
により金属部分酸化物を形成する請求項３記載の積層構
造の製造方法。 - 【請求項５】下地層上に、金属部分酸化物で構成される
バッファー層、下部電極層、強誘電体層及び上部電極層
が順次積層されている積層構造を有することを特徴とす
るキャパシタ構造。 - 【請求項６】下地層上に、金属部分酸化物で構成される
バッファー層、下部電極層、強誘電体層及び上部電極層
が順次積層されている積層構造を有するキャパシタ構造
を有することを特徴とする不揮発性メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8172532A JPH1022463A (ja) | 1996-07-02 | 1996-07-02 | 積層構造及びその製造方法、キャパシタ構造並びに不揮発性メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8172532A JPH1022463A (ja) | 1996-07-02 | 1996-07-02 | 積層構造及びその製造方法、キャパシタ構造並びに不揮発性メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1022463A true JPH1022463A (ja) | 1998-01-23 |
Family
ID=15943662
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8172532A Pending JPH1022463A (ja) | 1996-07-02 | 1996-07-02 | 積層構造及びその製造方法、キャパシタ構造並びに不揮発性メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1022463A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002110937A (ja) * | 2000-10-05 | 2002-04-12 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JP2002280528A (ja) * | 1999-05-14 | 2002-09-27 | Toshiba Corp | 半導体装置及びその製造方法 |
| CN1311518C (zh) * | 2001-11-28 | 2007-04-18 | 精工爱普生株式会社 | 电子装置用衬底，电子装置用衬底的制造方法，及电子装置 |
| JP2007294995A (ja) * | 1998-06-20 | 2007-11-08 | Samsung Electronics Co Ltd | 半導体装置 |
| JP2011238774A (ja) * | 2010-05-11 | 2011-11-24 | Nippon Signal Co Ltd:The | 圧電素子の製造方法 |
-
1996
- 1996-07-02 JP JP8172532A patent/JPH1022463A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007294995A (ja) * | 1998-06-20 | 2007-11-08 | Samsung Electronics Co Ltd | 半導体装置 |
| JP2002280528A (ja) * | 1999-05-14 | 2002-09-27 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2002110937A (ja) * | 2000-10-05 | 2002-04-12 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| CN1311518C (zh) * | 2001-11-28 | 2007-04-18 | 精工爱普生株式会社 | 电子装置用衬底，电子装置用衬底的制造方法，及电子装置 |
| JP2011238774A (ja) * | 2010-05-11 | 2011-11-24 | Nippon Signal Co Ltd:The | 圧電素子の製造方法 |
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| Date | Code | Title | Description |
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