JP2007294995A - 半導体装置 - Google Patents

Abstract

【課題】高温での使用やリード／ライトの繰り返し使用に対しても劣化が防止でき、また、センシングマージンが大きい半導体装置を提供する。
【解決手段】活性領域と非活性領域を定義するための素子分離領域を有する半導体基板の活性領域上に形成された導電層と、導電層を含んで半導体基板上に形成された第１絶縁膜と、第１絶縁膜上に順に積層された下部電極と、強誘電体膜と、上部電極とを含むキャパシタであって、上部電極及び強誘電体膜と下部電極の一部がオーバーラップされるように形成されるキャパシタと、キャパシタを含んで第１絶縁膜上に形成された第２絶縁膜と、第２絶縁膜を貫いて下部電極を露出させるように形成された第１開口部と、第２絶縁膜と第１絶縁膜を貫いて導電層の一側の半導体基板の上部表面を露出させる第２開口部と、第１開口部と第２開口部を通して下部電極と導電層の側の半導体基板を電気的に接続させるコンタクト層と、を含む。
【選択図】図１０

Description

本発明は、半導体装置及びその製造方法に関するものであり、より詳しくはＦＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）装置及びその製造方法に関するものである。

ＦＲＡＭ装置は、フラッシュメモリのような非揮発性（ｎｏｎｖｏｌａｔｉｌｅ）特性を有しながらも、フラッシュメモリに比べて相対的にはるかに速い動作速度（ＦＬＡＳＨ ＭＥＭＯＲＹ：数ｍｓｅｃ、ＦＲＡＭ：数１０ｎｓｅｃ）を有している。また、かなり強い耐久性（ｅｎｄｕｒａｎｃｅ）を有しながらも、相対的に低いライティング電圧（Ｗｒｉｔｉｎｇ ｖｏｌｔａｇｅ）（ＦＬＡＳＨ ＭＥＭＯＲＹ：１８-２２Ｖ、ＦＲＡＭ：５Ｖ以下）、そしてＤＲＡＭとＳＲＡＭに比べて低い消費電力（待機電流（ｓｔａｎｂｙ ｃｕｒｒｅｎｔ）：１μＡ以下）を持っている。また、ＤＲＡＭよりは大きいがＳＲＡＭよりはかなり小さい適正なセル寸法を有しており、最近多くの研究と関心が集中している。

しかし、このような長所を有するＦＲＡＭ装置を製品で実現するためには、１Ｔ／１Ｃ（１つのメモリ要素が一つのトランジスタと一つの強誘電体キャパシタで構成される）セル構造、多層配線層の具備のみならず、ＦＲＡＭ装置製造過程中に生じる劣化を最小化するという難題を解決しなければならない。

ＦＲＡＭで強誘電体物質としてＰＺＴ物質を用いる場合、劣化はＰＺＴ物質の結晶性と密接な関係がある。ＰＺＴ物質の結晶性は、ＰＺＴ物質の結晶性のための工程後、例えば、熱処理工程後、ＰＺＴ物質内のペロブスカイト（ｐｅｒｏｖｓｋｉｔｅ）構造の形成程度と密接な関係があり、このペロブスカイト構造の形成程度は、ＰＺＴ物質内のＺｒとＴｉの組成比と密接な関係がある。

また、ＰＺＴ物質が不均質強誘電体物質（ｈｅｔｅｒｏｇｅｎｅｏｕｓ ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｍａｔｅｒｉａｌ）であるため、ＰＺＴ物質と接触する物質により結晶性に多くの影響を受けることになる。

また、ＰＺＴ物質と接触する物質により劣化される程度が非常に大きくなる場合がある。ＦＲＡＭ装置でＰＺＴ物質と接触する下部電極または、上部電極をＰｔ物質として用いる場合、Ｐｔ物質の触媒作用（ｃａｔａｌｉｔｉｃ ｅｆｆｅｃｔ）による還元反応によって、上部電極と、Ｐｔ物質と強誘電体物質と、ＰＺＴ物質の界面領域の欠陥と、Ｔｉ組成の欠乏を発生させることによって、ＦＲＡＭ装置の信頼性に問題が生じることになる。

本発明は、上述の諸般問題点を解決するために提案されたものとして、強誘電体物質の結晶性を向上させ、強誘電体物質と電極の界面領域で生じる欠陥を除去することによって、高い温度だけではなく多くのリード／ライト(ｒｅａｄ／ｗｒｉｔｅ）の繰り返し遂行でも劣化を防止でき、大きい残留分極を有することによって十分なセンシングマージン（ｓｅｎｓｉｎｇ ｍａｒｇｉｎ）を確保できる半導体装置及びその製造方法を提供する。

上述の目的を達成するために提案された本発明の特徴によると、半導体装置の製造方法は、活性領域と非活性領域を定義するための素子分離領域を有する半導体基板の活性領域上に導電層を形成する段階と、導電層を含んで半導体基板上に第１絶縁膜を形成する段階と、キャパシタ下部電極と、ＺｒよりＴｉ成分を相対的に多く含む強誘電体膜と、そしてキャパシタ上部電極を第１絶縁膜上に順に形成してキャパシタを形成し、上部電極及び強誘電体膜が、下部電極の一部とオーバーラップ（ｏｖｅｒｌａｐ）されるように形成する段階と、半導体基板全面に第２絶縁膜を形成する段階と、第２絶縁膜を部分的にエッチングして下部電極の上部表面の一部を露出させる第１オープニング（開口部）を形成する段階と、下部電極と強誘電体膜の界面における反応を防止する熱処理を遂行する工程と、第２絶縁膜及び第１絶縁膜をエッチングして導電層の一側の活性領域の一部を露出させる第２オープニング（開口部）を形成する段階と、第２絶縁膜上に、第１オープニング（開口部）と第２オープニング（開口部）を通して下部電極と活性領域を電気的に接続させるコンタクト層を形成する段階とを含む。

上述の目的を達成するために提案された本発明の特徴によると、半導体装置は、活性領域と非活性領域を定義するための素子隔離領域を有する半導体基板の活性領域上に形成された導電層と、導電層を含んで半導体基板上に形成された第１絶縁膜と、第１絶縁膜上に順に積層されたキャパシタ下部電極と、強誘電体膜と、そして上部電極を含むキャパシタと、上部電極及び強誘電体膜と下部電極の一部がオーバーラップされるように形成されており、キャパシタを含んで第１絶縁膜上に形成された第２絶縁膜と、第２絶縁膜を貫いて上部電極を露出させるように形成された第１オープニングと、第２絶縁膜と第１絶縁膜を貫いて導電層の一側の半導体基板の上部表面を露出させる第２オープニングと、第１オープニングと第２オープニングを通して下部電極と上部電極を電気的に接続させるコンタクト層とを含む。

図１０を参照すると、本発明の実施形態による新規した半導体装置及びその製造方法では、キャパシタ下部電極と上部電極とも間にＺｒよりＴｉ成分を相対的に多く含む強誘電体膜が形成され、下部電極の上部表面の一部を露出させる第１オープニングが形成された後、下部電極と強誘電体膜の界面における反応を防止する熱処理が遂行される。続いて、活性領域の一部を露出させる第２オープニングが形成され、第１オープニングと第２オープニングを通して下部電極と活性領域を電気的に接続させるコンタクト層が形成される。このような半導体装置及びその製造方法により、強誘電体物質の結晶性が向上でき、強誘電体物質と電極の界面領域で生じる欠陥が除去されることができ、高い温度でだけではなく、多くのリード／ライトの繰り返し遂行でも劣化が防止でき、大きい残留分極が確保されることによって十分なセンシングマージンが確保できる。

本発明は、従来の半導体装置及びその製造方法で、強誘電体物質が容易に劣化されて安全な性能を発揮できない問題点を解決したことであり、強誘電体物質の結晶性を向上させ、強誘電体物質と電極の界面領域で生じる欠陥を除去して高い温度でだけではなく多くのリード／ライトの繰り返し遂行でも劣化されなく安定な性能を発揮でき、大きい残留分極量を確保して十分なセンシングマージンを確保できる効果がある。

以下、図１乃至図１０を参照して本発明の実施例を詳しく説明する。図１乃至図１０は、本発明による半導体装置の製造方法を順次的に示す流れ図である。図１を参照すると、まず半導体基板１００上に活性領域と非活性領域を定義するように素子分離領域１０２が形成される。活性領域の半導体基板１００上に酸化膜（図示せず）を間に置いて導電層、例えばゲート電極１０４が形成される。ゲート電極１０４両側の半導体基板１００内にソース／ドレーン領域（図示せず）が形成される。ゲート電極１０４を含んで半導体基板１００上に第１絶縁膜１０６が形成される。

図２を参照すると、第１絶縁膜１０６上に物質層１０８が形成される。物質層１０８は第１絶縁膜１０６とキャパシタの下部電極との接合を強化させ、また下部物質と後続工程で形成される上部物質が拡散されることを防止する。例えば、物質層１０８は、ＴｉＯ_２で形成できる。

物質層１０８上にキャパシタの下部電極が形成される。下部電極は酸化膜１１０と白金膜１１２が順に積層されて形成される。例えば、酸化膜１１０はＩｒＯ_２膜である。ＩｒＯ_２膜１１２はＤＣマグネトロンスパッタリング（ｍａｇｎｅｔｒｏｎ ｓｐｕｔｔｅｒｉｎｇ）工程で形成され、膜質を強化させるため酸素雰囲気で約６００℃の温度で熱処理される。ＩｒＯ_２膜１１０は約５００Åの厚さを有し、白金膜１１２は約２７００Åの厚さを有する。白金膜１１２は後続工程で形成される強誘電体膜の結晶化に有利な格子構造を提供してより安定した強誘電体膜が形成できるようにする。このような下部電極以外にも下部電極はＩｒ、Ｒｈ及びＲｕなどの一金属膜で置き換えられることもでき、ＩｒＯ_２膜、ＩＴＯ膜、ＲｈＯ_２膜、ＲｕＯ_２膜及びＭｏＯ_３膜の中から選択された一膜とＰｔ、Ｉｒ、Ｒｈ及びＲｕ金属膜の中のいずれか一膜が順に積層されて形成される場合もある。

次に白金膜１０２上に強誘電体膜が形成される。強誘電体膜１１４はＰＺＴ膜やＰＬＺＴ膜で形成でき、強誘電体膜１１４はゾルーゲル（ｓｏｌ−ｇｅｌ）工程で約２５００Åの厚さを有し、Ｔｉの組成比が大きいように形成される。例えば、Ｚｒ対Ｔｉの組成比が２：３、３：７、そして１：４の中の一つになるように形成される。次に強誘電体膜１１４が強誘電体特性を示すための結晶化工程が遂行される。結晶化工程は酸素雰囲気で約６５０℃以上の温度で遂行されるＲＴＰ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｐｒｏｃｅｓｓ）工程で遂行されたり、拡散炉で遂行される。遂行温度はもっと具体的に約７００℃である。

次に、強誘電体膜１１４上に上部電極が形成される。例えば、上部電極はＩｒＯ_２膜１１６とＩｒ膜１１８が順に積層された多層膜で形成される。ＩｒＯ_２膜１１６はＤＣマグネトロンスパッタリング工程で約３００Åの厚さを有するように形成される。続いて、ＩｒＯ_２膜１１６は酸素雰囲気で約４５０℃の温度で熱処理されて安定な酸化膜伝導層が形成され、続いてＩｒ膜１１８が約１７００Å厚さを有するように形成される。このような上部電極以外にも上部電極はＩｒ、Ｒｈ及びＲｕなどの一金属膜で置き換えられることもでき、ＩｒＯ_２膜、ＩＴＯ膜、ＲｈＯ_２膜、ＲｕＯ_２膜及びＭｏＯ_３膜中選択された一膜とＰｔ、Ｉｒ、Ｒｈ及びＲｕ金属膜中いずれか一膜が順に積層されて形成される場合もある。次に、Ｉｒ膜１１８上に上部電極エッチング工程で用いられるマスク形成のためにハードマスク用膜１２０が形成される。例えばＴｉＯ_２膜が約５００Å厚さを有するように形成される。

図３及び図４を参照すると、ＴｉＯ_２膜１２０がよく知られたフォトレジストを用いるエッチング工程でパターニングされ、上部電極のエッチング工程で用いられるハードマスクが形成される。ハードマスクを用いて、Ｃｌ：Ｏ_２化学（ｃｈｅｍｉｓｔｒｙ）を用いるＲＩＥ（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ）工程で上部電極１１６、１１８が乾式エッチングされる。続いて、強誘電体膜１１４であるＰＺＴ膜の上部表面が露出され、ＰＺＴ膜１１４がよく知られたフォトレジストを用いるエッチング工程でエッチングされる。その後、エッチング工程によるエッチング損傷を除去するため約４５０℃の温度で熱処理工程が遂行される。よく知られたフォトレジストを用いるエッチング工程で下部電極１１２、１１０と物質層１０８が順にエッチングされ、上部電極１１６、１１８及び強誘電体膜１１４と下部電極１１２、１１０の一部がオーバーラップ（ｏｖｅｒｌａｐ）されるキャパシタが形成される。

次に、キャパシタを含んで第１絶縁膜１０６上に物質の拡散を防止する拡散防止膜１２２が形成される。例えば、拡散防止膜１２２は、約５００Å-１０００Å範囲内の厚さを有するＴｉＯ_２膜で形成できる。拡散防止膜１２２は、キャパシタ内の物質が拡散されることを防止する。拡散防止膜１２２の膜質を緻密化するための熱処理工程が遂行される。熱処理工程は、酸素雰囲気で約６５０℃以上の温度で遂行される。拡散防止膜１２２が部分的にエッチングされて図４のような生成物が形成される。

図５及び図６を参照すると、図４のような生成物と第１絶縁膜１０６上に第２絶縁膜１２４が形成される。第２絶縁膜１２４は、よく知られたＣＶＤ酸化膜で形成される。次に、第２絶縁膜１２４と拡散防止膜１２２が順にエッチングされ、下部電極の白金層１１２を露出させる第１オープニング１２５が形成される。この場合、白金層１１２は、還元作用を促進する役割をすることとよく知られている。このような白金の性質は、酸化物系であるＰＺＴ膜等に酸素還元反応を引き起こし下部電極とＰＺＴの界面に欠陥を発生させ、欠陥はキャパシタ特性に悪影響を及ぼすことと知られている。

このような影響を最小化するため第１オープニング１２５形成後、酸素雰囲気で約４５０℃以上の温度で熱処理工程が遂行される。熱処理工程は、拡散炉を利用した熱処理工程やＲＴＰ工程で遂行できる。この場合酸素は下部電極を形成している酸化膜即ち、本実施形態ではＩｒＯ_２膜１１０の安定的形成を助け、前述のような下部電極と白金の界面領域に発生する欠陥のサイズも最小化できる。またＩｒＯ_２膜１１０と白金膜１１２が順に積層された構造でＩｒＯ_２膜１１０のストレス変化を最小化させることができる。ＩｒＯ_２膜１１０のストレスは、後続熱処理工程時ＩｒＯ_２がＩｒへ変化しようとする性質によって生じる。この場合白金膜１１２は酸素雰囲気で熱処理工程が遂行されても酸化されないためコンタクト抵抗におよぶ影響は微々である。

図６及び図７を参照すると、次に第１オープニング１２５を含んで第２絶縁膜１２４上に第１障壁（ｂａｒｒｉｅｒ）膜１２６が形成される。例えば、ＴｉＮ膜が約９００Åの厚さを有するように形成される。そして、ソース／ドレーン領域と後続工程で形成されるコンタクト層との電気的接続のため第１障壁膜１２６、第２絶縁膜１２４及び第１絶縁膜１０６が順にエッチングされてソース／ドレーン領域が露出される第２オープニング１２８が形成される。

図８及び図９を参照すると、第１オープニング１２５及び第２オープニング１２８を含んでＴｉＮ膜１２６上に第２障壁膜１３０が形成される。第２障壁膜１３０は、約３００Åの厚さのＴｉ膜と約９００Åの厚さのＴｉＮ膜が順に積層されて形成される。次に、数千Åの厚さを有するＡｌ膜と２５０ÅのＴｉＮ膜が順に積層された第１メタルライン１３２が第２障壁膜１３０上に形成される。フォトレジストを用いるよく知られたエッチング工程で第１メタルライン１３２、第２障壁膜１３０、第１障壁膜１２６が部分的にエッチングされ、第１オープニング１２５と第２オープニングを通してキャパシタの下部電極とソース／ドレーン領域を電気的に接続させるコンタクト層とビットラインが形成され、第２絶縁膜１２４の一部が露出される。

図１０を参照すると、コンタクト層とビットラインを含んで第２絶縁膜１２４上に第３絶縁膜１３４が形成される。例えば、第３絶縁膜１３４はＣＶＤ工程で形成されたＥＣＲ形態の酸化膜で形成される。第３絶縁膜１３４は、まずＥＣＲ形態の酸化膜約５０００Åの厚さを有するように形成され、このＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）形態の酸化膜が平坦化エッチングされた後、再びＥＣＲ形態の酸化膜が約６５００Å厚さで追加形成される。この場合、第３絶縁膜１３４はＣＶＤ工程で形成されたＴＥＯＳ膜で形成される場合もある。

続いて、第３絶縁膜１３４と、第２絶縁膜１２４と、拡散防止膜と、ハードマスクとが順にエッチングされて上部電極の上部表面が露出される第３オープニング１３６が形成される。この場合、周辺回路領域やコア（ｃｏｒｅ）領域の第１メタルラインを露出させるオープニング（図示せず）が形成される。第２オープニング１２８内のＴｉ膜とシリコン基板を活性化させるための目的で窒素雰囲気で約４５０℃以上の温度で熱処理工程が遂行される。

第３オープニング１３６を含んで第３絶縁膜１３４上に約２５０Åの厚さを有するＴｉＮ膜と約６０００Åの厚さを有するＡｌ膜が順に形成される。ＴｉＮ膜とＡｌ膜がフォトレジストを用いるよく知られたエッチング工程でエッチングされて第２メタルライン１３８が形成される。第２メタルライン１３８を含んでＥＣＲ形態の酸化膜上にパッシベーション膜（ｐａｓｓｉｖａｔｉｏｎ）が形成される。

本発明による半導体装置は、半導体基板１００上に形成された絶縁膜１０６上に下部電極と絶縁膜との接合力を強化させるＴｉＯ_２の物質層１０８が形成されている。そして、この膜１０８上にＩｒ、Ｒｈ及びＲｕなどの一金属膜で形成されていたり、ＩｒＯ_２膜、ＩＴＯ膜、ＲｈＯ_２膜、ＲｕＯ_２膜及びＭｏＯ_３膜中選択された一膜とＰｔ、Ｉｒ、Ｒｈ及びＲｕ金属膜中、いずれか一膜が順に積層されて形成されている下部電極１１０、１１２上にＺｒ成分よりＴｉ成分を相対的に多く含む（例えば、Ｚｒに対するＴｉの組成比が４：６、３：７、２：８の）ＰＺＴやＰＬＺＴの強誘電体膜１１４が形成されており強誘電体膜１１４上にＩｒ、Ｒｈ及びＲｕ等の一金属膜で形成されていたり、ＩｒＯ_２膜、ＩＴＯ膜、ＲｈＯ_２膜、ＲｕＯ_２膜及びＭｏＯ_３膜中選択された一膜とＰｔ、Ｉｒ、Ｒｈ及びＲｕ金属膜中いずれか一膜が順に積層されて形成される上部電極１１６、１１８が形成されている。このように、形成されたキャパシタを含んで半導体基板上に絶縁膜１２４が形成されており、絶縁膜１２４を貫いて下部電極半導体基板の一部を露出させるオープニングが形成されており、オープニングを通してコンタクト層に半導体基板と下部電極が電気的に連結されるように形成されている。

図１１は、本発明による半導体装置の分極特性を示すグラフである。図１１を参照すると、約１０^１０疲労（ｆａｔｉｇｕｅ）が進められる前のグラフ曲線１０と進行後のグラフ曲線１２がほぼ等しいことが分かる。これは長時間に渡りキャパシタが用いられてもほぼ劣化されなく初期の性能を維持できることを示す。

図１２は、従来による半導体装置の誘電特性を示すグラフである。図１２を参照すると、Ｚｒ：Ｔｉ組成比が５２：４８であるＰＺＴが用いられ、上部電極がＰｔのみで形成されたキャパシタの分極特性は次の通りである。約１０^１０疲労が進められる前のグラフ曲線１３と進行後のグラフ曲線１４が相当な差を示していることが分かる。これは長時間に渡りキャパシタが用いられる場合劣化が生じ、これにより、キャパシタの性能がかなり低下されることを意味する。

表１は、図１１と図１２の性能を示すキャパシタの特性を数値的に示した表である。表１を参照すると、５Ｖ及び３Ｖにおけるスイッチングチャージ（ｃｈａｒｇｅ）密度が従来のキャパシタに比べてかなり高い数値を示し、ノンスイッチングチャージ密度はほぼ二倍以上で本発明のキャパシタが小さい数値を持っていることが分かる。従って、残留分極もほぼ二倍に近い差を示している。従って、本発明のキャパシタが従来のキャパシタよりはるかに優れた性能を有することが分かる。また、約１０^１０疲労が与えられた後残留分極を比較すると、本発明のキャパシタは、疲労前４７μＣ／ｃｍ^２の残留分極量を有し、疲労後は４６．４μＣ／ｃｍ^２で疲労前の残留分極の９０．８％に該当する残留分極を示し、従来のキャパシタは疲労前２５．３μＣ／ｃｍ^２であり、疲労後は６．８μＣ／ｃｍ^２で疲労前の残留量の５．８％より小さい分極を有する。これは本発明のキャパシタが劣化に対して従来のキャパシタよりはるかに強いことを示している。

本発明による半導体装置の製造方法の第１の段階を示す図である。 本発明による半導体装置の製造方法の第２の段階を示す図である。 本発明による半導体装置の製造方法の第３の段階を示す図である。 本発明による半導体装置の製造方法の第４の段階を示す図である。 本発明による半導体装置の製造方法の第５の段階を示す図である。 本発明による半導体装置の製造方法の第６の段階を示す図である。 本発明による半導体装置の製造方法の第７の段階を示す図である。 本発明による半導体装置の製造方法の第８の段階を示す図である。 本発明による半導体装置の製造方法の第９の段階を示す図である。 本発明による半導体装置の製造方法の第１０の段階を示す図である。 本発明による半導体装置の分極特性を示すグラフである。 従来による半導体装置の分極特性を示すグラフである。

符号の説明

１００ 半導体基板
１０２ 素子隔離領域
１０４ ゲート
１０６ 層間絶縁膜
１０８、１２０ ＴｉＯ_２
１１０、１１２ 下部電極
１１４ 強誘電体膜
１１６、１１８ 上部電極
１２６ 障壁膜
１３０、１３２ コンタクト層

Claims (5)

1. 活性領域と非活性領域を定義するための素子分離領域を有する半導体基板の前記活性領域上に形成された導電層と、
   前記導電層を含んで前記半導体基板上に形成された第１絶縁膜と、
   前記第１絶縁膜上に順に積層されたキャパシタ下部電極と、強誘電体膜と、キャパシタ上部電極とを含むキャパシタであって、前記キャパシタ上部電極及び前記強誘電体膜と前記キャパシタ下部電極の一部がオーバーラップされるように形成されるキャパシタと、
   前記キャパシタを含んで前記第１絶縁膜上に形成された第２絶縁膜と、
   前記第２絶縁膜を貫いて前記キャパシタ下部電極を露出させるように形成された第１開口部と、
   前記第２絶縁膜と前記第１絶縁膜を貫いて前記導電層の一側の前記半導体基板の上部表面を露出させる第２開口部と、
   前記第１開口部と前記第２開口部を通して前記キャパシタ下部電極と前記導電層の側の前記半導体基板を電気的に接続させるコンタクト層と、を含み、
   前記コンタクト層は、前記第１開口部に順に形成される窒化チタン、チタン及び窒化チタンと、前記第２開口部に順に形成されるチタン及び窒化チタンとを含むことを特徴とする半導体装置。
2. 前記キャパシタ下部電極と前記第１絶縁膜との間には、前記キャパシタ下部電極と前記第１絶縁膜との接合力を増加させるため形成された物質層を付加的に含むことを特徴とする請求項１に記載の半導体装置。
3. 前記強誘電体膜は、ＰＺＴ膜またはＰＬＺＴ膜であることを特徴とする請求項１に記載の半導体装置。
4. 前記ＰＺＴ膜は、４：６、３：７及び２：８の中から選択された一組成比を有するジルコニウムとチタンを含む膜であることを特徴とする請求項３に記載の半導体装置。
5. 前記ＰＬＺＴ膜は、４：６、３：７及び２：８の中から選択された一組成比を有するジルコニウムとチタンを含む膜であることを特徴とする請求項３に記載の半導体装置。

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