JP2000031404A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JP2000031404A JP11174714A JP17471499A JP2000031404A JP 2000031404 A JP2000031404 A JP 2000031404A JP 11174714 A JP11174714 A JP 11174714A JP 17471499 A JP17471499 A JP 17471499A JP 2000031404 A JP2000031404 A JP 2000031404A
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Abstract

(57)【要約】 【課題】 高温での使用やリード／ライトの繰り返し使
用に対しても劣化が防止でき、また、センシングマージ
ンが大きい半導体装置及びその製造方法を提供する。 【解決手段】 キャパシタ下部電極と、ＺｒよりＴｉ成
分を相対的に多く含む強誘電体膜と、そしてキャパシタ
上部電極が第１絶縁膜上に順に形成されたキャパシタを
含む半導体装置の製造方法において、下部電極と強誘電
体膜の界面における反応を防止する熱処理が遂行される
段階を含むことを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する分野】本発明は、半導体装置及びその製
造方法に関するものであり、より詳しくはＦＲＡＭ（Ｆ
ｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓ
ｓ Ｍｅｍｏｒｙ）装置及びその製造方法に関するもの
である。
【０００２】
【従来の技術】ＦＲＡＭ装置は、フラッシュメモリのよ
うな非揮発性(ｎｏｎｖｏｌａｔｉｌｅ)特性を有しなが
らも、フラッシュメモリに比べて相対的にはるかに速い
動作速度(ＦＬＡＳＨ ＭＥＭＯＲＹ：数ｍｓｅｃ、Ｆ
ＲＡＭ:数１０ｎｓｅｃ)を有している。また、かなり強
い耐久性(ｅｎｄｕｒａｎｃｅ)を有しながらも、相対的
に低いライティング電圧(Ｗｒｉｔｉｎｇ ｖｏｌｔａ
ｇｅ)(ＦＬＡＳＨ ＭＥＭＯＲＹ：１８-２２Ｖ、ＦＲ
ＡＭ:５Ｖ以下)、そしてＤＲＡＭとＳＲＡＭに比べて低
い消費電力(待機電流(ｓｔａｎｂｙ ｃｕｒｒｅｎ
ｔ)：１μＡ以下)を持っている。また、ＤＲＡＭよりは
大きいがＳＲＡＭよりはかなり小さい適正なセル寸法を
有しており、最近多くの研究と関心が集中している。
【０００３】しかし、このような長所を有するＦＲＡＭ
装置を製品で実現するためには、１Ｔ／１Ｃ(１つのメ
モリ要素が一つのトランジスタと一つの強誘電体キャパ
シタで構成される)セル構造、多層配線層の具備のみな
らず、ＦＲＡＭ装置製造過程中に生じる劣化を最小化す
るという難題を解決しなければならない。
【０００４】ＦＲＡＭで強誘電体物質としてＰＺＴ物質
を用いる場合、劣化はＰＺＴ物質の結晶性と密接な関係
がある。ＰＺＴ物質の結晶性は、ＰＺＴ物質の結晶性の
ための工程後、例えば、熱処理工程後、ＰＺＴ物質内の
ペロブスカイト(ｐｅｒｏｖｓｋｉｔｅ)構造の形成程度
と密接な関係があり、このペロブスカイト構造の形成程
度は、ＰＺＴ物質内のＺｒとＴｉの組成比と密接な関係
がある。
【０００５】また、ＰＺＴ物質が不均質強誘電体物質
(ｈｅｔｅｒｏｇｅｎｅｏｕｓ ｆｅｒｒｏｅｌｅｃｔ
ｒｉｃ ｍａｔｅｒｉａｌ)であるため、ＰＺＴ物質と
接触する物質により結晶性に多くの影響を受けることに
なる。
【０００６】また、ＰＺＴ物質と接触する物質により劣
化される程度が非常に大きくなる場合がある。ＦＲＡＭ
装置でＰＺＴ物質と接触する下部電極または、上部電極
をＰｔ物質として用いる場合、Ｐｔ物質の触媒作用(ｃ
ａｔａｌｉｔｉｃ ｅｆｆｅｃｔ)による還元反応によ
って、上部電極と、Ｐｔ物質と強誘電体物質と、ＰＺＴ
物質の界面領域の欠陥と、Ｔｉ組成の欠乏を発生させる
ことによって、ＦＲＡＭ装置の信頼性に問題が生じるこ
とになる。
【０００７】
【発明が解決しようとする課題】本発明は、上述の諸般
問題点を解決するために提案されたものとして、強誘電
体物質の結晶性を向上させ、強誘電体物質と電極の界面
領域で生じる欠陥を除去することによって、高い温度だ
けではなく多くのリード／ライト(ｒｅａｄ／ｗｒｉｔ
ｅ）の繰り返し遂行でも劣化を防止でき、大きい残留分
極を有することによって十分なセンシングマージン(ｓ
ｅｎｓｉｎｇ ｍａｒｇｉｎ)を確保できる半導体装置
及びその製造方法を提供する。
【０００８】
【課題の解決するための手段】上述の目的を達成するた
めに提案された本発明の特徴によると、半導体装置の製
造方法は、活性領域と非活性領域を定義するための素子
分離領域を有する半導体基板の活性領域上に導電層を形
成する段階と、導電層を含んで半導体基板上に第１絶縁
膜を形成する段階と、キャパシタ下部電極と、Ｚｒより
Ｔｉ成分を相対的に多く含む強誘電体膜と、そしてキャ
パシタ上部電極を第１絶縁膜上に順に形成してキャパシ
タを形成し、上部電極及び強誘電体膜が、下部電極の一
部とオーバーラップ（ｏｖｅｒｌａｐ）されるように形
成する段階と、半導体基板全面に第２絶縁膜を形成する
段階と、第２絶縁膜を部分的にエッチングして下部電極
の上部表面の一部を露出させる第１オープニングを形成
する段階と、下部電極と強誘電体膜の界面における反応
を防止する熱処理を遂行する工程と、第２絶縁膜及び第
１絶縁膜をエッチングして導電層の一側の活性領域の一
部を露出させる第２オープニングを形成する段階と、第
２絶縁膜上に、第１オープニングと第２オープニングを
通して下部電極と活性領域を電気的に接続させるコンタ
クト層を形成する段階とを含む。
【０００９】上述の目的を達成するために提案された本
発明の特徴によると、半導体装置は、活性領域と非活性
領域を定義するための素子隔離領域を有する半導体基板
の活性領域上に形成された導電層と、導電層を含んで半
導体基板上に形成された第１絶縁膜と、第１絶縁膜上に
順に積層されたキャパシタ下部電極と、強誘電体膜と、
そして上部電極を含むキャパシタと、上部電極及び強誘
電体膜と下部電極の一部がオーバーラップされるように
形成されており、キャパシタを含んで第１絶縁膜上に形
成された第２絶縁膜と、第２絶縁膜を貫いて上部電極を
露出させるように形成された第１オープニングと、第２
絶縁膜と第１絶縁膜を貫いて導電層の一側の半導体基板
の上部表面を露出させる第２オープニングと、第１オー
プニングと第２オープニングを通して下部電極と上部電
極を電気的に接続させるコンタクト層とを含む。
【００１０】図１０を参照すると、本発明の実施形態に
よる新規した半導体装置及びその製造方法では、キャパ
シタ下部電極と上部電極とも間にＺｒよりＴｉ成分を相
対的に多く含む強誘電体膜が形成され、下部電極の上部
表面の一部を露出させる第１オープニングが形成された
後、下部電極と強誘電体膜の界面における反応を防止す
る熱処理が遂行される。続いて、活性領域の一部を露出
させる第２オープニングが形成され、第１オープニング
と第２オープニングを通して下部電極と活性領域を電気
的に接続させるコンタクト層が形成される。このような
半導体装置及びその製造方法により、強誘電体物質の結
晶性が向上でき、強誘電体物質と電極の界面領域で生じ
る欠陥が除去されることができ、高い温度でだけではな
く、多くのリード／ライトの繰り返し遂行でも劣化が防
止でき、大きい残留分極が確保されることによって十分
なセンシングマージンが確保できる。
【００１１】
【発明の実施の形態】以下、図１乃至図１０を参照して
本発明の実施例を詳しく説明する。図１乃至図１０は、
本発明による半導体装置の製造方法を順次的に示す流れ
図である。図１を参照すると、まず半導体基板１００上
に活性領域と非活性領域を定義するように素子分離領域
１０２が形成される。活性領域の半導体基板１００上に
酸化膜(図示せず）を間に置いて導電層、例えばゲート
電極１０４が形成される。ゲート電極１０４両側の半導
体基板１００内にソース／ドレーン領域(図示せず）が
形成される。ゲート電極１０４を含んで半導体基板１０
０上に第１絶縁膜１０６が形成される。
【００１２】図２を参照すると、第１絶縁膜１０６上に
物質層１０８が形成される。物質層１０８は第１絶縁膜
１０６とキャパシタの下部電極との接合を強化させ、ま
た下部物質と後続工程で形成される上部物質が拡散され
ることを防止する。例えば、物質層１０８は、ＴｉＯ2
で形成できる。
【００１３】物質層１０８上にキャパシタの下部電極が
形成される。下部電極は酸化膜１１０と白金膜１１２が
順に積層されて形成される。例えば、酸化膜１１０はＩ
ｒＯ 2膜である。ＩｒＯ2膜１１２はＤＣマグネトロンス
パッタリング(ｍａｇｎｅｔｒｏｎ ｓｐｕｔｔｅｒｉ
ｎｇ)工程で形成され、膜質を強化させるため酸素雰囲
気で約６００℃の温度で熱処理される。ＩｒＯ2膜１１
０は約５００Åの厚さを有し、白金膜１１２は約２７０
０Åの厚さを有する。白金膜１１２は後続工程で形成さ
れる強誘電体膜の結晶化に有利な格子構造を提供してよ
り安定した強誘電体膜が形成できるようにする。このよ
うな下部電極以外にも下部電極はＩｒ、Ｒｈ及びＲｕな
どの一金属膜で置き換えられることもでき、ＩｒＯ
2膜、ＩＴＯ膜、ＲｈＯ2膜、ＲｕＯ2膜及びＭｏＯ3膜の
中から選択された一膜とＰｔ、Ｉｒ、Ｒｈ及びＲｕ金属
膜の中のいずれか一膜が順に積層されて形成される場合
もある。
【００１４】次に白金膜１０２上に強誘電体膜が形成さ
れる。強誘電体膜１１４はＰＺＴ膜やＰＬＺＴ膜で形成
でき、強誘電体膜１１４はゾルーゲル(ｓｏｌ−ｇｅｌ)
工程で約２５００Åの厚さを有し、Ｔｉの組成比が大き
いように形成される。例えば、Ｚｒ対Ｔｉの組成比が
２:３、３:７、そして１:４の中の一つになるように形
成される。次に強誘電体膜１１４が強誘電体特性を示す
ための結晶化工程が遂行される。結晶化工程は酸素雰囲
気で約６５０℃以上の温度で遂行されるＲＴＰ（Ｒａｐ
ｉｄ Ｔｈｅｒｍａｌ Ｐｒｏｃｅｓｓ）工程で遂行され
たり、拡散炉で遂行される。遂行温度はもっと具体的に
約７００℃である。
【００１５】次に、強誘電体膜１１４上に上部電極が形
成される。例えば、上部電極はＩｒＯ2膜１１６とＩｒ
膜１１８が順に積層された多層膜で形成される。ＩｒＯ
2膜１１６はＤＣマグネトロンスパッタリング工程で約
３００Åの厚さを有するように形成される。続いて、Ｉ
ｒＯ2膜１１６は酸素雰囲気で約４５０℃の温度で熱処
理されて安定な酸化膜伝導層が形成され、続いてＩｒ膜
１１８が約１７００Å厚さを有するように形成される。
このような上部電極以外にも上部電極はＩｒ、Ｒｈ及び
Ｒｕなどの一金属膜で置き換えられることもでき、Ｉｒ
Ｏ2膜、ＩＴＯ膜、ＲｈＯ2膜、ＲｕＯ2膜及びＭｏＯ3膜
中選択された一膜とＰｔ、Ｉｒ、Ｒｈ及びＲｕ金属膜中
いずれか一膜が順に積層されて形成される場合もある。
次に、Ｉｒ膜１１８上に上部電極エッチング工程で用い
られるマスク形成のためにハードマスク用膜１２０が形
成される。例えばＴｉＯ2膜が約５００Å厚さを有する
ように形成される。
【００１６】図３及び図４を参照すると、ＴｉＯ2膜１
２０がよく知られたフォトレジストを用いるエッチング
工程でパターニングされ、上部電極のエッチング工程で
用いられるハードマスクが形成される。ハードマスクを
用いて、Ｃｌ：Ｏ2化学(ｃｈｅｍｉｓｔｒｙ)を用いる
ＲＩＥ(ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ)工
程で上部電極１１６、１１８が乾式エッチングされる。
続いて、強誘電体膜１１４であるＰＺＴ膜の上部表面が
露出され、ＰＺＴ膜１１４がよく知られたフォトレジス
トを用いるエッチング工程でエッチングされる。その
後、エッチング工程によるエッチング損傷を除去するた
め約４５０℃の温度で熱処理工程が遂行される。よく知
られたフォトレジストを用いるエッチング工程で下部電
極１１２、１１０と物質層１０８が順にエッチングさ
れ、上部電極１１６、１１８及び強誘電体膜１１４と下
部電極１１２、１１０の一部がオーバーラップ(ｏｖｅ
ｒｌａｐ)されるキャパシタが形成される。
【００１７】次に、キャパシタを含んで第１絶縁膜１０
６上に物質の拡散を防止する拡散防止膜１２２が形成さ
れる。例えば、拡散防止膜１２２は、約５００Å-１０
００Å範囲内の厚さを有するＴｉＯ2膜で形成できる。
拡散防止膜１２２は、キャパシタ内の物質が拡散される
ことを防止する。拡散防止膜１２２の膜質を緻密化する
ための熱処理工程が遂行される。熱処理工程は、酸素雰
囲気で約６５０℃以上の温度で遂行される。拡散防止膜
１２２が部分的にエッチングされて図４のような生成物
が形成される。
【００１８】図５及び図６を参照すると、図４のような
生成物と第１絶縁膜１０６上に第２絶縁膜１２４が形成
される。第２絶縁膜１２４は、よく知られたＣＶＤ酸化
膜で形成される。次に、第２絶縁膜１２４と拡散防止膜
１２２が順にエッチングされ、下部電極の白金層１１２
を露出させる第１オープニング１２５が形成される。こ
の場合、白金層１１２は、還元作用を促進する役割をす
ることとよく知られている。このような白金の性質は、
酸化物系であるＰＺＴ膜等に酸素還元反応を引き起こし
下部電極とＰＺＴの界面に欠陥を発生させ、欠陥はキャ
パシタ特性に悪影響を及ぼすことと知られている。
【００１９】このような影響を最小化するため第１オー
プニング１２５形成後、酸素雰囲気で約４５０℃以上の
温度で熱処理工程が遂行される。熱処理工程は、拡散炉
を利用した熱処理工程やＲＴＰ工程で遂行できる。この
場合酸素は下部電極を形成している酸化膜即ち、本実施
形態ではＩｒＯ2膜１１０の安定的形成を助け、前述の
ような下部電極と白金の界面領域に発生する欠陥のサイ
ズも最小化できる。またＩｒＯ2膜１１０と白金膜１１
２が順に積層された構造でＩｒＯ2膜１１０のストレス
変化を最小化させることができる。ＩｒＯ2膜１１０の
ストレスは、後続熱処理工程時ＩｒＯ2がＩｒへ変化し
ようとする性質によって生じる。この場合白金膜１１２
は酸素雰囲気で熱処理工程が遂行されても酸化されない
ためコンタクト抵抗におよぶ影響は微々である。
【００２０】図６及び図７を参照すると、次に第１オー
プニング１２５を含んで第２絶縁膜１２４上に第１障壁
(ｂａｒｒｉｅｒ)膜１２６が形成される。例えば、Ｔｉ
Ｎ膜が約９００Åの厚さを有するように形成される。そ
して、ソース／ドレーン領域と後続工程で形成されるコ
ンタクト層との電気的接続のため第１障壁膜１２６、第
２絶縁膜１２４及び第１絶縁膜１０６が順にエッチング
されてソース／ドレーン領域が露出される第２オープニ
ング１２８が形成される。
【００２１】図８及び図９を参照すると、第１オープニ
ング１２５及び第２オープニング１２８を含んでＴｉＮ
膜１２６上に第２障壁膜１３０が形成される。第２障壁
膜１３０は、約３００Åの厚さのＴｉ膜と約９００Åの
厚さのＴｉＮ膜が順に積層されて形成される。次に、数
千Åの厚さを有するＡｌ膜と２５０ÅのＴｉＮ膜が順に
積層された第１メタルライン１３２が第２障壁膜１３０
上に形成される。フォトレジストを用いるよく知られた
エッチング工程で第１メタルライン１３２、第２障壁膜
１３０、第１障壁膜１２６が部分的にエッチングされ、
第１オープニング１２５と第２オープニングを通してキ
ャパシタの下部電極とソース／ドレーン領域を電気的に
接続させるコンタクト層とビットラインが形成され、第
２絶縁膜１２４の一部が露出される。
【００２２】図１０を参照すると、コンタクト層とビッ
トラインを含んで第２絶縁膜１２４上に第３絶縁膜１３
４が形成される。例えば、第３絶縁膜１３４はＣＶＤ工
程で形成されたＥＣＲ形態の酸化膜で形成される。第３
絶縁膜１３４は、まずＥＣＲ形態の酸化膜約５０００Å
の厚さを有するように形成され、このＥＣＲ（Ｅｌｅｃ
ｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ)形
態の酸化膜が平坦化エッチングされた後、再びＥＣＲ形
態の酸化膜が約６５００Å厚さで追加形成される。この
場合、第３絶縁膜１３４はＣＶＤ工程で形成されたＴＥ
ＯＳ膜で形成される場合もある。
【００２３】続いて、第３絶縁膜１３４と、第２絶縁膜
１２４と、拡散防止膜と、ハードマスクとが順にエッチ
ングされて上部電極の上部表面が露出される第３オープ
ニング１３６が形成される。この場合、周辺回路領域や
コア(ｃｏｒｅ)領域の第１メタルラインを露出させるオ
ープニング(図示せず）が形成される。第２オープニン
グ１２８内のＴｉ膜とシリコン基板を活性化させるため
の目的で窒素雰囲気で約４５０℃以上の温度で熱処理工
程が遂行される。
【００２４】第３オープニング１３６を含んで第３絶縁
膜１３４上に約２５０Åの厚さを有するＴｉＮ膜と約６
０００Åの厚さを有するＡｌ膜が順に形成される。Ｔｉ
Ｎ膜とＡｌ膜がフォトレジストを用いるよく知られたエ
ッチング工程でエッチングされて第２メタルライン１３
８が形成される。第２メタルライン１３８を含んでＥＣ
Ｒ形態の酸化膜上にパッシベーション膜(ｐａｓｓｉｖ
ａｔｉｏｎ）が形成される。
【００２５】本発明による半導体装置は、半導体基板１
００上に形成された絶縁膜１０６上に下部電極と絶縁膜
との接合力を強化させるＴｉＯ2の物質層１０８が形成
されている。そして、この膜１０８上にＩｒ、Ｒｈ及び
Ｒｕなどの一金属膜で形成されていたり、ＩｒＯ2膜、
ＩＴＯ膜、ＲｈＯ2膜、ＲｕＯ2膜及びＭｏＯ3膜中選択
された一膜とＰｔ、Ｉｒ、Ｒｈ及びＲｕ金属膜中、いず
れか一膜が順に積層されて形成されている下部電極１１
０、１１２上にＺｒ成分よりＴｉ成分を相対的に多く含
む(例えば、Ｚｒに対するＴｉの組成比が４:６、３:
７、２:８の)ＰＺＴやＰＬＺＴの強誘電体膜１１４が形
成されており強誘電体膜１１４上にＩｒ、Ｒｈ及びＲｕ
等の一金属膜で形成されていたり、ＩｒＯ2膜、ＩＴＯ
膜、ＲｈＯ2膜、ＲｕＯ2膜及びＭｏＯ3膜中選択された
一膜とＰｔ、Ｉｒ、Ｒｈ及びＲｕ金属膜中いずれか一膜
が順に積層されて形成される上部電極１１６、１１８が
形成されている。このように、形成されたキャパシタを
含んで半導体基板上に絶縁膜１２４が形成されており、
絶縁膜１２４を貫いて下部電極半導体基板の一部を露出
させるオープニングが形成されており、オープニングを
通してコンタクト層に半導体基板と下部電極が電気的に
連結されるように形成されている。
【００２６】図１１は、本発明による半導体装置の分極
特性を示すグラフである。図１１を参照すると、約１０
10疲労(ｆａｔｉｇｕｅ)が進められる前のグラフ曲線１
０と進行後のグラフ曲線１２がほぼ等しいことが分か
る。これは長時間に渡りキャパシタが用いられてもほぼ
劣化されなく初期の性能を維持できることを示す。
【００２７】図１２は、従来による半導体装置の誘電特
性を示すグラフである。図１２を参照すると、Ｚｒ：Ｔ
ｉ組成比が５２:４８であるＰＺＴが用いられ、上部電
極がＰｔのみで形成されたキャパシタの分極特性は次の
通りである。約１０10疲労が進められる前のグラフ曲線
１３と進行後のグラフ曲線１４が相当な差を示している
ことが分かる。これは長時間に渡りキャパシタが用いら
れる場合劣化が生じ、これにより、キャパシタの性能が
かなり低下されることを意味する。
【表１】
【００２８】表１は、図１１と図１２の性能を示すキャ
パシタの特性を数値的に示した表である。表１を参照す
ると、５Ｖ及び３Ｖにおけるスイッチングチャージ(ｃ
ｈａｒｇｅ)密度が従来のキャパシタに比べてかなり高
い数値を示し、ノンスイッチングチャージ密度はほぼ二
倍以上で本発明のキャパシタが小さい数値を持っている
ことが分かる。従って、残留分極もほぼ二倍に近い差を
示している。従って、本発明のキャパシタが従来のキャ
パシタよりはるかに優れた性能を有することが分かる。
また、約１０10疲労が与えられた後残留分極を比較する
と、本発明のキャパシタは、疲労前４７μＣ／ｃｍ2の
残留分極量を有し、疲労後は４６．４μＣ／ｃｍ2で疲
労前の残留分極の９０．８％に該当する残留分極を示
し、従来のキャパシタは疲労前２５．３μＣ／ｃｍ2で
あり、疲労後は６．８μＣ／ｃｍ2で疲労前の残留量の
５．８％より小さい分極を有する。これは本発明のキャ
パシタが劣化に対して従来のキャパシタよりはるかに強
いことを示している。
【００２９】
【発明の効果】本発明は、従来の半導体装置及びその製
造方法で、強誘電体物質が容易に劣化されて安全な性能
を発揮できない問題点を解決したことであり、強誘電体
物質の結晶性を向上させ、強誘電体物質と電極の界面領
域で生じる欠陥を除去して高い温度でだけであはなく多
くのリード／ライトの繰り返し遂行でも劣化されなく安
定な性能を発揮でき、大きい残留分極量を確保して十分
なセンシングマージンを確保できる効果がある。
【図面の簡単な説明】
【図１】 本発明による半導体装置の製造方法の第１の
段階を示す図である。
【図２】 本発明による半導体装置の製造方法の第２の
段階を示す図である。
【図３】 本発明による半導体装置の製造方法の第３の
段階を示す図である。
【図４】 本発明による半導体装置の製造方法の第４の
段階を示す図である。
【図５】 本発明による半導体装置の製造方法の第５の
段階を示す図である。
【図６】 本発明による半導体装置の製造方法の第６の
段階を示す図である。
【図７】 本発明による半導体装置の製造方法の第７の
段階を示す図である。
【図８】 本発明による半導体装置の製造方法の第８の
段階を示す図である。
【図９】 本発明による半導体装置の製造方法の第９の
段階を示す図である。
【図１０】 本発明による半導体装置の製造方法の第１
０の段階を示す図である。
【図１１】 本発明による半導体装置の分極特性を示す
グラフである。
【図１２】 従来による半導体装置の分極特性を示すグ
ラフである。
【符号の説明】
１００ 半導体基板 １０２ 素子隔離領域 １０４ ゲート １０６ 層間絶縁膜 １０８、１２０ ＴｉＯ2 １１０、１１２ 下部電極 １１４ 強誘電体膜 １１６、１１８ 上部電極 １２６ 障壁膜 １３０、１３２ コンタクト層
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/792

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】 活性領域と非活性領域を定義するための
    素子分離領域を有する半導体基板の前記活性領域上に導
    電層を形成する段階と、 前記導電層を含んで半導体基板上に第１絶縁膜を形成す
    る段階と、 キャパシタ下部電極と、ジルコニウムよりチタン成分を
    相対的に多く含む強誘電体膜と、そしてキャパシタ上部
    電極を前記第１絶縁膜上に順に形成してキャパシタを形
    成し、前記上部電極及び強誘電体膜が、前記下部電極の
    一部とオーバーラップされるように形成する段階と、 前記半導体基板全面に第２絶縁膜を形成する段階と、 前記第２絶縁膜を部分的にエッチングして下部電極の上
    部表面の一部を露出させる第１オープニングを形成する
    段階と、 前記下部電極と強誘電体膜の界面における反応を防止す
    る熱処理を遂行する段階と、 前記第２絶縁膜及び第１絶縁膜をエッチングして導電層
    の一側の活性領域の一部を露出させる第２オープニング
    を形成する段階と、 前記第２絶縁膜上に、前記第１オープニングと第２オー
    プニングを通して前記下部電極と前記活性領域を電気的
    に接続させるコンタクト層を形成する段階とを含むこと
    を特徴とする半導体装置の製造方法。
  2. 【請求項２】 前記第１絶縁膜を形成した後、上部膜と
    下部膜の接合力を強化させる物質層を形成する段階を付
    加的に含むことを特徴とする請求項１に記載の半導体装
    置の製造方法。
  3. 【請求項３】 前記物質層は、二酸化チタンで形成され
    ることを特徴とする請求項２に記載の半導体装置の製造
    方法。
  4. 【請求項４】 前記下部電極は、白金、イリジウム、ロ
    ジウム、およびルテニウムの中のいずれかで形成される
    ことを特徴とする請求項１に記載の半導体装置の製造方
    法。
  5. 【請求項５】 前記下部電極は、二酸化イリジウム膜、
    ＩＴＯ膜、二酸化ロジウム膜、二酸化ルテニウム膜、そ
    して三酸化モリブデン膜のいずれかの膜と白金、イリジ
    ウム、ロジウム及びルテニウムの中のいずれかの膜が順
    に積層された多層膜で形成されることを特徴とする請求
    項１に記載の半導体装置の製造方法。
  6. 【請求項６】 前記強誘電体膜は、ＰＺＴまたはＰＬＺ
    Ｔで形成されることを特徴とする請求項１に記載の半導
    体装置の製造方法。
  7. 【請求項７】 前記ＰＺＴは、４:６、３:７、および
    ２:８のいずれかの組成比を有するジルコニウムとチタ
    ンを含むことを特徴とする請求項６に記載の半導体装置
    の製造方法。
  8. 【請求項８】 前記ＰＬＺＴは、４:６、３:７、および
    ２:８のいずれかの組成比を有するジルコニウムとチタ
    ンを含むことを特徴とする請求項６に記載の半導体装置
    の製造方法。
  9. 【請求項９】 前記上部電極は、白金、イリジウム、ロ
    ジウム、およびルテニウムの中のいずれかで形成される
    ことを特徴とする請求項１に記載の半導体装置の製造方
    法。
  10. 【請求項１０】 前記上部電極は、二酸化イリジウム、
    ＩＴＯ、二酸化ロジウム、二酸化ルテニウム、および三
    酸化モリブデンの中のいずれかと白金、イリジウム、ロ
    ジウム及びルテニウムの中のいずれかとが順に積層され
    た多層膜で形成されることを特徴とする請求項１に記載
    の半導体装置の製造方法。
  11. 【請求項１１】 前記キャパシタを形成した後、前記キ
    ャパシタ上に物質の拡散を防止する拡散防止膜を形成す
    る段階を付加的に含むことを特徴とする請求項１に記載
    の半導体装置の製造方法。
  12. 【請求項１２】 前記拡散防止膜は、二酸化チタンで形
    成されることを特徴とする請求項１１に記載の半導体装
    置の製造方法。
  13. 【請求項１３】 前記熱処理工程は、拡散炉を用いる工
    程またはＲＴＰ工程により酸素雰囲気で約４５０℃以上
    の温度で遂行されることを特徴とする請求項１に記載の
    半導体装置の製造方法。
  14. 【請求項１４】 前記熱処理工程後、前記第１オープニ
    ングを含んで半導体基板上に障壁膜を形成する段階を付
    加的に含むことを特徴とする請求項１に記載の半導体装
    置の製造方法。
  15. 【請求項１５】 前記障壁膜は、窒化チタンで形成され
    ることを特徴とする請求項１４に記載の半導体装置の製
    造方法。
  16. 【請求項１６】 前記コンタクト層は、チタン、窒化チ
    タン、アルミニウム、窒化チタンが順に積層されて形成
    されることを特徴とする請求項１に記載の半導体装置の
    製造方法。
  17. 【請求項１７】 活性領域と非活性領域を定義するため
    の素子分離領域を有する半導体基板の活性領域上に形成
    された導電層と、 前記導電層を含んで半導体基板上に形成された第１絶縁
    膜と、 前記第１絶縁膜上に順に積層されたキャパシタ下部電極
    と、強誘電体膜と、そして上部電極とを含むキャパシタ
    と、前記上部電極及び強誘電体膜と下部電極の一部がオ
    ーバーラップされるように形成されており、 前記キャパシタを含んで第１絶縁膜上に形成された第２
    絶縁膜と、 前記第２絶縁膜を貫いて前記下部電極を露出させるよう
    に形成された第１オープニングと、 前記第２絶縁膜と第１絶縁膜を貫いて前記導電層の一側
    の半導体基板の上部表面を露出させる第２オープニング
    と、 前記第１オープニングと第２オープニングを通して前記
    下部電極と導電層の側の半導体基板を電気的に接続させ
    るコンタクト層を含むことを特徴とする半導体装置。
  18. 【請求項１８】 前記下部電極と第１絶縁膜との間に
    は、前記第１絶縁膜と下部膜の接合力を増加させるため
    形成された物質層を付加的に含むことを特徴とする請求
    項１７に記載の半導体装置。
  19. 【請求項１９】 前記強誘電体膜は、ＰＺＴ膜またはＰ
    ＬＺＴ膜であることを特徴とする請求項１７に記載の半
    導体装置。
  20. 【請求項２０】 前記ＰＺＴ膜は、４:６、３:７及び
    ２:８の中から選択された一組成比を有するジルコニウ
    ムとチタンを含む膜であることを特徴とする請求項１９
    に記載の半導体装置。
  21. 【請求項２１】 前記ＰＬＺＴ膜は、４:６、３:７及び
    ２:８の中から選択された一組成比を有するジルコニウ
    ムとチタンを含む膜であることを特徴とする請求項１９
    に記載の半導体装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002045424A (ja) * 2000-08-03 2002-02-12 Teijin Ltd 携帯用酸素濃縮システム、及び該システムを使用する方法
JP2004172330A (ja) * 2002-11-20 2004-06-17 Sony Corp 強誘電体型不揮発性半導体メモリ及びその製造方法
US8912628B2 (en) 2011-12-07 2014-12-16 Ps4 Luxco S.A.R.L. Semiconductor device and method for manufacturing the same

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6429120B1 (en) 2000-01-18 2002-08-06 Micron Technology, Inc. Methods and apparatus for making integrated-circuit wiring from copper, silver, gold, and other metals
KR100279297B1 (ko) * 1998-06-20 2001-02-01 윤종용 반도체 장치 및 그의 제조 방법
KR100292819B1 (ko) * 1998-07-07 2001-09-17 윤종용 커패시터및그의제조방법
US6586790B2 (en) * 1998-07-24 2003-07-01 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
US6174735B1 (en) * 1998-10-23 2001-01-16 Ramtron International Corporation Method of manufacturing ferroelectric memory device useful for preventing hydrogen line degradation
JP3475100B2 (ja) * 1998-11-26 2003-12-08 シャープ株式会社 半導体装置の製造方法
US6440850B1 (en) * 1999-08-27 2002-08-27 Micron Technology, Inc. Structure for an electrical contact to a thin film in a semiconductor structure and method for making the same
JP3276351B2 (ja) * 1999-12-13 2002-04-22 松下電器産業株式会社 半導体装置の製造方法
US6420262B1 (en) * 2000-01-18 2002-07-16 Micron Technology, Inc. Structures and methods to enhance copper metallization
US7262130B1 (en) * 2000-01-18 2007-08-28 Micron Technology, Inc. Methods for making integrated-circuit wiring from copper, silver, gold, and other metals
US6376370B1 (en) * 2000-01-18 2002-04-23 Micron Technology, Inc. Process for providing seed layers for using aluminum, copper, gold and silver metallurgy process for providing seed layers for using aluminum, copper, gold and silver metallurgy
KR100382719B1 (ko) * 2000-08-25 2003-05-09 삼성전자주식회사 강유전체 커패시터를 포함하는 반도체 장치 및 그 제조방법
US6887716B2 (en) * 2000-12-20 2005-05-03 Fujitsu Limited Process for producing high quality PZT films for ferroelectric memory integrated circuits
JP2004523924A (ja) * 2001-03-21 2004-08-05 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 電子デバイス
DE10114406A1 (de) * 2001-03-23 2002-10-02 Infineon Technologies Ag Verfahren zur Herstellung ferroelektrischer Speicherzellen
JP2003059905A (ja) * 2001-07-31 2003-02-28 Applied Materials Inc エッチング方法、キャパシタの製造方法、および半導体装置
JP2003204043A (ja) * 2001-10-24 2003-07-18 Fujitsu Ltd 半導体装置及びその製造方法
JP2003152165A (ja) * 2001-11-15 2003-05-23 Fujitsu Ltd 半導体装置およびその製造方法
US20040153611A1 (en) * 2003-02-04 2004-08-05 Sujat Jamil Methods and apparatus for detecting an address conflict
US7287126B2 (en) * 2003-07-30 2007-10-23 Intel Corporation Methods and apparatus for maintaining cache coherency
US7220665B2 (en) * 2003-08-05 2007-05-22 Micron Technology, Inc. H2 plasma treatment
JP4308691B2 (ja) * 2004-03-19 2009-08-05 富士通マイクロエレクトロニクス株式会社 半導体基板および半導体基板の製造方法
CN100463182C (zh) * 2004-10-19 2009-02-18 精工爱普生株式会社 铁电体存储器及其制造方法
JP4257537B2 (ja) * 2005-06-02 2009-04-22 セイコーエプソン株式会社 強誘電体層の製造方法、電子機器の製造方法、強誘電体メモリ装置の製造方法、圧電素子の製造方法、およびインクジェット式記録ヘッドの製造方法
JP2007073909A (ja) * 2005-09-09 2007-03-22 Oki Electric Ind Co Ltd 半導体メモリの製造方法
US7772014B2 (en) * 2007-08-28 2010-08-10 Texas Instruments Incorporated Semiconductor device having reduced single bit fails and a method of manufacture thereof
US9092582B2 (en) 2010-07-09 2015-07-28 Cypress Semiconductor Corporation Low power, low pin count interface for an RFID transponder
US9846664B2 (en) 2010-07-09 2017-12-19 Cypress Semiconductor Corporation RFID interface and interrupt
US8723654B2 (en) 2010-07-09 2014-05-13 Cypress Semiconductor Corporation Interrupt generation and acknowledgment for RFID
US11621269B2 (en) * 2019-03-11 2023-04-04 Globalfoundries U.S. Inc. Multi-level ferroelectric memory cell
CN113400696B (zh) * 2021-06-26 2022-02-22 宜宾学院 大口径高压纤维增强柔性复合管连接方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1992006498A1 (en) * 1990-09-28 1992-04-16 Seiko Epson Corporation Semiconductor device
JPH04158570A (ja) * 1990-10-22 1992-06-01 Seiko Epson Corp 半導体装置の構造及びその製造方法
EP0516031A1 (en) * 1991-05-29 1992-12-02 Ramtron International Corporation Stacked ferroelectric memory cell and method
US5206788A (en) * 1991-12-12 1993-04-27 Ramtron Corporation Series ferroelectric capacitor structure for monolithic integrated circuits and method
US5468684A (en) * 1991-12-13 1995-11-21 Symetrix Corporation Integrated circuit with layered superlattice material and method of fabricating same
US5723171A (en) * 1992-10-23 1998-03-03 Symetrix Corporation Integrated circuit electrode structure and process for fabricating same
JP3299837B2 (ja) * 1993-07-22 2002-07-08 シャープ株式会社 半導体記憶装置
JPH07111318A (ja) * 1993-10-12 1995-04-25 Olympus Optical Co Ltd 強誘電体メモリ
US5965942A (en) * 1994-09-28 1999-10-12 Sharp Kabushiki Kaisha Semiconductor memory device with amorphous diffusion barrier between capacitor and plug
JPH08191133A (ja) * 1994-11-10 1996-07-23 Sony Corp 半導体素子のキャパシタ構造及びその作製方法
US5977577A (en) * 1994-11-15 1999-11-02 Radiant Technologies, Inc Ferroelectric based memory devices utilizing low curie point ferroelectrics and encapsulation
CN1075243C (zh) * 1994-12-28 2001-11-21 松下电器产业株式会社 集成电路用电容元件及其制造方法
US5739049A (en) * 1995-08-21 1998-04-14 Hyundai Electronics Industries Co., Ltd. Method for fabricating semiconductor device having a capacitor and a method of forming metal wiring on a semiconductor substrate
JPH09102587A (ja) * 1995-10-05 1997-04-15 Olympus Optical Co Ltd 強誘電体薄膜素子
KR100200704B1 (ko) * 1996-06-07 1999-06-15 윤종용 강유전체 메모리 장치 및 그 제조 방법
KR100197566B1 (ko) * 1996-06-29 1999-06-15 윤종용 강유전체 메모리 장치
JPH1022463A (ja) * 1996-07-02 1998-01-23 Sony Corp 積層構造及びその製造方法、キャパシタ構造並びに不揮発性メモリ
EP0837504A3 (en) * 1996-08-20 1999-01-07 Ramtron International Corporation Partially or completely encapsulated ferroelectric device
US5990513A (en) * 1996-10-08 1999-11-23 Ramtron International Corporation Yield enhancement technique for integrated circuit processing to reduce effects of undesired dielectric moisture retention and subsequent hydrogen out-diffusion
KR100268453B1 (ko) * 1998-03-30 2000-11-01 윤종용 반도체 장치 및 그것의 제조 방법
KR100279297B1 (ko) * 1998-06-20 2001-02-01 윤종용 반도체 장치 및 그의 제조 방법

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002045424A (ja) * 2000-08-03 2002-02-12 Teijin Ltd 携帯用酸素濃縮システム、及び該システムを使用する方法
JP2004172330A (ja) * 2002-11-20 2004-06-17 Sony Corp 強誘電体型不揮発性半導体メモリ及びその製造方法
JP4641702B2 (ja) * 2002-11-20 2011-03-02 ソニー株式会社 強誘電体型不揮発性半導体メモリ及びその製造方法
US8912628B2 (en) 2011-12-07 2014-12-16 Ps4 Luxco S.A.R.L. Semiconductor device and method for manufacturing the same
US9129850B2 (en) 2011-12-07 2015-09-08 Ps4 Luxco S.A.R.L. Semiconductor device manufacturing method

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