JP2005277066A - 強誘電体メモリ素子およびその製造方法 - Google Patents
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Abstract
【課題】 強誘電体メモリ素子形成プロセスにおいて発生する還元雰囲気によって、強誘電体層がダメージを受けない強誘電体メモリ素子およびその製造方法を提供する。
【解決手段】 強誘電体メモリ素子１０００は、メモリセルがマトリクス状に配列され、下部電極１２と、下部電極１２と交差する方向に配列された上部電極１６と、少なくとも上部電極１６と下部電極１２との交差領域に配置された強誘電体層１４とを含むメモリセルアレイ１００を有し、少なくともメモリセルアレイ１００の下に、水素バリア膜４２と水素バリア膜４４、およびメモリセルアレイ１００の下に底部水素バリア膜４６が配置されている。
【選択図】 図２
Description
本発明はメモリセルアレイを含む強誘電体メモリ素子およびその製造方法に関する。
強誘電体メモリ素子の製造工程においては、強誘電体キャパシタを形成した後、層間絶縁層の形成やドライエッチングなど、強誘電体層が水素雰囲気下に曝されることがある。強誘電体層は一般に金属酸化物からなる。このため、強誘電体層が水素に曝されると、強誘電体層を構成する酸素がこの水素により還元される。これにより、強誘電体層がダメージを受けることになる。たとえば、強誘電体層がＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）からなる場合には、ＳＢＴが水素によって還元されると、粒界部において金属Ｂｉが生じ、上部電極と下部電極とが短絡することになる。このような強誘電体層の還元劣化を防止する目的で水素バリア膜と称される保護膜を強誘電体キャパシタ周辺に形成する。
しかしながら、従来のメモリ素子構造では、強誘電体層を完全に水素バリア膜で被覆することは極めて困難である。たとえば、特開２０００−６８９８７においては、強誘電体キャパシタ上に水素バリア膜が形成されているが、上部電極と周辺回路部とを接続するための、上部電極上の水素バリア膜にコンタクトホールが形成されている。また同様に、下部電極と周辺回路部とを接続するため、下部電極下の水素バリア膜にコンタクトホールが形成されている。水素バリア膜が形成されていないコンタクトホール部からは容易に水素が進入し、強誘電体層を還元してしまうという問題点があった。
本発明の目的は、強誘電体メモリ素子形成プロセスにおいて発生する還元雰囲気によって、強誘電体層がダメージを受けない強誘電体メモリ素子およびその製造方法を提供することである。
１.強誘電体メモリ素子
（１）本発明の強誘電体メモリ素子は、メモリセルがマトリクス状に配列され、下部電極と、該下部電極と交差する方向に配列された上部電極と、少なくとも前記上部電極と、前記上部電極と前記下部電極のとの交差領域に配置された強誘電体層とを含むメモリセルアレイを有する強誘電体メモリ素子において、前記メモリセルアレイの上部および下部に水素バリア膜が形成されていることを特徴とする。
上記構成によれば、メモリセルアレイ領域は、上部および下部から侵入する水素から完全に保護されるため、強誘電体層の還元劣化を防止することができるという効果を有する。
（１）本発明の強誘電体メモリ素子は、メモリセルがマトリクス状に配列され、下部電極と、該下部電極と交差する方向に配列された上部電極と、少なくとも前記上部電極と、前記上部電極と前記下部電極のとの交差領域に配置された強誘電体層とを含むメモリセルアレイを有する強誘電体メモリ素子において、前記メモリセルアレイの上部および下部に水素バリア膜が形成されていることを特徴とする。
上記構成によれば、メモリセルアレイ領域は、上部および下部から侵入する水素から完全に保護されるため、強誘電体層の還元劣化を防止することができるという効果を有する。
（２）本発明の強誘電体メモリ素子は、前記メモリセルに対して選択的に情報の書き込みもしくは読み出しを行うための周辺回路部を含み、前記周辺回路部の上には、前記水素バリア膜が形成されていないことを特徴とする。
上記構成によれば、水素雰囲気における熱処理を施したとき、周辺回路部へのみ水素を供給することができるため、強誘電体層の還元劣化を防止しつつ周辺回路部の素子特性を回復することができるという効果を有する。
上記構成によれば、水素雰囲気における熱処理を施したとき、周辺回路部へのみ水素を供給することができるため、強誘電体層の還元劣化を防止しつつ周辺回路部の素子特性を回復することができるという効果を有する。
（３）本発明の強誘電体メモリ素子は、前記メモリセルアレイの上に設けられた層間絶縁層を含み、前記層間絶縁層と前記メモリセルアレイとの間に水素バリア膜が設けられていることを特徴とする。
上記構成によれば、前記層間絶縁膜形成時に反応副生成物として発生する水素から強誘電体層を保護することができるという効果を有する。
上記構成によれば、前記層間絶縁膜形成時に反応副生成物として発生する水素から強誘電体層を保護することができるという効果を有する。
（４）本発明の強誘電体メモリ素子は、前記層間絶縁層の上に水素バリア膜が設けられていることを特徴とする。
上記構成によれば、前記メモリセルアレイと前記周辺回路部との配線工程以降において発生するプロセス起因の水素から強誘電体層を保護することができるという効果を有する。
上記構成によれば、前記メモリセルアレイと前記周辺回路部との配線工程以降において発生するプロセス起因の水素から強誘電体層を保護することができるという効果を有する。
（５）本発明の強誘電体メモリ素子は、前記上部電極または前記上部電極に水素バリア機能を有する材料が含有されていることを特徴とする。
上記構成によれば、強誘電体層上部あるいは下部方向から浸透してくる水素に対して、より強力なバリア機能を構築できるという効果を有する。
上記構成によれば、強誘電体層上部あるいは下部方向から浸透してくる水素に対して、より強力なバリア機能を構築できるという効果を有する。
（６）本発明の強誘電体メモリ素子は、前記強誘電体層は、前記下部電極と前記上部電極との交差領域にのみ設けられていることを特徴とする。
上記構成によれば、前記上部電極と前記下部電極との間に電界を印加したとき、電気力線のメモリセルからのはみ出しを最小限に抑制することができるため、ヒステリシスループの角型性が向上するという効果を有する。
上記構成によれば、前記上部電極と前記下部電極との間に電界を印加したとき、電気力線のメモリセルからのはみ出しを最小限に抑制することができるため、ヒステリシスループの角型性が向上するという効果を有する。
（７）本発明の強誘電体メモリ素子は、前記下部電極、前記上部電極および前記強誘電体層の側壁に水素バリア膜が形成されていることを特徴とする。
上記構成によれば、メモリセルの上下方向のみならず、側壁からの水素侵入も防止することができるという効果を有する。
上記構成によれば、メモリセルの上下方向のみならず、側壁からの水素侵入も防止することができるという効果を有する。
（８）本発明の強誘電体メモリ素子は、前記水素バリア膜がアルミニウム、チタニウム、ハフニウム、ジルコニウム、マグネシウムあるいはタンタルのいずれかの元素を少なくとも１つ以上含有する酸化物であることを特徴とする。
上記構成によれば、前記水素バリア膜はきわめて優れた水素バリア性能を発揮するため、水素バリア膜の膜厚を薄くすることができるという効果を有する。
上記構成によれば、前記水素バリア膜はきわめて優れた水素バリア性能を発揮するため、水素バリア膜の膜厚を薄くすることができるという効果を有する。
（９）本発明の強誘電体メモリ素子は、前記水素バリア膜が前記強誘電体層中の元素を少なくとも１つ以上含有する酸化物であることを特徴とする。
上記構成によれば、前記水素バリア膜はきわめて優れた水素バリア性能を発揮するため、水素バリア膜の膜厚を薄くすることができるという効果を有する。
上記構成によれば、前記水素バリア膜はきわめて優れた水素バリア性能を発揮するため、水素バリア膜の膜厚を薄くすることができるという効果を有する。
（１０）本発明の強誘電体メモリ素子は、前記メモリセルアレイと前記周辺回路部とを接続する配線層を含み、前記配線層として使用する材料が前記メモリセルアレイ上に前記配線層とは絶縁されて堆積されていることを特徴とする．
上記構成によれば、メモリセルアレイ上に堆積された配線材料が水素バリアとしての役割を果たすため、配線工程後のパッシベーション形成工程などにおける強誘電体の還元劣化を防止することができるという効果を有する。
上記構成によれば、メモリセルアレイ上に堆積された配線材料が水素バリアとしての役割を果たすため、配線工程後のパッシベーション形成工程などにおける強誘電体の還元劣化を防止することができるという効果を有する。
（１１）本発明の強誘電体メモリ素子は、前記配線層として使用する材料の表面が酸化されていることを特徴とする。
上記構成によれば、前記メモリセルアレイ上に堆積された配線材料がより優れた水素バリア性能を発揮するという効果を有する。
上記構成によれば、前記メモリセルアレイ上に堆積された配線材料がより優れた水素バリア性能を発揮するという効果を有する。
２．強誘電体メモリ素子の製造方法
（１２）本発明の強誘電体メモリ素子の製造方法は、強誘電体キャパシタからなるメモリセルがマトリクス状に配列されたメモリセルアレイを含む強誘電体メモリ素子の製造方法であって、以下の工程を含むことを特徴とする。
（ａ）基板の上に水素バリア膜を形成する工程、
（ｂ）前記水素バリア膜の上に、第一導電層を形成する工程、
（ｃ）前記第一導電層の上に、強誘電体層を形成する工程、
（ｄ）前記強誘電体層の上に、第二導電層を形成する工程、
（ｅ）少なくとも、前記強誘電体層および前記第二導電層をパターニングする工程、
（ｆ）前記基板の上に、前記第一導電層、前記強誘電体層および前記第二導電層を含む積層体を覆うように絶縁層を形成する工程、
（ｇ）前記第二導電層の上面が露出するまで、前記絶縁層を除去する工程、
（ｈ）前記第二導電層と部分的に重なるように、所定のパターンを有する第三導電層を形成する工程、および
（ｉ）前記第三導電層の上から、前記基板上に水素バリア膜を形成する工程。
上記方法によれば、前記第一導電層と前記第三導電層の直交する領域に形成された強誘電体層は、この上下に水素バリア膜が形成されているため、以後の工程において還元雰囲気から隔離することができるという効果を有する。
（１２）本発明の強誘電体メモリ素子の製造方法は、強誘電体キャパシタからなるメモリセルがマトリクス状に配列されたメモリセルアレイを含む強誘電体メモリ素子の製造方法であって、以下の工程を含むことを特徴とする。
（ａ）基板の上に水素バリア膜を形成する工程、
（ｂ）前記水素バリア膜の上に、第一導電層を形成する工程、
（ｃ）前記第一導電層の上に、強誘電体層を形成する工程、
（ｄ）前記強誘電体層の上に、第二導電層を形成する工程、
（ｅ）少なくとも、前記強誘電体層および前記第二導電層をパターニングする工程、
（ｆ）前記基板の上に、前記第一導電層、前記強誘電体層および前記第二導電層を含む積層体を覆うように絶縁層を形成する工程、
（ｇ）前記第二導電層の上面が露出するまで、前記絶縁層を除去する工程、
（ｈ）前記第二導電層と部分的に重なるように、所定のパターンを有する第三導電層を形成する工程、および
（ｉ）前記第三導電層の上から、前記基板上に水素バリア膜を形成する工程。
上記方法によれば、前記第一導電層と前記第三導電層の直交する領域に形成された強誘電体層は、この上下に水素バリア膜が形成されているため、以後の工程において還元雰囲気から隔離することができるという効果を有する。
（１３）本発明の強誘電体キャパシタの製造方法は、強誘電体キャパシタからなるメモリセルアレイがマトリクス状に配列されたメモリセルアレイを含む強誘電体メモリ素子の製造方法であって、メモリセルと周辺回路部との接続工程が以下の工程を含むことを特徴とする。
（ｉ）メモリセルアレイ上の層間絶縁膜の所定位置にコンタクトホールを形成する工程、
（ｊ）前記層間絶縁膜上に配線材料を堆積する工程、
（ｋ）前記配線材料をパターニングして前記メモリセルアレイ上の配線材料と、前記コンタクトホール間を接続する配線領域とに分離する工程、および
（ｌ）前記配線材料の表面のみ酸化する工程
上記方法によれば、前記メモリセル上に表面が酸化された前記配線材料が堆積されるため、これを以後の工程における水素バリア膜として利用できるという効果を有する。
（ｉ）メモリセルアレイ上の層間絶縁膜の所定位置にコンタクトホールを形成する工程、
（ｊ）前記層間絶縁膜上に配線材料を堆積する工程、
（ｋ）前記配線材料をパターニングして前記メモリセルアレイ上の配線材料と、前記コンタクトホール間を接続する配線領域とに分離する工程、および
（ｌ）前記配線材料の表面のみ酸化する工程
上記方法によれば、前記メモリセル上に表面が酸化された前記配線材料が堆積されるため、これを以後の工程における水素バリア膜として利用できるという効果を有する。
（１４）本発明の強誘電体キャパシタの製造方法は、前記（ｌ）工程が酸素雰囲気における熱処理によって行われることを特徴とする。
上記方法によれば、前記強誘電体層も加熱されるため、前記配線材料表面の酸化と同時に強誘電体層の特性を回復させることができるという効果を有する。
上記方法によれば、前記強誘電体層も加熱されるため、前記配線材料表面の酸化と同時に強誘電体層の特性を回復させることができるという効果を有する。
（１５）本発明の強誘電体キャパシタの製造方法は、前記（ｌ）工程が酸素プラズマへの暴露によって行われることを特徴とする。
上記方法によれば、前記配線材料を加熱せずに酸化するため、前記配線材料として低融点の材料も適用することができるという効果を有する。
上記方法によれば、前記配線材料を加熱せずに酸化するため、前記配線材料として低融点の材料も適用することができるという効果を有する。
以下、本発明の好適な実施の形態について図面を参照しながら説明する。
１.実施の形態
１．１ デバイスの構造
図１は、強誘電体メモリ素子を模式的に示す平面図であり、図２は、図１のＡ−Ａ線に沿って強誘電体メモリ装置の一部を模式的に示した断面図である。図３は、図１のＢ−Ｂ線に沿って強誘電体メモリ装置の一部を模式的に示す断面図である。図４は、図２におけるメモリセルアレイを拡大した断面模式図である。図５は、図３におけるメモリセルアレイを拡大した断面模式図である。
１.実施の形態
１．１ デバイスの構造
図１は、強誘電体メモリ素子を模式的に示す平面図であり、図２は、図１のＡ−Ａ線に沿って強誘電体メモリ装置の一部を模式的に示した断面図である。図３は、図１のＢ−Ｂ線に沿って強誘電体メモリ装置の一部を模式的に示す断面図である。図４は、図２におけるメモリセルアレイを拡大した断面模式図である。図５は、図３におけるメモリセルアレイを拡大した断面模式図である。
強誘電体メモリ素子１０００は、メモリセルアレイ１００と、周辺回路部２００とを有する。そして、メモリセルアレイ１００と周辺回路部２００とは、異なる層に形成されている。周辺回路部２００は、メモリセルアレイ１００の外側の領域において形成されている。具体的には、周辺回路部の形成領域Ａ２００は、メモリセルアレイの形成領域Ａ１００の外側の領域において設けられている。この例では、下層に周辺回路部２００が、上層にメモリセルアレイ１００が形成されている。周辺回路部２００の具体例としては、Ｙゲート、センスアンプ、入出力バッファ、Ｘアドレスデコーダ、Ｙアドレスデコーダまたはアドレスバッファを挙げることができる。
メモリセルアレイ１００は、行選択のための下部電極（ワード線）１２と、列選択のための上部電極（ビット線）１６とが直交するように配列されている。すなわち、Ｘ方向に沿って下部電極１２が所定ピッチで配列され、Ｘ方向と直交するＹ方向に沿って上部電極１６が所定ピッチで配列されている。なお、下部電極１２がビット線、上部電極１６がワード線でもよい。
メモリセルアレイ１００は、図２および図３に示すように、第一層間絶縁層１０の上に底部水素バリア膜４６を挟んで設けられている。具体的にはメモリセルアレイ１００は、図４および図５に示すように、第一層間絶縁層１０上に、底部水素バリア膜４６を挟んで、下部電極１２、強誘電体キャパシタを構成する強誘電体層１４、中間電極１８および上部電極（上電極）１６が積層されている。強誘電体層１４および中間電極１８は、下部電極１２と上部電極１６との交差領域に設けられている。すなわち、下部電極１２と上部電極１６との交差領域において、強誘電体キャパシタ２０からなるメモリセルが構成されている。
ここで、メモリセル領域の下部には設けられた底部水素バリア膜４６は、後工程において発生した水素が基板側から下部電極方向へ浸透してきたとき、これを遮断する役割を果たす。このことによって、メモリセル領域において、下部電極側から浸透してきた水素が強誘電体層１４へ到達して、強誘電体層１４が還元劣化するのを防止することができる。底部水素バリア膜４６の材料としては、アルミニウム、チタニウム、ハフニウム、ジルコニウム、マグネシウムあるいはタンタルの酸化物を挙げることができる。単元素の酸化物のみならず、これらの酸化物を二つ以上含有する複合酸化物であってもよい。いずれの場合も優れた水素バリア機能を期待できる。
図５に示すように、強誘電体キャパシタ２０における下部電極１２を少なくとも覆うように、絶縁層７０が形成されている。この絶縁層７０は、上部電極１６の下に設けられている。絶縁層７０が設けられていることにより、下部電極１２と、中間電極１８または上部電極１６との短絡が防止されている。絶縁層７０は、たとえば絶縁性を有する第一水素バリア膜４０と、第一絶縁層７２との積層構造であることができる。第一水素バリア膜４０を形成することにより、絶縁層７０の形成時に発生する水素が強誘電体キャパシタ２０の強誘電体層１４を還元することを防止することができる。なお、絶縁層７０の形成手法によっては水素の発生を考慮する必要がなく、この場合は第一水素バリア膜４０が形成されていなくともよい。
また、図４および図５に示すように、少なくともメモリセルアレイ１００の全面を覆うように、第二水素バリア膜４２が形成されている。第二水素バリア膜４２を形成することにより、第二水素バリア膜４２の形成後の工程（たとえばパッシベーション膜形成工程）で発生する水素によって、強誘電体キャパシタ２０の強誘電体層１４が還元されるのを抑えることができる。ここで、第一水素バリア膜４０あるいは第二水素バリア膜４２の材質は、絶縁性を有し、かつ、水素バリア機能を有すれば特に限定されない。特に優れた水素バリア性能を有する材料として、前述の底部水素バリア膜４６と同じく、アルミニウム、チタニウム、ハフニウム、ジルコニウム、マグネシウムあるいはタンタルの酸化物を挙げることができる。単元素の酸化物のみならず、これらの酸化物を二つ以上含有する複合酸化物であってもよい。また、強誘電体層１４の構成元素を含有する酸化物も水素バリ材料の候補として挙げることができる。強誘電体層としてＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）を用いた場合、具体的にはストロンチウムとタンタルよりなる酸化物や、ストロンチウムとビスマスよりなる酸化物、ビスマスとタンタルよりなる酸化物などが適している。また、ストロンチウム、ビスマス、タンタルそれぞれ単元素の酸化物でもよい。また、ＳＢＴそのものでも水素バリア性能が期待できる。
第二水素バリア膜４２は、周辺回路部の形成領域Ａ２００には形成されていないことができる。これにより、メモリセルアレイ１００における強誘電体層１６が水素により還元されるのを抑えつつ、周辺回路部２００を水素により回復することができる。
また、図２および図３に示すように、メモリセルアレイ１００を覆うように、第一層間絶縁層１０の上に、第一保護層３６が形成されている。さらに、第二配線層４０を覆うように第一保護層３６上に絶縁性の高い第二保護層３８が形成されている。
第一保護層３６と、第二保護層３８との間には、第三水素バリア膜４４が形成されている。第三水素バリア膜４４は少なくともメモリセルアレイ領域Ａ１００に形成されることができる。第三水素バリア膜４４を形成することにより、第三水素バリア膜４４の形成後の工程（たとえばパッシベーション膜形成工程）で発生する水素によって、メモリセルアレイ１００における強誘電体層１６が水素により還元されることをより確実に抑えることができる。第三水素バリア膜４４の材質は、水素バリア機能を有すれば特に限定されず、絶縁性であっても非絶縁性であってもよい。第三水素バリア膜４４が絶縁性の材質からなる場合には、第三水素バリア膜４４の材質は、第二水素バリア膜４２の材質で例示したものをとることができる。また、第三水素バリア膜４４が導電性の材質からなる場合には、第三水素バリア膜４４の材質としては、チタニウム、酸化イリジウム、窒化チタニウム、アルミニウム、を挙げることができる。
また、第三の水素バリア膜４４は、周辺回路領域Ａ２００には形成されていないことができる。これにより、メモリセルアレイ１００における強誘電体層１６が水素により還元されるのを抑えつつ、周辺回路部２００を水素により回復することができる。
周辺回路部２００は、図２に示すように、半導体基板１１０上に形成されたＭＯＳトランジスタ１１２を含む。ＭＯＳトランジスタ１１２は、ゲート絶縁層１１２ａ、ゲート電極１１２ｂおよびソース／ドレイン領域１１２ｃを有する。各ＭＯＳトランジスタ１１２は、素子分離領域１１４によって分離されている。ＭＯＳトランジスタ１１２が形成された半導体基板１１０上には、第一層間絶縁層１０が形成されている。そして、周辺回路部２００とメモリセルアレイ１００とは、第一配線層４０によって電気的に接続されている。
次に、強誘電体メモリ装置１０００における書き込み、読み出し動作の一例について述べる。
まず、読み出し動作においては、選択セルのキャパシタに読み出し電圧「Ｖ０」が印加される。これは、同時に‘０’の書き込み動作を兼ねている。このとき、選択されたビット線を流れる電流またはビット線をハイインピーダンスにしたときの電位をセンスアンプにて読み出す。このとき、非選択セルのキャパシタには、読み出し時のクロストークを防ぐため、所定の電圧が印加される。
書き込み動作においては、‘１’の書き込みの場合は、選択セルのキャパシタに「−Ｖ０」の電圧が印加される。‘０’の書き込みの場合は、選択セルのキャパシタに、該選択セルの分極を反転させない電圧が印加され、読み出し動作時に書き込まれた‘０’状態を保持する。このとき、非選択セルのキャパシタには、書き込み時のクロストークを防ぐため、所定の電圧が印加される。
１．２ デバイスの作用効果
以下、強誘電体メモリ装置１０００の作用効果を説明する。
（１）本実施の形態においては、第二水素バリア膜４２を少なくともメモリセルアレイ１００の全面を覆うように設けられている。このため、次の作用効果を得ることができる。
以下、強誘電体メモリ装置１０００の作用効果を説明する。
（１）本実施の形態においては、第二水素バリア膜４２を少なくともメモリセルアレイ１００の全面を覆うように設けられている。このため、次の作用効果を得ることができる。
第二水素バリア膜４２を設けることにより、強誘電体層１４が、第二水素バリア膜４２を形成した後の工程で発生する水素によって還元されるのを抑えることができる。
また、第二水素バリア膜４２を全面に形成しているため、第二水素バリア膜４２を微細なパターンにパターニングする必要がない。このため、第二水素バリア膜４２のパターニングが容易となる。
（２）本実施の形態においては、第一保護層３６の上に、少なくともメモリセルアレイの形成領域Ａ１００に、第三水素バリア膜４４を設けている。このため、第二水素バリア膜４２で述べた作用効果と同様の作用効果を得ることができる。
（３）
本実施の形態においては、少なくともメモリセルアレイ領域において、下部電極１２の下に底部水素バリア膜４６が全面に配置されている。このため、以下の作用効果を得ることができる。
本実施の形態においては、少なくともメモリセルアレイ領域において、下部電極１２の下に底部水素バリア膜４６が全面に配置されている。このため、以下の作用効果を得ることができる。
強誘電体層１４が形成された後の工程において発生した水素が、基板側から強誘電体層へ到達するのを防止することができる。
下部電極１２の材料として白金などの貴金属を用いる場合、下部電極１２の成膜条件によっては、しばしば第一層間絶縁層１０との密着性が悪くなる。本実施例のように底部水素バリア膜４６が下部電極１２と第一層間絶縁層１０との間に設けられている場合、底部水素バリア膜４６は下部電極１２と第一層間絶縁層１０との密着層の役割を果たすため、下部電極１２と第一層間絶縁層１０との間の密着層が向上するという効果が得られる。
強誘電体層１４が下部電極１２よりも大きな面積で形成される場合、強誘電体層１４の一部領域は第一層間絶縁層１０の上に配置される。このとき強誘電体層１４の材料としてＰｂ（Ｚｒ、Ｔｉ）Ｏ3（ＰＺＴ）を用いると、ＰＺＴ中のＰｂと第一層間絶縁層１０中のＳｉとが反応して鉛ガラスが形成されてしまう。本実施例のように下部電極１２の下に底部水素バリア膜４６が全面に形成されている場合は、これがＰｂの拡散防止層としての役割も果たす。
（４）強誘電体層１４は、上部電極１６と下部電極１２との交差領域に形成されている。このため、キャパシタから外側へ電気力線がはみ出すのを抑えることができる。その結果、強誘電体層１４における電界を強めることができるため、強誘電体層１４を一定分極値にするのに必要な電圧を抑えることができる。すなわち、ヒステリシスループを方形に近づけることができる。その結果、強誘電体メモリ装置１０００によれば、強誘電体キャパシタ２０の特性を向上させることができる。
１．３ プロセス
次に、上述した強誘電体メモリ装置の製造方法の一例について述べる。図６から図１４は強誘電体メモリ装置１０００の製造工程を模式的に示した断面図である。なお、図７から図１４は、メモリセルアレイ領域のみに着目して示した断面図である。
次に、上述した強誘電体メモリ装置の製造方法の一例について述べる。図６から図１４は強誘電体メモリ装置１０００の製造工程を模式的に示した断面図である。なお、図７から図１４は、メモリセルアレイ領域のみに着目して示した断面図である。
図６に示すように、公知のＬＳＩプロセスを用いて、周辺回路２００を形成する。具体的には、半導体基板１１０条にＭＯＳトランジスタ１１２を形成する。たとえば、半導体基板１１０上の所定領域にトレンチ分離法、ＬＯＣＯＳ法などを用いて素子分離領域１１４を形成し、ついでゲート絶縁層１１２ａおよびゲート電極１１２ｂを形成し、その後、半導体基板１１０に不純物をドープすることでソース／ドレイン領域１１２ｃを形成する。
次に、第一層間絶縁層１０の上に、メモリセルアレイ１００を形成する。以下、図７から図１４を参照しながら、メモリセルアレイの形成方法を説明する。
まず、図７に示すように、第一層間絶縁層１０の上に、底部水素バリア膜４６を形成する。底部水素バリア膜４６の材料としては、水素バリア性を有し、絶縁性であれば特に限定されない。アルミニウム、チタニウム、ハフニウム、ジルコニウム、マグネシウムあるいはタンタルの酸化物を挙げることができる。単元素の酸化物のみならず、これらの酸化物を二つ以上含有する複合酸化物であってもよい。成膜手法としては、スパッタリング、真空蒸着、ＣＶＤ等の方法を利用できる。
この上に、下部電極１２のための第一導電層１２ａを形成する。第一導電層１２ａの材質としては、強誘電体キャパシタの電極となりうるものであれば特に限定されない。第一導電層１２ａの材質としては、たとえばＩｒ、ＩｒＯｘ、Ｐｔ、ＲｕＯｘ、ＳｒＲｕＯｘ、ＬａＳｒＣｏＯｘを挙げることができる。また、第一導電層１２ａは、単層または複数の層を積層したものを用いることができる。第一導電層１２ａの形成方法としては、スパッタリング、真空蒸着、ＣＶＤ等の方法が利用できる。
次に、第一導電層１２ａの上に、強誘電体層１４を形成する。強誘電体層１４ａの材質としては、強誘電性を示してキャパシタ絶縁層として使用できれば、その組成は任意のものを適用することができる。このような強誘電体としては、たとえばＰＺＴ（ＰｂＺｒｚＴｉ１−ｚＯ3）、ＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）を挙げることができ、さらに、これらの材料にニオブやニッケル、マグネシウム等の金属を添加したもの等が適用できる。強誘電体層１４ａの形成方法としては、たとえば、ゾルゲル材料やＭＯＤ材料を用いたスピンコート法やディッピング法、スパッタ法、ＭＯＣＶＤ法、レーザーアブレーション法などを挙げることができる。
次に、強誘電体層１４ａの上に、中間電極１８のための第二導電層１８ａを形成する。第二導電層１８ａの材質および形成方法は、第一導電層１２ａと同様のものを適用することができる。
次に、全面に、マスク層６０を形成し、リソグラフィおよびエッチングによりマスク層６０をパターニングする。すなわち、下部電極１２を形成しようとする領域上に、マスク層６０を形成する。マスク層６０の材質は、第二導電層１８ａ、強誘電体層１４ａおよび第一導電層１２ａのエッチングの際に、マスクとして機能し得る材質であれば特に限定されず、たとえば、窒化シリコン、酸化シリコン、窒化チタンを挙げることができる。マスク層６０は、たとえばＣＶＤ法により形成されることができる。
次に、図８に示すように、マスク層６０をマスクとして、第二導電層１８ａ、強誘電体層１４ａおよび第一導電層１２ａをエッチングし、第二導電層１８ａ、強誘電体層１４ａおよび第一導電層１２ａをパターニングする。第一導電層１２ａをパターニングすることにより、所定のパターンを有する下部電極１２が形成される。エッチング方法としてはＲＩＥ、スパッタエッチング、プラズマエッチングなどの方法を挙げることができる。
次に、図９に示すように、全面に、第一水素バリア膜４０を形成する。第一水素バリア膜４０の材質としては、強誘電体層１４ａが水素によって還元されるのを防ぐことができる材質であれば特に限定されず、たとえば前述の底部水素バリア膜４６と同様の材料を用いることができる。第一水素バリア膜４０の形成方法としては、スパッタ法、ＣＶＤ法、レーザーアブレーション法などを挙げることができる。
次に、全面に第一絶縁層７２を形成する。第一絶縁層７２の材質は、後の第一絶縁層のエッチバック工程で、マスク層６０と同一のエッチングレートにすることができるものであれば特に限定されない。第一絶縁層７２の材質としては、たとえば、酸化シリコン、窒化シリコン、酸化アルミニウム、酸化タンタルを挙げることができる。第一絶縁層７２の材質および形成方法が、マスク層６０の材質および形成方法と同じであると、第一絶縁層７２とマスク層６０とのエッチングレートを同じにし易い。第一絶縁層７２は、下部電極１２と強誘電体層１４ａと第二導電層１８ａとマスク層６０の積層体（以下「積層体」という）を覆い、その積層体の相互間を充填するように形成される。
次に、図１０に示すように、第一絶縁層７２の上に、レジスト層Ｒ１を形成する。レジスト層Ｒ１は、その上面が平坦となるように形成される。レジスト層Ｒ１２は、回転塗布法により形成されることができる。レジスト層Ｒ１２の厚さは、第一絶縁層７２に形成されている凹部の深さの２倍程度（たとえば０．８ミクロンメートル）であることができる。なお、塗布法を利用して上面が平坦な第一絶縁層７２を形成した場合には、レジスト層Ｒ１を形成しなくてもよい。具体的には、第一絶縁層７２がＳＯＧ（Spin On Glass）層によりなる場合には、レジスト層Ｒ1を形成しなくてもよい。
次に、図１１に示すように第一絶縁層７２をよびレジスト層R1をエッチバックする。このエッチバックと同時に、マスク層６０を除去し、第二導電層１８ａの上面を露出させる。エッチング方法は、たとえばＲＩＥなどのドライエッチングにより行うことができる。また、レジスト層Ｒ１と第一絶縁層７２とのエッチングレートが同じ条件で行われることができる。たとえば、エッチングのエッチャントとしては、ＣＨＦ3とＯ2との混合ガスを適用することができ、レジスト層Ｒ１と第一絶縁層７２との選択比は、ＣＨＦ３とＯ２との混合比によって制御することができる。このエッチバックの際、第一絶縁層７２と第一水素バリア膜４０とからなる絶縁層７０が、少なくとも下部電極１２の側壁を覆うようにする。
次に、図１２に示すように、全面に、第三導電層１６ａを堆積する。第三導電層１６ａの材質および形成方法は、たとえば第一導電層１２ａの材質および形成方法と同様であることができる。
次に、第三導電層１６ａの上に、所定のパターンを有するレジスト層Ｒ２を形成する。レジスト層Ｒ２は、上部電極１６を形成しようとする領域上に形成される。
次に、レジスト層Ｒ２をマスクとして、第三導電層１６ａ、第二導電層１８ａ、強誘電体層１４ａ、第一絶縁層７２および第一水素バリア膜４０をエッチングする。こうして、図１３に示すように、第三導電層１６ａがパターニングされることにより上部電極１６が形成される。また、第二導電層１８ａおよび強誘電体層１４ａがパターニングされることにより、上部電極１６と下部電極１２との交差領域に、中間電極１８および強誘電体層１４が形成される。なお、上部電極１６と下部電極１２との交差領域以外の、上部電極１６の下には、第一絶縁層７２および第一水素バリア膜４０が残ることとなる。こうして、メモリセルアレイ１００が形成される。
次に、図１および図１４に示すように、第二水素バリア膜４２を形成する。第二水素バリア膜４２の材質および形成方法として、第一水素バリア膜４０で述べたものを挙げることができる。この他にも第二水素バリア膜として、強誘電体層１４に含まれる元素の酸化物を用いることができる。たとえば、強誘電体層１４としてＰｂ（Ｚｒ，Ｔｉ）Ｏ3（ＰＺＴ）を利用したときは、ＴｉＯｘ、ＺｒＯｘを用いる。あるいは、これらの複合酸化物でもよい。さらには、ＰＺＴそのものを用いてもよい。また、強誘電体層１４としてＳｒＢｉ2ＴａＯ9（ＳＢＴ）を利用したときはストロンチウムとタンタルよりなる酸化物や、ストロンチウムとビスマスよりなる酸化物、ビスマスとタンタルよりなる酸化物などが適している。また、ストロンチウム、ビスマス、タンタルそれぞれ単元素の酸化物でもよい。また、ＳＢＴそのものでも水素バリア性能が期待できる。
この第二水素バリア膜４２は、少なくともメモリセルアレイ１００の全面を覆うようにパターニングされる。
次に、第二水素バリア膜４２の上に、公知の方法により、第一保護層３６を形成する。次に必要に応じて、第一保護層を平坦化する。
次に、第一保護層３６の上に、第三水素バリア膜４４をけいせいする。第三水素バリア膜４４の形成方法としては、第一水素バリア膜４０で示した方法を挙げることができる。この第三水素バリア膜４４は、少なくともメモリセルアレイ１００の全面を覆うようにパターニングされる。第三水素バリア膜の材料としては、第二水素バリア膜と同様の材料を用いることができる。
次に、第一保護層３６および第三水素バリア膜４４の上に、第二保護層を形成する。
１.４ プロセスの作用効果
以下に、強誘電体メモリ装置の製造方法による作用効果を説明する。
１.４ プロセスの作用効果
以下に、強誘電体メモリ装置の製造方法による作用効果を説明する。
この製造方法においては、強誘電体層１４ａの上に、第二導電層１８ａを形成している。このため、第一絶縁層７２およびマスク層６０のエッチバック工程において、強誘電体層１４ａは第二導電層１８ａに覆われているため、強誘電体層１４ａがエッチャントと接触することがない。このため、強誘電体層１４ａの表面の構造が乱れず、特性悪化を抑えることができる。すなわち、強誘電体キャパシタが受けるダメージを抑えることができる。
１．５ 変形例
（１）上記の実施の形態では、第二水素バリア膜４２および第三の水素バリア膜４４を形成したが、第二水素バリア膜４２および第三水素バリア膜４４のどちらか一方のみでもよい。
（１）上記の実施の形態では、第二水素バリア膜４２および第三の水素バリア膜４４を形成したが、第二水素バリア膜４２および第三水素バリア膜４４のどちらか一方のみでもよい。
（２）図１５に示すように、第二水素バリア膜４２を保護層（層間絶縁層）として機能させてもよい。
（３）上記の実施の形態では、強誘電体層１４は、上部電極１２と下部電極１６との交差領域に形成した。しかし、これに限定されず、図１６に示すように、隣り合う強誘電体キャパシタ２０の強誘電体層１４が相互に連続していてもよい。たとえば、強誘電体層１４がメモリセルアレイの形成領域Ａ１００の全面に形成された態様であってもよい。
（４）ＭＯＳトランジスタ１１２とメモリセルアレイ１００との接続例を図１７に示す。図１７では、配線層８０がメモリセルアレイ１００とＭＯＳトランジスタ１１２との接続層となっている。この配線層８０は図のようにパターニングの段階でメモリセルアレイ上に配線領域とは分離して残すことができる。このことによって、パッシベーション工程においてメモリセルアレイ上に水素が発生しても、この配線層８０が水素を吸蔵あるいは遮断することによって、強誘電体層１４まで水素が到達するのを防止することができる。また、この配線層８０のパターニングの後、この表面のみを酸化させることで、配線層表面に水素バリア性能を持たせることができる。特にメモリセルアレイ上に残された配線層８０の表面が酸化されて水素バリア性能を発現すると、パッシベーション工程において発生する水素に対してきわめて有効な防護対策となる。酸化方法としては、酸素雰囲気における短時間熱処理や、酸素プラズマ中への暴露等を挙げることができる。たとえば、配線層としてアルミニウムを使用した場合は、表面に酸化アルミニウムが形成され、これは前述の通り、優れた水素バリアとしての機能を有する。
２．実験例
本実施例における素子構造の有効性を確認するため、比較例として４水準の試料を作製した。底部水素バリア膜４６を省略した試料を試料１、第一水素バリア膜４０を省略した試料を試料２、第二水素バリア膜４２と第三水素バリア膜４４を省略した試料を試料３とする。いずれの試料も、一部の水素バリア膜を省略した以外は、本実施例の図２から図５に示すメモリセルアレイの構造と同じである。それぞれの試料で第二保護層３８形成後における強誘電特性を調べた。試料１から試料３で得られた結果をそれぞれ図１９から図２１に示す。また図２から図５で示される本発明の素子構造において保護膜３８形成後に測定された強誘電特性を図２２に示す。
本実施例における素子構造の有効性を確認するため、比較例として４水準の試料を作製した。底部水素バリア膜４６を省略した試料を試料１、第一水素バリア膜４０を省略した試料を試料２、第二水素バリア膜４２と第三水素バリア膜４４を省略した試料を試料３とする。いずれの試料も、一部の水素バリア膜を省略した以外は、本実施例の図２から図５に示すメモリセルアレイの構造と同じである。それぞれの試料で第二保護層３８形成後における強誘電特性を調べた。試料１から試料３で得られた結果をそれぞれ図１９から図２１に示す。また図２から図５で示される本発明の素子構造において保護膜３８形成後に測定された強誘電特性を図２２に示す。
図１９から図２２より明らかなように、試料１から試料３では強誘電特性が著しく劣化している。一方、本発明の素子構造においては初期と同等の特性が確保されている。すなわち、本発明の構造において、水素バリア膜の配置が不十分である場合、その後のプロセス耐性が確保できなくなることがわかった。プロセス起因の還元性ダメージから強誘電体層１４を保護するためには、本実施例で図２から図５に示したようなメモリセルアレイ周辺部における水素バリア膜の配置が極めて重要であることがわかった。
１０ 第一層間絶縁層
１２ 下部電極
１４ 強誘電体層
１６ 上部電極
１８ 中間電極層
３６ 第一保護層
３８ 第二保護層
４０ 第一水素バリア膜
４２ 第二水素バリア膜
４４ 第三水素バリア膜
４６ 底部水素バリア膜
５０ 第一駆動回路
５２ 第二駆動回路
６０ マスク層
７０ 絶縁層
７２ 第一絶縁層
８０ 配線層
１００ メモリセルアレイ
１１０ 半導体基板
１１２ ＭＯＳトランジスタ
１１２ａ ゲート絶縁膜
１１２ｂ ゲート電極
１１２ｃ ソース／ドレイン領域
１１４ 素子分離領域
２００ 周辺回路部
１０００ 強誘電体メモリ素子
１２ 下部電極
１４ 強誘電体層
１６ 上部電極
１８ 中間電極層
３６ 第一保護層
３８ 第二保護層
４０ 第一水素バリア膜
４２ 第二水素バリア膜
４４ 第三水素バリア膜
４６ 底部水素バリア膜
５０ 第一駆動回路
５２ 第二駆動回路
６０ マスク層
７０ 絶縁層
７２ 第一絶縁層
８０ 配線層
１００ メモリセルアレイ
１１０ 半導体基板
１１２ ＭＯＳトランジスタ
１１２ａ ゲート絶縁膜
１１２ｂ ゲート電極
１１２ｃ ソース／ドレイン領域
１１４ 素子分離領域
２００ 周辺回路部
１０００ 強誘電体メモリ素子
Claims (15)
- メモリセルがマトリクス状に配列され、下部電極と、該下部電極と交差する方向に配列された上部電極と、少なくとも前記上部電極と、前記上部電極と前記下部電極のとの交差領域に配置された強誘電体層とを含むメモリセルアレイを有する強誘電体メモリ素子において、前記メモリセルアレイの上部および下部に水素バリア膜が形成されていることを特徴とする強誘電体メモリ素子。
- 前記メモリセルに対して選択的に情報の書き込みもしくは読み出しを行うための周辺回路部を含み、前記周辺回路部の上には、前記水素バリア膜が形成されていないことを特徴とする請求項１記載の強誘電体メモリ素子。
- 前記メモリセルアレイの上に設けられた層間絶縁層を含み、前記層間絶縁層と前記メモリセルアレイとの間に水素バリア膜が設けられていることを特徴とする請求項１または２に記載の強誘電体メモリ素子。
- 前記層間絶縁層の上に水素バリア膜が設けられていることを特徴とする請求項１から３のいずれかに記載の強誘電体メモリ素子。
- 前記上部電極または前記上部電極に水素バリア機能を有する材料が含有されていることを特徴とする請求項１から４のいずれかに記載の強誘電体メモリ素子。
- 前記強誘電体層は、前記下部電極と前記上部電極との交差領域にのみ設けられていることを特徴とする請求項１から５のいずれかに記載の強誘電体メモリ素子。
- 前記下部電極、前記上部電極および前記強誘電体層の側壁に水素バリア膜が形成されていることを特徴とする請求項１から６のいずれかに記載の強誘電体メモリ素子。
- 前記水素バリア膜がアルミニウム、チタニウム、ハフニウム、ジルコニウム、マグネシウムあるいはタンタルのいずれかの元素を少なくとも１つ以上含有する酸化物であることを特徴とする請求項１から７のいずれかに記載の強誘電体メモリ素子。
- 前記水素バリア膜が前記強誘電体層中の元素を少なくとも１つ以上含有する酸化物であることを特徴とする請求項１から７のいずれかに記載の強誘電体メモリ素子。
- 前記メモリセルアレイと前記周辺回路部とを接続する配線層を含み、前記配線層として使用する材料が前記メモリセルアレイ上に前記配線層とは絶縁されて堆積されていることを特徴とする請求項１から８のいずれかに記載の強誘電体メモリ素子。
- 前記配線層として使用する材料の表面が酸化されていることを特徴とする請求項９記載の強誘電体メモリ素子。
- 強誘電体キャパシタからなるメモリセルがマトリクス状に配列されたメモリセルアレイを含む強誘電体メモリ素子の製造方法であって、以下の工程を含むことを特徴とする強誘電体メモリ素子の製造方法。
（ａ）基板の上に水素バリア膜を形成する工程、
（ｂ）前記水素バリア膜の上に、第一導電層を形成する工程、
（ｃ）前記第一導電層の上に、強誘電体層を形成する工程、
（ｄ）前記強誘電体層の上に、第二導電層を形成する工程、
（ｅ）少なくとも、前記強誘電体層および前記第二導電層をパターニングする工程、
（ｆ）前記基板の上に、前記第一導電層、前記強誘電体層および前記第二導電層を含む積層体を覆うように絶縁層を形成する工程、
（ｇ）前記第二導電層の上面が露出するまで、前記絶縁層を除去する工程、
（ｈ）前記第二導電層と部分的に重なるように、所定のパターンを有する第三導電層を形成する工程、および
（ｉ）前記第三導電層の上から、前記基板上に水素バリア膜を形成する工程。 - 強誘電体キャパシタからなるメモリセルアレイがマトリクス状に配列されたメモリセルアレイを含む強誘電体メモリ素子の製造方法であって、メモリセルと周辺回路部との接続工程が以下の工程を含むことを特徴とする強誘電体メモリ素子の製造方法。
（ｉ）メモリセルアレイ上の層間絶縁膜の所定位置にコンタクトホールを形成する工程、
（ｊ）前記層間絶縁膜上に配線材料を堆積する工程、
（ｋ）前記配線材料をパターニングして前記メモリセルアレイ上の配線材料と、前記コンタクトホール間を接続する配線領域とに分離する工程、および
（ｌ）前記配線材料の表面のみ酸化する工程 - 前記（ｌ）工程が酸素雰囲気における熱処理によって行われることを特徴とする請求項１２記載の強誘電体メモリ素子の製造方法。
- 前記（ｌ）工程が酸素プラズマへの暴露によって行われることを特徴とする請求項１２記載の強誘電体メモリ素子の製造方法。
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