JP2007080931A - 半導体装置 - Google Patents
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Abstract
【課題】 強誘電体層の還元を効果的に防止することができ、絶縁性および強誘電体特性に優れた強誘電体層を有する半導体装置を提供する。
【解決手段】 半導体装置１００は、基板１０と、基板１０の上方に設けられた第１電極３２と、第１電極３２の上方に設けられた強誘電体層３４と、強誘電体層３４の上方に設けられた第２電極３６と、第１電極３２の上方に設けられ、かつ、少なくとも強誘電体層３４の側面に設けられた絶縁性のサイドスペーサ１４と、を含む。
【選択図】 図１
【解決手段】 半導体装置１００は、基板１０と、基板１０の上方に設けられた第１電極３２と、第１電極３２の上方に設けられた強誘電体層３４と、強誘電体層３４の上方に設けられた第２電極３６と、第１電極３２の上方に設けられ、かつ、少なくとも強誘電体層３４の側面に設けられた絶縁性のサイドスペーサ１４と、を含む。
【選択図】 図１
Description
本発明は、第１電極、強誘電体層、および第２電極を含む半導体装置に関する。
強誘電体メモリ装置（ＦｅＲＡＭ）は、低電圧および高速動作が可能な不揮発性メモリであり、メモリセルが１トランジスタ／１キャパシタ（１Ｔ／１Ｃ）で構成できるため、ＤＲＡＭなみの集積化が可能であることから、大容量不揮発性メモリとして期待されている。
一般に、スタック構造を有する強誘電体キャパシタを形成するためには、第１電極、強誘電体層、および第２電極を含む積層体を、各層毎にエッチング条件を変えながら一括してエッチングする。
しかしながら、上記積層体は膜厚が大きいため、一括してエッチングするのが困難である。また、第１および第２電極は一般に、白金やイリジウムなどのエッチングが困難な材料からなるため、エッチングの制御が困難である。さらに、強誘電体層は一般に酸化性材料からなるため、水素により還元されやすい。
特開２００２−３５９３６１号公報
特開２００２−２９８０２２号公報
本発明の目的は、強誘電体層の還元を効果的に防止することができ、絶縁性および強誘電体特性に優れた強誘電体層を有する半導体装置を提供することである。
本発明の第１の態様の半導体装置は、
基板と、
前記基板の上方に設けられた第１電極と、
前記第１電極の上方に設けられた強誘電体層と、
前記強誘電体層の上方に設けられた第２電極と、
前記第１電極の上方に設けられ、かつ、少なくとも前記強誘電体層の側面に設けられた絶縁性のサイドスペーサと、
を含む。
基板と、
前記基板の上方に設けられた第１電極と、
前記第１電極の上方に設けられた強誘電体層と、
前記強誘電体層の上方に設けられた第２電極と、
前記第１電極の上方に設けられ、かつ、少なくとも前記強誘電体層の側面に設けられた絶縁性のサイドスペーサと、
を含む。
本発明の第１の態様の半導体装置によれば、強誘電体層の還元を効果的に防止することができ、絶縁性および強誘電体特性に優れた強誘電体層を有することができる。
上記本発明の第１の態様の半導体装置において、前記第１電極は、第１領域と、前記第１領域よりも膜厚が小さい第２領域とを含み、前記第２領域は、前記第１領域の端部に設けられ、前記サイドスペーサは、前記第２領域の上方に設けられていることができる。
また、上記本発明の第１の態様の半導体装置において、前記サイドスペーサは強誘電体材料からなることができる。
本発明の第２の態様の半導体装置は、
基板と、
前記基板の上方に設けられた第１電極と、前記第１電極の上方に設けられた強誘電体層と、前記強誘電体層の上方に設けられた第２電極とを含む、積層体と、
前記積層体の側面に設けられた、強誘電体膜からなるサイドスペーサと、
を含む。
基板と、
前記基板の上方に設けられた第１電極と、前記第１電極の上方に設けられた強誘電体層と、前記強誘電体層の上方に設けられた第２電極とを含む、積層体と、
前記積層体の側面に設けられた、強誘電体膜からなるサイドスペーサと、
を含む。
本発明の第２の態様の半導体装置によれば、強誘電体層の還元を効果的に防止することができ、絶縁性および強誘電体特性に優れた強誘電体層を有することができる。
上記本発明の第１および第２の態様の半導体装置において、前記強誘電体層と前記サイドスペーサとが同一材料からなることができる。この構成によれば、強誘電体層の還元をより効果的に防止することができ、かつ、前記強誘電体層の特性が変化するのを防止することができる。
以下、本発明に好適な実施形態について、図面を参照しながら説明する。
１．第１の実施の形態
１−１．半導体装置
図１は、本発明の一実施の形態の半導体装置（強誘電体メモリ装置）１００を模式的に示す断面図である。図１に示すように、半導体装置１００は、強誘電体キャパシタ３０と、プラグ２０と、強誘電体キャパシタ３０のスイッチングトランジスタ１８とを含む。なお、本実施形態においては、１Ｔ／１Ｃ型のメモリセルについて説明するが、本発明が適用されるのは１Ｔ／１Ｃ型のメモリセルに限定されない。
１−１．半導体装置
図１は、本発明の一実施の形態の半導体装置（強誘電体メモリ装置）１００を模式的に示す断面図である。図１に示すように、半導体装置１００は、強誘電体キャパシタ３０と、プラグ２０と、強誘電体キャパシタ３０のスイッチングトランジスタ１８とを含む。なお、本実施形態においては、１Ｔ／１Ｃ型のメモリセルについて説明するが、本発明が適用されるのは１Ｔ／１Ｃ型のメモリセルに限定されない。
トランジスタ１８は、ゲート絶縁層１１と、ゲート絶縁層１１上に設けられたゲート導電層１３と、ソース／ドレイン領域である第１および第２不純物領域１７，１９とを含む。また、プラグ２０はスイッチングトランジスタ１８と電気的に接続されている。
強誘電体キャパシタ３０は、第１バリア層１２と、第１バリア層１２の上方に設けられた第１電極３２と、第１電極３２の上方に設けられた強誘電体層３４と、強誘電体層３４の上方に設けられた第２電極３６とを含む。
また、本実施の形態の半導体装置１００はさらに、絶縁性のサイドスペーサ１４を含む。このサイドスペーサ１４は、第１電極３２の上方に設けられ、かつ、少なくとも強誘電体層３４の側面に設けられている。本実施の形態の半導体装置１００においては、このサイドスペーサ１４は、図１に示すように、第１電極３２上に設けられ、かつ、強誘電体層３４および第２電極３６の側面に設けられている。
すなわち、図１に示すように、第１電極３２の上には、強誘電体層３４および第２電極３６の積層体とともに、サイドスペーサ１４が設けられているため、強誘電体層３４および第２電極３６の断面の幅は第１電極３２の断面の幅より小さい。また、第１電極３２の断面の幅は、サイドスペーサ１４の断面の幅と強誘電体層３４（第２電極３６）の断面の幅との和にほぼ等しい。
また、この強誘電体キャパシタ３０は、絶縁層２６に設けられたプラグ２０の上に設けられている。このプラグ２０は、第２不純物領域１９の上に形成されている。プラグ２０は、開口部２４と、開口部２４内に設けられたプラグ導電層２２とを含む。プラグ導電層２２は例えば、タングステン，モリブデン，タンタル，チタン，ニッケルなどの高融点金属からなり、タングステンからなることが好ましい。
第１バリア層１２は、少なくとも一部がプラグ２０上に設けられている。この第１バリア層１２は、プラグ２０の酸化を防止するために設けられている。第１バリア層１２の材質は、導電性を有し、かつ、酸素バリア性を有する材料からなるのであれば特に限定されない。
第１バリア層１２としては、例えば、ＴｉＡｌＮ，ＴｉＡｌ，ＴｉＳｉＮ，ＴｉＮ，ＴａＮ，ＴａＳｉＮを挙げることができ、なかでも、チタン、アルミニウム、および窒素を含む層（ＴｉＡｌＮ）であることがより好ましい。
第１バリア層１２がＴｉＡｌＮからなる場合、第１バリア層１２におけるチタン，アルミニウム，窒素の組成（原子比）は、第１バリア層１２の組成を化学式Ｔｉ（１−ｘ）ＡｌｘＮｙで表すとき、０＜ｘ≦０．５であり、かつ、０＜ｙであるのがより好ましい。
第１電極３２は白金、ルテニウム、ロジウム、パラジウム、オスミウム、およびイリジウムから選ばれる少なくとも１種の金属からなることができ、好ましくは白金またはイリジウムからなり、より好ましくはイリジウムからなる。また、第１電極３２は、単層膜でもよいし、または積層した多層膜でもよい。
強誘電体層３４は強誘電体物質を含む。この強誘電体物質は、ペロブスカイト型の結晶構造を有し、ＡＢ１−ａＸａＯ３の一般式で示すことができる。ここで、ＡはＰｂ、Ｃａ、Ｓｒ、Ｌａ等の元素、ＢおよびＸはＴｉ、Ｚｒ、Ｎｂ、Ｍｇ等の元素から構成される。ＰｂＴｉ１−ａＺｒａＯ３（ＰＺＴ）が代表的な材料であり、この基本構成にさらに微量の添加元素を加えても良い。また、ペロブスカイト型から派生した結晶構造を有するＳｒＢｉ２Ｔａ２Ｏ９（ＳＢＴ）、（Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２（ＢＬＴ）も上記強誘電体物質として用いることができる。
中でも、強誘電体層３４の材料としてはＰＺＴが好ましく、この場合、素子の信頼性の観点から、第１電極３２はイリジウムであるのがより好ましい。また、強誘電体層３４としてＰＺＴを用いる場合、より大きな自発分極量を獲得するため、ＰＺＴにおけるチタンの含有量がジルコニウムの含有量より多いことがより好ましい。
第２電極３６は、第１電極３２に使用可能な材料として例示した上記材料もしくはその酸化物からなることができ、あるいは、アルミニウム，銀，ニッケルなどからなることができる。また、第２電極３６は、単層膜でもよいし、または積層した多層膜でもよい。好ましくは、第２電極３６は、白金、あるいはイリジウムオキサイドとイリジウムとの積層膜からなる。
また、本実施の形態の半導体装置１００においては、図１に示すように、強誘電体キャパシタ３０の側面および上面を覆うように第２バリア層４２が設けられている。この第２バリア層４２は、強誘電体層３４の還元を防ぐために、水素バリア性を有する材料からなるのが好ましい。第２バリア層４２は例えばアルミナやｐ−ＴＥＯＳからなることができる。
さらに、第２バリア層４２の上には絶縁層２７が設けられ、絶縁層２７および第２バリア層４２を貫通するプラグ２１が強誘電体キャパシタ３０上に設けられている。プラグ２１は、開口部２５と、開口部２５内に設けられたプラグ導電層２３とを含む。プラグ導電層２３は、プラグ導電層２２として例示した材料からなることができる。また、プラグ２３および絶縁層２７の上には配線層２９が設けられており、配線層２９の上には絶縁層２８が設けられている。
図２は、図１に示す強誘電体キャパシタ３０近傍を模式的に示す断面図である。強誘電体キャパシタに含まれる強誘電体層は一般に酸化物材料からなるため、還元されやすい。強誘電体層が還元されることにより、絶縁性および強誘電体特性が低下するという問題が生じる。強誘電体層を還元する原因物質の１つが水素である。したがって、強誘電体キャパシタでは一般に、水素の侵入を防ぐことが求められている。
図２において、矢印は、図１に示す強誘電体キャパシタ３０における水素の侵入経路を示している。すなわち、図２に示すように、水素はプラグ２１と絶縁層２７との界面および第２バリア層４２と第２電極３６との界面を経て、あるいはプラグ２２と第１バリア層１２との界面および第２バリア層４２と第１電極３２との界面を経て、サイドスペーサ１４に侵入しようとする。水素が強誘電体層３４内に侵入すると、水素によって強誘電体層３４が還元されてしまい、絶縁性や強誘電体特性が低下するため、好ましくない。
これに対して、本実施の形態の半導体装置１００によれば、サイドスペーサ１４が第１電極３２の上に設けられ、かつ、強誘電体層３４の側面に設けられていることにより、水素が強誘電体層３４に侵入するのを防止することができる。
サイドスペーサ１４の材質は絶縁性の材料であれば特に限定されないが、例えば、アルミナやｐ−ＴＥＯＳ等の誘電体材料や、強誘電体材料が挙げられる。中でも、サイドスペーサ１４は強誘電体材料からなるのがより好ましい。サイドスペーサ１４が強誘電体材料からなることにより、水素を捕捉することができるため、水素が強誘電体層３４に侵入するのを効果的に防止することができるうえに、最終的に得られる強誘電体キャパシタ３０のＱｓｗおよびリテンション特性を維持することができる。この場合、サイドスペーサ１４は強誘電体層３４と同一材料であることがさらに好ましい。サイドスペーサ１４は強誘電体層３４と同一材料であることにより、強誘電体層３４の還元をより効果的に防止することができ、かつ、サイドスペーサ１４によって強誘電体層３４の特性が変化することがない。
本実施の形態の半導体装置１００によれば、第１電極３２の上方に設けられ、かつ、少なくとも強誘電体層３４の側面に設けられた絶縁性のサイドスペーサ１４が設けられていることにより、強誘電体層３４の還元を効果的に防止することができる。また、このサイドスペーサ１４が設けられていることにより、第１電極３２と第２電極３６との絶縁性を確保することができる。
また、製造方法の欄にて後述するように、本実施の形態の半導体装置１００によれば、絶縁性のサイドスペーサ１４が第１電極３２の上方に設けられ、かつ、少なくとも強誘電体層３４の側面に設けられていることにより、第１電極３２（および第１バリア層１２）をエッチングする際に、強誘電体層３４が活性化学種に曝されるのを防止することができ、かつ、強誘電体層３４の側面に導電性物質が付着するのを防止することができる。これにより、本実施の形態の半導体装置１００は、絶縁性および強誘電体特性に優れた強誘電体層３４を有する。加えて、強誘電体層３４の側面に導電性物質が付着するのを防止することができるため、強誘電体層３４の全領域をキャパシタとして機能させることができる。これにより、実効的により小さな面積で所定の電荷量を確保することができるため、強誘電体キャパシタ３０の小型化を図ることができる。
特に、図１に示すように、サイドスペーサ１４は、上端部に近づくにしたがって小さくなる形状（上に凸となる形状）を有する。このため、第１電極３２（および第１バリア層１２）をエッチングする際に、サイドスペーサ１４に導電性物質が付着しにくい。
さらに、製造方法の欄にて後述するように、本実施の形態の半導体装置１００によれば、絶縁性のサイドスペーサ１４が第１電極３２の上方に設けられ、かつ、少なくとも強誘電体層３４の側面に設けられていることにより、第１電極３２（または第１バリア層１２）をエッチングする際に、第１電極３２と強誘電体層３４との界面、または強誘電体層３４と第２電極３６との界面で膜剥がれが発生し、前記界面より上の部分が吹き飛ぶ現象の発生を防止することができる。
１−２．半導体装置の製造方法
次に、図１に示す半導体装置１００の製造方法の一例について、図面を参照して説明する。図３（ａ）〜図３（ｅ）はそれぞれ、図１の半導体装置１００の一製造工程を模式的に示す断面図である。なお、図３（ａ）〜図３（ｅ）においては、図１の半導体装置１００のうち、絶縁層２６およびプラグ２０の近傍のみを示している。
次に、図１に示す半導体装置１００の製造方法の一例について、図面を参照して説明する。図３（ａ）〜図３（ｅ）はそれぞれ、図１の半導体装置１００の一製造工程を模式的に示す断面図である。なお、図３（ａ）〜図３（ｅ）においては、図１の半導体装置１００のうち、絶縁層２６およびプラグ２０の近傍のみを示している。
まず、トランジスタ１８およびプラグ２０を形成する（図１参照）。より具体的には、半導体基板１０にトランジスタ１８を形成し、次いでトランジスタ１８上に絶縁層２６を積層する。次いで、例えばドライエッチング法により、絶縁層２６に開口部２４を形成し、この開口部２４にプラグ導電層２２を埋め込むことにより、プラグ２０を形成する。プラグ導電層２２の埋め込みは例えば、ＣＶＤ法またはスパッタリング法を用いて行なうことができる。次いで、絶縁層２６の上面に積層されたプラグ導電層２２を、例えば機械的化学的研磨により除去することにより、プラグ２０を形成する。
次に、強誘電体キャパシタ３０を形成する（図３（ａ）〜図３（ｅ）参照）。
まず、図３（ａ）に示すように、基板１０の上方（具体的には、絶縁層２６およびプラグ２０上）に第１バリア層１２ａ，第１電極３２ａ，強誘電体層３４ａ，第２電極３６ａ，およびハードマスク層４０ａを順に成膜する。その後、ハードマスク層４０ａ上に所定のパターンのレジスト層Ｒ１を成膜する。ハードマスク層４０ａの膜厚は限定されないが、１００ｎｍ以下であるのが好ましく、５０〜１００ｎｍであるのがより好ましい。また、第１電極３２ａの膜厚は限定されないが、例えば、１００〜１５０ｎｍであるのが好ましい。
第１バリア層１２ａ，第１電極３２ａ，および第２電極３６ａの成膜方法としては、例えば、スパッタリング法やＣＶＤ法が挙げられる。また、強誘電体層３４ａおよびハードマスク層４０ａの成膜方法としては、その材質に応じて適宜選択が可能であるが、例えば、スピンオン法，スパッタリング法，ＭＯＣＶＤ法が挙げられる。
次いで、図３（ｂ）に示すように、レジスト層Ｒ１をマスクとして、フォトリソグラフィ法により、ハードマスク層４０ａのパターニングを行なう。これにより、ハードマスク層４０を得る。次に、このハードマスク層４０をマスクとして、第２電極３６ａおよび強誘電体層３４ａをエッチングすることにより、第２電極３６および強誘電体層３４を得る。次いで、レジストＲ１を除去する。
なお、後述する工程において、サイドスペーサ１４を形成するために十分な膜厚の絶縁膜１４ａを成膜するためには、強誘電体層３４のテーパ角（図３（ｃ）において、強誘電体層３４の側面と第１電極３２ａの表面とのなす角）θが７５°以上となるように、強誘電体層３４をエッチングすることが好ましい。
次いで、図３（ｃ）に示すように、第１電極３２ａの上、ならびに強誘電体層３４，第２電極３６，およびハードマスク層４０の積層体の上に、絶縁膜（強誘電体膜）１４ａを成膜する。ここで、絶縁膜１４ａの成膜方法は特に限定されないが、ＭＯＣＶＤ法を用いることが好ましい。絶縁膜１４ａをＭＯＣＶＤ法により形成することにより、第１電極３２ａの表面、ならびに強誘電体層３４，第２電極３６，およびハードマスク層４０の積層体の表面に沿って、絶縁膜１４ａを均一に形成することができる。
次いで、図３（ｄ）に示すように、絶縁膜１４ａを異方性エッチングする。これにより、サイドスペーサ１４を得る。
次いで、図３（ｅ）に示すように、露出している第１電極３２ａおよび第１バリア層１２をエッチングする。ここで、サイドスペーサ１４が強誘電体層３４の側面に設けられていることにより、第１電極３２ａおよび第１バリア層１２ａをエッチングする際に、強誘電体層３４の側面がプラズマの電荷、荷電粒子、ラジカル等の活性化学種に曝されるのを防止することができるため、強誘電体層３４の絶縁性および強誘電体特性が低下するのを防止することができる。また、サイドスペーサ１４が強誘電体層３４の側面に設けられていることにより、第１電極３２または第１バリア層１２をエッチングする際に、エッチングにより生じた導電性物質が強誘電体層３４の側面に付着するのを防止することができる。この点からも、強誘電体層３４の絶縁性や強誘電体特性が低下するのを防止することができる。
一方、サイドスペーサ１４は強誘電体キャパシタ３０のキャパシタ特性には寄与しないため、サイドスペーサ１４の表面が活性化学種に曝されたり、サイドスペーサ１４上に導電性物質が多少積層していたりしても、強誘電体キャパシタ３０のキャパシタ特性に影響を与えることがない。また、仮に、サイドスペーサ１４の表面にダメージが生じたり、導電性物質が付着したりしたとしても、サイドスペーサ１４の表面をエッチングすることにより、ダメージや導電性物質を除去することができる。
また、一般に、第１および第２電極３２，３６と強誘電体層３４との密着性はあまり高くない。このため、第１電極３２と強誘電体層３４との界面、または強誘電体層３４と第２電極３６との界面で膜剥がれが発生し、前記界面より上の部分が吹き飛んでしまう、いわゆる「キャパシタ飛び」という現象が発生することがある。特に、強誘電体層３４がＭＯＣＶＤ法により形成されたものである場合、前記界面での密着性が低く、キャパシタ飛び現象が発生することが多い。
これに対して、本実施の形態の半導体装置１００によれば、サイドスペーサ１４が第１電極３２の上に設けられ、かつ、強誘電体層３４の側面に設けられていることにより、サイドスペーサ１４が第１電極３２と強誘電体層３４との界面、または強誘電体層３４と第２電極３６との界面の剥がれを防止する機能を有する。これにより、キャパシタ飛びの発生を防止することができる。特に、強誘電体層３４がＭＯＣＶＤ法により形成されたものである場合、キャパシタ飛び現象を効果的に防止することができる。
次いで、ハードマスク層４０を除去した後、必要に応じて、サイドスペーサ１４の表面に付着した堆積物（第１電極３２ａおよび第１バリア層１２のエッチング時に生成された導電性物質など）をエッチングにより除去する。この工程により、第１電極３２と第２電極３６とを確実に絶縁させることができる。その後、第２バリア層４２および絶縁層２７を積層した後、プラグ２０と同様の方法にてプラグ２１を形成する。以上の工程により、スタック型の強誘電体キャパシタ３０を含む半導体装置１００が得られる（図１参照）。
２．第２の実施の形態
２−１．半導体装置
図４は、本発明の一実施の形態の半導体装置（強誘電体メモリ装置）２００を模式的に示す断面図である。本実施の形態の半導体装置２００は、第１電極１３２が第１領域１３２ｘと、第１領域１３２ｘよりも膜厚が小さい第２領域１３２ｙとを含む点を除いて、上述の第１の実施の形態の半導体装置１００と同様の構成を有する。よって、本実施の形態の半導体装置２００において、上述の第１の実施の形態の半導体装置１００の構成要素と同様の構成要素については、詳しい説明は省略する。
２−１．半導体装置
図４は、本発明の一実施の形態の半導体装置（強誘電体メモリ装置）２００を模式的に示す断面図である。本実施の形態の半導体装置２００は、第１電極１３２が第１領域１３２ｘと、第１領域１３２ｘよりも膜厚が小さい第２領域１３２ｙとを含む点を除いて、上述の第１の実施の形態の半導体装置１００と同様の構成を有する。よって、本実施の形態の半導体装置２００において、上述の第１の実施の形態の半導体装置１００の構成要素と同様の構成要素については、詳しい説明は省略する。
図５は、図４に示す強誘電体キャパシタ１３０近傍を模式的に示す断面図である。本実施の形態の半導体装置２００において、図５に示すように、第１電極１３２の第２領域１３２ｙは、第１領域１３２ｘの端部に設けられている。図５に示すように、第１電極１３２ｘの第１領域１３２ｘの断面の幅は、強誘電体層３４および第２電極３６の断面の幅にほぼ等しい。なお、第１電極１３２は、上述の第１の半導体装置１００の第１電極３２と同様の材質からなることができる。
また、本実施の形態の半導体装置２００においては、サイドスペーサ１１４が第２領域１３２ｙ上に設けられている。サイドスペーサ１１４は、第１の実施の形態の半導体装置１００のサイドスペーサ１４と同様の材質からなることができる。図５に示すように、第１電極１３２ｘの第２領域１３２ｙの断面の幅は、サイドスペーサ１１４の断面の幅にほぼ等しい。
本実施の形態の半導体装置２００によれば、上述の第１の実施の形態の半導体装置１００と同様の作用効果を有する。さらに、本実施の形態の半導体装置２００によれば、第１電極１３２が第１領域１３２ｘと、第１領域１３２ｘよりも膜厚が小さい第２領域１３２ｙとを含み、第２領域１３２ｙが第１領域１３２ｘの端部に設けられ、サイドスペーサ１１４が第２領域１３２ｙ上に設けられている。すなわち、サイドスペーサ１１４が第１電極３２の上面（第２領域１３２ｙ上）および側面に設けられている。これにより、上述の「キャパシタ飛び」現象をより効果的に抑えることができる。
２−２．半導体装置の製造方法
次に、図４に示す半導体装置２００の製造方法の一例について、図面を参照して説明する。図６（ａ）〜図６（ｅ）はそれぞれ、図１の半導体装置２００の一製造工程を模式的に示す断面図である。なお、図６（ａ）〜図６（ｅ）においては、図４の半導体装置２００のうち、絶縁層２６およびプラグ２０の近傍のみを示している。なお、本実施の形態の半導体装置２００の製造方法において、上述の第１の実施の形態の半導体装置１００の製造方法と同様の工程については、詳しい説明は省略する。
次に、図４に示す半導体装置２００の製造方法の一例について、図面を参照して説明する。図６（ａ）〜図６（ｅ）はそれぞれ、図１の半導体装置２００の一製造工程を模式的に示す断面図である。なお、図６（ａ）〜図６（ｅ）においては、図４の半導体装置２００のうち、絶縁層２６およびプラグ２０の近傍のみを示している。なお、本実施の形態の半導体装置２００の製造方法において、上述の第１の実施の形態の半導体装置１００の製造方法と同様の工程については、詳しい説明は省略する。
本実施の形態の半導体装置２００の製造方法においては、図６（ｂ）に示すように、第２電極３６ａおよび強誘電体層３４ａをエッチングする際に、第１電極３２ａの途中までエッチングを行なう。次いで、第１の実施の形態の半導体装置１００の絶縁膜１４ａと同様に絶縁膜１１４ａを成膜した後（図６（ｃ）参照）、第１の実施の形態の半導体装置１００の製造方法と同様の方法にて、サイドスペーサ１１４を形成し（図６（ｄ）参照）、さらに、第１電極３２ａおよび第１バリア層１２ａをパターニングする（図６（ｅ）参照）。これにより、第１領域１３２ｘおよび第２領域１３２ｙを含む第１電極１３２を形成することができる（図６（ｅ）参照）。以降の製造工程は第１の実施の形態の半導体装置１００と同様である。
本実施の形態の半導体装置２００の製造方法は、上述の第１の実施の形態の半導体装置１００の製造方法と同様の作用効果を有するため、詳しい説明は省略する。
３．第３の実施の形態
３−１．半導体装置
図７は、本発明の一実施の形態の半導体装置（強誘電体メモリ装置）３００を模式的に示す断面図である。本実施の形態の半導体装置３００において、強誘電体膜からなるサイドスペーサ２１４が、第１電極２３２、強誘電体層３４および第２電極３６の側面に設けられている点を除いて、上述の第１および第２の実施の形態の半導体装置１００，２００と同様の構成を有する。よって、本実施の形態の半導体装置３００において、上述の第１および第２の実施の形態の半導体装置１００，２００の構成要素と同様の構成要素については、詳しい説明は省略する。
３−１．半導体装置
図７は、本発明の一実施の形態の半導体装置（強誘電体メモリ装置）３００を模式的に示す断面図である。本実施の形態の半導体装置３００において、強誘電体膜からなるサイドスペーサ２１４が、第１電極２３２、強誘電体層３４および第２電極３６の側面に設けられている点を除いて、上述の第１および第２の実施の形態の半導体装置１００，２００と同様の構成を有する。よって、本実施の形態の半導体装置３００において、上述の第１および第２の実施の形態の半導体装置１００，２００の構成要素と同様の構成要素については、詳しい説明は省略する。
本実施の形態の半導体装置３００は、基板１０と、積層体（強誘電体キャパシタ）２３０と、積層体２３０の側面に設けられた、強誘電体膜からなるサイドスペーサ２１４と、を含む。積層体（強誘電体キャパシタ）２３０は、基板１０の上方に設けられた第１電極２３２と、第１電極２３２の上方に設けられた強誘電体層３４と、強誘電体層３４の上方に設けられた第２電極３６とを含む。第１電極２３２は、上述の第１の半導体装置１００の第１電極３２と同様の材質からなることができる。また、サイドスペーサ２１４は、強誘電体層３４と同一の材料からなることが好ましい。
本実施の形態の半導体装置３００によれば、上述の第１および第２の実施の形態の半導体装置１００，２００と同様の作用効果を有する。
３−２．半導体装置の製造方法
次に、図７に示す半導体装置３００の製造方法の一例について、図面を参照して説明する。図８（ａ）〜図８（ｅ）はそれぞれ、図７の半導体装置３００の一製造工程を模式的に示す断面図である。なお、図８（ａ）〜図８（ｅ）においては、図７の半導体装置３００のうち、絶縁層２６およびプラグ２０の近傍のみを示している。なお、本実施の形態の半導体装置３００の製造方法において、上述の第１の実施の形態の半導体装置１００の製造方法と同様の工程については、詳しい説明は省略する。
次に、図７に示す半導体装置３００の製造方法の一例について、図面を参照して説明する。図８（ａ）〜図８（ｅ）はそれぞれ、図７の半導体装置３００の一製造工程を模式的に示す断面図である。なお、図８（ａ）〜図８（ｅ）においては、図７の半導体装置３００のうち、絶縁層２６およびプラグ２０の近傍のみを示している。なお、本実施の形態の半導体装置３００の製造方法において、上述の第１の実施の形態の半導体装置１００の製造方法と同様の工程については、詳しい説明は省略する。
本実施の形態の半導体装置３００の製造方法においては、図８（ｂ）に示すように、第２電極３６ａおよび強誘電体層３４ａとともに、第１電極３２ａおよび第１バリア層１２ａについてもエッチングを行ない、第１バリア層１２、第１電極２３２、強誘電体層３４、および第２電極３６を形成する。次いで、第１の実施の形態の半導体装置１００の絶縁膜１４ａと同様に絶縁膜２１４ａを成膜した後（図８（ｃ）参照）、第１の実施の形態の半導体装置１００の製造方法と同様の方法にて、サイドスペーサ２１４を形成し（図８（ｄ）参照）、さらに、ハードマスク層４０を除去する（図８（ｅ）参照）。以降の製造工程は第１の実施の形態の半導体装置１００と同様である。
本実施の形態の半導体装置３００の製造方法は、上述の第１および第２の実施の形態の半導体装置１００，２００の製造方法と同様の作用効果を有するため、詳しい説明は省略する。
上記のように、本発明の実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。したがって、このような変形例はすべて本発明の範囲に含まれるものとする。
例えば、本実施の形態の強誘電体キャパシタおよびその製造方法は例えば、圧電素子等に含まれるキャパシタに応用することができる。
１０ 半導体基板、 １１ ゲート絶縁層、 １２，１２ａ 第１バリア層、 １３ ゲート導電層、 １４，１１４，２１４， 強誘電体膜（サイドスペーサ）、 １４ａ，１１４ａ，２１４ａ 強誘電体膜（絶縁膜）、 １５ サイドウォール絶縁層、 １６ 素子分離領域、 １７ 第１不純物領域、 １８ トランジスタ、 １９ 第２不純物領域、 ２０，２１ プラグ、 ２２，２３ プラグ導電層、 ２４，２５ 開口部、 ２６，２７，２８ 絶縁層、 ２９ 配線層、 ３０，１３０，２３０ 強誘電体キャパシタ（積層体）、 ３２，３２ａ，１３２，１３２ａ，２３２，２３２ａ 第１電極、 ３４，３４ａ 強誘電体層、 ３６，３６ａ 第２電極、 ４０ ハードマスク層、
４２ 第２バリア層、 １００，２００，３００ 半導体装置（強誘電体メモリ装置）、 １３２ｘ 第１領域、 １３２ｙ 第２領域、 Ｒ１ レジスト層
４２ 第２バリア層、 １００，２００，３００ 半導体装置（強誘電体メモリ装置）、 １３２ｘ 第１領域、 １３２ｙ 第２領域、 Ｒ１ レジスト層
Claims (5)
- 基板と、
前記基板の上方に設けられた第１電極と、
前記第１電極の上方に設けられた強誘電体層と、
前記強誘電体層の上方に設けられた第２電極と、
前記第１電極の上方に設けられ、かつ、少なくとも前記強誘電体層の側面に設けられた絶縁性のサイドスペーサと、
を含む、半導体装置。 - 請求項１において、
前記第１電極は、第１領域と、前記第１領域よりも膜厚が小さい第２領域とを含み、
前記第２領域は、前記第１領域の端部に設けられ、
前記サイドスペーサは、前記第２領域の上方に設けられている、半導体装置。 - 請求項１または２において、
前記サイドスペーサは強誘電体材料からなる、半導体装置。 - 基板と、
前記基板の上方に設けられた第１電極と、前記第１電極の上方に設けられた強誘電体層と、前記強誘電体層の上方に設けられた第２電極とを含む、積層体と、
前記積層体の側面に設けられた、強誘電体膜からなるサイドスペーサと、
を含む、半導体装置。 - 請求項１ないし４のいずれかにおいて、
前記強誘電体層と前記サイドスペーサとが同一材料からなる、半導体装置。
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