JP2010287771A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】絶縁耐圧を向上し、接続プラグのリセスをなくすための高度な平坦化を不要にし、メモリの高集積化も可能にした、半導体装置及びその製造方法を提供する。
【解決手段】基板２と、駆動素子３と、駆動素子３に電気的に接続する第１プラグ８と、基板２の上方に形成されて、電極本体部１４ａの外側に延在してなる電極延在部１４ｂの底面側で、第１プラグ８に電気的に接続する下部電極１４と、下部電極１４の電極本体部１４ａ上に形成された強誘電体本体部１５ａ、及び下部電極１４の電極延在部１４ｂ上に、強誘電体本体部１５ａより薄厚に形成されてなる強誘電体延在部１５ｂ、からなる強誘電体膜１５と、強誘電体膜１５の強誘電体延在部１５ｂ上に形成されることなく、強誘電体本体部１５ａ上に形成された上部電極１６と、上部電極１６に導通して形成された第２プラグ１９と、を含む半導体装置１。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関する。

半導体装置としての強誘電体メモリ装置（ＦｅＲＡＭ）は、低電圧および高速動作が可能な不揮発性メモリであり、メモリセルが１トランジスター／１キャパシタ（１Ｔ／１Ｃ）で構成できるため、ＤＲＡＭなみの集積化が可能であることから、大容量不揮発性メモリとして期待されている。

このような強誘電体メモリ装置の構造としては、強誘電体キャパシタとこれの駆動を制御する駆動素子とを平面的に配置したプレーナ型（例えば、特許文献１参照）や、強誘電体キャパシタと駆動素子とを上下方向に積層したスタック型がある。いずれの構造の強誘電体メモリ装置も、上部電極及び下部電極の間に強誘電体膜を有した強誘電体キャパシタを備えており、上部電極及び下部電極のうち一方の電極は駆動素子としてのトランジスターを介してビット線に接続され、他方の電極はグランド線等に接続されている。一般に、これら電気的な接続は、導電材料からなるプラグを介して行われている。

特開２００３−２１８２１８号公報

ところで、従来のプレーナ構造では、強誘電体キャパシタの下部電極と駆動素子との間の電気的接続を、強誘電体キャパシタを覆って形成した層間絶縁膜の上で、配線を介してとるようにしている。また、強誘電体キャパシタの上部電極についても、前記層間絶縁膜上で配線に接続するようにしている。そのため、層間絶縁膜内に形成した接続プラグに接続する配線、すなわち層間絶縁膜上に形成する配線のルール制約から、メモリセルの面積が大きくなってしまい、十分な高集積化が図れないといった課題がある。

また、プレーナ構造は、下部電極に対してその上方に形成した接続プラグを介して配線に接続するといった構造のため、キャパシタの絶縁耐圧を向上させようとして、キャパシタとして機能する部分以外にも強誘電体膜を残すようにすると、結果的に下部電極の上面を覆うことになってしまう。すると、前記したような下部電極に導通する接続プラグの形成が行えなくなってしまい、したがって、このような絶縁耐圧を向上させる構造をとれないのが現状である。

一方、スタック構造は、下部電極に対してその下方に形成した接続プラグを介して駆動素子に接続するといった構造をとるが、この接続プラグ上では製造工程上リセス（凹部）が形成されてしまうことなどから、下部電極や強誘電体膜を良好に配向させるのが難しく、したがってより良好なキャパシタを得るためには高度な平坦化を行う必要があるなど、製造工程が複雑になり、その分製造コストが高くなるといった課題がある。

本発明は前記課題を解決するためになされたもので、その目的とするところは、絶縁耐圧を向上することができ、また従来のスタック構造のように接続プラグのリセスをなくすための高度な平坦化を行う必要もなく、さらに、メモリの高集積化をも可能にした、半導体装置及びその製造方法を提供することにある。

本発明の半導体装置は、基板と、
前記基板上に設けられた駆動素子と、
前記駆動素子に電気的に接続する第１プラグと、
前記基板の上方に形成されて、電極本体部の外側に延在してなる電極延在部の底面側で、前記第１プラグに電気的に接続する下部電極と、
前記下部電極の前記電極本体部上に形成された強誘電体本体部、及び前記下部電極の前記電極延在部上に、前記強誘電体本体部より薄厚に形成されてなる強誘電体延在部、からなる強誘電体膜と、
前記強誘電体膜の前記強誘電体延在部上に形成されることなく、前記強誘電体本体部上に形成された上部電極と、
前記上部電極に導通して該上部電極の上方に形成された第２プラグと、
を含むことを特徴としている半導体装置。

この半導体装置によれば、下部電極の電極本体部と強誘電体膜の強誘電体本体部と上部電極とからキャパシタ本体を形成するとともに、下部電極の電極延在部と強誘電体膜の強誘電体延在部とからキャパシタ延在部を形成しているので、強誘電体膜に強誘電体本体部より薄厚の強誘電体延在部を形成し、さらにこの強誘電体延在部を上部電極で覆わないようにしたことにより、キャパシタ本体の絶縁耐圧を向上することができる。
また、キャパシタ本体の外側に延在するキャパシタ延在部の、電極延在部の底面側で第１プラグに電気的に接続するので、この第１プラグ上に強誘電体キャパシタとして機能するキャパシタ本体を形成しないため、この第１プラグのリセスについて高度な平坦化を行う必要がなく、その分生産性を向上することができる。
さらに、従来のプレーナ構造とは異なり、下部電極に対してはその底面側で接続する接続プラグを介して駆動素子に電気的に接続しているので、キャパシタを覆う層間絶縁膜上での配線のルールに制約されることが少なく、したがって高集積化を図ることが可能になる。

また、前記半導体装置においては、前記下部電極と前記強誘電体膜と前記上部電極とを含む強誘電体キャパシタが多数配列されてなり、
前記強誘電体キャパシタは、前記強誘電体膜の前記強誘電体延在部の延在方向が該強誘電体キャパシタの配列方向に沿って形成され、かつ、該配列方向において互いに隣り合う強誘電体キャパシタどうしが、前記強誘電体膜の前記強誘電体延在部の向きを互いに逆方向に向けて配置されているのが好ましい。

このようにすれば、隣り合う強誘電体キャパシタどうしが、その強誘電体延在部の向きを互いに相手側に向けて配置されている場合の強誘電体キャパシタ間の間隔を、強誘電体延在部の向きが相手側と反対の側に向いている場合や、同じ方向に向いている場合に比べて、狭くすることができる。すなわち、下部電極と強誘電体膜と上部電極とを含む強誘電体キャパシタを製造するにあたっては、下部電極層と強誘電体層と上部電極層とをエッチングによりパターニングしてキャパシタとして機能するキャパシタ本体を形成するが、その際、形成するキャパシタ本体と、これに隣り合う強誘電体キャパシタの加工端部との間の間隔が狭いと、エッチングによるプロセス副生物がキャパシタ本体の側壁面等に付着してしまい、エッチングダメージとなってキャパシタ特性が低下してしまう。したがって、形成するキャパシタ本体とこれに隣り合う強誘電体キャパシタの加工端部との間にはある程度の加工マージンが必要であるため、この加工マージンよりキャパシタ本体と加工端部との間の間隔を狭くすることはできない。

ところが、強誘電体延在部の向きが互いに相手側に向けて配置されている場合には、実際に必要な加工マージンは、一方の強誘電体キャパシタのキャパシタ本体の側壁面と、他方の強誘電体キャパシタの強誘電体延在部の端部との間の間隔となる。よって、一方の強誘電体キャパシタの強誘電体延在部の端部と、他方の強誘電体キャパシタの強誘電体延在部の端部との間の間隔については、前記した加工マージンより十分に狭くすることができ、その分、前述したように強誘電体キャパシタ間の間隔を狭くすることができる。また、強誘電体延在部が同じ方向に向いている場合は、向きが相手側と反対の側に向いている場合と同じ加工マージンが必要になる。したがって、前述した、強誘電体延在部の向きを互いに相手側に向けて配置している場合の強誘電体キャパシタ間の間隔を狭くできる分、全体的にみて省スペースが可能になり、高集積化を図ることが可能になる。

また、前記半導体装置においては、前記第１プラグと前記下部電極との間に、酸素バリア膜が設けられているのが好ましい。
このようにすれば、例えばキャパシタ形成後の酸素アニール工程などの際に、第１プラグが酸化することにより、下部電極との間で導通不良を起こすといったことが防止される。

また、前記半導体装置においては、前記下部電極と前記強誘電体膜と前記上部電極とを含む強誘電体キャパシタを覆って、水素バリア膜が設けられているのが好ましい。
このようにすれば、例えば上部電極に導通する第２プラグを形成する工程などにおいて、環境中の水素によって強誘電体膜が還元され、特性が劣化するといったことが防止される。

本発明の半導体装置の製造方法は、基板上に駆動素子を設ける工程と、
前記基板上に前記駆動素子を覆って第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜に第１コンタクトホールを形成し、該第１コンタクトホール内に前記駆動素子に電気的に接続する第１プラグを形成する工程と、
前記第１層間絶縁膜上に、下部電極層と強誘電体層と上部電極層とをこの順に形成する工程と、
前記上部電極層と強誘電体層と下部電極層とをパターニングし、前記下部電極層からなる電極本体部と前記強誘電体層からなる強誘電体本体部と前記上部電極層からなる上部電極と、によってキャパシタ本体を形成するとともに、前記下部電極層からなり前記電極本体部の外側に延在してなるとともに前記第１プラグに導通する電極延在部と前記強誘電体層からなり前記電極延在部上に形成され、かつ前記強誘電体本体部より薄厚に形成されてなる強誘電体延在部と、によってキャパシタ延在部を形成し、該キャパシタ本体とキャパシタ延在部とによって強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタを覆って第２層間絶縁膜を形成する工程と、
前記第２層間絶縁膜に第２コンタクトホールを形成し、該第２コンタクトホール内に前記上部電極に電気的に接続する第２プラグを形成する工程と、
を含むことを特徴としている。

この半導体装置の製造方法によれば、下部電極の電極本体部と強誘電体膜の強誘電体本体部と上部電極とからキャパシタ本体を形成するとともに、下部電極の電極延在部と強誘電体膜の強誘電体延在部とからキャパシタ延在部を形成するので、強誘電体膜に強誘電体本体部より薄厚の強誘電体延在部を形成し、さらにこの強誘電体延在部を上部電極で覆わないことにより、キャパシタ本体の絶縁耐圧を向上することができる。
また、キャパシタ本体の外側に延在するキャパシタ延在部の、電極延在部の底面側で第１プラグに電気的に接続するので、この第１プラグ上に強誘電体キャパシタとして機能するキャパシタ本体を形成しないため、この第１プラグのリセスについて高度な平坦化を行う必要がなく、その分生産性を向上することができる。
さらに、従来のプレーナ構造とは異なり、下部電極に対してはその底面側で接続する接続プラグを介して駆動素子に電気的に接続するので、キャパシタを覆う層間絶縁膜上での配線のルールに制約されることが少なく、したがって高集積化を図ることが可能になる。

また、前記半導体装置の製造方法においては、前記強誘電体キャパシタを形成する工程と、前記第２層間絶縁膜を形成する工程との間に、前記強誘電体キャパシタを覆って水素バリア膜を形成する工程を含んでいるのが好ましい。
このようにすれば、例えば上部電極に導通する第２プラグを形成する工程などにおいて、環境中の水素によって強誘電体膜が還元され、特性が劣化するといったことを防止することができる。

（ａ）〜（ｃ）は本発明に係る強誘電体メモリ装置の概略構成図である。 （ａ）〜（ｃ）は強誘電体メモリ装置の製造方法を示す工程説明図である。 （ａ）〜（ｃ）は強誘電体メモリ装置の製造方法を示す工程説明図である。 本発明に係る強誘電体メモリ装置の他の実施形態の概略構成図である。

以下、図面を参照して本発明を詳しく説明する。なお、以下の説明に用いる各図面では、構造の特徴的な部分を分かりやすく示すために、図面中の構造はその寸法や縮尺を実際の構造に対して異ならせて示す場合がある。
図１（ａ）〜（ｃ）は、本発明の半導体装置の一実施形態としての、強誘電体メモリ装置の概略構成を示す図であり、図１（ａ）は強誘電体メモリ装置の要部を模式的に示す平面図、図１（ｂ）は図１（ａ）におけるＡ−Ａ線矢視断面図、図１（ｃ）は図１（ａ）におけるＢ−Ｂ線矢視断面図である。

図１（ａ）〜（ｃ）中符号１は強誘電体メモリ装置（半導体装置）であり、この強誘電体メモリ装置１は、図１（ｂ）、図１（ｃ）に示すように基板２と、該基板２上に設けられた多数の駆動素子３と、これら駆動素子３の上方に設けられて、該駆動素子３によって駆動制御される多数の強誘電体キャパシタ１０と、を備えて構成された、スタック型構造のものである。

基板２は、本実施形態ではシリコンからなっており、図１（ｃ）に示すように駆動素子３は、トランジスターからなっている。この駆動素子３は、基板２上に形成されたゲート絶縁膜（図示せず）と、ゲート絶縁膜上に設けられたゲート電極５と、基板２表層におけるゲート電極５の両側に設けられたソース領域６及びドレイン領域７と、ゲート電極５の側面に設けられたサイドウォール（図示せず）と、からなっている。

本実施形態では、図１（ｃ）中二点鎖線で示すように、ドレイン領域７上に、これと導通する第１プラグ８が設けられている。
すなわち、基板２上には、駆動素子３を覆ってＳｉＯ_２からなる第１下地絶縁膜９ａが形成され、さらに該第１下地絶縁膜９ａ上にＳｉＮからなる第２下地絶縁膜９ｂが積層されており、これら第１下地絶縁膜９ａと第２下地絶縁膜９ｂとによって第１層間絶縁膜９が形成されている。

そして、この第１層間絶縁膜９には前記ドレイン領域７に通じるコンタクトホール（図示せず）が形成されており、このコンタクトホール内に、図１（ｂ）に示すように前記第１プラグ８が埋設されている。この第１プラグ８は、本実施形態ではタングステン（Ｗ）からなるものである。なお、前記コンタクトホールの内面には、タングステンの埋め込みに先立ち、密着層として例えばチタン（Ｔｉ）と窒化チタン（ＴｉＮ）とが積層された状態に成膜されており、これら密着層を介してコンタクトホール内にタングステンが埋め込まれている。そして、その後エッチバック等の簡易な平坦化法によって第１層間絶縁膜９上のタングステンが除去されることにより、第１プラグ８が形成されている。したがって、このようにして形成された第１プラグ８には、その第１層間絶縁膜９の表面上に露出する表面に、リセス（凹部）８ａが形成される。

第１層間絶縁膜９上には、第１プラグ８に導通して強誘電体キャパシタ１０が形成されている。この強誘電体キャパシタ１０は、図１（ａ）、図１（ｂ）に示すように、キャパシタ本体１１と、キャパシタ延在部１２とからなっている。キャパシタ本体１１は、実際に強誘電体キャパシタとして機能する部分である。キャパシタ延在部１２は、前記第１プラグ８に導通することにより、この第１プラグ８を介して前記駆動素子３とキャパシタ本体１１とを電気的に接続させるための、取り出し電極として機能する部分となっている。

すなわち、強誘電体キャパシタ１０は、第１層間絶縁膜９側から順に、酸素バリア膜１３、下部電極１４、強誘電体膜１５、上部電極１６が積層されて形成されたものである。酸素バリア膜１３は、導電性を有し、かつ酸素バリア性を有するＴｉＡｌＮやＴｉＮなどの化合物からなり、本実施形態ではＴｉＡｌＮからなっている。下部電極１４は、ＰｔやＩｒ（イリジウム）、ＩｒＯｘ（イリジウム酸化物）等からなり、例えば酸素バリア膜１３側から順に、Ｉｒ（イリジウム）膜、ＩｒＯｘ（イリジウム酸化物）膜、Ｐｔ（プラチナ）膜が積層されてなる複合膜によって形成されていてもよい。

強誘電体膜１５は、強誘電体材料からなるものである。代表的な強誘電体材料としては、ＡＢＯ_３の一般式で示されるペロブスカイト型の結晶構造を有する材料、具体的にはＰＺＴ（Ｐｂ（Ｚｒ、Ｔｉ）Ｏ_３）やＰＬＺＴ（（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ_３）、これらにニオブ（Ｎｂ）等の金属が加えられたもの等が挙げられる。本実施形態では強誘電体材料として、ＰＺＴが用いられている。
上部電極１６は、下部電極１４と同様に、ＰｔやＩｒ（イリジウム）、ＩｒＯｘ（イリジウム酸化物）等からなり、例えば強誘電体膜１５側から順に、Ｐｔ（プラチナ）膜、ＩｒＯｘ（イリジウム酸化物）膜、Ｉｒ（イリジウム）膜が積層されてなる複合膜によって形成されていてもよい。

また、このような構成からなる強誘電体キャパシタ１０において、前記のキャパシタ本体１１は、酸素バリア膜１３、下部電極１４、強誘電体膜１５、上部電極１６がこの順に全て積層されて形成されている。なお、このキャパシタ本体１１における上部電極１６上において、後述するように第２プラグが接続され、導通されている。

一方、キャパシタ延在部１２は、図１（ｂ）に示すように前記酸素バリア膜１３の一部と、下部電極１４の一部と、強誘電体膜１５の一部とによって構成されている。すなわち、この強誘電体キャパシタ１０において下部電極１４は、キャパシタ本体１１及びキャパシタ延在部１２の両方に形成されており、キャパシタ本体１１側が電極本体部１４ａとなり、キャパシタ延在部１２側が電極延在部１４ｂとなっている。同様に、強誘電体膜１５もキャパシタ本体１１及びキャパシタ延在部１２の両方に形成されており、キャパシタ本体１１側が強誘電体本体部１５ａとなり、キャパシタ延在部１２側が強誘電体延在部１５ｂとなっている。ただし、強誘電体延在部１５ｂは、強誘電体本体部１５ａに比べてその厚さが薄く形成されている。具体的には、強誘電体本体部１５ａの厚さに対して０．１倍〜０．５倍程度の厚さに形成されている。

なお、酸素バリア膜１３も、下部電極１４と同様に、キャパシタ本体１１及びキャパシタ延在部１２の両方に形成されている。また、上部電極１６は、キャパシタ延在部１２に形成されることなく、キャパシタ本体１１にのみ形成されている。したがって、キャパシタ延在部１２はキャパシタとして機能することなく、キャパシタ本体１１のみがキャパシタとして機能するようになっている。

また、このような構成からなる強誘電体キャパシタ１０は、図１（ａ）に示すように例えば平面視略矩形状に形成されており、キャパシタ延在部１２が、キャパシタ本体１１に対して一方向に延在した状態に形成されている。そして、本実施形態において強誘電体キャパシタ１０は、図１（ａ）中に示すゲート線５ａの長さ方向に沿って多数が配列されており、このように配列された強誘電体キャパシタ１０は、前記キャパシタ延在部１２の延在方向、つまり電極延在部１４ｂや強誘電体延在部１５ｂの延在方向が、該強誘電体キャパシタ１０の配列方向に沿って形成され、配置されている。

そして、このように配列させられた強誘電体キャパシタ１０は、その配列方向において互いに隣り合う強誘電体キャパシタ１０、１０どうしが、図１（ａ）、（ｂ）に示すように、前記キャパシタ延在部１２の向きを互いに逆方向に向けて配置されている。また、このような配置構成を採用したことにより、特に本実施形態では、図１（ａ）中のキャパシタ本体１１を互いに内側にして隣り合う強誘電体キャパシタ１０Ａ、１０Ｂ間の間隔Ｌ１に対して、キャパシタ延在部１２を互いに内側にして隣り合う強誘電体キャパシタ１０Ｂ、１０Ｃ間の間隔Ｌ２を狭く形成している。具体的には、Ｌ１が１．１μｍ程度である場合に、Ｌ２を０．５μｍ程度にすることができる。

また、このような強誘電体キャパシタ１０には、そのキャパシタ本体１１、キャパシタ延在部１２の両方を覆った状態で、水素バリア膜１７が設けられている。水素バリア膜１７は、水素バリア性を有する絶縁材料、例えばＡｌＯｘ（アルミニウム酸化物）からなるものである。
さらに、このような強誘電体キャパシタ１０を覆って、前記第１層間絶縁膜９上には、第２層間絶縁膜１８が形成されている。

そして、この第２層間絶縁膜１８には、前記強誘電体キャパシタ１０の上部電極に通じるコンタクトホール（図示せず）が形成されており、このコンタクトホール内に、図１（ｂ）、（ｃ）に示すように前記第２プラグ１９が埋設されている。この第２プラグ１９は、前記第１プラグ８と同様にタングステン（Ｗ）によって形成されている。なお、前記コンタクトホールの内面にも、例えばチタン（Ｔｉ）と窒化チタン（ＴｉＮ）とからなる密着層が設けられている。
そして、この第２プラグ１９を形成した第２層間絶縁膜１８上には、第２プラグ１９に接続する配線２０が形成されている。

このような構成のもとに強誘電体メモリ装置１は、前記駆動素子３をスイッチング素子として機能させることで、強誘電体キャパシタ１０の上部電極１６と下部電極１４との間に電圧を印加することができ、強誘電体膜１５の強誘電体本体部１５ａに電荷（データ）を蓄積させることができる。したがって、強誘電体キャパシタ１０への電気信号を駆動素子３でスイッチングすることにより、強誘電体メモリ装置１は、データ（電荷）を読出しあるいは書込みすることができるようになっている。

次に、本発明に係る半導体装置の製造方法の一実施形態を、前記強誘電体メモリ装置１の製造方法に基づいて説明する。
図２（ａ）〜（ｃ）、図３（ａ）〜（ｃ）は、図１（ａ）〜（ｃ）に示した強誘電体メモリ装置１の製造方法を示す図であって、図１（ｂ）に対応した断面を示す工程図である。

まず、公知の方法により、基板２上に図１（ｃ）に示した駆動素子３を形成する。具体的には、シリコン基板２にＬＯＣＯＳ法やＳＴＩ法等で素子分離領域を形成し、素子分離領域の間におけるシリコン基板２上に熱酸化法等でゲート絶縁膜を形成する。そして、ゲート絶縁膜上に多結晶シリコン等からなるゲート電極５を形成する。そして、素子分離領域とゲート電極５との間におけるシリコン基板２の表層に不純物を注入し、ドープ領域（ソース領域６、ドレイン領域７）を形成する。

そして、駆動素子３を形成したシリコン基板２上に、例えばＣＶＤ法でＳｉＯ_２を成膜して第１下地絶縁膜９ａを形成し、さらにこの上にＳｉＮを成膜して第２下地絶縁膜９ｂを形成することにより、第１層間絶縁膜９とする。
続いて、第１層間絶縁膜９をエッチングし、ソース領域６に通じるコンタクトホールとドレイン領域７に通じるコンタクトホールとを形成する。そして、これらコンタクトホール内のそれぞれに、例えばＴｉとＴｉＮをスパッタリング法で順次成膜し、密着層（図示略）を形成する。

次いで、前記コンタクトホール内を含む第１層間絶縁膜９上の全面に、例えばＣＶＤ法でタングステンを成膜して前記コンタクトホール内にタングステンを埋め込む。続いて、形成したタングステン膜をエッチバックすることにより、第１層間絶縁膜９上のタングステン膜を除去し、図２（ａ）に示すようにコンタクトホール内に埋め込まれたタングステンの表面を露出させる。これにより、コンタクトホール内にタングステンからなる第１プラグ８を形成する。このようにして形成された第１プラグ８は、簡易な平坦化法であるエッチバックによって形成されているので、第１層間絶縁膜９の表面上に露出する表面には、リセス（凹部）８ａが形成されている。

次に、図２（ｂ）に示すように第１層間絶縁膜９上に、強誘電体キャパシタ１０の形成材を順次成膜する。すなわち、酸素バリア膜１３の形成材料、下部電極１４の形成材料、強誘電体膜１５の形成材料、上部電極層１６の形成材料を順次成膜し、酸素バリア層１３０、下部電極層１４０、強誘電体層１５０、上部電極層１６０を形成する。

次いで、これら積層膜の上部電極１６０上に、レジストマスクやハードマスクからなるマスクパターン（図示せず）を形成し、続いてこのマスクパターンをマスクにして前記積層膜をエッチングすることにより、図２（ｃ）に示すように前記酸素バリア層１３０、下部電極層１４０、強誘電体層１５０、上部電極層１６０からなる各膜を積層した積層体１００を形成する。

次いで、再度レジストマスクやハードマスクからなるマスクパターン（図示せず）を形成し、続いてこのマスクパターンをマスクにして前記積層体１００をエッチングすることにより、図３（ａ）に示すようにキャパシタ延在部１２を形成する。すなわち、キャパシタ延在部１２となる領域を選択的にエッチングし、上部電極層１６０を除去するとともに、強誘電体層１５０の一部（例えば、強誘電体層１５０の厚さの５０％〜９０％程度）を除去する。これにより、キャパシタ延在部１２が形成され、ハードマスクを除去することによって得られるキャパシタ本体１１と合わせて、強誘電体キャパシタ１０が形成される。

ここで、キャパシタ延在部１２の形成位置については、その下部電極１４の電極延在部１４ｂが、前記第１プラグ８上に位置し、したがって酸素バリア膜１３を介して該第１プラグ８に導通するようにする。このように第１プラグ８上に形成するため、下部電極１４の電極延在部１４ｂは、前記のリセス（凹部）８ａの影響により、この第１プラグ８の直上に位置する部分の結晶配向性が、他の部分のように良好にならなくなっている。
なお、キャパシタ延在部１２の形成のためのエッチングについては、予めシミュレーションや実験等により、上部電極層１６０及び強誘電体層１５０についてのエッチングの進行とエッチング時間との関係を調べておき、この関係に基づいて、強誘電体層１５０が所望の厚さになるようにエッチング時間を制御し、エッチングを行う。

このとき、強誘電体キャパシタ１０の配置については、前述したように、キャパシタ延在部１２の延在方向を強誘電体キャパシタ１０の配列方向に沿って形成配置するとともに、キャパシタ延在部１２の向きを互いに逆方向に向けて配置する。そして、このように配列させた強誘電体キャパシタ１０の、配列方向において互いに隣り合う強誘電体キャパシタ１０、１０間については、図１（ａ）に示したように、キャパシタ本体１１を互いに内側にして隣り合う強誘電体キャパシタ１０Ａ、１０Ｂ間の間隔Ｌ１に対して、キャパシタ延在部１２を互いに内側にして隣り合う強誘電体キャパシタ１０Ｂ、１０Ｃ間の間隔Ｌ２を狭く形成している。

このような強誘電体キャパシタ１０（１０Ａ、１０Ｂ、１０Ｃ）の形成のためのエッチングを行う場合、形成するキャパシタ本体１１と、これに隣り合う強誘電体キャパシタ１０の加工端部との間の間隔が狭いと、エッチングによるプロセス副生物がキャパシタ本体１０の側壁面等に付着してしまい、エッチングダメージとなってキャパシタ特性が低下してしまう。したがって、形成するキャパシタ本体１１とこれに隣り合う強誘電体キャパシタ１０の加工端部との間には、予め設計された加工マージンが必要であり、この加工マージンよりキャパシタ本体１１と加工端部との間の間隔を狭くすることはできない。

ところが、図３（ａ）中において、加工端部となるキャパシタ延在部１２（強誘電体延在部１５ｂ）の向きが互いに相手側に向けて配置されている場合には、実際に必要な加工マージンは、一方の強誘電体キャパシタ１０Ｂ（１０Ｃ）のキャパシタ本体１１の側壁面（内側の側壁面）と、他方の強誘電体キャパシタ１０Ｃ（１０Ｂ）のキャパシタ延在部１２（強誘電体延在部１５ｂ）の端部との間の間隔となる。

よって、一方の強誘電体キャパシタ１０Ｂのキャパシタ延在部１２の端部と、他方の強誘電体キャパシタ１０Ｃのキャパシタ延在部１２の端部との間の間隔、つまり間隔Ｌ２については、前記の予め設定した加工マージンより十分に狭くすることができ、したがって、この強誘電体キャパシタ１０Ｂ、１０Ｃ間の間隔Ｌ２を狭くすることができる。
なお、キャパシタ延在部１２の向きが互いに相手側と反対の側に向いている強誘電体キャパシタ１０Ａ、１０Ｂ間では、互いのキャパシタ本体１１、１１間の間隔Ｌ１を、予め設定した加工マージンで形成配置する必要がある。

また、図４に示すように隣り合う強誘電体キャパシタ１０、１０の、キャパシタ延在部１２の向きを同じ方向に向けて配置している場合にも、一方のキャパシタ本体１１の側壁面と、他方の強誘電体キャパシタ１０のキャパシタ延在部１２の端部との間、すなわち強誘電体キャパシタ１０、１０間の間隔Ｌ１を、予め設定した加工マージンで形成配置する必要がある。

したがって、図３（ａ）に示したように隣り合う強誘電体キャパシタ１０、１０を、そのキャパシタ延在部１２の延在方向の向きが互いに逆方向に向くように配置することにより、特にキャパシタ延在部１２の向きを互いに相手側に向けて配置される強誘電体キャパシタ１０Ｂ、１０Ｃ間の間隔を狭くできる分、全体的にみて省スペースが可能になり、高集積化を図ることが可能になる。

このようにして強誘電体キャパシタ１０を形成したら、これら強誘電体キャパシタ１０を覆って水素バリア材料（例えばＡｌＯｘ；アルミニウム酸化物）を成膜する。続いて、マスク（図示せず）を用いてこれをパターニングすることにより、図３（ｂ）に示すように強誘電体キャパシタ１０を覆う水素バリア膜１７を形成する。
次いで、図３（ｃ）に示すように水素バリア膜１７を含む強誘電体キャパシタ１０を覆って第２層間絶縁膜１８を形成する。

次いで、第２層間絶縁膜１８、水素バリア膜１７をエッチングして、強誘電体キャパシタ１０のキャパシタ本体１１における上部電極１６の上面に通じるコンタクトホール（図せず）を形成し、続いて、前記第１プラグ８の形成と同様にして第２プラグ１９を形成する。
その後、図１（ｂ）に示したように、前記第２プラグ１９に接続する配線２０を第２層間絶縁膜１８上に形成する。これにより、本実施形態の強誘電体メモリ装置１が得られる。

このような強誘電体メモリ装置１の製造方法によれば、下部電極１４の電極本体部１４ａと強誘電体膜１５の強誘電体本体部１５ａと上部電極１６とからキャパシタ本体１１を形成するとともに、下部電極１４の電極延在部１４ｂと強誘電体膜１５の強誘電体延在部１５ｂとからキャパシタ延在部１２を形成するので、強誘電体膜１５に強誘電体本体部１５ａより薄厚の強誘電体延在部１５ｂを形成し、さらにこの強誘電体延在部１５ｂを上部電極１６で覆わないようにしたことにより、キャパシタ本体１１の絶縁耐圧を向上することができる。

また、キャパシタ本体１１の外側に延在するキャパシタ延在部１２の、電極延在部１４ｂの底面側で第１プラグ８に電気的に接続するので、この第１プラグ８上に強誘電体キャパシタとして機能するキャパシタ本体１１を形成しないため、この第１プラグ８のリセス８ａについて高度な平坦化を行う必要がなく、その分生産性を向上することができる。
さらに、従来のプレーナ構造とは異なり、下部電極１４に対してはその底面側で接続する第１プラグ８を介して駆動素子３に電気的に接続するので、キャパシタを覆う第２層間絶縁膜１８上での配線のルールに制約されることが少なく、したがって高集積化を図ることができる。

また、このような製造方法によって得られた強誘電体メモリ装置１は、キャパシタ本体１１の絶縁耐圧が向上し、生産性も向上し、さらに高集積化を図ることもできる優れたものとなる。
また、図１（ａ）、（ｂ）に示したように、キャパシタ延在部１２の延在方向が該強誘電体キャパシタ１０の配列方向に沿って形成され、かつ、該配列方向において互いに隣り合う強誘電体キャパシタ１０、１０どうしが、キャパシタ延在部１２の向きを互いに逆方向に向けて配置するように、強誘電体キャパシタ１０を形成することにより、前述したように、全体的に省スペースを図ることができ、これによって高集積化を図ることができる。

なお、本発明は前記実施形態に限定されることなく、本発明の要旨を逸脱しない範囲で種々の変更が可能である。例えば、本発明では、図４に示したように強誘電体キャパシタ１０のキャパシタ延在部１２の延在方向を、全て同じ方向に向けて形成配置してもよい。

１…強誘電体メモリ装置（半導体装置）、２…基板、３…駆動素子、８…第１プラグ、９…第１層間絶縁膜、１０…強誘電体キャパシタ、１１…キャパシタ本体、１２…キャパシタ延在部、１３…酸素バリア膜、１４…下部電極、１４ａ…電極本体部、１４ｂ…電極延在部、１５…強誘電体膜、１５ａ…強誘電体本体部、１５ｂ…強誘電体延在部、１６…上部電極、１７…水素バリア膜、１８…第２層間絶縁膜、１９…第２プラグ

Claims (6)

1. 基板と、
   前記基板上に設けられた駆動素子と、
   前記駆動素子に電気的に接続する第１プラグと、
   前記基板の上方に形成されて、電極本体部の外側に延在してなる電極延在部の底面側で、前記第１プラグに電気的に接続する下部電極と、
   前記下部電極の前記電極本体部上に形成された強誘電体本体部、及び前記下部電極の前記電極延在部上に、前記強誘電体本体部より薄厚に形成されてなる強誘電体延在部、からなる強誘電体膜と、
   前記強誘電体膜の前記強誘電体延在部上に形成されることなく、前記強誘電体本体部上に形成された上部電極と、
   前記上部電極に導通して該上部電極の上方に形成された第２プラグと、
   を含むことを特徴とする半導体装置。
2. 前記下部電極と前記強誘電体膜と前記上部電極とを含む強誘電体キャパシタが多数配列されてなり、
   前記強誘電体キャパシタは、前記強誘電体膜の前記強誘電体延在部の延在方向が該強誘電体キャパシタの配列方向に沿って形成され、かつ、該配列方向において互いに隣り合う強誘電体キャパシタどうしが、前記強誘電体膜の前記強誘電体延在部の向きを互いに逆方向に向けて配置されていることを特徴とする請求項１記載の半導体装置。
3. 前記第１プラグと前記下部電極との間には、酸素バリア膜が設けられていることを特徴とする請求項１又は２に記載の半導体装置。
4. 前記下部電極と前記強誘電体膜と前記上部電極とを含む強誘電体キャパシタを覆って、水素バリア膜が設けられていることを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
5. 基板上に駆動素子を設ける工程と、
   前記基板上に前記駆動素子を覆って第１層間絶縁膜を形成する工程と、
   前記第１層間絶縁膜に第１コンタクトホールを形成し、該第１コンタクトホール内に前記駆動素子に電気的に接続する第１プラグを形成する工程と、
   前記第１層間絶縁膜上に、下部電極層と強誘電体層と上部電極層とをこの順に形成する工程と、
   前記上部電極層と強誘電体層と下部電極層とをパターニングし、前記下部電極層からなる電極本体部と前記強誘電体層からなる強誘電体本体部と前記上部電極層からなる上部電極と、によってキャパシタ本体を形成するとともに、前記下部電極層からなり前記電極本体部の外側に延在してなるとともに前記第１プラグに導通する電極延在部と前記強誘電体層からなり前記電極延在部上に形成され、かつ前記強誘電体本体部より薄厚に形成されてなる強誘電体延在部と、によってキャパシタ延在部を形成し、該キャパシタ本体とキャパシタ延在部とによって強誘電体キャパシタを形成する工程と、
   前記強誘電体キャパシタを覆って第２層間絶縁膜を形成する工程と、
   前記第２層間絶縁膜に第２コンタクトホールを形成し、該第２コンタクトホール内に前記上部電極に電気的に接続する第２プラグを形成する工程と、
   を含むことを特徴とする半導体装置の製造方法。
6. 前記強誘電体キャパシタを形成する工程と、前記第２層間絶縁膜を形成する工程との間に、前記強誘電体キャパシタを覆って水素バリア膜を形成する工程を含むことを特徴とする請求項５記載の半導体装置の製造方法。

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