JP2010287771A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】絶縁耐圧を向上し、接続プラグのリセスをなくすための高度な平坦化を不要にし、メモリの高集積化も可能にした、半導体装置及びその製造方法を提供する。
【解決手段】基板2と、駆動素子3と、駆動素子3に電気的に接続する第1プラグ8と、基板2の上方に形成されて、電極本体部14aの外側に延在してなる電極延在部14bの底面側で、第1プラグ8に電気的に接続する下部電極14と、下部電極14の電極本体部14a上に形成された強誘電体本体部15a、及び下部電極14の電極延在部14b上に、強誘電体本体部15aより薄厚に形成されてなる強誘電体延在部15b、からなる強誘電体膜15と、強誘電体膜15の強誘電体延在部15b上に形成されることなく、強誘電体本体部15a上に形成された上部電極16と、上部電極16に導通して形成された第2プラグ19と、を含む半導体装置1。
【選択図】図1
【解決手段】基板2と、駆動素子3と、駆動素子3に電気的に接続する第1プラグ8と、基板2の上方に形成されて、電極本体部14aの外側に延在してなる電極延在部14bの底面側で、第1プラグ8に電気的に接続する下部電極14と、下部電極14の電極本体部14a上に形成された強誘電体本体部15a、及び下部電極14の電極延在部14b上に、強誘電体本体部15aより薄厚に形成されてなる強誘電体延在部15b、からなる強誘電体膜15と、強誘電体膜15の強誘電体延在部15b上に形成されることなく、強誘電体本体部15a上に形成された上部電極16と、上部電極16に導通して形成された第2プラグ19と、を含む半導体装置1。
【選択図】図1
Description
本発明は、半導体装置及びその製造方法に関する。
半導体装置としての強誘電体メモリ装置(FeRAM)は、低電圧および高速動作が可能な不揮発性メモリであり、メモリセルが1トランジスター/1キャパシタ(1T/1C)で構成できるため、DRAMなみの集積化が可能であることから、大容量不揮発性メモリとして期待されている。
このような強誘電体メモリ装置の構造としては、強誘電体キャパシタとこれの駆動を制御する駆動素子とを平面的に配置したプレーナ型(例えば、特許文献1参照)や、強誘電体キャパシタと駆動素子とを上下方向に積層したスタック型がある。いずれの構造の強誘電体メモリ装置も、上部電極及び下部電極の間に強誘電体膜を有した強誘電体キャパシタを備えており、上部電極及び下部電極のうち一方の電極は駆動素子としてのトランジスターを介してビット線に接続され、他方の電極はグランド線等に接続されている。一般に、これら電気的な接続は、導電材料からなるプラグを介して行われている。
ところで、従来のプレーナ構造では、強誘電体キャパシタの下部電極と駆動素子との間の電気的接続を、強誘電体キャパシタを覆って形成した層間絶縁膜の上で、配線を介してとるようにしている。また、強誘電体キャパシタの上部電極についても、前記層間絶縁膜上で配線に接続するようにしている。そのため、層間絶縁膜内に形成した接続プラグに接続する配線、すなわち層間絶縁膜上に形成する配線のルール制約から、メモリセルの面積が大きくなってしまい、十分な高集積化が図れないといった課題がある。
また、プレーナ構造は、下部電極に対してその上方に形成した接続プラグを介して配線に接続するといった構造のため、キャパシタの絶縁耐圧を向上させようとして、キャパシタとして機能する部分以外にも強誘電体膜を残すようにすると、結果的に下部電極の上面を覆うことになってしまう。すると、前記したような下部電極に導通する接続プラグの形成が行えなくなってしまい、したがって、このような絶縁耐圧を向上させる構造をとれないのが現状である。
一方、スタック構造は、下部電極に対してその下方に形成した接続プラグを介して駆動素子に接続するといった構造をとるが、この接続プラグ上では製造工程上リセス(凹部)が形成されてしまうことなどから、下部電極や強誘電体膜を良好に配向させるのが難しく、したがってより良好なキャパシタを得るためには高度な平坦化を行う必要があるなど、製造工程が複雑になり、その分製造コストが高くなるといった課題がある。
本発明は前記課題を解決するためになされたもので、その目的とするところは、絶縁耐圧を向上することができ、また従来のスタック構造のように接続プラグのリセスをなくすための高度な平坦化を行う必要もなく、さらに、メモリの高集積化をも可能にした、半導体装置及びその製造方法を提供することにある。
本発明の半導体装置は、基板と、
前記基板上に設けられた駆動素子と、
前記駆動素子に電気的に接続する第1プラグと、
前記基板の上方に形成されて、電極本体部の外側に延在してなる電極延在部の底面側で、前記第1プラグに電気的に接続する下部電極と、
前記下部電極の前記電極本体部上に形成された強誘電体本体部、及び前記下部電極の前記電極延在部上に、前記強誘電体本体部より薄厚に形成されてなる強誘電体延在部、からなる強誘電体膜と、
前記強誘電体膜の前記強誘電体延在部上に形成されることなく、前記強誘電体本体部上に形成された上部電極と、
前記上部電極に導通して該上部電極の上方に形成された第2プラグと、
を含むことを特徴としている半導体装置。
前記基板上に設けられた駆動素子と、
前記駆動素子に電気的に接続する第1プラグと、
前記基板の上方に形成されて、電極本体部の外側に延在してなる電極延在部の底面側で、前記第1プラグに電気的に接続する下部電極と、
前記下部電極の前記電極本体部上に形成された強誘電体本体部、及び前記下部電極の前記電極延在部上に、前記強誘電体本体部より薄厚に形成されてなる強誘電体延在部、からなる強誘電体膜と、
前記強誘電体膜の前記強誘電体延在部上に形成されることなく、前記強誘電体本体部上に形成された上部電極と、
前記上部電極に導通して該上部電極の上方に形成された第2プラグと、
を含むことを特徴としている半導体装置。
この半導体装置によれば、下部電極の電極本体部と強誘電体膜の強誘電体本体部と上部電極とからキャパシタ本体を形成するとともに、下部電極の電極延在部と強誘電体膜の強誘電体延在部とからキャパシタ延在部を形成しているので、強誘電体膜に強誘電体本体部より薄厚の強誘電体延在部を形成し、さらにこの強誘電体延在部を上部電極で覆わないようにしたことにより、キャパシタ本体の絶縁耐圧を向上することができる。
また、キャパシタ本体の外側に延在するキャパシタ延在部の、電極延在部の底面側で第1プラグに電気的に接続するので、この第1プラグ上に強誘電体キャパシタとして機能するキャパシタ本体を形成しないため、この第1プラグのリセスについて高度な平坦化を行う必要がなく、その分生産性を向上することができる。
さらに、従来のプレーナ構造とは異なり、下部電極に対してはその底面側で接続する接続プラグを介して駆動素子に電気的に接続しているので、キャパシタを覆う層間絶縁膜上での配線のルールに制約されることが少なく、したがって高集積化を図ることが可能になる。
また、キャパシタ本体の外側に延在するキャパシタ延在部の、電極延在部の底面側で第1プラグに電気的に接続するので、この第1プラグ上に強誘電体キャパシタとして機能するキャパシタ本体を形成しないため、この第1プラグのリセスについて高度な平坦化を行う必要がなく、その分生産性を向上することができる。
さらに、従来のプレーナ構造とは異なり、下部電極に対してはその底面側で接続する接続プラグを介して駆動素子に電気的に接続しているので、キャパシタを覆う層間絶縁膜上での配線のルールに制約されることが少なく、したがって高集積化を図ることが可能になる。
また、前記半導体装置においては、前記下部電極と前記強誘電体膜と前記上部電極とを含む強誘電体キャパシタが多数配列されてなり、
前記強誘電体キャパシタは、前記強誘電体膜の前記強誘電体延在部の延在方向が該強誘電体キャパシタの配列方向に沿って形成され、かつ、該配列方向において互いに隣り合う強誘電体キャパシタどうしが、前記強誘電体膜の前記強誘電体延在部の向きを互いに逆方向に向けて配置されているのが好ましい。
前記強誘電体キャパシタは、前記強誘電体膜の前記強誘電体延在部の延在方向が該強誘電体キャパシタの配列方向に沿って形成され、かつ、該配列方向において互いに隣り合う強誘電体キャパシタどうしが、前記強誘電体膜の前記強誘電体延在部の向きを互いに逆方向に向けて配置されているのが好ましい。
このようにすれば、隣り合う強誘電体キャパシタどうしが、その強誘電体延在部の向きを互いに相手側に向けて配置されている場合の強誘電体キャパシタ間の間隔を、強誘電体延在部の向きが相手側と反対の側に向いている場合や、同じ方向に向いている場合に比べて、狭くすることができる。すなわち、下部電極と強誘電体膜と上部電極とを含む強誘電体キャパシタを製造するにあたっては、下部電極層と強誘電体層と上部電極層とをエッチングによりパターニングしてキャパシタとして機能するキャパシタ本体を形成するが、その際、形成するキャパシタ本体と、これに隣り合う強誘電体キャパシタの加工端部との間の間隔が狭いと、エッチングによるプロセス副生物がキャパシタ本体の側壁面等に付着してしまい、エッチングダメージとなってキャパシタ特性が低下してしまう。したがって、形成するキャパシタ本体とこれに隣り合う強誘電体キャパシタの加工端部との間にはある程度の加工マージンが必要であるため、この加工マージンよりキャパシタ本体と加工端部との間の間隔を狭くすることはできない。
ところが、強誘電体延在部の向きが互いに相手側に向けて配置されている場合には、実際に必要な加工マージンは、一方の強誘電体キャパシタのキャパシタ本体の側壁面と、他方の強誘電体キャパシタの強誘電体延在部の端部との間の間隔となる。よって、一方の強誘電体キャパシタの強誘電体延在部の端部と、他方の強誘電体キャパシタの強誘電体延在部の端部との間の間隔については、前記した加工マージンより十分に狭くすることができ、その分、前述したように強誘電体キャパシタ間の間隔を狭くすることができる。また、強誘電体延在部が同じ方向に向いている場合は、向きが相手側と反対の側に向いている場合と同じ加工マージンが必要になる。したがって、前述した、強誘電体延在部の向きを互いに相手側に向けて配置している場合の強誘電体キャパシタ間の間隔を狭くできる分、全体的にみて省スペースが可能になり、高集積化を図ることが可能になる。
また、前記半導体装置においては、前記第1プラグと前記下部電極との間に、酸素バリア膜が設けられているのが好ましい。
このようにすれば、例えばキャパシタ形成後の酸素アニール工程などの際に、第1プラグが酸化することにより、下部電極との間で導通不良を起こすといったことが防止される。
このようにすれば、例えばキャパシタ形成後の酸素アニール工程などの際に、第1プラグが酸化することにより、下部電極との間で導通不良を起こすといったことが防止される。
また、前記半導体装置においては、前記下部電極と前記強誘電体膜と前記上部電極とを含む強誘電体キャパシタを覆って、水素バリア膜が設けられているのが好ましい。
このようにすれば、例えば上部電極に導通する第2プラグを形成する工程などにおいて、環境中の水素によって強誘電体膜が還元され、特性が劣化するといったことが防止される。
このようにすれば、例えば上部電極に導通する第2プラグを形成する工程などにおいて、環境中の水素によって強誘電体膜が還元され、特性が劣化するといったことが防止される。
本発明の半導体装置の製造方法は、基板上に駆動素子を設ける工程と、
前記基板上に前記駆動素子を覆って第1層間絶縁膜を形成する工程と、
前記第1層間絶縁膜に第1コンタクトホールを形成し、該第1コンタクトホール内に前記駆動素子に電気的に接続する第1プラグを形成する工程と、
前記第1層間絶縁膜上に、下部電極層と強誘電体層と上部電極層とをこの順に形成する工程と、
前記上部電極層と強誘電体層と下部電極層とをパターニングし、前記下部電極層からなる電極本体部と前記強誘電体層からなる強誘電体本体部と前記上部電極層からなる上部電極と、によってキャパシタ本体を形成するとともに、前記下部電極層からなり前記電極本体部の外側に延在してなるとともに前記第1プラグに導通する電極延在部と前記強誘電体層からなり前記電極延在部上に形成され、かつ前記強誘電体本体部より薄厚に形成されてなる強誘電体延在部と、によってキャパシタ延在部を形成し、該キャパシタ本体とキャパシタ延在部とによって強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタを覆って第2層間絶縁膜を形成する工程と、
前記第2層間絶縁膜に第2コンタクトホールを形成し、該第2コンタクトホール内に前記上部電極に電気的に接続する第2プラグを形成する工程と、
を含むことを特徴としている。
前記基板上に前記駆動素子を覆って第1層間絶縁膜を形成する工程と、
前記第1層間絶縁膜に第1コンタクトホールを形成し、該第1コンタクトホール内に前記駆動素子に電気的に接続する第1プラグを形成する工程と、
前記第1層間絶縁膜上に、下部電極層と強誘電体層と上部電極層とをこの順に形成する工程と、
前記上部電極層と強誘電体層と下部電極層とをパターニングし、前記下部電極層からなる電極本体部と前記強誘電体層からなる強誘電体本体部と前記上部電極層からなる上部電極と、によってキャパシタ本体を形成するとともに、前記下部電極層からなり前記電極本体部の外側に延在してなるとともに前記第1プラグに導通する電極延在部と前記強誘電体層からなり前記電極延在部上に形成され、かつ前記強誘電体本体部より薄厚に形成されてなる強誘電体延在部と、によってキャパシタ延在部を形成し、該キャパシタ本体とキャパシタ延在部とによって強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタを覆って第2層間絶縁膜を形成する工程と、
前記第2層間絶縁膜に第2コンタクトホールを形成し、該第2コンタクトホール内に前記上部電極に電気的に接続する第2プラグを形成する工程と、
を含むことを特徴としている。
この半導体装置の製造方法によれば、下部電極の電極本体部と強誘電体膜の強誘電体本体部と上部電極とからキャパシタ本体を形成するとともに、下部電極の電極延在部と強誘電体膜の強誘電体延在部とからキャパシタ延在部を形成するので、強誘電体膜に強誘電体本体部より薄厚の強誘電体延在部を形成し、さらにこの強誘電体延在部を上部電極で覆わないことにより、キャパシタ本体の絶縁耐圧を向上することができる。
また、キャパシタ本体の外側に延在するキャパシタ延在部の、電極延在部の底面側で第1プラグに電気的に接続するので、この第1プラグ上に強誘電体キャパシタとして機能するキャパシタ本体を形成しないため、この第1プラグのリセスについて高度な平坦化を行う必要がなく、その分生産性を向上することができる。
さらに、従来のプレーナ構造とは異なり、下部電極に対してはその底面側で接続する接続プラグを介して駆動素子に電気的に接続するので、キャパシタを覆う層間絶縁膜上での配線のルールに制約されることが少なく、したがって高集積化を図ることが可能になる。
また、キャパシタ本体の外側に延在するキャパシタ延在部の、電極延在部の底面側で第1プラグに電気的に接続するので、この第1プラグ上に強誘電体キャパシタとして機能するキャパシタ本体を形成しないため、この第1プラグのリセスについて高度な平坦化を行う必要がなく、その分生産性を向上することができる。
さらに、従来のプレーナ構造とは異なり、下部電極に対してはその底面側で接続する接続プラグを介して駆動素子に電気的に接続するので、キャパシタを覆う層間絶縁膜上での配線のルールに制約されることが少なく、したがって高集積化を図ることが可能になる。
また、前記半導体装置の製造方法においては、前記強誘電体キャパシタを形成する工程と、前記第2層間絶縁膜を形成する工程との間に、前記強誘電体キャパシタを覆って水素バリア膜を形成する工程を含んでいるのが好ましい。
このようにすれば、例えば上部電極に導通する第2プラグを形成する工程などにおいて、環境中の水素によって強誘電体膜が還元され、特性が劣化するといったことを防止することができる。
このようにすれば、例えば上部電極に導通する第2プラグを形成する工程などにおいて、環境中の水素によって強誘電体膜が還元され、特性が劣化するといったことを防止することができる。
以下、図面を参照して本発明を詳しく説明する。なお、以下の説明に用いる各図面では、構造の特徴的な部分を分かりやすく示すために、図面中の構造はその寸法や縮尺を実際の構造に対して異ならせて示す場合がある。
図1(a)〜(c)は、本発明の半導体装置の一実施形態としての、強誘電体メモリ装置の概略構成を示す図であり、図1(a)は強誘電体メモリ装置の要部を模式的に示す平面図、図1(b)は図1(a)におけるA−A線矢視断面図、図1(c)は図1(a)におけるB−B線矢視断面図である。
図1(a)〜(c)は、本発明の半導体装置の一実施形態としての、強誘電体メモリ装置の概略構成を示す図であり、図1(a)は強誘電体メモリ装置の要部を模式的に示す平面図、図1(b)は図1(a)におけるA−A線矢視断面図、図1(c)は図1(a)におけるB−B線矢視断面図である。
図1(a)〜(c)中符号1は強誘電体メモリ装置(半導体装置)であり、この強誘電体メモリ装置1は、図1(b)、図1(c)に示すように基板2と、該基板2上に設けられた多数の駆動素子3と、これら駆動素子3の上方に設けられて、該駆動素子3によって駆動制御される多数の強誘電体キャパシタ10と、を備えて構成された、スタック型構造のものである。
基板2は、本実施形態ではシリコンからなっており、図1(c)に示すように駆動素子3は、トランジスターからなっている。この駆動素子3は、基板2上に形成されたゲート絶縁膜(図示せず)と、ゲート絶縁膜上に設けられたゲート電極5と、基板2表層におけるゲート電極5の両側に設けられたソース領域6及びドレイン領域7と、ゲート電極5の側面に設けられたサイドウォール(図示せず)と、からなっている。
本実施形態では、図1(c)中二点鎖線で示すように、ドレイン領域7上に、これと導通する第1プラグ8が設けられている。
すなわち、基板2上には、駆動素子3を覆ってSiO2からなる第1下地絶縁膜9aが形成され、さらに該第1下地絶縁膜9a上にSiNからなる第2下地絶縁膜9bが積層されており、これら第1下地絶縁膜9aと第2下地絶縁膜9bとによって第1層間絶縁膜9が形成されている。
すなわち、基板2上には、駆動素子3を覆ってSiO2からなる第1下地絶縁膜9aが形成され、さらに該第1下地絶縁膜9a上にSiNからなる第2下地絶縁膜9bが積層されており、これら第1下地絶縁膜9aと第2下地絶縁膜9bとによって第1層間絶縁膜9が形成されている。
そして、この第1層間絶縁膜9には前記ドレイン領域7に通じるコンタクトホール(図示せず)が形成されており、このコンタクトホール内に、図1(b)に示すように前記第1プラグ8が埋設されている。この第1プラグ8は、本実施形態ではタングステン(W)からなるものである。なお、前記コンタクトホールの内面には、タングステンの埋め込みに先立ち、密着層として例えばチタン(Ti)と窒化チタン(TiN)とが積層された状態に成膜されており、これら密着層を介してコンタクトホール内にタングステンが埋め込まれている。そして、その後エッチバック等の簡易な平坦化法によって第1層間絶縁膜9上のタングステンが除去されることにより、第1プラグ8が形成されている。したがって、このようにして形成された第1プラグ8には、その第1層間絶縁膜9の表面上に露出する表面に、リセス(凹部)8aが形成される。
第1層間絶縁膜9上には、第1プラグ8に導通して強誘電体キャパシタ10が形成されている。この強誘電体キャパシタ10は、図1(a)、図1(b)に示すように、キャパシタ本体11と、キャパシタ延在部12とからなっている。キャパシタ本体11は、実際に強誘電体キャパシタとして機能する部分である。キャパシタ延在部12は、前記第1プラグ8に導通することにより、この第1プラグ8を介して前記駆動素子3とキャパシタ本体11とを電気的に接続させるための、取り出し電極として機能する部分となっている。
すなわち、強誘電体キャパシタ10は、第1層間絶縁膜9側から順に、酸素バリア膜13、下部電極14、強誘電体膜15、上部電極16が積層されて形成されたものである。酸素バリア膜13は、導電性を有し、かつ酸素バリア性を有するTiAlNやTiNなどの化合物からなり、本実施形態ではTiAlNからなっている。下部電極14は、PtやIr(イリジウム)、IrOx(イリジウム酸化物)等からなり、例えば酸素バリア膜13側から順に、Ir(イリジウム)膜、IrOx(イリジウム酸化物)膜、Pt(プラチナ)膜が積層されてなる複合膜によって形成されていてもよい。
強誘電体膜15は、強誘電体材料からなるものである。代表的な強誘電体材料としては、ABO3の一般式で示されるペロブスカイト型の結晶構造を有する材料、具体的にはPZT(Pb(Zr、Ti)O3)やPLZT((Pb、La)(Zr、Ti)O3)、これらにニオブ(Nb)等の金属が加えられたもの等が挙げられる。本実施形態では強誘電体材料として、PZTが用いられている。
上部電極16は、下部電極14と同様に、PtやIr(イリジウム)、IrOx(イリジウム酸化物)等からなり、例えば強誘電体膜15側から順に、Pt(プラチナ)膜、IrOx(イリジウム酸化物)膜、Ir(イリジウム)膜が積層されてなる複合膜によって形成されていてもよい。
上部電極16は、下部電極14と同様に、PtやIr(イリジウム)、IrOx(イリジウム酸化物)等からなり、例えば強誘電体膜15側から順に、Pt(プラチナ)膜、IrOx(イリジウム酸化物)膜、Ir(イリジウム)膜が積層されてなる複合膜によって形成されていてもよい。
また、このような構成からなる強誘電体キャパシタ10において、前記のキャパシタ本体11は、酸素バリア膜13、下部電極14、強誘電体膜15、上部電極16がこの順に全て積層されて形成されている。なお、このキャパシタ本体11における上部電極16上において、後述するように第2プラグが接続され、導通されている。
一方、キャパシタ延在部12は、図1(b)に示すように前記酸素バリア膜13の一部と、下部電極14の一部と、強誘電体膜15の一部とによって構成されている。すなわち、この強誘電体キャパシタ10において下部電極14は、キャパシタ本体11及びキャパシタ延在部12の両方に形成されており、キャパシタ本体11側が電極本体部14aとなり、キャパシタ延在部12側が電極延在部14bとなっている。同様に、強誘電体膜15もキャパシタ本体11及びキャパシタ延在部12の両方に形成されており、キャパシタ本体11側が強誘電体本体部15aとなり、キャパシタ延在部12側が強誘電体延在部15bとなっている。ただし、強誘電体延在部15bは、強誘電体本体部15aに比べてその厚さが薄く形成されている。具体的には、強誘電体本体部15aの厚さに対して0.1倍〜0.5倍程度の厚さに形成されている。
なお、酸素バリア膜13も、下部電極14と同様に、キャパシタ本体11及びキャパシタ延在部12の両方に形成されている。また、上部電極16は、キャパシタ延在部12に形成されることなく、キャパシタ本体11にのみ形成されている。したがって、キャパシタ延在部12はキャパシタとして機能することなく、キャパシタ本体11のみがキャパシタとして機能するようになっている。
また、このような構成からなる強誘電体キャパシタ10は、図1(a)に示すように例えば平面視略矩形状に形成されており、キャパシタ延在部12が、キャパシタ本体11に対して一方向に延在した状態に形成されている。そして、本実施形態において強誘電体キャパシタ10は、図1(a)中に示すゲート線5aの長さ方向に沿って多数が配列されており、このように配列された強誘電体キャパシタ10は、前記キャパシタ延在部12の延在方向、つまり電極延在部14bや強誘電体延在部15bの延在方向が、該強誘電体キャパシタ10の配列方向に沿って形成され、配置されている。
そして、このように配列させられた強誘電体キャパシタ10は、その配列方向において互いに隣り合う強誘電体キャパシタ10、10どうしが、図1(a)、(b)に示すように、前記キャパシタ延在部12の向きを互いに逆方向に向けて配置されている。また、このような配置構成を採用したことにより、特に本実施形態では、図1(a)中のキャパシタ本体11を互いに内側にして隣り合う強誘電体キャパシタ10A、10B間の間隔L1に対して、キャパシタ延在部12を互いに内側にして隣り合う強誘電体キャパシタ10B、10C間の間隔L2を狭く形成している。具体的には、L1が1.1μm程度である場合に、L2を0.5μm程度にすることができる。
また、このような強誘電体キャパシタ10には、そのキャパシタ本体11、キャパシタ延在部12の両方を覆った状態で、水素バリア膜17が設けられている。水素バリア膜17は、水素バリア性を有する絶縁材料、例えばAlOx(アルミニウム酸化物)からなるものである。
さらに、このような強誘電体キャパシタ10を覆って、前記第1層間絶縁膜9上には、第2層間絶縁膜18が形成されている。
さらに、このような強誘電体キャパシタ10を覆って、前記第1層間絶縁膜9上には、第2層間絶縁膜18が形成されている。
そして、この第2層間絶縁膜18には、前記強誘電体キャパシタ10の上部電極に通じるコンタクトホール(図示せず)が形成されており、このコンタクトホール内に、図1(b)、(c)に示すように前記第2プラグ19が埋設されている。この第2プラグ19は、前記第1プラグ8と同様にタングステン(W)によって形成されている。なお、前記コンタクトホールの内面にも、例えばチタン(Ti)と窒化チタン(TiN)とからなる密着層が設けられている。
そして、この第2プラグ19を形成した第2層間絶縁膜18上には、第2プラグ19に接続する配線20が形成されている。
そして、この第2プラグ19を形成した第2層間絶縁膜18上には、第2プラグ19に接続する配線20が形成されている。
このような構成のもとに強誘電体メモリ装置1は、前記駆動素子3をスイッチング素子として機能させることで、強誘電体キャパシタ10の上部電極16と下部電極14との間に電圧を印加することができ、強誘電体膜15の強誘電体本体部15aに電荷(データ)を蓄積させることができる。したがって、強誘電体キャパシタ10への電気信号を駆動素子3でスイッチングすることにより、強誘電体メモリ装置1は、データ(電荷)を読出しあるいは書込みすることができるようになっている。
次に、本発明に係る半導体装置の製造方法の一実施形態を、前記強誘電体メモリ装置1の製造方法に基づいて説明する。
図2(a)〜(c)、図3(a)〜(c)は、図1(a)〜(c)に示した強誘電体メモリ装置1の製造方法を示す図であって、図1(b)に対応した断面を示す工程図である。
図2(a)〜(c)、図3(a)〜(c)は、図1(a)〜(c)に示した強誘電体メモリ装置1の製造方法を示す図であって、図1(b)に対応した断面を示す工程図である。
まず、公知の方法により、基板2上に図1(c)に示した駆動素子3を形成する。具体的には、シリコン基板2にLOCOS法やSTI法等で素子分離領域を形成し、素子分離領域の間におけるシリコン基板2上に熱酸化法等でゲート絶縁膜を形成する。そして、ゲート絶縁膜上に多結晶シリコン等からなるゲート電極5を形成する。そして、素子分離領域とゲート電極5との間におけるシリコン基板2の表層に不純物を注入し、ドープ領域(ソース領域6、ドレイン領域7)を形成する。
そして、駆動素子3を形成したシリコン基板2上に、例えばCVD法でSiO2を成膜して第1下地絶縁膜9aを形成し、さらにこの上にSiNを成膜して第2下地絶縁膜9bを形成することにより、第1層間絶縁膜9とする。
続いて、第1層間絶縁膜9をエッチングし、ソース領域6に通じるコンタクトホールとドレイン領域7に通じるコンタクトホールとを形成する。そして、これらコンタクトホール内のそれぞれに、例えばTiとTiNをスパッタリング法で順次成膜し、密着層(図示略)を形成する。
続いて、第1層間絶縁膜9をエッチングし、ソース領域6に通じるコンタクトホールとドレイン領域7に通じるコンタクトホールとを形成する。そして、これらコンタクトホール内のそれぞれに、例えばTiとTiNをスパッタリング法で順次成膜し、密着層(図示略)を形成する。
次いで、前記コンタクトホール内を含む第1層間絶縁膜9上の全面に、例えばCVD法でタングステンを成膜して前記コンタクトホール内にタングステンを埋め込む。続いて、形成したタングステン膜をエッチバックすることにより、第1層間絶縁膜9上のタングステン膜を除去し、図2(a)に示すようにコンタクトホール内に埋め込まれたタングステンの表面を露出させる。これにより、コンタクトホール内にタングステンからなる第1プラグ8を形成する。このようにして形成された第1プラグ8は、簡易な平坦化法であるエッチバックによって形成されているので、第1層間絶縁膜9の表面上に露出する表面には、リセス(凹部)8aが形成されている。
次に、図2(b)に示すように第1層間絶縁膜9上に、強誘電体キャパシタ10の形成材を順次成膜する。すなわち、酸素バリア膜13の形成材料、下部電極14の形成材料、強誘電体膜15の形成材料、上部電極層16の形成材料を順次成膜し、酸素バリア層130、下部電極層140、強誘電体層150、上部電極層160を形成する。
次いで、これら積層膜の上部電極160上に、レジストマスクやハードマスクからなるマスクパターン(図示せず)を形成し、続いてこのマスクパターンをマスクにして前記積層膜をエッチングすることにより、図2(c)に示すように前記酸素バリア層130、下部電極層140、強誘電体層150、上部電極層160からなる各膜を積層した積層体100を形成する。
次いで、再度レジストマスクやハードマスクからなるマスクパターン(図示せず)を形成し、続いてこのマスクパターンをマスクにして前記積層体100をエッチングすることにより、図3(a)に示すようにキャパシタ延在部12を形成する。すなわち、キャパシタ延在部12となる領域を選択的にエッチングし、上部電極層160を除去するとともに、強誘電体層150の一部(例えば、強誘電体層150の厚さの50%〜90%程度)を除去する。これにより、キャパシタ延在部12が形成され、ハードマスクを除去することによって得られるキャパシタ本体11と合わせて、強誘電体キャパシタ10が形成される。
ここで、キャパシタ延在部12の形成位置については、その下部電極14の電極延在部14bが、前記第1プラグ8上に位置し、したがって酸素バリア膜13を介して該第1プラグ8に導通するようにする。このように第1プラグ8上に形成するため、下部電極14の電極延在部14bは、前記のリセス(凹部)8aの影響により、この第1プラグ8の直上に位置する部分の結晶配向性が、他の部分のように良好にならなくなっている。
なお、キャパシタ延在部12の形成のためのエッチングについては、予めシミュレーションや実験等により、上部電極層160及び強誘電体層150についてのエッチングの進行とエッチング時間との関係を調べておき、この関係に基づいて、強誘電体層150が所望の厚さになるようにエッチング時間を制御し、エッチングを行う。
なお、キャパシタ延在部12の形成のためのエッチングについては、予めシミュレーションや実験等により、上部電極層160及び強誘電体層150についてのエッチングの進行とエッチング時間との関係を調べておき、この関係に基づいて、強誘電体層150が所望の厚さになるようにエッチング時間を制御し、エッチングを行う。
このとき、強誘電体キャパシタ10の配置については、前述したように、キャパシタ延在部12の延在方向を強誘電体キャパシタ10の配列方向に沿って形成配置するとともに、キャパシタ延在部12の向きを互いに逆方向に向けて配置する。そして、このように配列させた強誘電体キャパシタ10の、配列方向において互いに隣り合う強誘電体キャパシタ10、10間については、図1(a)に示したように、キャパシタ本体11を互いに内側にして隣り合う強誘電体キャパシタ10A、10B間の間隔L1に対して、キャパシタ延在部12を互いに内側にして隣り合う強誘電体キャパシタ10B、10C間の間隔L2を狭く形成している。
このような強誘電体キャパシタ10(10A、10B、10C)の形成のためのエッチングを行う場合、形成するキャパシタ本体11と、これに隣り合う強誘電体キャパシタ10の加工端部との間の間隔が狭いと、エッチングによるプロセス副生物がキャパシタ本体10の側壁面等に付着してしまい、エッチングダメージとなってキャパシタ特性が低下してしまう。したがって、形成するキャパシタ本体11とこれに隣り合う強誘電体キャパシタ10の加工端部との間には、予め設計された加工マージンが必要であり、この加工マージンよりキャパシタ本体11と加工端部との間の間隔を狭くすることはできない。
ところが、図3(a)中において、加工端部となるキャパシタ延在部12(強誘電体延在部15b)の向きが互いに相手側に向けて配置されている場合には、実際に必要な加工マージンは、一方の強誘電体キャパシタ10B(10C)のキャパシタ本体11の側壁面(内側の側壁面)と、他方の強誘電体キャパシタ10C(10B)のキャパシタ延在部12(強誘電体延在部15b)の端部との間の間隔となる。
よって、一方の強誘電体キャパシタ10Bのキャパシタ延在部12の端部と、他方の強誘電体キャパシタ10Cのキャパシタ延在部12の端部との間の間隔、つまり間隔L2については、前記の予め設定した加工マージンより十分に狭くすることができ、したがって、この強誘電体キャパシタ10B、10C間の間隔L2を狭くすることができる。
なお、キャパシタ延在部12の向きが互いに相手側と反対の側に向いている強誘電体キャパシタ10A、10B間では、互いのキャパシタ本体11、11間の間隔L1を、予め設定した加工マージンで形成配置する必要がある。
なお、キャパシタ延在部12の向きが互いに相手側と反対の側に向いている強誘電体キャパシタ10A、10B間では、互いのキャパシタ本体11、11間の間隔L1を、予め設定した加工マージンで形成配置する必要がある。
また、図4に示すように隣り合う強誘電体キャパシタ10、10の、キャパシタ延在部12の向きを同じ方向に向けて配置している場合にも、一方のキャパシタ本体11の側壁面と、他方の強誘電体キャパシタ10のキャパシタ延在部12の端部との間、すなわち強誘電体キャパシタ10、10間の間隔L1を、予め設定した加工マージンで形成配置する必要がある。
したがって、図3(a)に示したように隣り合う強誘電体キャパシタ10、10を、そのキャパシタ延在部12の延在方向の向きが互いに逆方向に向くように配置することにより、特にキャパシタ延在部12の向きを互いに相手側に向けて配置される強誘電体キャパシタ10B、10C間の間隔を狭くできる分、全体的にみて省スペースが可能になり、高集積化を図ることが可能になる。
このようにして強誘電体キャパシタ10を形成したら、これら強誘電体キャパシタ10を覆って水素バリア材料(例えばAlOx;アルミニウム酸化物)を成膜する。続いて、マスク(図示せず)を用いてこれをパターニングすることにより、図3(b)に示すように強誘電体キャパシタ10を覆う水素バリア膜17を形成する。
次いで、図3(c)に示すように水素バリア膜17を含む強誘電体キャパシタ10を覆って第2層間絶縁膜18を形成する。
次いで、図3(c)に示すように水素バリア膜17を含む強誘電体キャパシタ10を覆って第2層間絶縁膜18を形成する。
次いで、第2層間絶縁膜18、水素バリア膜17をエッチングして、強誘電体キャパシタ10のキャパシタ本体11における上部電極16の上面に通じるコンタクトホール(図せず)を形成し、続いて、前記第1プラグ8の形成と同様にして第2プラグ19を形成する。
その後、図1(b)に示したように、前記第2プラグ19に接続する配線20を第2層間絶縁膜18上に形成する。これにより、本実施形態の強誘電体メモリ装置1が得られる。
その後、図1(b)に示したように、前記第2プラグ19に接続する配線20を第2層間絶縁膜18上に形成する。これにより、本実施形態の強誘電体メモリ装置1が得られる。
このような強誘電体メモリ装置1の製造方法によれば、下部電極14の電極本体部14aと強誘電体膜15の強誘電体本体部15aと上部電極16とからキャパシタ本体11を形成するとともに、下部電極14の電極延在部14bと強誘電体膜15の強誘電体延在部15bとからキャパシタ延在部12を形成するので、強誘電体膜15に強誘電体本体部15aより薄厚の強誘電体延在部15bを形成し、さらにこの強誘電体延在部15bを上部電極16で覆わないようにしたことにより、キャパシタ本体11の絶縁耐圧を向上することができる。
また、キャパシタ本体11の外側に延在するキャパシタ延在部12の、電極延在部14bの底面側で第1プラグ8に電気的に接続するので、この第1プラグ8上に強誘電体キャパシタとして機能するキャパシタ本体11を形成しないため、この第1プラグ8のリセス8aについて高度な平坦化を行う必要がなく、その分生産性を向上することができる。
さらに、従来のプレーナ構造とは異なり、下部電極14に対してはその底面側で接続する第1プラグ8を介して駆動素子3に電気的に接続するので、キャパシタを覆う第2層間絶縁膜18上での配線のルールに制約されることが少なく、したがって高集積化を図ることができる。
さらに、従来のプレーナ構造とは異なり、下部電極14に対してはその底面側で接続する第1プラグ8を介して駆動素子3に電気的に接続するので、キャパシタを覆う第2層間絶縁膜18上での配線のルールに制約されることが少なく、したがって高集積化を図ることができる。
また、このような製造方法によって得られた強誘電体メモリ装置1は、キャパシタ本体11の絶縁耐圧が向上し、生産性も向上し、さらに高集積化を図ることもできる優れたものとなる。
また、図1(a)、(b)に示したように、キャパシタ延在部12の延在方向が該強誘電体キャパシタ10の配列方向に沿って形成され、かつ、該配列方向において互いに隣り合う強誘電体キャパシタ10、10どうしが、キャパシタ延在部12の向きを互いに逆方向に向けて配置するように、強誘電体キャパシタ10を形成することにより、前述したように、全体的に省スペースを図ることができ、これによって高集積化を図ることができる。
また、図1(a)、(b)に示したように、キャパシタ延在部12の延在方向が該強誘電体キャパシタ10の配列方向に沿って形成され、かつ、該配列方向において互いに隣り合う強誘電体キャパシタ10、10どうしが、キャパシタ延在部12の向きを互いに逆方向に向けて配置するように、強誘電体キャパシタ10を形成することにより、前述したように、全体的に省スペースを図ることができ、これによって高集積化を図ることができる。
なお、本発明は前記実施形態に限定されることなく、本発明の要旨を逸脱しない範囲で種々の変更が可能である。例えば、本発明では、図4に示したように強誘電体キャパシタ10のキャパシタ延在部12の延在方向を、全て同じ方向に向けて形成配置してもよい。
1…強誘電体メモリ装置(半導体装置)、2…基板、3…駆動素子、8…第1プラグ、9…第1層間絶縁膜、10…強誘電体キャパシタ、11…キャパシタ本体、12…キャパシタ延在部、13…酸素バリア膜、14…下部電極、14a…電極本体部、14b…電極延在部、15…強誘電体膜、15a…強誘電体本体部、15b…強誘電体延在部、16…上部電極、17…水素バリア膜、18…第2層間絶縁膜、19…第2プラグ
Claims (6)
- 基板と、
前記基板上に設けられた駆動素子と、
前記駆動素子に電気的に接続する第1プラグと、
前記基板の上方に形成されて、電極本体部の外側に延在してなる電極延在部の底面側で、前記第1プラグに電気的に接続する下部電極と、
前記下部電極の前記電極本体部上に形成された強誘電体本体部、及び前記下部電極の前記電極延在部上に、前記強誘電体本体部より薄厚に形成されてなる強誘電体延在部、からなる強誘電体膜と、
前記強誘電体膜の前記強誘電体延在部上に形成されることなく、前記強誘電体本体部上に形成された上部電極と、
前記上部電極に導通して該上部電極の上方に形成された第2プラグと、
を含むことを特徴とする半導体装置。 - 前記下部電極と前記強誘電体膜と前記上部電極とを含む強誘電体キャパシタが多数配列されてなり、
前記強誘電体キャパシタは、前記強誘電体膜の前記強誘電体延在部の延在方向が該強誘電体キャパシタの配列方向に沿って形成され、かつ、該配列方向において互いに隣り合う強誘電体キャパシタどうしが、前記強誘電体膜の前記強誘電体延在部の向きを互いに逆方向に向けて配置されていることを特徴とする請求項1記載の半導体装置。 - 前記第1プラグと前記下部電極との間には、酸素バリア膜が設けられていることを特徴とする請求項1又は2に記載の半導体装置。
- 前記下部電極と前記強誘電体膜と前記上部電極とを含む強誘電体キャパシタを覆って、水素バリア膜が設けられていることを特徴とする請求項1〜3のいずれか一項に記載の半導体装置。
- 基板上に駆動素子を設ける工程と、
前記基板上に前記駆動素子を覆って第1層間絶縁膜を形成する工程と、
前記第1層間絶縁膜に第1コンタクトホールを形成し、該第1コンタクトホール内に前記駆動素子に電気的に接続する第1プラグを形成する工程と、
前記第1層間絶縁膜上に、下部電極層と強誘電体層と上部電極層とをこの順に形成する工程と、
前記上部電極層と強誘電体層と下部電極層とをパターニングし、前記下部電極層からなる電極本体部と前記強誘電体層からなる強誘電体本体部と前記上部電極層からなる上部電極と、によってキャパシタ本体を形成するとともに、前記下部電極層からなり前記電極本体部の外側に延在してなるとともに前記第1プラグに導通する電極延在部と前記強誘電体層からなり前記電極延在部上に形成され、かつ前記強誘電体本体部より薄厚に形成されてなる強誘電体延在部と、によってキャパシタ延在部を形成し、該キャパシタ本体とキャパシタ延在部とによって強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタを覆って第2層間絶縁膜を形成する工程と、
前記第2層間絶縁膜に第2コンタクトホールを形成し、該第2コンタクトホール内に前記上部電極に電気的に接続する第2プラグを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記強誘電体キャパシタを形成する工程と、前記第2層間絶縁膜を形成する工程との間に、前記強誘電体キャパシタを覆って水素バリア膜を形成する工程を含むことを特徴とする請求項5記載の半導体装置の製造方法。
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JP2009141180A JP2010287771A (ja) | 2009-06-12 | 2009-06-12 | 半導体装置及びその製造方法 |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2012173234A (ja) * | 2011-02-24 | 2012-09-10 | Seiko Epson Corp | 焦電型検出器、焦電型検出装置及び電子機器 |
-
2009
- 2009-06-12 JP JP2009141180A patent/JP2010287771A/ja active Pending
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