KR100402223B1 - 반도체 기억 장치 및 그 제조 방법 - Google Patents

반도체 기억 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR100402223B1
KR100402223B1 KR10-2001-0081058A KR20010081058A KR100402223B1 KR 100402223 B1 KR100402223 B1 KR 100402223B1 KR 20010081058 A KR20010081058 A KR 20010081058A KR 100402223 B1 KR100402223 B1 KR 100402223B1
Authority
KR
South Korea
Prior art keywords
film
block
hydrogen
interlayer insulating
insulating film
Prior art date
Application number
KR10-2001-0081058A
Other languages
English (en)
Other versions
KR20020050151A (ko
Inventor
야마다유끼
아오끼마사미
오자끼도루
Original Assignee
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 도시바 filed Critical 가부시끼가이샤 도시바
Publication of KR20020050151A publication Critical patent/KR20020050151A/ko
Application granted granted Critical
Publication of KR100402223B1 publication Critical patent/KR100402223B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

강유전체 캐패시터 및 배선 형성 후에 필요한 온도에서의 열 처리 공정을 행하는 것이 가능한 고신뢰성의 고특성의 반도체 기억 장치를 제공한다.
TC 병렬 유닛 직렬 접속형 강유전체 메모리에 있어서 소스·드레인 확산층(5, 6)의 한쪽측과 하부 전극(9)과의 제1 컨택트부(15)와 상부 전극(11)과 소스·드레인 확산층(5, 6)의 다른쪽측과의 제2 컨택트부(17)를 각각 제1 내산화성 도전막(13), 제2 내산화성 도전막(16)으로 형성한다.
TC 병렬 유닛 직렬 접속형 강유전체 메모리 특유의 메모리 셀 블록 구조를 이용하고, 메모리 셀 블록마다 존재하고 있는 메모리 셀이 없는 영역에 개구부(38)가 설치된 수소 블록막(33)을 캐패시터 상에 설치한다.

Description

반도체 기억 장치 및 그 제조 방법{SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 강유전체 캐패시터를 갖는 반도체 기억 장치에 관한 것으로, 특히 고집적화된 강유전체 메모리 셀 어레이를 갖는 반도체 기억 장치 및 그 제조 방법에 관한 것이다.
강유전체 메모리 셀은 저소비 전력을 구비한 고신뢰성의 불휘발성 반도체 기억 장치로서 개발되어 있다. 그 중에서 셀 트랜지스터(T)의 소스·드레인 사이에 캐패시터(C)의 양단을 각각 접속하고, 이것을 유닛 셀로 하여, 이 유닛 셀을 복수 직렬로 접속한 강유전체 메모리(이하 TC 병렬 유닛 직렬 접속형 강유전체 메모리라고 함)가 고집적화를 구비한 점에서 주목받고 있다.
이 반도체 기억 장치의 특징은, 하나의 트랜지스터와 하나의 캐패시터가 병렬 접속된 단위를 1메모리 셀로 하고 있고, 메모리 셀이 복수개 직렬 접속된 구성으로 되어 있는 점에 있다. 즉, 메모리 셀의 캐패시터의 하부 전극이 게이트에 인접한 소스/드레인 영역 중 어느 하나에 접속되고, 캐패시터의 상부 전극이 소스/드레인의 다른쪽에 접속되어, 메모리 셀이 구성되어 있다.
이 구성에서는 메모리 셀의 1블록은 8비트, 16비트 등의 유닛 셀로 이루어져 있다. 각 블록은 비트선 용량의 증가나 스위칭 트랜지스터의 온 저항의 증가를 고려하여 전기적으로 절단된다. 이러한 메모리 셀의 1블록은 통상은 블록 선택 트랜지스터에 의해 절단 동작이 행해진다. 여기서, 1블록 내에서 비트선에 접속된 캐패시터와는 반대측의 단부의 캐패시터에 캐패시터를 구동하는 플레이트선이 배치되어야만 한다.
종래는 이 구조를 실현하기 위해, 도 23에 도시된 바와 같이 반도체 기판(1) 상의 소자 영역(2) 상에 소스·드레인 확산층(5)을 설치하고, 게이트 절연막(3), 게이트 전극(4)으로 이루어진 메모리 셀 트랜지스터(7)가 형성되어 있다. 이 메모리 셀 트랜지스터(7)의 상방에 도전막(101), 이 도전막(101) 상의 하부 전극(102), 이 하부 전극(102) 상의 강유전체막(103), 이 강유전체막(103) 상의 한쌍의 상부 전극(104)이 형성되어 있다.
이 하부 전극(102)은 도전막(101)을 통해, 소스·드레인 확산층(5)의 한쪽에 제1 플러그 전극(100)에 의해 접속되어 있다. 또한 상부 전극(104)은 동일한 강유전체막(103) 상에 존재하지 않는 인접하는 상부 전극과 함께 제2 플러그 전극(105), 플러그 배선(106), 제3 플러그 전극(107)을 통해 소스·드레인 확산층(5)의 다른쪽측에 접속되어 있다.
이러한 반도체 기억 장치는 예를 들면, D. Takashima et. al., JSSCC, pp787-792, May, 1998, 미국 특허 제5903492호 공보 및 특개2000-22010호 공보에도 기재되어 있다.
이상과 같은 종래의 반도체 기억 장치에서는 이하의 과제가 생긴다.
종래의 반도체 기억 장치에서는 반도체 기판 표면에 대하여 수직 방향의 플러그와 캐패시터의 전극을 별도로 만들고, 그것을 반도체 기판에 수평 방향의 배선에 의해 접속하고 있기 때문에, 강유전체막의 캐패시터 특성의 확보를 위해 행하는 것이 필요한 열 처리에 의해, 산화에 의한 배리어 메탈로부터의 플러그의 관통 등이 발생하고, 그것을 회피하기 위해서는 프로세스에 열 공정의 온도나 횟수의 제한 등의 제약이 생기게 된다.
또한, 배선의 재료로서 알루미늄을 이용한 경우에는, 알루미늄의 융점인 약400℃ 이상의 온도를 가할 수 없었다. 이 때문에, 배선 형성 후에 강유전체막의 특성을 개선하기 위해 필요한 온도에서의 열 공정을 가할 수 없어서, 배선 형성 전에 열 처리를 해야만 하고, 그 경우, 배선 형성 공정 이후에서의 캐패시터로의 손상을 제거하여, 메모리 특성을 향상시키는 것은 곤란하였다.
즉, 이러한 구조를 취함으로써 공정이 복잡해짐과 함께, 하부 전극 아래의 플러그의 열 공정 후의 배리어 메탈로부터의 관통이나 최상부의 배선을 형성했을 때의 배선 재료와 배리어 메탈 재료의 반응을 위구해야만 하고, 또한 그 후에 행해지는 열 공정의 온도에 제한이 생기며, 배선이나 패시베이션 공정 후의 손상으로부터 충분히 강유전체를 회복시킬 수 없다고 하는 곤란이 생기게 된다.
때문에, 강유전체 캐패시터 구조 형성 시점에서만 캐패시터 특성 개선을 위한 열 처리를 행하는 것은 가능하였지만, 그 후에 생기는 비트선 등의 배선 형성 시의 캐패시터 특성의 변화에 대하여 다시 캐패시터 특성 개선을 위한 열 처리를 행하는 것은 불가능하였다. 여기서, 캐패시터 특성 개선을 위해서는 약 600℃ 전후의 온도를 가할 필요가 있었다.
또한, 강유전체 캐패시터는 수소에 의해 용이하게 열화되기 때문에, 수소를 차단하는 절연막을 퇴적시키는 등의 대책을 강구할 필요가 있다. 그러나, 배선의 RIE(Reactive Ion Etching) 공정이나, 자외선의 영향 등으로 패시베이션막 내에 수소가 발생하는 경우가 있다.
한편, 트랜지스터의 특성 확보를 위해서는 수소에 의한 처리를 행하고, 트랜지스터의 계면 순위를 상승시켜, 트랜지스터의 임계치 변동을 작게 하는 것이 필요하기 때문에, 캐패시터 상을 완전하게 수소 블록막으로 피복하게 되면 트랜지스터부에 수소가 도달하지 않는다고 하는 문제점이 있었다.
본 발명의 목적은 이상과 같은 종래 기술의 과제를 해결하는 것에 있다.
특히, 본 발명의 목적은, 강유전체 캐패시터 형성 후에 필요한 온도에서의 열 처리 공정을 포함하는 것이 가능해지고, 또 플러그 재료의 배리어 메탈 관통이나 배선 재료와 배리어 메탈 재료와의 반응을 피하는 것이 가능해지며, 또한, 이 구조를 취함으로써 공정 수가 증가되지 않고, 고신뢰성의 고특성의 반도체 기억 장치 및 그 제조 방법을 제공하는 것이다.
또한, 본 발명의 다른 목적은, 캐패시터를 수소에 의한 열화로부터 보호하면서 동시에 트랜지스터에 수소 처리를 행하는 것이 가능한 반도체 기억 장치 및 그 제조 방법을 제공하는 것이다.
도 1은 제1 실시예를 나타내는 단면도.
도 2는 제1 실시예의 제조 방법의 공정을 나타내는 단면도.
도 3은 제1 실시예의 제조 방법의 공정을 나타내는 단면도.
도 4는 제1 실시예의 제조 방법의 공정을 나타내는 단면도.
도 5는 제2 실시예를 나타내는 단면도.
도 6은 제2 실시예를 나타내는 평면도.
도 7은 제3 실시예를 나타내는 단면도.
도 8은 제4 실시예를 나타내는 단면도.
도 9는 제5 실시예를 나타내는 단면도.
도 10은 제6 실시예를 나타내는 단면도.
도 11은 제6 실시예의 변형예를 나타내는 단면도.
도 12는 제7 실시예를 나타내는 단면도.
도 13은 제7 실시예의 변형예를 나타내는 단면도.
도 14는 제8 실시예를 나타내는 단면도.
도 15는 제9 실시예를 나타내는 단면도.
도 16은 제10 실시예를 나타내는 단면도.
도 17은 제11 실시예를 나타내는 단면도.
도 18은 제12 실시예를 나타내는 단면도.
도 19는 제12 실시예의 제조 방법의 공정을 나타내는 단면도.
도 20은 제12 실시예의 제조 방법의 공정을 나타내는 단면도.
도 21은 제12 실시예의 제조 방법의 공정을 나타내는 단면도.
도 22는 제12 실시예의 제조 방법의 공정을 나타내는 단면도.
도 23은 종래의 반도체 기억 장치의 구성을 나타내는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판
2 : 소자 영역
3 : 게이트 절연막
4 : 게이트 전극
5 , 6 : 소스·드레인 확산층
7 : 메모리 셀 트랜지스터
8 : 제1 층간 절연막
9 : 하부 전극(하부 전극층)
10 : 강유전체막
11 : 상부 전극(상부 전극층)
12 : 강유전체 캐패시터
13 : 제1 도전막
14 : 제1 금속막
15 : 제1 컨택트부
16, 30, 32 : 제2 도전막
17 : 제2 컨택트부
20 : 제2 층간 절연막
21 : 제3 층간 절연막
22, 40 : 블록 선택 트랜지스터
31, 50 : 금속막
33, 34, 36, 37, 46, 47, 51, 52 : 수소 블록막
35 : 수소 블록막 겸용 제2 도전막
38, 44, 45, 60 : 개구부
41 : 비트선 컨택트
42 : 제4 층간 절연막
43 : 비트선
상기 목적을 달성하기 위해, 본 발명의 특징은, 반도체 기판 상에 형성된 트랜지스터와, 상기 트랜지스터 상에 형성된 제1 층간 절연막과, 상기 제1 층간 절연막 내에서 상기 반도체 기판 상의 상기 트랜지스터의 소스·드레인 중 어느 한쪽에 접속하도록 개구된 제1 컨택트와, 상기 제1 컨택트를 통해 소스·드레인 중 어느 한쪽에 접속된 제1 하부 전극과, 상기 제1 하부 전극 상에 형성된 강유전체막과, 상기 강유전체막 상에 형성된 제1 상부 전극과, 상기 제1 층간 절연막을 관통하여, 상기 트랜지스터에서 상기 제1 상부 전극과, 상기 제1 컨택트가 접속되어 있는 소스·드레인과는 다른쪽의 소스·드레인을 접속하는 내산화 도전성을 갖는 제1 접속전극을 포함하는 반도체 기억 장치이다.
본 발명의 다른 특징은, 반도체 기판 상에 형성된 트랜지스터와, 상기 트랜지스터 상에 퇴적된 제1 층간 절연막과, 상기 제1 층간 절연막에서 상기 반도체 기판 상의 상기 트랜지스터의 소스·드레인 중 어느 한쪽에 접속하도록 개구된 제1 컨택트의 저면 및 측면 및 상기 제1 층간 절연막 상에 형성된 내산화 도전성을 갖는 제2 접속 전극과, 상기 내산화 도전성을 갖는 제2 접속 전극 상에 형성된 제1 하부 전극과, 상기 제1 하부 전극 상에 형성된 제1 강유전체막과, 상기 제1 강유전체막 상에 형성된 제1 상부 전극과, 상기 제1 층간 절연막을 관통하여, 상기 트랜지스터에서 상기 제1 상부 전극과, 상기 제1 컨택트가 접속되어 있는 소스·드레인과는 다른쪽의 소스·드레인을 접속하는 내산화 도전성을 갖는 제1 접속 전극을 갖는 반도체 기억 장치이다.
본 발명의 다른 특징은, 반도체 기판 상에 형성된 트랜지스터와, 상기 트랜지스터 상에 퇴적된 제1 층간 절연막과, 제1 층간 절연막에서 반도체 기판 상의 소스·드레인 중 어느 한쪽에 접속하도록 개구된 제1 컨택트와, 상기 제1 컨택트를 통해 소스·드레인 중 어느 한쪽에 접속된 제1 하부 전극과, 제1 하부 전극 상에 형성된 제1 강유전체막과, 제1 강유전체막 상에 형성되어 하나의 하부 전극 상에 한쌍이 되도록 배치된 제1 상부 전극과, 상기 제1 층간 절연막을 관통하여, 상기 트랜지스터에서 상기 제1 상부 전극과, 상기 제1 컨택트가 접속되어 있는 소스·드레인과는 다른쪽의 소스·드레인을 접속하는 내산화 도전성을 갖는 제1 접속 전극과, 상기 제1 접속 전극 상에 형성되며, 상기 제1 접속 전극보다 아래의 층으로의수소의 침입을 억제하는 제1 수소 배리어성을 갖는 막을 포함하는 반도체 기억 장치이다.
본 발명의 다른 특징은, 반도체 기판 상에 형성된 트랜지스터와, 상기 트랜지스터 상에 퇴적된 제1 층간 절연막과, 상기 반도체 기판 상의 소스·드레인 중 어느 한쪽에 접속되는 제1 하부 전극과, 상기 제1 하부 전극 상에 형성된 제1 강유전체막과, 상기 제1 강유전체막 상에 형성된 한쌍의 제1 상부 전극과, 상기 제1 하부 전극과는 다른 소스·드레인에 접속되는 제1 접속 전극으로 이루어진 캐패시턴스가 직렬로 복수개 접속된 메모리 셀 블록부와, 상기 메모리 셀 블록부를 선택하기 위한 블록부 선택 트랜지스터와, 상기 블록부 선택 트랜지스터에 접속된 비트선과, 메모리 셀 블록부 및 상기 블록부 선택 트랜지스터의 상부를 피복하는 제2 층간 절연막과, 수소 배리어성을 갖고, 상기 블록부 선택 트랜지스터의 경계로부터 상기 블록부 선택 트랜지스터의 옆으로 소정 거리 떨어져 개구된 개구부를 갖는 제1 수소 블록막을 포함하는 반도체 기억 장치이다.
본 발명의 다른 특징은, 반도체 기판 상에 MOSFET을 형성하는 공정과, 상기 MOSFET 상에 제1 층간 절연막을 형성하는 공정과, 상기 제1 층간 절연막에 상기 반도체 기판 상의 상기 MOSFET의 소스·드레인 중 어느 한쪽에 접속되는 제1 컨택트를 개구하는 공정과, 상기 컨택트를 통해 소스·드레인 중 어느 한쪽과 제1 하부 전극을 접속하는 도전막을 형성하는 공정과, 제1 하부 전극, 제1 강유전체막, 제1 상부 전극을 순차적으로 하방으로부터 상방으로 순서대로 형성하여, 강유전체 캐패시터를 형성하는 공정과, 제2 층간 절연막을 전면에 퇴적하는 공정과, 상기 제1 상부 전극의 상부 표면을 노출시키는 공정과, 상기 제1 층간 절연막 및 상기 제2 층간 절연막을 관통하여 상기 반도체 기판 상의 상기 MOSFET의 제1 컨택트와는 다른 소스·드레인에 접속되는 제2 컨택트를 개구하는 공정과, 상기 제1 상부 전극의 상부 표면 상 및 상기 개구부의 저면·측면에 제1 내산화 도전성을 갖는 막을 퇴적하는 공정과, 상기 제1 내산화 도전성을 갖는 막 및 상기 제1 상부 전극을 가공하여 한쌍의 캐패시터를 형성하는 공정과, 열 처리를 하는 공정을 포함하는 반도체 기억 장치의 제조 방법이다.
본 발명의 다른 특징은, 반도체 기판 상에 MOSFET을 형성하는 공정과, 상기 MOSFET 상에 제1 층간 절연막을 형성하는 공정과, 상기 제1 층간 절연막 상에 상기 반도체 기판 상의 상기 MOSFET의 소스·드레인 중 어느 한쪽에 접속되는 부분을 갖는 제1 하부 전극을 퇴적하는 공정과, 상기 제1 하부 전극 상에 제1 강유전체막을 퇴적하는 공정과, 상기 제1 강유전체막 상에 한쌍의 제1 상부 전극을 퇴적하는 공정과, 상기 제1 하부 전극이 접속된 한쪽과는 다른 소스·드레인의 다른쪽에 접속되는 제1 접속 전극막을 퇴적하는 공정과, 상기 제1 하부 전극, 강유전체막 및 상기 상부 전극에 의해 구성된 캐패시터가 복수개 직렬로 접속된 메모리 셀 블록부를 선택하기 위한 블록부 선택 트랜지스터를 형성하는 공정과, 상기 블록부 선택 트랜지스터에 비트선을 접속하는 공정과, 메모리 셀 블록부 및 블록 선택 트랜지스터의 상부를 피복하는 제3 층간 절연막을 퇴적하는 공정과, 상기 제3 층간 절연막 상에 제1 수소 블록막을 퇴적하는 공정과, 상기 메모리 셀 블록부와 상기 블록부 선택 트랜지스터의 경계로부터 블록부 선택 트랜지스터의 옆으로 소정 거리 떨어진 부분에서 제1 수소 블록막의 일부를 개구하는 공정을 포함하는 반도체 기억 장치의 제조 방법이다.
본 발명의 다른 특징은, 반도체 기판 상에 MOSFET을 형성하는 공정과, 상기 MOSFET 상에 제1 층간 절연막을 형성하는 공정과, 상기 제1 층간 절연막 상에 제1 수소 블록막을 형성하는 공정과, 상기 제1 층간 절연막 상에 상기 반도체 기판 상의 상기 MOSFET의 소스·드레인 중 어느 한쪽에 접속되는 부분을 갖는 제1 하부 전극을 퇴적하는 공정과, 상기 제1 하부 전극 상에 제1 강유전체막을 퇴적하는 공정과, 상기 제1 강유전체막 상에 제1 상부 전극을 퇴적하는 공정과, 상기 제1 하부 전극이 접속된 한쪽과는 다른 소스·드레인의 다른쪽에 접속되는 제1 내산화 도전성을 갖는 접속 전극막을 퇴적하는 공정과, 상기 제1 하부 전극, 강유전체막 및 상기 상부 전극으로 구성된 캐패시터가 복수개 직렬로 접속된 메모리 셀 블록부를 선택하기 위한 블록부 선택 트랜지스터를 형성하는 공정과, 상기 블록부 선택 트랜지스터에 비트선을 접속하는 공정과, 메모리 셀 블록부 및 블록 선택 트랜지스터의 상부를 피복하는 제3 층간 절연막을 퇴적하는 공정과, 상기 메모리 셀 블록부와 상기 블록 선택 트랜지스터의 경계로부터 블록 선택 트랜지스터의 옆으로 소정 거리 떨어진 부분에서 상기 제3 층간 절연막 내 및 상기 제1 수소 블록막에 개구부를 설치하는 공정과, 상기 제3 층간 절연막 상 및 상기 제1 수소 블록막 상에 제2 수소 블록막을 퇴적하는 공정을 포함하는 반도체 기억 장치의 제조 방법이다.
본 발명의 다른 특징은, 반도체 기판 상에 MOSFET을 형성하는 공정과, 상기 MOSFET 상에 제1 층간 절연막을 형성하는 공정과, 상기 제1 층간 절연막에 상기 반도체 기판 상의 상기 MOSFET의 소스·드레인 중 어느 한쪽에 접속되는 컨택트를 개구하는 공정과, 제1 내산화 도전성을 갖는 막, 제1 하부 전극, 제1 강유전체막을 순차적으로 하방으로부터 상방으로 순서대로 형성하는 공정과, 제2 층간 절연막을 전면에 퇴적하는 공정과, 상기 강유전체막의 상부 표면을 노출시키는 공정과, 상기 제1 층간 절연막 및 상기 제2 층간 절연막을 관통하여 상기 반도체 기판 상의 상기 MOSFET의 소스·드레인의 다른쪽에 접속되는 컨택트를 개구하는 공정과, 상기 제1 강유전체막 상부 전극의 상부 표면 상 및 상기 개구부의 저면·측면에 제2 내산화 도전성을 갖는 막을 퇴적하는 공정과, 상기 제2 내산화 도전성을 갖는 막을 가공하여 한쌍의 캐패시터를 형성하는 공정과, 열 처리를 행하는 공정을 포함하는 반도체 기억 장치의 제조 방법이다.
다음으로, 도면을 참조하여, 본 발명의 실시예를 설명한다. 이하의 도면의 기재에 있어서, 동일 또는 유사의 부분에는 동일 또는 유사의 부호를 붙이고 있다. 단, 도면은 모식적인 것으로, 두께와 평면 치수와의 관계, 각층의 두께의 비율 등은 현실의 것과는 다르다. 따라서, 구체적인 두께나 치수는 이하의 설명을 참작하여 판단해야 할 것이다. 또한, 도면 상호간에서도 서로의 치수의 관계나 비율이 다른 부분이 포함되어 있다.
(제1 실시예)
본 실시예의 구성은 도 1에 도시한다. 반도체 기판(1) 표면 내의 소자 영역(2) 상에 게이트 절연막(3)을 통해 복수의 게이트 전극(4)이 형성되어 있다. 게이트 전극(4) 사이의 소자 영역(2) 내에는 확산층에 의한 소스·드레인확산층(5, 6)이 형성되고, 메모리 셀 트랜지스터(7)가 복수개 형성되어 있다.
이 메모리 셀 트랜지스터(7) 상에는 제1 층간 절연막(8)이 형성되어 있다. 이 제1 층간 절연막(8) 상에는 인접하는 2개의 메모리 셀 트랜지스터(7)의 상방의 위치에 하부 전극(9), 하부 전극(9) 상의 강유전체막(10), 메모리 셀 트랜지스터(7)의 하나마다의 상방에 대응하는 위치에, 강유전체막(10) 상에 형성된 상부 전극(11)이 형성되어, 강유전체 캐패시터(12)가 구성되어 있다.
제1 층간 절연막(8) 상에는 제2 층간 절연막(20)이 형성되어 있다. 또한 이 제2 층간 절연막(20) 상에는 제3 층간 절연막(21)이 형성되어 있다.
소스·드레인 확산층(5, 6)의 한쪽측(6) 상에는, 각각, 산화 분위기 내에서도 도전성을 잃지 않는(이하, 내산화 도전성이라고 함) 제1 도전막(13)과 이 제1 도전막(13)으로 둘러싸인 제1 금속막(14)에 의해, 하부 전극(9)과의 제1 컨택트부(15)가 형성되어 있다.
여기서는, 제1 층간 절연막(8) 내에 반도체 기판(1) 표면에 대하여 수직 방향으로 제1 컨택트부(15)가 설치되어 있다. 제1 도전막(13)은 하부 전극(9)의 하부 표면 전면에 접속되어 있다.
또, 소스·드레인 확산층(5, 6) 상에는 실리사이드막이나 전극이 형성되어 있어도 된다. 이 경우, 실리사이드막 또는 전극에 제1 컨택트부(15)를 통해, 제1 컨택트부(15)가 소스·드레인 확산층(5, 6)에 전기적으로 접속된다.
또한, 제1 컨택트부(15)가 접속되어 있지 않은 소스·드레인 확산층(5, 6)의 다른쪽측(5) 상에 내산화 도전성의 제2 도전막(16)과 이 제2 도전막(16)으로 둘러싸인 형상의 제3 층간 절연막(21)에 의해 상부 전극(11)과의 제2 컨택트부(17)가 형성되어 있다. 이 제2 컨택트부(17)는 상부 전극(11) 상에서는 제2 층간 절연막(20) 내에 설치된 개구부를 통해, 상부 전극(11)의 상부 표면의 일부가 제2 컨택트부(17)에 접촉되는 형태로 되어 있다.
이 내산화 도전성을 갖는 제1, 제2 도전막(13, 16)은, 예를 들면, Pt, Ir, IrO2등의 어느 하나에 의해 형성되어 있다.
여기서, 한쌍의 상부 전극과, 하나의 강유전체막과, 하나의 하부 전극으로 이루어진 강유전체 캐패시터(12)는 도 1 중에서 좌우 방향으로 반복하고, 하나의 메모리 셀 블록 내의 메모리 셀 트랜지스터(7)의 개수에 따라 배치된다. 그 일단에는 메모리 셀 블록을 선택하는 블록 선택 트랜지스터(22)가 설치되어 있다.
도 1에 도시되는 본 실시예에서는, 한쌍의 상부 전극과, 하나의 강유전체막과, 하나의 하부 전극으로 이루어진 강유전체 메모리를 플러그와 배선부를 별도로 만들지 않고 형성하여, 메모리 셀을 형성하며, 또한 배선까지 형성한 후에도 열 공정을 행하는 것이 가능하게 되어 있다. 즉, 약 600℃ 전후의 열 처리를 행할 수 있다.
여기서, 도 1에 있어서, 하부 전극(9)의 도면 중 깊이 방향의 폭은 예를 들면 약 1.2㎛이다. 상부 전극(11)의 도면 중 깊이 방향의 폭은 예를 들면 약 1.0㎛이다. 하부 전극(9)의 도 1의 좌우 방향의 길이는 예를 들면 약 2.2㎛이다. 상부 전극(11)의 좌우 방향의 길이는 예를 들면 약 1.0㎛이다.
도 1에서 하부 전극(9)의 두께는 예를 들면 약 0.1㎛ 내지 약 0.2㎛이다. 강유전체막(10)의 두께는 예를 들면 약 0.1㎛ 내지 약 0.3㎛이다. 상부 전극(11)의 두께는 약 0.1㎛ 내지 약 0.2㎛이다. 게이트 전극(4)의 두께는 약 0.2㎛이다. 상기 각 구성 요소의 특정한 사이즈는 어디까지나 일례이고, 설계, 사양에 의해 변경될 수 있다.
또, 하부 전극은 Ti막 상에 적층된 Pt막 등이 사용된다. Pt막은 예를 들면 막 두께 100㎚ 정도로 한다. 하부 전극은 Pt막의 아래에 Si층이나 금속층을 형성해도 된다. 또한, Ir, IrO2등도 하부 전극으로서 사용할 수 있다. 또한 Ti층/TiN층/Pt층의 적층 구조라도 하부 전극을 형성할 수 있다. 또한, SrRuO, Ru, RuO 등도 하부 전극으로서 사용할 수 있다.
또한, 강유전체막은 SrBiTaO의 혼성막이나 PbZrTiO의 혼성막(PZT 즉, Pb(ZrxTi1-x)O3) 등이 사용된다. PZT막의 경우, 막 두께는 예를 들면 150㎚ 정도로 한다. 또한 BaSrTiO계의 혼성막도 사용할 수 있다. 또한, BaTiO3, PLZT, LiNbO3, K3Li2Nb5O15등도 강유전체막으로서 사용할 수 있다. 즉, 이온 결합성을 갖는 산화물 강유전체를 이용하는 경우에는 모두 유효하다.
또한 상부 전극은 Pt막 등이 사용된다. Pt막의 막 두께는 예를 들면 30∼50㎚ 정도로 한다. 상부 전극에는 Pt막 위에 다시 Al 등 다른 금속이나 Si층을 형성해도 된다. 또한, Ir, IrO2등도 상부 전극으로서 사용할 수 있다. 또한, SrRuO,Ru, RuO 등도 상부 전극으로서 사용할 수 있다.
층간 절연막은 BPSG막이나 TEOS막을 사용할 수 있다.
다음으로, 본 실시예의 제조 방법을 도 2 내지 도 4를 이용하여 설명한다.
도 2에 도시된 바와 같이 반도체 기판(1) 상의 소자 영역(2) 상에 소스·드레인 영역(5, 6), 게이트 절연막(3), 게이트 전극(4)이 형성된다. 그 후, 제1 층간 절연막(8)을 퇴적하고, 평탄화한 후, 소스·드레인 영역(6)과 하부 전극(9)과의 제1 컨택트부(15)를 개구하고, 제1 도전막(13)을 퇴적한다. 그 후, 하부 전극(9), 강유전체막(10), 상부 전극(11)을 순서대로 CVD법이나 스퍼터에 의해 퇴적한다. 여기서, 제1 층간 절연층(8)은 CVD법 등에 의해 형성되며, 예를 들면, BPSG막 등의 층간 절연막으로, CMP법에 의해 표면이 평탄화된다.
다음으로, 도 3에 도시된 바와 같이, 상부 전극(11), 강유전체막(10), 하부 전극(9), 제1 도전막(13)까지를 RIE 등으로 일괄 가공하여, 캐패시터 형상을 형성한다. 그 후, 제2 층간 절연막(20)을 형성한다.
다음으로, 도 4에 도시된 바와 같이, 제2 층간 절연막(20)을 CMP법 등으로 평탄화하고, 상부 전극(11) 상부의 일부와, 소스·드레인 영역(5) 내의 제1 컨택트부(15)가 설치되어 있지 않은 영역 표면을 노출시키도록 제1 층간 절연막(8) 및 제2 층간 절연막(20)을 각각 일부 제거하여, 제2 컨택트부(17) 및 상부 전극(11) 상의 컨택트부의 개구를 형성한다. 계속하여, 제2 컨택트부(17) 상에 제2 도전막(16)을 퇴적한다.
다음으로, 강유전체막(10) 상의 상부 전극(11)을 그 위의 제2 도전막(16)과함께 2개로 분리한다.
다음으로, 전면에 제3 층간 절연막(21)을 퇴적한다.
다음으로, 반도체 기억 장치 전체에 600℃로부터 700℃ 정도의 가열 공정을 행하여, 강유전체 캐패시터의 특성을 향상시킨다.
본 실시예에서는, 캐패시터 전극으로의 배선 재료에 알루미늄 등의 저융점 재료를 이용하고 있지 않기 때문에, 캐패시터 형성 후에 400℃ 이상의 고온을 가하여 강유전체막의 특성 개선을 도모하는 것이 가능하다. 특히 강유전체막의 히스테리시스 특성을 개선시키기 위해서는 600℃ 이상의 가열이 필요하고, 본 실시예는 막 특성 개선에 필요한 고온을 가하는 것이 가능하다.
(제2 실시예)
도 5에 도시된 바와 같이, 본 실시예에서는 상부 전극(11) 상의 전면에 내산화 도전성의 제2 도전막(30)을 형성함으로써 공정 수를 삭감하는 것이 가능해진다. 이 형태에서는 노광 에칭 공정의 공정 수를 제1 실시예보다 줄일 수 있다.
이 실시예의 제조 방법은, 제1 실시예에 있어서의 제조 방법을 나타내는 도 4에 있어서, 제2 컨택트부(17)로서 상부 전극(11) 및 소스·드레인 영역(5)으로의 컨택트부의 개구를 형성하기 전에, 퇴적되어 있는 제2 층간 절연막(20)의 표면을 CMP법 등에 의해 평탄화하여 상부 전극(11)의 상부 표면을 노출시킨다. 그 후, 제2 도전막(30)을 표면에 퇴적시켜, 상부 전극(11)을 각각 2개로 분리시킨다.
본 실시예의 평면도는 도 6에 도시된 바와 같다. 도 6에서 "A-B"선 상의 단면이 도 5의 단면도에 상당한다. 하부 전극(9)과 소스·드레인 영역(6)과의 제1컨택트부(15), 상부 전극(11)과 소스·드레인 영역(5)과의 제2 컨택트부(17), 게이트 전극(4), 하부 전극(9), 상부 전극(11)의 배치를 이와 같이 취함으로써, 셀 사이즈의 4F2를 실현시킬 수 있고, 또한 공정 수는 증가되지 않는다. 또, 도 6에서 1셀당의 세로 방향, 가로 방향 사이즈가 각각 2F이기 때문에, 셀 사이즈는 2F×2F의 4F2가 된다.
이 실시예는 제1 실시예와 마찬가지의 효과를 갖는다.
(제3 실시예)
본 실시예에서는, 도 7에 도시된 바와 같이, 제1 실시예와 마찬가지의 구성으로서 제2 도전막(16) 상에, 다시 산화 분위기 중에서도 도전성을 잃지 않는 금속막(31)을 형성한 것이다. 본 실시예에서는, 제2 도전막(16)에 의해 금속막(31)과 상부 전극(11)과의 반응을 방지하면서 배선에 적합한 금속을 금속막(31)으로서 선택할 수 있다. 그 때문에, 제1 실시예와 비교하여, 상부 전극과 소스·드레인과의 접속 배선의 저저항화를 도모할 수 있다.
본 실시예는 제1 실시예와 마찬가지의 효과를 갖는다.
(제4 실시예)
도 8에 도시된 바와 같이 본 실시예에서는, 내산화 도전성의 제2 도전막(32)이 제1 실시예에 있어서의 상부 전극(11)을 겸하도록 형성되어 있다. 상부 전극(11)과 제2 도전막(32)에 다른 재료를 이용할 필요가 없기 때문에, 사용하는 재료를 줄일 수 있다.
본 실시예의 제조 방법은, 제1 실시예의 제조 방법을 나타내는 도 2 및 도 3에 있어서, 강유전체막(10), 하부 전극(9) 및 제2 도전막(32)을 형성하고, 제2 층간 절연막(20)을 퇴적한 후, 제2 컨택트(17)를 개구하여, 표면에 다시 제2 도전막(32)을 형성한다. 그 후, 제2 도전막(32)을 강유전체막(10) 상에서 분리하고, 제3 층간 절연막(21)을 표면에 퇴적한다. 그 후의 공정은 제1 실시예와 마찬가지이다.
본 실시예는 제1 실시예와 마찬가지의 효과를 갖는다.
(제5 실시예)
도 9에 도시된 바와 같이 본 실시예에서는, 제2 실시예의 형상에 있어서, 수소 배리어성을 갖는 절연막인 수소 블록막(33)을 더 설치한 구성으로 되어 있다. 강유전체 캐패시터(12)의 상부가 수소 블록막(33)으로 피복되어 있기 때문에, 제조 공정 중에 발생한 수소가 상방으로부터 침입하는 것에 의한 캐패시터로의 손상을 방지하는 것이 가능해진다.
여기서, 수소 배리어성을 갖는 절연막으로서는 알루미나 등을 이용할 수 있다.
본 실시예의 제조 방법은, 제2 실시예의 제조 방법 후에 수소 블록막(33)을 퇴적하여 형성한다.
본 실시예는 제1 실시예 및 제2 실시예와 마찬가지의 효과를 갖는다.
(제6 실시예)
도 10에 도시된 바와 같이 본 실시예에서는, 제5 실시예에 있어서의 구성에추가하여, 하부 전극(9), 강유전체막(10), 상부 전극(11)의 측면 및 강유전체막(10) 상 및 상부 전극(11)과 제2 도전막(30)이 접하는 영역의 엣지부에 수소 배리어성을 갖는 절연막인 수소 블록막(34)을 갖는다. 이 경우, 수소 블록막(34)은 단층이어도 복층이어도 무방하며, 이 구조에 의해 공정 중에 발생하는 수소에 의한 캐패시터 특성의 열화를 억제하는 효과가 있다.
본 실시예는 제1 실시예 및 제5 실시예와 마찬가지의 효과를 갖는다.
(제6 실시예의 변형예)
도 11에 도시된 바와 같이 본 실시예의 변형예에서는, 상부 전극(11) 상에 수소 배리어성을 갖는 수소 블록막 겸용 제2 도전막(35)을 설치하여, 제6 실시예에 있어서의 수소 블록막(33)을 생략하여 형성한다. 이 경우에 있어서도 가열 공정에서의 수소 손상을 방지할 수 있다.
본 실시예는 제1 실시예 및 제6 실시예와 마찬가지의 효과를 갖는다.
(제7 실시예)
도 12에 도시된 바와 같이, 본 실시예에서는, 제5 실시예에 있어서, 제1 도전막(13)의 하부에 수소 배리어성을 갖는 절연막을 구비한 수소 블록막(36)을 갖는다. 이에 따라 공정 중에 발생한 수소의 캐패시터 하부로부터의 침입을 방지할 수 있다.
본 실시예는 제1 실시예 및 제5 실시예와 마찬가지의 효과를 갖는다.
(제7 실시예의 변형예)
도 13에 도시된 바와 같이, 제7 실시예에 있어서의 수소 블록막(36) 대신에,메모리 셀 트랜지스터의 게이트 전극(4)의 주위 및 반도체 기판(1)의 소자 영역(2) 표면 상에 수소 배리어성을 갖는 절연막인 수소 블록막(37)을 갖는다. 경우에 따라서는, 제7 실시예에 있어서의 수소 블록막(36)과 함께 구성해도 된다. 이에 따라 공정 중에 발생한 수소의 캐패시터 하부로부터의 침입을 방지할 수 있다.
본 실시예의 변형예는 제7 실시예와 마찬가지의 효과를 갖는다.
(제8 실시예)
도 14에 도시된 바와 같이, 본 실시예에서는, 제5 실시예에 있어서 수소 블록막(33)에 개구부(38)를 설치한 형상으로 되어 있다.
여기서는, 소자 영역(2) 상에 형성된 메모리 셀 트랜지스터(7)와, 반도체 기판(1) 상의 소자 영역(2) 상의 소스·드레인(5, 6) 중 어느 한쪽에 접속되는 하부 전극(9)과 하부 전극(9) 상에 형성된 강유전체막(10)과 강유전체막(10) 상에 형성된 한쌍의 상부 전극(11)과 상부 전극(11) 상의 제2 도전막(30)으로 이루어진 캐패시턴스가 직렬로 복수개 접속된 메모리 셀 블록부 및 이 메모리 셀 블록부를 선택하는 블록 선택 트랜지스터(40)의 상부를 피복하는 수소 배리어성을 갖는 수소 블록막(33)이 존재하고, 이 수소 블록막(33)에 있어서 블록 선택 트랜지스터(40)의 옆으로 유한의 거리 떨어져 개구된 개구부(38)를 갖는다.
이 구조를 취함으로써 TC 병렬 유닛 직렬 접속형 강유전체 메모리에 고유의 메모리 셀 블록 구조를 이용하여, 메모리 셀부를 수소 손상으로부터 보호하면서, 트랜지스터부로의 수소 어닐링에 의한 특성 개선을 행할 수 있다.
이 실시예의 제조 방법에 있어서는, 제5 실시예의 제조 방법에 있어서, 수소블록막(33)을 형성한 후에, 블록 선택 트랜지스터(40) 근방의 수소 블록막(33)에 개구(38)를 형성하고, 수소 블록막(33) 상에 제4 층간 절연막(42)을 퇴적한다.
다음으로, 블록 선택 트랜지스터(40)의 소스·드레인의 한쪽측 상의 제1 층간 절연막(8), 제2 층간 절연막(20), 제3 층간 절연막(21) 및 제4 층간 절연막(42) 내의 개구를 형성한다.
다음으로, 개구부 내 및 제4 절연막(42) 상에 Ti/TiN/Al의 Al 적층막 등의 금속으로 이루어진 금속층을 형성하여, 비트선 컨택트(41) 및 비트선(43)을 형성한다.
본 실시예는 제5 실시예와 마찬가지의 효과를 갖는다.
(제9 실시예)
본 실시예에서는 제8 실시예에 추가하여, 도 15에 도시된 바와 같이 반도체 기판(1) 상의 소자 영역(2)과 하부 전극(9)과의 사이에 수소 블록막(36)이 적층되고, 또한, 이 수소 블록막(36)에도 상기 수소 블록막(33)의 개구부(38)와 일치하는 위치에 개구부(44)를 갖고 있다. 또한 소자 영역(2)과 게이트 전극(4)의 표면 상에 수소 블록막(37)을 갖고 있고, 이 수소 블록막(37)에 수소 블록막(33)의 개구부(38)와 일치하는 위치에 개구부(45)를 갖고 있다.
여기서, 수소 블록막을 다단계로 보유함으로써, 한층 더 메모리 셀 캐패시터부로의 수소의 침입을 억제할 수 있다.
본 실시예는 제8 실시예와 마찬가지의 효과를 갖는다.
(제10 실시예)
도 16에 도시된 바와 같이 제9 실시예에 있어서, 또한 수소 블록막(33) 하단으로부터 수소 블록막(36)의 상단까지, 각각의 개구부(38, 44)를 연결하고 제2 층간 절연막(20), 제3 층간 절연막(21) 내의 도 16의 세로 방향으로 연속적으로 형성된 수소 블록막(46)을 갖고 있다.
이러한 구성에 의해, 캐패시터부로의 수소의 침입을 더욱 억제할 수 있다.
본 실시예는 제9 실시예와 마찬가지의 효과를 갖고 있다.
(제11 실시예)
본 실시예에서는, 제10 실시예에 있어서의 수소 블록막(46) 대신에, 도 17에 도시된 바와 같이 수평 방향으로 형성된 수소 블록막(33)과 세로 방향으로 형성된 수소 블록막(47)을 연속적으로 일체로써 형성하고 있다. 본 실시예에 있어서는, 제조 방법에 있어서, 개구부(38, 44) 내에 수소 배리어막을 퇴적하는 공정을 수평 방향의 수소 배리어막(33) 형성 공정과 동시에 행하는 것이 가능해져, 제조 방법이 용이해진다.
본 실시예는 제10의 실시예와 마찬가지의 효과를 갖는다.
(제12 실시예)
도 18에 도시된 바와 같이 본 실시예에서는, 제5 실시예에 있어서의 구성에 추가하여, 하부 전극(9), 강유전체막(10), 상부 전극(11)의 측면에 수소 배리어성을 갖는 절연막인 수소 블록막(34)을 갖는다. 또한 제2 도전막(16)이 매립된 제2 컨택트부(17) 내부 및 제2 도전막(16) 상에 금속막(50)이 형성되어 있다. 이 금속막(50)이 노출된 표면, 강유전체막(10) 상, 상부 전극(11)과 제2 도전막(16)이 접하는 영역의 엣지부에도 또한 수소 배리어성을 갖는 절연막인 수소 블록막(51)을 갖는다.
이 경우, 수소 블록막(34, 51)은 단층이어도 복층이어도 무방하고, 이 구조에 의해 제조 공정 중에 발생하는 수소에 의한 캐패시터 특성의 열화를 억제하는 효과가 있다.
본 실시예의 반도체 기억 장치의 제조 방법에 대하여 도 18 내지 도 22를 이용하여 설명한다. 우선, 도 19에 도시된 바와 같이, 반도체 기판(1) 상의 소자 영역(2) 상에 게이트 절연막(3)을 형성하고, 폴리실리콘/WSi 적층막에 의한 게이트 전극(4)을 형성하고, 소스, 드레인으로 되는 제1 내지 제4 불순물 확산층(5, 6)을 형성하여 메모리 셀 트랜지스터(7)를 형성한다.
다음으로, 제1 층간 절연막(8), 제1 도전막(13), 하부 전극층(9), 강유전체막(10), 상부 전극층(11)을 순차적으로 형성한다. 여기서, 하부 전극층(9)으로서 Ti, Pt 등의 도전막이 순서대로 스퍼터 증착되고, 캐패시터 절연막용의 강유전체막(10)으로서 PZT막이 형성되고, 또한 캐패시터의 상부 전극(11)으로서 Pt 도전막 등이 스퍼터 증착된다.
다음으로, 도 20에 도시된 바와 같이, 상부 전극층(11), 강유전체막(10), 하부 전극층(9), 제1 도전막(13)까지를 RIE 등으로 일괄 가공하여, 캐패시터 외주부를 형성하고, 상부 전면에 수소 배리어성을 갖는 절연막인 수소 블록막(52)을 퇴적시킨다.
다음으로, 도 21에 도시된 바와 같이, 상부 전극(11)을 노출시킨다.
다음으로, 도 22에 도시된 바와 같이, 플라즈마 CVD법을 이용하여, 제2 층간 절연층(20)을 형성하여 CMP법에 의해 표면을 평탄화한다. 또한, 상부 전극(11)과 소스·드레인(5)과의 제2 컨택트부(17)를 개구하고, 제2 도전막(16)을 퇴적시킨 후, 전면에 금속막(50)을 퇴적시킨다.
다음으로, 도 18과 같이 금속막(50), 제2 도전막(16), 상부 전극(11)을 일괄 가공하여 상부 전극쌍을 형성하고, 그 상부 전면에 수소 배리어성을 갖는 절연막인 수소 블록막(51)을 퇴적한 후, 블록 선택 트랜지스터(22) 부근의 개구부(60)를 형성함으로써 캐패시터부를 수소에 의한 열화로부터 보호하고, 또한 산화 분위기에서의 열 공정을 행할 수 있는 구조가 완성된다. 강유전체막은 어닐링에 의해 결정화된다. 또, 본 실시예에 있어서는 비트선 컨택트는 설명 및 도시를 생략하고 있지만, 실제로는 제8 실시예와 마찬가지로 존재한다.
본 실시예는 제1 실시예 및 제5 실시예와 마찬가지의 효과를 갖는다.
또, 상기 각 실시예는 각각 조합하여 실시할 수 있다.
또, 본 발명은 상술한 각 실시예에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 다양하게 변형하여 실시할 수 있다.
본 발명에 따르면, 강유전체 캐패시터 형성 후에 필요한 온도에서의 열 처리 공정을 포함시키는 것이 가능해지고, 또 플러그 재료의 배리어 메탈 관통이나 배선 재료와 배리어 메탈 재료와의 반응을 피하는 것이 가능해지며, 또한 이 구조를 취함으로써 공정 수가 증가되지 않고, 고신뢰성의 고특성의 반도체 기억 장치 및 그제조 방법을 제공할 수 있다.
또한, 본 발명에 따르면, 캐패시터를 수소에 의한 열화로부터 보호하면서 동시에 트랜지스터에 수소 처리를 행하는 것이 가능한 반도체 기억 장치 및 그 제조 방법을 제공할 수 있다.

Claims (29)

  1. 반도체 기판 상에 형성된 트랜지스터와,
    상기 트랜지스터 상에 형성된 제1 층간 절연막과,
    상기 제1 층간 절연막 내에서 상기 반도체 기판 상의 상기 트랜지스터의 소스·드레인 중 어느 한쪽에 접속되도록 개구된 제1 컨택트와,
    상기 제1 컨택트를 통해 소스·드레인 중 어느 한쪽에 접속된 제1 하부 전극과,
    상기 제1 하부 전극 상에 형성된 강유전체막과,
    상기 강유전체막 상에 형성된 제1 상부 전극과,
    상기 제1 층간 절연막을 관통하여, 상기 트랜지스터에서 상기 제1 상부 전극과, 상기 제1 컨택트가 접속되어 있는 소스·드레인과는 다른쪽의 소스·드레인을 접속하는 내산화 도전성을 갖는 제1 접속 전극
    을 포함하는 것을 특징으로 하는 반도체 기억 장치.
  2. 반도체 기판 상에 형성된 트랜지스터와,
    상기 트랜지스터 상에 퇴적된 제1 층간 절연막과,
    상기 제1 층간 절연막에서 상기 반도체 기판 상의 상기 트랜지스터의 소스· 드레인 중 어느 한쪽에 접속되도록 개구된 제1 컨택트의 저면 및 측면, 및 상기 제1 층간 절연막 상에 형성된 내산화 도전성을 갖는 제2 접속 전극과,
    상기 내산화 도전성을 갖는 제2 접속 전극 상에 형성된 제1 하부 전극과,
    상기 제1 하부 전극 상에 형성된 제1 강유전체막과,
    상기 제1 강유전체막 상에 형성된 제1 상부 전극과,
    상기 제1 층간 절연막을 관통하여, 상기 트랜지스터에서 상기 제1 상부 전극과, 상기 제1 컨택트가 접속되어 있는 소스·드레인과는 다른쪽의 소스·드레인을 접속하는 내산화 도전성을 갖는 제1 접속 전극
    을 포함하는 것을 특징으로 하는 반도체 기억 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 내산화 도전성을 갖는 제1 접속 전극이 상기 제1 상부 전극의 상부 전면체에 형성되어 있는 것을 특징으로 하는 반도체 기억 장치.
  4. 제1항 또는 제2항에 있어서,
    상기 내산화 도전성을 갖는 제1 접속 전극 상에 적층된 제3 내산화 도전성막을 더 포함하는 것을 특징으로 하는 반도체 기억 장치.
  5. 제1항 또는 제2항에 있어서,
    상기 제1 접속 전극이 제1 상부 전극을 겸하고 있는 것을 특징으로 하는 반도체 기억 장치.
  6. 반도체 기판 상에 형성된 트랜지스터와,
    상기 트랜지스터 상에 퇴적된 제1 층간 절연막과,
    제1 층간 절연막에서 반도체 기판 상의 소스·드레인 중 어느 한쪽에 접속되도록 개구된 제1 컨택트와,
    상기 제1 컨택트를 통해 소스·드레인 중 어느 한쪽에 접속된 제1 하부 전극과,
    제1 하부 전극 상에 형성된 제1 강유전체막과,
    제1 강유전체막 상에 형성되어 하나의 하부 전극 상에 한쌍이 되도록 배치된 제1 상부 전극과,
    상기 제1 층간 절연막을 관통하여, 상기 트랜지스터에서 상기 제1 상부 전극과, 상기 제1 컨택트가 접속되어 있는 소스·드레인과는 다른쪽의 소스·드레인을 접속하고, 내산화 도전성을 갖는 제1 접속 전극과,
    상기 제1 접속 전극 상에 형성되며, 상기 제1 접속 전극보다 아래의 층으로의 수소의 침입을 억제하는 제1 수소 배리어성을 갖는 막
    을 포함하는 것을 특징으로 하는 반도체 기억 장치.
  7. 제6항에 있어서,
    상기 제1 하부 전극의 측면, 상기 제1 강유전체막의 측면, 상기 제1 상부 전극의 측면 및 제1 상부 전극 사이의 제1 강유전체막 상 및 제1 상부 전극과 제1 접속 전극 상에서, 또한, 제1 상부 전극과 제1 접속 전극이 접하는 영역을 제외한 부분 상에 적층된 단층 또는 적층의 제2 수소 배리어성을 갖는 절연막을 포함하는 것을 특징으로 하는 반도체 기억 장치.
  8. 제7항에 있어서,
    내산화 도전성을 갖는 상기 제1 접속 전극이 수소 배리어성을 겸비하는 반도체 기억 장치.
  9. 제6항 또는 제7항에 있어서,
    상기 제1 하부 전극의 하부에 적층된 단수 또는 복수의 제3 수소 배리어성을 갖는 절연막을 더 포함하는 것을 특징으로 하는 반도체 기억 장치.
  10. 반도체 기판 상에 형성된 트랜지스터와,
    상기 트랜지스터 상에 퇴적된 제1 층간 절연막과,
    상기 반도체 기판 상의 소스·드레인 중 어느 한쪽에 접속되는 제1 하부 전극과,
    상기 제1 하부 전극 상에 형성된 제1 강유전체막과,
    상기 제1 강유전체막 상에 형성된 한쌍의 제1 상부 전극과,
    상기 제1 하부 전극과는 다른 소스·드레인에 접속되는 제1 접속 전극으로 이루어진 캐패시턴스가 직렬로 복수개 접속된 메모리 셀 블록부와,
    상기 메모리 셀 블록부를 선택하기 위한 블록부 선택 트랜지스터와,
    상기 블록부 선택 트랜지스터에 접속된 비트선과,
    메모리 셀 블록부 및 상기 블록부 선택 트랜지스터의 상부를 피복하는 제2 층간 절연막과,
    수소 배리어성을 갖고, 상기 블록부 선택 트랜지스터의 경계로부터 상기 블록부 선택 트랜지스터의 옆으로 소정 거리 떨어져 개구된 개구부를 갖는 제1 수소 블록막
    을 포함하는 것을 특징으로 하는 반도체 기억 장치.
  11. 제1항, 제2항, 제6항 또는 제10항 중 어느 한항에 있어서,
    상기 트랜지스터, 상기 하부 전극, 상기 강유전체막, 상기 상부 전극 또는 상기 제1 접속 전극이 메모리 셀 블록부를 구성하고,
    상기 메모리 셀 블록부를 선택하기 위한 블록부 선택 트랜지스터와,
    상기 블록부 선택 트랜지스터에 접속된 비트선과,
    상기 메모리 셀 블록부 및 상기 블록부 선택 트랜지스터의 상부를 피복하는 제2 층간 절연막과,
    수소 배리어성을 갖고, 상기 블록부 선택 트랜지스터의 경계로부터 상기 블록부 선택 트랜지스터의 옆으로 소정 거리 떨어져 개구된 개구부를 갖는 제1 수소 블록막
    을 더 포함하는 것을 특징으로 하는 반도체 기억 장치.
  12. 제10항에 있어서,
    상기 트랜지스터의 게이트 및 상기 반도체 기판 상과 상기 제1 하부 전극 사이에 적층되며, 상기 블록부 선택 트랜지스터의 경계로부터 상기 블록부 선택 트랜지스터의 옆으로 소정 거리 떨어져 개구된 개구부를 갖는 단수 또는 복수의 제2 수소 블록막을 더 포함하는 것을 특징으로 하는 반도체 기억 장치.
  13. 제12항에 있어서,
    상기 제1 수소 블록막의 개구부와 상기 제2 수소 블록막의 개구부의 위치가 일치하고, 또한 개구된 구멍의 측벽에 상기 제1 수소 블록막 하단으로부터, 상기 제2 수소 블록막 상단까지 세로 방향으로 연속적으로 형성된 제3 수소 블록막을 더 포함하는 것을 특징으로 하는 반도체 기억 장치.
  14. 제12항에 있어서,
    상기 제1 수소 블록막과 상기 제2 수소 블록막이 개구부 근방에서 접촉하고, 캐패시터와 개구부 사이에 수소 블록막이 존재하는 것을 특징으로 하는 반도체 기억 장치.
  15. 제10항에 있어서,
    상기 제1 접속 전극은 내산화 도전성을 갖고 있고, 상기 트랜지스터의 게이트 및 상기 반도체 기판 상과 상기 제1 하부 전극 사이에 적층되며, 상기 블록부선택 트랜지스터의 경계로부터 상기 블록부 선택 트랜지스터의 옆으로 소정 거리 떨어져 개구된 개구부를 갖는 단수 또는 복수의 제2 수소 블록막과, 상기 제1 수소 블록막과 상기 제2 수소 블록막의 개구부의 위치가 일치하고, 또한 개구된 구멍의 측벽에 상기 제1 수소 블록막 하단으로부터, 상기 제2 수소 블록막 상단까지 세로 방향으로 연속적으로 형성된 제3 수소 블록막을 더 포함하는 것을 특징으로 하는 반도체 기억 장치.
  16. 제10항에 있어서,
    상기 제1 접속 전극은 내산화 도전성을 갖고 있고, 상기 트랜지스터의 게이트 및 상기 반도체 기판 상과 상기 제1 하부 전극 사이에 적층되며, 상기 블록부 선택 트랜지스터의 경계로부터 상기 블록부 선택 트랜지스터의 옆으로 소정 거리 떨어져 개구된 개구부를 갖는 단수 또는 복수의 제2 수소 블록막을 더 포함하고, 상기 제1 수소 블록막과 상기 제2 수소 블록막이 개구부 근방에서 접촉하며, 캐패시터와 개구부 사이에 수소 블록막이 존재하는 것을 특징으로 하는 반도체 기억 장치.
  17. 반도체 기판 상에 MOSFET을 형성하는 공정과,
    상기 MOSFET 상에 제1 층간 절연막을 형성하는 공정과,
    상기 제1 층간 절연막에 상기 반도체 기판 상의 상기 MOSFET의 소스·드레인 중 어느 한쪽에 접속되는 제1 컨택트를 개구하는 공정과,
    상기 컨택트를 통해 소스·드레인 중 어느 한쪽과 제1 하부 전극을 접속하는 도전막을 형성하는 공정과,
    제1 하부 전극, 제1 강유전체막, 제1 상부 전극을 순차적으로 하방으로부터 상방으로 순서대로 형성하여, 강유전체 캐패시터를 형성하는 공정과,
    제2 층간 절연막을 전체면에 퇴적하는 공정과,
    상기 제1 상부 전극의 상부 표면을 노출시키는 공정과,
    상기 제1 층간 절연막 및 상기 제2 층간 절연막을 관통하여 상기 반도체 기판 상의 상기 MOSFET의 제1 컨택트와는 다른 소스·드레인에 접속되는 제2 컨택트를 개구하는 공정과,
    상기 제1 상부 전극의 상부 표면 상 및 상기 개구부의 저면·측면에 제1 내산화 도전성을 갖는 막을 퇴적하는 공정과,
    상기 제1 내산화 도전성을 갖는 막 및 상기 제1 상부 전극을 가공하여, 한쌍의 캐패시터를 형성하는 공정과,
    열 처리를 행하는 공정
    을 포함하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  18. 제17항에 있어서,
    상기 제1 내산화 도전성을 갖는 막 상에 제2 내산화 도전성을 갖는 막을 퇴적하는 공정과,
    상기 제2 내산화 도전성을 갖는 막 상에 제3 층간 절연막을 퇴적하는 공정
    을 포함하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  19. 제17항 또는 제18항에 있어서,
    상기 제1 상부 전극을 형성하는 공정 후에, 제1 수소 블록막을 퇴적하는 공정과,
    상기 상부 전극 상의 상기 제1 수소 블록막을 제거함으로써, 제1 상부 전극의 상부 표면을 노출시키는 공정
    을 더 포함하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  20. 제17항 또는 제18항에 있어서,
    MOSFET을 형성하는 공정 후에, 트랜지스터의 게이트의 주위 및 상기 반도체 기판 상에 제2 수소 배리어성을 갖는 막을 퇴적하는 공정을 더 포함하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  21. 제17항 또는 제18항에 있어서,
    상기 제1 층간 절연막 퇴적 후에 제3 수소 배리어성을 갖는 막을 퇴적하는 공정과, 캐패시터 하부 이외의 영역의 상기 제3 수소 배리어막을 제거하는 공정을 더 포함하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  22. 제19항에 있어서,
    상기 제1 수소 배리어성을 갖는 절연막을 퇴적하는 공정 전에, 단수 또는 복수의 제4 절연막을 퇴적하고, 측벽을 남기는 형상으로 가공하는 공정을 포함하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  23. 제17항에 있어서,
    상기 제1 하부 전극의 퇴적 후에 제2 하부 전극을 퇴적하는 공정을 포함하는 반도체 기억 장치의 제조 방법.
  24. 반도체 기판 상에 MOSFET을 형성하는 공정과,
    상기 MOSFET 상에 제1 층간 절연막을 형성하는 공정과,
    상기 제1 층간 절연막 상에 상기 반도체 기판 상의 상기 MOSFET의 소스·드레인 중 어느 한쪽에 접속되는 부분을 갖는 제1 하부 전극을 퇴적하는 공정과,
    상기 제1 하부 전극 상에 제1 강유전체막을 퇴적하는 공정과,
    상기 제1 강유전체막 상에 한쌍의 제1 상부 전극을 퇴적하는 공정과,
    상기 제1 하부 전극이 접속된 한쪽과는 다른 소스·드레인의 다른쪽에 접속되는 제1 접속 전극막을 퇴적하는 공정과,
    상기 제1 하부 전극, 강유전체막 및 상기 상부 전극에 의해 구성된 캐패시터가 복수개 직렬로 접속된 메모리 셀 블록부를 선택하기 위한 블록부 선택 트랜지스터를 형성하는 공정과,
    상기 블록부 선택 트랜지스터에 비트선을 접속하는 공정과,
    메모리 셀 블록부 및 블록 선택 트랜지스터의 상부를 피복하는 제3 층간 절연막을 퇴적하는 공정과,
    상기 제3 층간 절연막 상에 제1 수소 블록막을 퇴적하는 공정과,
    상기 메모리 셀 블록부와 상기 블록부 선택 트랜지스터의 경계로부터 블록부 선택 트랜지스터의 옆으로 소정 거리 떨어진 부분에서 제1 수소 블록막의 일부를 개구하는 공정
    을 포함하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  25. 제24항에 있어서,
    상기 MOSFET 형성 공정 후에, 상기 제1 하부 전극의 하부에 제2 수소 블록막을 형성하는 공정과, 상기 제1 수소 블록막에 설치된 개구부 부근의 상기 제2 수소 블록막 내에 개구부를 설치하는 공정을 더 포함하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  26. 제25항에 있어서,
    상기 제2 수소 블록막 내에 개구부를 설치하는 공정 후에, 상기 제1 수소 블록막 내의 개구부 및 상기 제2 수소 블록막 내의 개구부 내에 제3 수소 블록막을 형성하는 공정과, 상기 제3 수소 블록막을 상기 제1 수소 블록막 및 상기 제2 수소 블록막 내의 개구부에 측벽을 남기는 공정을 더 포함하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  27. 제26항에 있어서,
    상기 제1 수소 블록막의 개구부와 제2 수소 블록막의 개구부의 근방에서 제1 수소 블록막과 제2 수소 블록막을 연속적인 적층 구조가 되도록 퇴적하는 공정을 포함하는 반도체 기억 장치의 제조 방법.
  28. 반도체 기판 상에 MOSFET을 형성하는 공정과,
    상기 MOSFET 상에 제1 층간 절연막을 형성하는 공정과,
    상기 제1 층간 절연막 상에 제1 수소 블록막을 형성하는 공정과,
    상기 제1 층간 절연막 상에 상기 반도체 기판 상의 상기 MOSFET의 소스·드레인 중 어느 한쪽에 접속되는 부분을 갖는 제1 하부 전극을 퇴적하는 공정과,
    상기 제1 하부 전극 상에 제1 강유전체막을 퇴적하는 공정과,
    상기 제1 강유전체막 상에 제1 상부 전극을 퇴적하는 공정과,
    상기 제1 하부 전극이 접속된 한쪽과는 다른 소스·드레인의 다른쪽에 접속되는 제1 내산화 도전성을 갖는 접속 전극막을 퇴적하는 공정과,
    상기 제1 하부 전극, 강유전체막 및 상기 상부 전극에 의해 구성된 캐패시터가 복수개 직렬로 접속된 메모리 셀 블록부를 선택하기 위한 블록부 선택 트랜지스터를 형성하는 공정과,
    상기 블록부 선택 트랜지스터에 비트선을 접속하는 공정과,
    메모리 셀 블록부 및 블록 선택 트랜지스터의 상부를 피복하는 제3 층간 절연막을 퇴적하는 공정과,
    상기 메모리 셀 블록부와 상기 블록 선택 트랜지스터의 경계로부터 블록 선택 트랜지스터의 옆으로 소정 거리 떨어진 부분에서 상기 제3 층간 절연막 중 및 상기 제1 수소 블록막에 개구부를 설치하는 공정과,
    상기 제3 층간 절연막 상 및 상기 제1 수소 블록막 상에 제2 수소 블록막을 퇴적하는 공정
    을 포함하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  29. 반도체 기판 상에 MOSFET을 형성하는 공정과,
    상기 MOSFET 상에 제1 층간 절연막을 형성하는 공정과,
    상기 제1 층간 절연막에 상기 반도체 기판 상의 상기 MOSFET의 소스·드레인 중 어느 한쪽에 접속되는 컨택트를 개구하는 공정과,
    제1 내산화 도전성을 갖는 막, 제1 하부 전극, 제1 강유전체막을 순차적으로 하방으로부터 상방으로 순서대로 형성하는 공정과,
    제2 층간 절연막을 전체면에 퇴적하는 공정과,
    상기 강유전체막의 상부 표면을 노출시키는 공정과,
    상기 제1 층간 절연막 및 상기 제2 층간 절연막을 관통하여 상기 반도체 기판 상의 상기 MOSFET의 소스·드레인의 다른쪽에 접속되는 컨택트를 개구하는 공정과,
    상기 제1 강유전체막의 상부 전극의 상부 표면 상 및 상기 개구부의 저면·측면에 제2 내산화 도전성을 갖는 막을 퇴적하는 공정과,
    상기 제2 내산화 도전성을 갖는 막을 가공하여, 한쌍의 캐패시터를 형성하는 공정과,
    열 처리를 행하는 공정
    을 포함하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
KR10-2001-0081058A 2000-12-20 2001-12-19 반도체 기억 장치 및 그 제조 방법 KR100402223B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2000-00386269 2000-12-20
JP2000386269A JP4023770B2 (ja) 2000-12-20 2000-12-20 半導体記憶装置及びその製造方法

Publications (2)

Publication Number Publication Date
KR20020050151A KR20020050151A (ko) 2002-06-26
KR100402223B1 true KR100402223B1 (ko) 2003-10-17

Family

ID=18853390

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0081058A KR100402223B1 (ko) 2000-12-20 2001-12-19 반도체 기억 장치 및 그 제조 방법

Country Status (3)

Country Link
US (1) US20020096771A1 (ko)
JP (1) JP4023770B2 (ko)
KR (1) KR100402223B1 (ko)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6855565B2 (en) 2002-06-25 2005-02-15 Kabushiki Kaisha Toshiba Semiconductor device having ferroelectric film and manufacturing method thereof
US6833575B2 (en) * 2002-08-29 2004-12-21 Micron Technology, Inc. Dopant barrier for doped glass in memory devices
JP3964798B2 (ja) * 2003-01-31 2007-08-22 松下電器産業株式会社 誘電体メモリ及びその製造方法
JP2004303993A (ja) * 2003-03-31 2004-10-28 Seiko Epson Corp 半導体装置の製造方法及び半導体装置
JP4614882B2 (ja) * 2003-04-25 2011-01-19 パナソニック株式会社 強誘電体メモリ装置
JP2005050899A (ja) * 2003-07-30 2005-02-24 Toshiba Corp 半導体装置
JP5045101B2 (ja) * 2004-04-30 2012-10-10 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP2006019571A (ja) * 2004-07-02 2006-01-19 Toshiba Corp 半導体記憶装置及びその製造方法
JP4181135B2 (ja) * 2005-01-28 2008-11-12 株式会社東芝 半導体記憶装置
KR100675287B1 (ko) * 2005-11-03 2007-01-29 삼성전자주식회사 커플링 커패시터 및 이를 이용하는 메모리 소자
JP4504300B2 (ja) * 2005-11-11 2010-07-14 株式会社東芝 半導体装置およびその製造方法
JP4661572B2 (ja) * 2005-12-12 2011-03-30 セイコーエプソン株式会社 強誘電体メモリ、及び強誘電体メモリの製造方法
US8669644B2 (en) * 2009-10-07 2014-03-11 Texas Instruments Incorporated Hydrogen passivation of integrated circuits
KR102556020B1 (ko) 2018-01-31 2023-07-17 삼성디스플레이 주식회사 박막트랜지스터 어레이 기판 및 유기발광표시장치
JP7239808B2 (ja) * 2018-12-05 2023-03-15 富士通セミコンダクターメモリソリューション株式会社 半導体装置、半導体装置の製造方法及び電子装置

Also Published As

Publication number Publication date
US20020096771A1 (en) 2002-07-25
JP4023770B2 (ja) 2007-12-19
JP2002190577A (ja) 2002-07-05
KR20020050151A (ko) 2002-06-26

Similar Documents

Publication Publication Date Title
KR100440413B1 (ko) 반도체 기억 장치 및 그 제조 방법
KR100402223B1 (ko) 반도체 기억 장치 및 그 제조 방법
US7821047B2 (en) Semiconductor apparatus and method for manufacturing the same
US8080841B2 (en) Semiconductor device having a ferroelectric capacitor and method of manufacturing the same
US20060033138A1 (en) Method for manufacturing semiconductor device, and semiconductor device
US7576377B2 (en) Ferroelectric memory device and manufacturing method thereof
JP3657925B2 (ja) 半導体装置及びその製造方法
US6717198B2 (en) Ferroelectric memory
US8324671B2 (en) Semiconductor device and method of manufacturing the same
KR100777768B1 (ko) 반도체 장치 및 그 제조 방법
US20060043452A1 (en) Ferroelectric memory and its manufacturing method
JP2010056133A (ja) 半導体記憶装置
KR100534985B1 (ko) 반도체장치 및 그 제조방법
US20090127602A1 (en) Semiconductor memory device and manufacturing method thereof
JP2003086771A (ja) 容量素子、半導体記憶装置及びその製造方法
JP2005057103A (ja) 半導体装置及びその製造方法
US6858442B2 (en) Ferroelectric memory integrated circuit with improved reliability
JP4500262B2 (ja) 半導体装置及びその製造方法
JP2006253194A (ja) 半導体装置およびその製造方法
US7763920B2 (en) Semiconductor memory having ferroelectric capacitor
US20080296646A1 (en) Semiconductor memory device and method for fabricating the same
JP2010287771A (ja) 半導体装置及びその製造方法
JP2023112910A (ja) 半導体装置および半導体装置の製造方法
US8183610B2 (en) Nonvolatile memory and manufacturing method thereof
JP2010212426A (ja) 半導体記憶装置およびその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120924

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20130925

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20140923

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee