KR100777768B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 강유전체 캐패시터의 데미지를 방지하면서, 안정한 특성을 얻을 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것을 과제로 한다.
배선보다 두꺼운 Al2O3막(41)을 보호막으로서 형성한 후, CMP에 의해 도전성 배리어 막(18)이 노출될 때까지 Al2O3막(41)을 연마한다. 즉, Al2O3막(41)에 대하여, 도전성 배리어 막(18)을 스토퍼 막으로서 CMP를 행한다. 다음으로, 예를 들면 고밀도 플라즈마법에 의해 실리콘 산화막(19)을 전체 면에 형성하고, 그 표면을 평탄화한다. 다음으로, 실리콘 산화막(19) 상에 수소 및 수분의 침입을 방지하는 보호막으로서 Al2O3막(20)을 형성한다. 또한, Al2O3막(20) 상에, 예를 들면 고밀도 플라즈마법에 의해 실리콘 산화막(23)을 형성한다. 그 후, 실리콘 산화막(23), Al2O3막(20) 및 실리콘 산화막(19)에 도전성 배리어 막(18)까지 도달하는 비어 홀을 형성하고, 그 내부에 W플러그(24)를 매립한다.
강유전체 메모리, 용량 절연막, 강유전체 캐패시터, MOS트랜지스터, 실리콘 산화막, 비어 플러그

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND FABRICATING METHOD OF THE SAME}
도 1은 본 발명의 실시예에 따른 방법에 의해 제조하는 강유전체 메모리의 메모리 셀 어레이의 구성을 나타내는 회로도.
도 2a는 본 발명의 제 1 실시예에 따른 강유전체 메모리의 제조 방법을 공정 순으로 나타내는 단면도.
도 2b는 도 2a에 계속하여, 강유전체 메모리의 제조 방법을 공정 순으로 나타내는 단면도.
도 2c는 도 2b에 계속하여, 강유전체 메모리의 제조 방법을 공정 순으로 나타내는 단면도.
도 2d는 도 2c에 계속하여, 강유전체 메모리의 제조 방법을 공정 순으로 나타내는 단면도.
도 2e는 도 2d에 계속하여, 강유전체 메모리의 제조 방법을 공정 순으로 나타내는 단면도.
도 2f는 도 2e에 계속하여, 강유전체 메모리의 제조 방법을 공정 순으로 나타내는 단면도.
도 2g는 도 2f에 계속하여, 강유전체 메모리의 제조 방법을 공정 순으로 나 타내는 단면도.
도 2h는 도 2g에 계속하여, 강유전체 메모리의 제조 방법을 공정 순으로 나타내는 단면도.
도 3은 강유전체 메모리의 다른 실시예를 나타내는 단면도.
도 4a는 본 발명의 제 2 실시예에 따른 강유전체 메모리의 제조 방법을 공정 순으로 나타내는 단면도.
도 4b는 도 4a에 계속하여, 강유전체 메모리의 제조 방법을 공정 순으로 나타내는 단면도.
도 4c는 도 4b에 계속하여, 강유전체 메모리의 제조 방법을 공정 순으로 나타내는 단면도.
도 5a는 본 발명의 제 3 실시예에 따른 강유전체 메모리의 제조 방법을 공정 순으로 나타내는 단면도.
도 5b는 도 5a에 계속하여, 강유전체 메모리의 제조 방법을 공정 순으로 나타내는 단면도.
도 5c는 도 5b에 계속하여, 강유전체 메모리의 제조 방법을 공정 순으로 나타내는 단면도.
도 6a는 본 발명의 제 4 실시예에 따른 강유전체 메모리의 제조 방법을 공정 순으로 나타내는 단면도.
도 6b는 도 6a에 계속하여, 강유전체 메모리의 제조 방법을 공정 순으로 나타내는 단면도.
도 6c는 도 6b에 계속하여, 강유전체 메모리의 제조 방법을 공정 순으로 나타내는 단면도.
도 6d는 도 6c에 계속하여, 강유전체 메모리의 제조 방법을 공정 순으로 나타내는 단면도.
도 6e는 도 6d에 계속하여, 강유전체 메모리의 제조 방법을 공정 순으로 나타내는 단면도.
도 6f는 도 6e에 계속하여, 강유전체 메모리의 제조 방법을 공정 순으로 나타내는 단면도.
도 6g는 도 6f에 계속하여, 강유전체 메모리의 제조 방법을 공정 순으로 나타내는 단면도.
도 6h는 도 6g에 계속하여, 강유전체 메모리의 제조 방법을 공정 순으로 나타내는 단면도.
도 6i는 도 6h에 계속하여, 강유전체 메모리의 제조 방법을 공정 순으로 나타내는 단면도.
도 6j는 도 6i에 계속하여, 강유전체 메모리의 제조 방법을 공정 순으로 나타내는 단면도.
도 7은 제 4 실시예의 변형예를 나타내는 단면도.
도 8a는 본 발명의 제 5 실시예에 따른 강유전체 메모리의 제조 방법을 공정 순으로 나타내는 단면도.
도 8b는 도 8a에 계속하여, 강유전체 메모리의 제조 방법을 공정 순으로 나 타내는 단면도.
도 8c는 도 8b에 계속하여, 강유전체 메모리의 제조 방법을 공정 순으로 나타내는 단면도.
도 8d는 도 8c에 계속하여, 강유전체 메모리의 제조 방법을 공정 순으로 나타내는 단면도.
도 8e는 도 8d에 계속하여, 강유전체 메모리의 제조 방법을 공정 순으로 나타내는 단면도.
도 8f는 도 8e에 계속하여, 강유전체 메모리의 제조 방법을 공정 순으로 나타내는 단면도.
도 8g는 도 8f에 계속하여, 강유전체 메모리의 제조 방법을 공정 순으로 나타내는 단면도.
도 8h는 도 8g에 계속하여, 강유전체 메모리의 제조 방법을 공정 순으로 나타내는 단면도.
도 9는 제 5 실시예의 변형예를 나타내는 단면도.
도 10a는 본 발명의 제 6 실시예에 따른 강유전체 메모리의 제조 방법을 공정 순으로 나타내는 단면도.
도 10b는 도 10a에 계속하여, 강유전체 메모리의 제조 방법을 공정 순으로 나타내는 단면도.
도 10c는 도 10b에 계속하여, 강유전체 메모리의 제조 방법을 공정 순으로 나타내는 단면도.
도 11은 본 발명의 실시예에 따른 반도체 장치의 단면 상의 레이아웃을 나타내는 도면.
도 12는 본 발명의 실시예에 따른 반도체 장치의 세로 구조를 나타내는 단면도.
도 13은 Al2O3막(41)을 나타내는 도면.
도 14a는 본 발명의 실시예에 따른 반도체 장치의 레이아웃을 나타내는 도면.
도 14b는 Al2O3막(41)의 레이아웃을 나타내는 도면.
도 15는 본 발명의 제 7 실시예에 따른 반도체 장치의 단면 상의 레이아웃을 나타내는 도면.
도 16은 본 발명의 제 7 실시예에 따른 반도체 장치를 나타내는 단면도.
도 17은 제 1 실시예의 변형예를 나타내는 단면도.
도 18은 제 6 실시예의 변형예를 나타내는 단면도.
*도면의 주요 부분에 대한 부호의 설명*
9a : 하부 전극
1Oa : 용량 절연막
11a : 상부 전극
12, 13, 41, 42, 55, 82 : Al2O3막
101 : 강유전체 캐패시터
102 : MOS트랜지스터
103 : 비트 선
104 : 워드 선
105 : 플레이트 선
본 발명은 강유전체 메모리에 적합한 반도체 장치 및 그 제조 방법에 관한 것이다.
최근, 캐패시터의 유전체막으로서 강유전체막을 사용하는 것이 주목받고 있다. 이러한 캐패시터는 강유전체 캐패시터라 불리며, 강유전체 캐패시터를 구비한 강유전체 메모리(FeRAM : Ferro-electric Random Access Memory)는 비휘발성 메모리이다. 그리고, 강유전체 메모리는 고속 동작이 가능하다, 소비 전력이 낮다, 기입/판독 내구성이 뛰어나다 등의 장점이 있어, 앞으로 더욱 발전이 예상되고 있다.
그러나, 강유전체 캐패시터에는 외부로부터의 수소 가스 및 수분에 의해 그 특성이 열화되기 쉬운 성질이 있다. 예를 들면, Pt막으로 이루어지는 하부 전극과, PbZr1 - XTiXO3막(PZT막)으로 이루어지는 강유전체막과, Pt막으로 이루어지는 상부 전극이 순차적으로 적층되어서 구성된 강유전체 캐패시터에서는, 수소 분압 40Pa(0.3 Torr) 정도의 분위기에서 200℃ 정도의 온도로 기판을 가열하면, PZT막의 강유전체 특성이 거의 잃어버리는 것이 알려져 있다. 또한, 강유전체 캐패시터가 수분을 흡착한 상태 또는 수분이 강유전체 캐패시터의 근방에 존재하는 상태에서 열처리를 행하면, 강유전체 캐패시터의 강유전체막의 강유전성이 현저하게 열화해버리는 것도 알려져 있다.
이러한 강유전체 캐패시터의 성질 때문에, 강유전체 메모리의 제조 공정에서는, 강유전체막을 형성한 후의 프로세스로서 가능한 한 수분의 발생이 적게, 또한 저온의 프로세스가 선택되고 있다. 또한, 층간 절연막을 성막하는 프로세스에는, 예를 들면 수소의 발생량이 비교적 적은 원료 가스를 사용한 CVD(Chemical Vapor Deposition)법 등에 의한 성막 프로세스가 선택되고 있다. 또한, 수소 및 수분에 의한 강유전체막의 열화를 방지하는 기술로서, 강유전체 캐패시터를 덮도록 산화알류미늄 막을 형성하는 기술 및 강유전체 캐패시터 상에 형성된 층간 절연막 상에 산화알류미늄 막을 형성하는 기술 등이 제안되고 있다. 이것은 산화알류미늄 막은 수소 및 수분의 확산을 방지하는 기능을 갖고 있기 때문이다. 이 때문에, 이들 기술에 의하면, 수소 및 수분이 강유전체막에 도달하는 것을 방지하여, 수소 및 수분에 의한 강유전체막의 열화를 방지하는 것이 가능하게 된다.
이러한 기술은, 예를 들면 특허문헌 1∼5에 기재되어 있다.
또한, 강유전체 캐패시터를 형성한 후에는 Al 배선을 형성하고, 그 위에 플라즈마 CVD법 등에 의해 산화막을 층간 절연막으로서 형성한다. 이 산화막의 형성 시에도, 강유전체 캐패시터의 열화가 발생하는 경우가 있다. 이 때문에, 층간 절연막을 형성하기 전에 Al배선을 덮는 산화알류미늄 막을 형성하고 있다.
그러나, 산화알류미늄 막의 에칭은 곤란하다. 상층의 배선과 Al배선과의 도통을 확보하기 위해서는 산화알류미늄 막을 에칭하여 비어 홀을 형성할 필요가 있지만, 이 가공이 곤란하다. 이 때문에, 비어 홀의 지름이 설계 값보다 작아지거나, 비어 플러그로서 형성하려고 하는 텅스텐 플러그의 상태가 에칭 퇴적물의 영향에 의해 이상한 것으로 되거나 하여, 콘택트 불량이 발생하는 경우가 있다. 이 결과, 설계 마진이 좁아져 안정한 특성을 얻기가 곤란하게 되며, 제조 수율의 저하로 연결되고 있다. 그래서, 현재 상태에서는 산화알류미늄 막의 두께는, 총계로 70㎚ 이하가 되고 있다.
[특허문헌 1] 일본국 특허 공개 2003-197878호 공보.
[특허문헌 2] 일본국 특허 공개 2001-68639호 공보.
[특허문헌 3] 일본국 특허 공개 2003-174145호 공보.
[특허문헌 4] 일본국 특허 공개 2002-176149호 공보.
[특허문헌 5] 일본국 특허 공개 2003-289074호 공보.
본 발명의 목적은 강유전체 캐패시터의 데미지를 방지하면서, 안정한 특성을 얻을 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것에 있다.
본원 발명자는 상기 과제를 해결하기 위해 예의 검토를 거듭한 결과, 이하에 나타내는 발명의 여러가지 형태에 상도하였다.
본 발명에 따른 제 1 반도체 장치에는 강유전체 캐패시터와, 상기 강유전체 캐패시터의 전극에 접속되는 배선을 형성시키는 틈을 갖고, 상기 강유전체 캐패시터로의 수소 또는 수분의 침입을 억제하는 절연막과, 상기 절연막의 틈에 형성되어 상기 강유전체 캐패시터의 전극에 접속된 배선을 구비한 배선층이 설치되어 있다. 그리고, 상기 배선의 표면은 상기 절연막으로부터 노출되어 있다. 또한, 배선층과 배선층의 틈에 형성되어 있는 수소 또는 수분의 침입을 억제하는 절연막이 CMP처리 후에 형성된 막일 경우, 그 표면은 매우 평탄하다.
본 발명에 따른 제 2 반도체 장치에는, 강유전체 캐패시터와, 상기 강유전체 캐패시터로의 수소 또는 수분의 침입을 억제하는 절연막이 설치되어 있다. 그리고, 상기 절연막은 상기 강유전체 캐패시터를 구성하는 상부 전극의 표면보다도 아래에 형성되어, 상기 상부 전극의 표면은 상기 절연막으로부터 노출되어 있다. 또한, 상부 전극보다도 아래에 형성되어 있는 수소 또는 수분의 침입을 억제하는 절연막이 CMP처리 후에 형성된 막일 경우, 그 표면은 매우 평탄하다.
본 발명에 따른 제 1 반도체 장치의 제조 방법에서는, 강유전체 캐패시터를 형성한 후, 상기 강유전체 캐패시터의 전극에 직접 접속된 배선을 구비한 배선층을 형성한다. 그리고, 상기 배선층을 형성하는 것에 즈음하여, 상기 배선의 틈에 상기 강유전체 캐패시터로의 수소 또는 수분의 침입을 억제하는 절연막을 상기 배선의 표면을 노출시켜서 형성한다. 또한, 배선층과 배선층의 틈에 형성하는 수소 또는 수분의 침입을 억제하는 절연막을 CMP처리 후에 형성할 경우, 그 표면은 매우 평탄해진다.
본 발명에 따른 제 2 반도체 장치의 제조 방법에서는, 강유전체 캐패시터를 형성한 후, 상기 강유전체 캐패시터를 구성하는 상부 전극의 표면보다도 아래에, 상기 강유전체 캐패시터로의 수소 또는 수분의 침입을 억제하는 절연막을 상기 상부 전극의 표면을 노출시켜서 형성한다. 또한, 상부 전극보다도 아래에 형성하는 수소 또는 수분의 침입을 억제하는 절연막을 CMP처리 후에 형성할 경우, 그 표면은 매우 평탄해진다.
또한, 상부 전극보다도 아래에 형성되어 있는 수분의 침입을 억제하는 절연막, 배선층과 배선층의 틈에 형성되는 수분의 침입을 억제하는 절연막에 대해서, 어느 한쪽이나, 양쪽의 조합의 절연막을 2층 이상 겹치는 것이 바람직하다.
또한, 수분의 침입을 억제하는 절연막을 강유전체 메모리부 뿐만 아니라, 로직 회로부, 패드부, 칩-칩 간의 스크라이브부까지 배치하는 것이 바람직하다.
이하, 본 발명의 실시예에 대해서, 첨부한 도면을 참조하여 구체적으로 설명한다. 도 1은 본 발명의 실시예에 따른 방법에 의해 제조하는 강유전체 메모리(반도체 장치)의 메모리 셀 어레이의 구성을 나타내는 회로도이다.
이 메모리 셀 어레이에는 하나의 방향으로 연장되는 복수 개의 비트선(103) 및 비트선(103)이 연장되는 방향에 대하여 수직한 방향으로 연장되는 복수 개의 워드선(104) 및 플레이트선(105)이 설치되어 있다. 또한 이들의 비트선(103), 워드선(104) 및 플레이트선(105)이 구성하는 격자와 정합(整合)하도록 하여, 본 실시예에 따른 강유전체 메모리의 복수 개의 메모리 셀이 어레이 모양으로 배치되어 있다. 각 메모리 셀에는 강유전체 캐패시터(기억부)(101) 및 MOS트랜지스터(스위칭부)(102)가 설치되어 있다.
MOS트랜지스터(102)의 게이트는 워드선(104)에 접속되어 있다. 또한, MOS트랜지스터(102)의 한쪽의 소스·드레인은 비트선(103)에 접속되고, 다른 쪽의 소스·드레인은 강유전체 캐패시터(101)의 한쪽의 전극에 접속되어 있다. 그리고, 강유전체 캐패시터(101)의 다른 쪽의 전극이 플레이트선(105)에 접속되어 있다. 또한, 각 워드선(104) 및 플레이트선(105)은 그들이 연장되는 방향과 동일한 방향으로 나열된 복수 개의 MOS트랜지스터(102)에 의해 공유되고 있다. 마찬가지로, 각 비트선(103)은 그것이 연장되는 방향과 동일한 방향으로 나열된 복수 개의 MOS트랜지스터(102)에 의해 공유되고 있다. 워드선(104) 및 플레이트선(105)이 연장되는 방향, 비트선(103)이 연장되는 방향은 각각 행 방향, 열 방향이라고 불리는 경우가 있다. 다만, 비트선(103), 워드선(104) 및 플레이트선(105)의 배치는 상술한 것에 한정되지 않는다.
이렇게 구성된 강유전체 메모리의 메모리 셀 어레이에서는, 강유전체 캐패시터(101)에 설치된 강유전체막의 분극 상태에 따라, 데이터가 기억된다.
(제 1 실시예)
다음으로, 본 발명의 제 1 실시예에 대하여 설명한다. 다만, 여기에서는 편의상, 반도체 장치의 단면 구조에 대해서는 그 제조 방법과 함께 설명한다. 도 2a 내지 도 2h는 본 발명의 제 1 실시예에 따른 강유전체 메모리(반도체 장치)의 제조 방법을 공정 순으로 나타내는 단면도이다.
본 실시예에 따른 반도체 장치로서는 도 11에 나타낸 바와 같이, 왼쪽부터 스크라이브부(201), 스크라이브부-PAD부 경계부(202), PAD부(패드부)(203), PAD부- 회로부 경계부(204), 로직부(205), 회로-회로간 경계부(206), FeRAM부(강유전체 캐패시터부)(207), PAD부-회로부 경계부(208), PAD부(209), 스크라이브부-PAD부 경계부(210) 및 스크라이브부(211)를 구비한 것을 제조한다.
이하의 설명에서는, FeRAM부(207) 이외의 영역에 대해서는 FeRAM부(207)의 형성 방법으로 대표할 수 있기 때문에, 그 형성 방법의 설명은 생략한다.
또한, 도 12에 나타낸 바와 같이, 반도체 장치의 세로 구조를 분류하면, 반도체 장치는 배선층(301), 강유전체층(302) 및 트랜지스터층(303)으로 구성되어 있다고도 말할 수 있다. 트랜지스터층(303)에는 FeRAM메모리에 사용되는 트랜지스터(도시 생략)와, 로직부(205)에서 사용되는 트랜지스터(도시 생략)가 포함되어 있다. FeRAM(207)에서는 FeRAM 캐패시터의 근방 또는 하측에 트랜지스터가 위치하고, 로직부(205)에서는 로직 회로의 근방 또는 하측에 트랜지스터가 배치되어 있다. 또한, 도면을 간략화하기 위해서, 로직부(205) 내의 트랜지스터는 도면에서 생략하고 있다.
본 실시예에 있어서는, 우선, 도 2a 및 도 11에 나타낸 바와 같이, Si기판 등의 반도체 기판(1)의 표면에 소자 활성 영역을 구획하는 소자 분리 절연막(2)을, 예를 들면 로코스(LOCOS : Local Oxidation of Silicon)법에 의해 형성한다. 다음으로, 소자 분리 절연막(2)에 의해 구획된 소자 활성 영역 내에, 게이트 절연막(3), 게이트 전극(4), 실리사이드층(5), 사이드월(6) 및 저농도 확산층(21)과 고농도 확산층(22)으로 이루어지는 소스·드레인 확산층을 구비한 트랜지스터(MOSFET)를 형성한다. 이 트랜지스터는 도 1 중 MOS트랜지스터(102)에 상당한다. 게이트 절연막(3)으로서는, 예를 들면 열산화에 의해 두께가 1O0㎚ 정도의 SiO2막을 형성한다. 다음으로, 전체 면에 실리콘 산질화막(7)을 MOSFET를 덮도록 하여 형성하고, 그 뒤에 전체 면에 실리콘 산화막(8a)을 형성한다. 실리콘 산질화막(7)은 실리콘 산화막(8a)을 형성할 때의 게이트 절연막(3) 등의 수소 열화를 방지하기 위해서 형성되어 있다. 실리콘 산화막(8a)으로서는, 예를 들면 CVD법에 의해, 두께가 700㎚ 정도의 TEOS(tetraethylorthosilicate)막을 형성한다.
그 후, N2 분위기 중에서, 650℃ 30분간의 어닐 처리를 행함으로써, 실리콘 산화막(8a)의 탈(脫) 가스를 행한다. 다음으로, 실리콘 산화막(8a) 상에 하부 전극 밀착층으로서, 예를 들면 스퍼터법에 의해 두께가 20㎚ 정도의 Al2O3막(8b)을 형성한다. Al2O3막(8b) 상에 하부 전극막(9)을 형성한다. 하부 전극막(9)으로서는, 예를 들면 스퍼터법에 의해 두께가 150㎚ 정도의 Pt막을 형성한다.
다음으로, 마찬가지로 도 2a에 나타낸 바와 같이, 하부 전극막(9) 상에 강유전체막(10)을 아모포스 상태로 형성한다. 강유전체막(10)으로서는, 예를 들면 PLZT((Pb, La)(Zr, Ti)O3) 타겟을 사용하여, RF스퍼터법에 의해 두께가 100㎚내지 200㎚ 정도의 PLZT막을 형성한다. 다음으로, Ar 및 O2를 함유하는 분위기 중에서 650℃ 이하에서의 열처리(RTA : Rapid Thermal Annealing)를 실시하고, 또한 산소 분위기 중에서 750℃에서의 RTA를 행한다. 이 결과, 강유전체막(10)이 완전히 결정화됨과 동시에, 하부 전극막(9)을 구성하는 Pt막이 치밀화되고, 하부 전극막(9) 과 강유전체막(10)과의 계면 근방에서의 Pt와 0와의 상호 확산이 억제된다.
그 후, 마찬가지로 도 2a에 나타낸 바와 같이, 강유전체막(10) 상에 상부 전극막(11)을 형성한다. 상부 전극막(11)의 형성에 즈음하여, 예를 들면 스퍼터법에 의해 두께가 200㎚내지 300㎚ 정도의 산화이리듐 막을 형성한다.
이어서, 상부 전극막(11)을 패터닝함으로써, 도 2b에 나타낸 바와 같이, 상부 전극(11a)을 형성한다. 다음으로, 패터닝에 의한 손상 등을 회복시키기 위한 산소를 함유하는 분위기 중에서의 열처리를 행한다. 다음으로, 강유전체막(10)의 패터닝을 행함으로써, 마찬가지로 도 2b에 나타낸 바와 같이, 용량 절연막(10a)을 형성한다. 이어서, 뒤에 형성하는 Al2O3막의 벗겨짐 방지용의 산소 어닐을 행한다. 다음으로, 마찬가지로 도 2b에 나타낸 바와 같이, 보호막으로서 Al2O3막(12)을 스퍼터링법으로 전체 면에 형성한다. 다음으로, 스퍼터링에 의한 손상을 완화하기 위해서 산소 어닐을 행한다. 보호막(Al2O3막(12))에 의해, 외부로부터의 수소의 강유전체 캐패시터로의 침입이 방지된다.
그 후, 마찬가지로 도 2b에 나타낸 바와 같이, Al2O3막(12) 및 하부 전극막(9)의 패터닝을 행함으로써, 하부 전극(9a)을 형성한다. 이어서, 뒤에 형성하는 Al2O3막의 벗겨짐 방지용의 산소 어닐을 행한다. 하부 전극(9a), 용량 절연막(10a) 및 상부 전극(11a)을 구비한 강유전체 캐패시터는 도 1 중 강유전체 캐패시터(101)에 상당한다. 이어서, 마찬가지로 도 2b에 나타낸 바와 같이, 보호막으로서 Al2O3 막(13)을 스퍼터링법으로 전체 면에 형성한다. 이어서, 캐패시터 리크를 저감시키기 위해서, 산소 어닐을 행한다.
다음으로, 도 2c에 나타낸 바와 같이, 층간 절연막(14)을 고밀도 플라즈마법에 의해 전체 면에 형성한다. 층간 절연막(14)의 두께는, 예를 들면 1.5㎛ 정도로 한다. 다음으로, CMP(화학 기계적 연마)법에 의해, 층간 절연막(14)의 평탄화를 행한다. 그 후, N2O 가스를 사용한 플라즈마 처리를 행한다. 이 결과, 층간 절연막(14)의 표층부가 약간 질화(窒化)되어, 그 내부에 수분이 침입하기 어렵게 된다. 또한, 이 플라스마 처리는 N 또는 O 중 적어도 하나가 포함된 가스를 사용하고 있으면 효과적이다.
다음으로, 도 2d에 나타낸 바와 같이, 트랜지스터의 고농도 확산층(22) 상의 실리사이드층(5)까지 도달하는 구멍을, 층간 절연막(14), Al2O3막(13), Al2O3막(8b), 실리콘 산화막(8a) 및 실리콘 산질화막(7)에 형성한다. 그 후, 스퍼터링법에 의해, Ti막 및 TiN막을 연속하여 구멍 내에 형성함으로써, 배리어 메탈막(도시 생략)을 형성한다. 이어서, 그 뒤에 구멍 내에 CVD(화학 기상 성장)법으로 W막을 매립하고, CMP법에 의해 W막의 평탄화를 행함으로써, W플러그(15)를 형성한다.
그 후, W플러그(15)의 산화 방지막으로서 SiON막(도시 생략)을, 예를 들면 플라즈마 증속 CVD법에 의해 형성한다. 이어서, 상부 전극(11a)까지 도달하는 컨택트홀 및 하부 전극(9a)까지 도달하는 컨택트홀을, SiON막, 층간 절연막(14), Al2O3막(13) 및 Al2O3막(12)에 형성한다. 그 후, 손상을 회복시키기 위해서, 산소 어닐을 행한다. 다음으로, SiON막(16)을 에치백에 의해 전체 면에 걸쳐 제거함으로써, W플러그(15)의 표면을 노출시킨다. 다음으로, 마찬가지로 도 2d에 나타낸 바와 같이, 상부 전극(11a)의 표면의 일부, 하부 전극(9a)의 표면의 일부 및 W플러그(15)의 표면이 노출된 상태에서 Al막(17) 및 도전성 배리어 막(18)을 형성하고, 이들의 패터닝을 행함으로써 배선을 형성한다. 이 때, 예를 들면 W플러그(15)와 상부 전극(11a)은 배선의 일부에서 서로 접속한다. 또한, Al막(17)을 형성하기 전에도 도전성 배리어 막을 형성하는 것이 바람직하다. 도전성 배리어 막(18)으로서는, 예를 들면 TiN막, TiSiN막, TaN막, CrN막, HfN막, ZrN막, TiAlN막, TaAlN막, CrAlN막, HfAlN막 등을 사용할 수 있다. 또한, 이들을 적층하여도 좋다. 또한, 도전성 배리어 막(18)으로서 TiSi막, CoSi 등의 실리사이드 막을 사용해도 좋다.
그 후, 도 2e에 나타낸 바와 같이, 배선보다 두꺼운 Al2O3막(41)을 보호막으로서 형성한다.
이어서, 도 2f에 나타낸 바와 같이, CMP(평탄화)에 의해 도전성 배리어 막(18)이 노출될 때까지 Al2O3막(41)을 연마한다. 즉, Al2O3막(41)에 대하여 도전성 배리어 막(18)을 스토퍼막으로 하여 CMP를 행한다.
다음으로, 도 2g에 나타낸 바와 같이, 예를 들면 고밀도 플라즈마법에 의해 실리콘 산화막(19)을 전체 면에 형성하고, 그 표면을 평탄화한다. 다음으로, 실리콘 산화막(19) 상에 수소 및 수분의 침입을 방지하는 보호막으로서 Al2O3막(20)을 형성한다. 또한, Al2O3막(20) 상에, 예를 들면 고밀도 플라즈마법에 의해 실리콘 산화막(23)을 형성한다.
그 후, 마찬가지로 도 2g에 나타낸 바와 같이, 실리콘 산화막(23), Al2O3막(20) 및 실리콘 산화막(19)에, 도전성 배리어 막(18)까지 도달하는 비어 홀을 형성하고, 그 내부에 W플러그(24)를 매립한다.
본 실시예에서는 비어 홀을 형성할 때에, 도전성 배리어 막(18) 상에 가공이 곤란한 Al2O3막이 존재하지 않는다. 이 때문에, 원하는 형상의 비어 홀을 용이하게 형성할 수 있다. 따라서, 종래와 같은 비어 홀의 협소화 및 에칭 퇴적물에 따르는 불량 등을 회피할 수 있다.
그리고, W플러그(24)의 형성 후에는 도 2h에 나타낸 바와 같이, 배선(25), 실리콘 산화막(26), Al2O3막(27), 실리콘 산화막(28), W플러그(29), Al배선(30), 실리콘 산화막(32), 실리콘 질화막(33), 폴리이미드층(35) 및 패드 개구부(34)의 형성을 행한다. 패드 개구부(34)로부터 노출된 Al배선(30)의 일부가 패드로서 사용된다.
이렇게 하여, 강유전체 캐패시터를 갖는 강유전체 메모리를 완성시킨다.
이와 같이, 본 실시예에 의하면, Al2O3막(41)(보호막)을 배선 상에 잔존시키고 있지 않기 때문에, 설계대로의 비어 홀을 용이하게 형성할 수 있다.
또한, 보호막인 Al2O3막(41)은 도 13 및 도 14b에 나타낸 바와 같이, PAD부 개구부 이외의 영역에 형성되어 있다. 반도체 장치는 상술한 바와 같이, 스크라이 브부(211), 스크라이브부-PAD 경계부(210), PAD부(209), PAD부-회로부 경계부(208), FeRAM부(셀부)(207), 회로-회로 경계부(206), 로직부(205) 및 PAD부-회로부 경계부(204) 등으로 구획할 수 있다. 또한, 배치는 도 14a에 나타낸 바와 같은 것으로 되어 있다. 또한, PAD(패드) 아래의 배선은 Al-Cu 배선이어도, 매립된 Cu 배선이어도 상관없다.
또한, 제 1 실시예에서는 실리콘 산화막(19)과 실리콘 산화막(23) 사이에 Al2O3막을 형성하고 있지만, 도 3에 나타낸 바와 같이, Al2O3막(20) 및 실리콘 산화막(23)을 형성하지 않고, 실리콘 산화막(19)을 두껍게 형성하여도 좋다.
또한, Al2O3막(41) 대신에, 보호막으로서 산화물막, 질화물막, 탄화물막 또는 폴리이미드막을 형성하여도 좋다. 산화물막으로서는, 산화티탄막 및 도포형 산화막(예를 들면, SOG(Spin on glass)막)을 들 수 있다. 질화물막으로서는, 질화 실리콘막, 산질화 실리콘막 및 질화 붕소막을 들 수 있다. 탄화물막으로서는, 탄화 실리콘막 및 다이아몬드 라이크 카본막을 들 수 있다.
또한, 제 1 실시예에서는 강유전체 캐패시터의 구조를 플래너(planar) 구조로 하고 있지만, 도 17에 나타낸 바와 같은 스택(stack) 구조를 채용하여도 좋다. 이 경우, 하부 전극(9a)에 접속되는 W플러그 등의 비어 플러그(71)를 Al2O3막(8b) 대신에 SiN막(8c) 등으로 형성한다. 또한, 도 17에서는 강유전체 캐패시터의 측면에 계단 모양의 단차가 존재하지만, 고온 일괄 에칭 기술을 사용했을 경우에는, 이러한 단차는 발생하지 않는다. 그리고, 고온 일괄 에칭 기술에 의해 미세화가 가 능해진다.
(제 2 실시예)
다음으로, 본 발명의 제 2 실시예에 대하여 설명한다. 다만, 여기에서는 편의상, 반도체 장치의 단면 구조에 대해서는 그 제조 방법과 함께 설명한다. 도 4a내지 도 4c는 본 발명의 제 2 실시예에 따른 강유전체 메모리(반도체 장치)의 제조 방법을 공정 순으로 나타내는 단면도이다.
제 2 실시예에서는 우선, 도 4a에 나타낸 바와 같이, 제 1 실시예와 같은 방법으로, Al막(17) 및 도전성 배리어 막(18)을 포함하는 배선의 형성까지의 처리를 행한다. 다음으로, 전체 면에 배선보다 얇은 Al2O3막(42)을 보호막으로서 형성한다. 다만, Al2O3막(42)의 두께는 2O㎚ 이상으로 하는 것이 바람직하다.
다음으로, 도 4b에 나타낸 바와 같이, CMP(평탄화)에 의해, 도전성 배리어 막(18)이 노출될 때까지 Al2O3막(42)을 연마한다. 즉, Al2O3막(42)에 대하여, 도전성 배리어 막(18)을 스토퍼막으로 하여 CMP를 행한다.
다음으로, 도 4c에 나타낸 바와 같이, 예를 들면 고밀도 플라즈마법에 의해 실리콘 산화막(19)을 전체 면에 형성하고, 그 표면을 평탄화한다. 다음으로, 실리콘 산화막(19) 상에 보호막으로서 Al2O3막(20)을 형성한다. 또한, Al2O3막(20) 상에, 예를 들면 고밀도 플라즈마법에 의해 실리콘 산화막(23)을 형성한다.
그 후, 마찬가지로 도 4c에 나타낸 바와 같이, 실리콘 산화막(23), Al2O3막 (20) 및 실리콘 산화막(19)에, 도전성 배리어 막(18)까지 도달하는 비어 홀을 형성하고, 그 내부에 W플러그(24)를 매립한다.
본 실시예에서도 비어 홀을 형성할 때에, 도전성 배리어 막(18) 상에 가공이 곤란한 Al2O3막이 존재하지 않는다. 이 때문에, 제 1 실시예와 동일한 효과를 얻을 수 있다.
(제 3 실시예)
다음으로, 본 발명의 제 3 실시예에 대하여 설명한다. 다만, 여기에서는 편의상, 반도체 장치의 단면 구조에 대해서는 그 제조 방법과 함께 설명한다. 도 5a 내지 도 5c는 본 발명의 제 3 실시예에 따른 강유전체 메모리(반도체 장치)의 제조 방법을 공정 순으로 나타내는 단면도이다.
제 3 실시예에 있어서는 우선, 도 5a에 나타낸 바와 같이, 제 2 실시예와 같은 방법으로 Al2O3막(42)의 형성까지 처리를 행한다. 배선보다도 두꺼운 실리콘 산화막(43)을 형성한다.
다음으로, 도 5b에 나타낸 바와 같이, CMP(평탄화)에 의해, 도전성 배리어 막(18)이 노출될 때까지 실리콘 산화막(43) 및 Al2O3막(42)을 연마한다. 즉, 실리콘 산화막(43) 및 Al2O3막(42)에 대하여 도전성 배리어 막(18)을 스토퍼 막으로 하여 CMP를 행한다.
다음으로, 도 5c에 나타낸 바와 같이, 예를 들면 고밀도 플라즈마법에 의해 실리콘 산화막(19)을 전체 면에 형성하고, 그 표면을 평탄화한다. 다음으로, 실리 콘 산화막(19) 상에 보호막으로서 Al2O3막(20)을 형성한다. 또한, Al2O3막(20) 상에, 예를 들면 고밀도 플라즈마법에 의해 실리콘 산화막(23)을 형성한다.
그 후, 마찬가지로 도 5c에 나타낸 바와 같이, 실리콘 산화막(23), Al2O3막(20) 및 실리콘 산화막(19)에, 도전성 배리어 막(18)까지 도달하는 비어 홀을 형성하고, 그 내부에 W플러그(24)를 매립한다.
본 실시예에서도 제 2 실시예와 동일한 효과를 얻을 수 있다. 또한, Al2O3막(42)에 대한 CMP 시에, Al2O3막(42) 주위에 실리콘 산화막(43)이 존재하고 있기 때문에, 높은 가공 정밀도를 얻을 수 있다.
(제 4 실시예)
다음으로, 본 발명의 제 4 실시예에 대하여 설명한다. 다만, 여기에서는 편의상, 반도체 장치의 단면 구조에 대해서는 그 제조 방법과 함께 설명한다. 도 6a 내지 도 6j는 본 발명의 제 4 실시예에 따른 강유전체 메모리(반도체 장치)의 제조 방법을 공정 순으로 나타내는 단면도이다.
제 4 실시예에 있어서는 우선, 도 6a에 나타낸 바와 같이, 제 1 실시예와 같은 방법으로 W플러그(15)의 형성까지 처리를 행한다. 다음으로, 하부 전극(9a)까지 도달하는 비어 플러그(51) 및 상부 전극(11a)까지 도달하는 비어 플러그(52)를 형성한다. 비어 플러그(51, 52)의 재료는 특별히 한정되지 않지만, 예를 들면 W를 사용할 수 있다. 또한, 비어 플러그(51, 52)를 W플러그(15)와 병행하여 형성하여도 좋고, 또한 W플러그(15) 앞에 형성하여도 좋다.
다음으로, 마찬가지로 도 6a에 나타낸 바와 같이, 층간 절연막(4) 상에 실리콘 산화막(53)을 형성한다. 실리콘 산화막(53)으로서는, 예를 들면 불순물이 도핑되어 있지 않은 실리콘 산화막(NSG막)을 형성한다. 그 후, 실리콘 산화막(53)에 배선 홈을 형성하고, 그 내부에 Cu배선(54)을 형성한다. Cu배선(54)의 형성에 즈음하여, 예를 들면 Cu재를 배선 홈의 내부에 매립한 후에, CMP에 의한 평탄화를 행한다.
이어서, 도 6b에 나타낸 바와 같이, 실리콘 산화막(53)에 대하여 에치백을 행한다. 이 결과, 실리콘 산화막(53)의 표면이 Cu배선(54)의 표면보다도 작아지게 된다.
다음으로, 도 6c에 나타낸 바와 같이, Cu배선(54)을 덮는 Al2O3막(55)을 보호막으로서 전체 면에 형성한다.
다음으로, 도 6d에 나타낸 바와 같이, CMP에 의해, Cu배선(54)이 노출될 때까지 Al2O3막(55)을 연마한다. 즉, Al2O3막(55)에 대하여, Cu배선(54)을 스토퍼막으로 하여 CMP를 행한다. 또한, 도 6d에서는 Al2O3막(55)의 표면이 Cu배선(54)의 표면보다도 낮아진 상태로 나타내고 있지만, Al2O3막(55) 표면의 높이를 Cu배선(54) 표면의 높이와 일치시켜도 좋다.
그 후, 도 6e에 나타낸 바와 같이, 전체 면에 실리콘 산화막(56)을 형성한다. 실리콘 산화막(56)으로서는, 예를 들면 불순물이 도핑되어 있지 않은 실리콘 산화막(NSG막)을 형성한다. 그 후, 실리콘 산화막(56)의 평탄화를 행한다.
이어서, 도 6f에 나타낸 바와 같이, 실리콘 산화막(56)에 배선 홈(57)을 형성한다.
다음으로, 도 6g에 나타낸 바와 같이, Cu배선(54)까지 도달하는 비어 홀(58)을 배선 홈(57) 내에 형성한다.
다음으로, 도 6h에 나타낸 바와 같이, 배선 홈(57) 및 비어 홀(58)을 매립하도록 하여 전체 면에 Cu재(59)를, 예를 들면 도금법에 의해 형성한다. 또한, Cu재(59)의 형성 전에는 시드층(도시 생략)을 형성해 두는 것이 바람직하다.
그 후, 도 6i에 나타낸 바와 같이, 실리콘 산화막(56)이 노출될 때까지 Cu재(59)에 대하여 CMP를 행한다.
이어서, 도 6j에 나타낸 바와 같이, 실리콘 산화막(56)의 에치백을 행한다. 그리고, Al2O3막(60), 실리콘 산화막(61), 비어 플러그(62), Al배선(30), 실리콘 산화막(32), 실리콘 질화막(33), 폴리이미드층(35) 및 패드 개구부(34)의 형성을 행한다. 패드 개구부(34)로부터 노출된 Al배선(30)의 일부가 패드로서 사용된다. 또한, 배선층의 수는, 예를 들면 20층 이상으로 하여도 좋다.
이렇게 하여, 강유전체 캐패시터를 갖는 강유전체 메모리를 완성시킨다.
본 실시예에 의하면, 다마신법을 채용하여 Cu배선을 형성하고 있기 때문에, 미세화에 적합하다. 또한, Cu배선의 주위에 보호막으로서 Al2O3막(55, 60)을 형성하고 있기 때문에, 강유전체 캐패시터의 열화를 억제할 수 있다. 그리고, Al2O3막(55, 60)을 형성한 후에, 이들을 Cu배선 상에 잔존시키고 있지 않기 때문에, 비어 홀을 용이하게 형성할 수 있다.
또한, 제 4 실시예에서는 강유전체 캐패시터의 구조를 플래너 구조로 하고 있지만, 도 7에 나타낸 바와 같은 스택 구조를 채용하여도 좋다. 이 경우, 하부 전극(9a)에 접속되는 비어 플러그(71)를 Al2O3막(8b) 대신에 SiN막(8c) 등으로 형성한다. 또한, 도 7에서는 강유전체 캐패시터의 측면에 계단 모양의 단차가 존재하지만, 고온 일괄 에칭 기술을 사용했을 경우에는, 이러한 단차는 발생하지 않는다. 그리고, 고온 일괄 에칭 기술에 의해 미세화가 가능해진다.
(제 5 실시예)
다음으로, 본 발명의 제 5 실시예에 대하여 설명한다. 다만, 여기에서는 편의상, 반도체 장치의 단면 구조에 대해서는 그 제조 방법과 함께 설명한다. 도 8a 내지 도 8h는 본 발명의 제 5 실시예에 따른 강유전체 메모리(반도체 장치)의 제조 방법을 공정 순으로 나타내는 단면도이다.
제 5 실시예에서는 우선, 도 8a에 나타낸 바와 같이, 제 1 실시예와 같은 방법으로, 강유전체 캐패시터의 형성까지 처리를 행한다. 다만, Al2O3막(12)의 형성은 생략한다. 강유전체 캐패시터의 형성 후에는 전체 면에 실리콘 산화막(81)을 형성한다.
다음으로, 도 8b에 나타낸 바와 같이, CMP에 의해, 상부 전극(11a)이 노출될 때까지 실리콘 산화막(81)을 연마한다. 즉, 실리콘 산화막(81)에 대하여 상부 전극(11a)을 스토퍼막으로 하여 CMP를 행한다.
다음으로, 도8c에 나타낸 바와 같이, 실리콘 산화막(81)에 대하여 에치백을 실시한다. 이 결과, 실리콘 산화막(81)의 표면이 상부 전극(11a)의 표면보다도 작아지게 된다.
그 후, 도 8d에 나타낸 바와 같이, 상부 전극(11a)을 덮는 Al2O3막(82)을 보호막으로서 전체 면에 형성한다. 또, Al2O3막(82)의 형성 전에, 어닐 및 N2O 가스 등을 사용한 플라즈마 처리를 행하는 것이 바람직하다. 어닐에 의해 용량 절연막(1Oa)의 데미지가 회복되고, 플라스마 처리에 의해 실리콘 산화막(81)의 표층부가 약간 질화되어, 그 내부에 수분이 침입하기 어려워지기 때문이다.
이어서, 도 8e에 나타낸 바와 같이, CMP에 의해, 상부 전극(11a)이 노출될 때까지 Al2O3막(82)을 연마한다. 즉, Al2O3막(82)에 대하여, 상부 전극(11a)을 스토퍼막으로 하여 CMP를 행한다. 또한, 도 8e에서는 Al2O3막(82) 표면이 상부 전극(11a)의 표면보다도 낮아진 상태로 표시되어 있지만, Al2O3막(82) 표면의 높이를 상부 전극(11a) 표면의 높이와 일치시켜도 좋다.
다음으로, 도 8f에 나타낸 바와 같이, 층간 절연막(14)을 전체 면에 형성한다. 다음으로, CMP법에 의해 층간 절연막(14)의 평탄화를 행한다.
그 후, 도 8g에 나타낸 바와 같이, 제 4 실시예와 같은 방법으로 W플러그(15), 비어 플러그(51) 및 비어 플러그(52)를 형성한다.
이어서, 도 8h에 나타낸 바와 같이, 제 4 실시예와 마찬가지로 다마신법에 의해 실리콘 산화막(53) 및 Cu배선(54)을 형성한다. 다음으로, 전체 면에 실리콘 산화막(56)을 형성하고, 실리콘 산화막(56)의 평탄화를 행한다. 다음으로, 실리콘 산화막(56)에 배선 홈 및 비어 홀을 형성하고, 이들을 매립하도록 하여 Cu재(59)를 형성한다. 그 후, 제 4 실시예와 같은 방법으로 실리콘 산화막(61)의 형성 이후의 처리를 행한다.
본 실시예에서는 상부 전극(11a)의 주위에 Al2O3막(82)(보호막)을 형성하고 있어, 배선의 주위에 보호막을 형성했을 경우와 마찬가지로, 용량 절연막(1Oa)의 열화를 억제할 수 있다. 또한, 상부 전극(11a)까지 도달하는 비어 홀을 형성할 때에는 상부 전극(11a) 상에 Al2O3막(82)이 존재하지 않기 때문에, 비어 홀의 정밀도를 한층 더 높일 수 있다.
또한, 제 5 실시예에서는 강유전체 캐패시터의 구조를 플래너 구조로 하고 있지만, 도 9에 나타낸 바와 같은 스택 구조를 채용하여도 좋다. 이 경우, 하부 전극(9a)에 접속되는 비어 플러그(71)를 Al2O3막(8b) 대신에 SiN막(8c) 등으로 형성한다. 또한, 도 9에서는 강유전체 캐패시터의 측면에 계단 모양의 단차가 존재하지만, 고온 일괄 에칭 기술을 사용했을 경우에는, 이러한 단차는 발생하지 않는다. 그리고, 고온 일괄 에칭 기술에 의해 미세화가 가능해진다.
(제 6 실시예)
다음으로, 본 발명의 제 6 실시예에 대하여 설명한다. 다만, 여기에서는 편의상, 반도체 장치의 단면 구조에 대해서는 그 제조 방법과 함께 설명한다. 도 10a 내지 도 10c는 본 발명의 제 6 실시예에 따른 강유전체 메모리(반도체 장치)의 제조 방법을 공정 순으로 나타내는 단면도이다.
제 6 실시예에서는 우선, 도 10a에 나타낸 바와 같이, 제 1 실시예와 같은 방법으로 Al2O3막(13)의 형성까지 처리를 행한다. 다음으로, 제 5 실시예와 같은 방법으로 실리콘 산화막(81)을 형성한다.
다음으로, 도 10b에 나타낸 바와 같이, CMP에 의해, 상부 전극(11a)이 노출될 때까지 실리콘 산화막(81) 및 Al2O3막(12, 13)을 연마한다. 즉, 실리콘 산화막(81) 및 Al2O3막(12, 13)에 대하여 상부 전극(11a)을 스토퍼 막으로 하여 CMP를 행한다.
다음으로, 도 10c에 나타낸 바와 같이, 층간 절연막(14)을 전체 면에 형성한다. 다음으로, CMP법에 의해 층간 절연막(14)의 평탄화를 행한다. 그 후, 제 4 실시예와 같은 방법으로, W플러그(15), 비어 플러그(51) 및 비어 플러그(52)를 형성한다.
본 실시예에서는 상부 전극(11a)까지 도달하는 비어 홀을 형성할 때에는, 상부 전극(11a) 상에 Al2O3막(12, 13)이 존재하지 않기 때문에, 비어 홀의 정밀도를 한 층 더 높일 수 있다.
또한, 제 6 실시예에서도 도 18에 나타낸 바와 같은 스택 구조를 채용하여도 좋다. 이 경우, 하부 전극(9a)에 접속되는 비어 플러그(71)를 Al2O3막(8b) 대신에 SiN막(8c) 등으로 형성한다. 또한, 도 18에서는 강유전체 캐패시터의 측면에 계단모양의 단차가 존재하지만, 고온 일괄 에칭 기술을 사용했을 경우에는, 이러한 단차는 발생하지 않는다. 그리고, 고온 일괄 에칭 기술에 의해 미세화가 가능해진다.
(제 7 실시예)
다음으로, 본 발명의 제 7 실시예에 대하여 설명한다. 제 7 실시예에서는 도 15 및 도 16에 나타낸 바와 같이, Al2O3막을 2층 이상 형성한다. 즉, Al2O3막(82, 55)을 형성함과 동시에, 상층에 Al2O3막(83, 84)을 더 형성한다.
또한, 어느 실시예에서도 강유전체막으로서는, 예를 들면 PbZr1 - XTiXO3막, Pb1-XLaXZr1-YTiYO3막, SrBi2(TaXNb1 -X)2O9막 또는 Bi4Ti2O12막 등을 사용할 수 있다. 또한, 배선 재료로서 Al 및 Cu 이외에, Al-Cu합금 등을 사용하여도 좋다.
또한, 특허문헌 6(일본국 특허 공개 2003-289074 호 공보)에는 고(高)애스펙트비의 배위선을 형성하는 것을 목적으로 하여, 배선 간에 매립한 층간 절연막을 평탄화하는 것이 기재되어 있다. 그러나, 배선 상에 수분의 확산을 방지하는 막을 형성하는 것은 기재되어 있지 않다. 또한, 이 층간 절연막의 가공은 용이하기 때문에, 개구부를 용이하게 형성하는 것만을 목적으로 하는 것이라면, 굳이 층간 절연막을 평탄화할 필요는 없다.
이하, 본 발명의 여러가지 형태를 부기로서 정리하여 기재한다.
(부기 1)
강유전체 캐패시터와,
상기 강유전체 캐패시터의 전극에 접속되는 배선을 형성시키는 틈을 갖고, 상기 강유전체 캐패시터로의 수소 또는 수분의 침입을 억제하는 절연막과,
상기 절연막의 틈에 형성되어, 상기 강유전체 캐패시터의 전극에 접속된 배선을 구비한 배선층을 갖고,
상기 배선의 표면은 상기 절연막으로부터 노출되어 있는 것을 특징으로 하는 반도체 장치.
(부기 2)
상기 배선층은, 상기 배선의 표면에 형성된 도전성 배리어 막을 갖는 것을 특징으로 하는 부기 1에 기재된 반도체 장치.
(부기 3)
상기 도전성 배리어 막은 금속 질화물 막인 것을 특징으로 하는 부기 2에 기재된 반도체 장치.
(부기 4)
상기 배선은 Al 또는 Cu 중 적어도 하나를 함유하고 있는 것을 특징으로 하는 부기 1 내지 3 중 어느 한 항에 기재된 반도체 장치.
(부기 5)
강유전체 캐패시터와, 상기 강유전체 캐패시터의 전극에 접속되는 배선을 형성시키는 틈을 갖고, 상기 강유전체 캐패시터로의 수소 또는 수분의 침입을 억제하는 절연막과, 상기 절연막의 틈에 형성되어 상기 강유전체 캐패시터의 전극에 접속 되며, 표면이 상기 절연막으로부터 노출되어 있는 배선층을 갖는 강유전체 메모리를 복수 가지는 강유전체 메모리 셀부와, 주변 회로부를 갖는 반도체 장치로서,
상기 절연막은 적어도 강유전체 메모리 셀부에 형성되어 있는 것을 특징으로 하는 반도체 장치.
(부기 6)
강유전체 캐패시터와, 상기 강유전체 캐패시터의 전극에 접속되는 배선을 형성시키는 틈을 갖고, 상기 강유전체 캐패시터로의 수소 또는 수분의 침입을 억제하는 절연막과, 상기 절연막의 틈에 형성되어 상기 강유전체 캐패시터의 전극에 접속되며, 표면이 상기 절연막으로부터 노출되어 있는 배선층을 갖는 강유전체 메모리를 복수 가지는 강유전체 메모리 셀부와, 주변 회로부와, 패드부를 갖는 반도체 장치로서,
상기 절연막은 적어도 강유전체 메모리 셀부 및 주변 회로부에 형성되어 있는 것을 특징으로 하는 반도체 장치.
(부기 7)
강유전체 캐패시터와, 상기 강유전체 캐패시터의 전극에 접속되는 배선을 형성시키는 틈을 갖고, 상기 강유전체 캐패시터로의 수소 또는 수분의 침입을 억제하는 절연막과, 상기 절연막의 틈에 형성되어 상기 강유전체 캐패시터의 전극에 접속되며, 표면이 상기 절연막으로부터 노출되어 있는 배선층을 갖는 강유전체 메모리를 복수 가지는 강유전체 메모리 셀부와, 주변 회로부와, 패드부와, 스크라이브 영역부를 갖는 반도체 장치로서,
상기 절연막은 적어도 강유전체 메모리 셀부 및 주변 회로부와 패드부에 형성되어 있는 것을 특징으로 하는 반도체 장치.
(부기 8)
강유전체 캐패시터와, 상기 강유전체 캐패시터의 전극에 접속되는 배선을 형성시키는 틈을 갖고, 상기 강유전체 캐패시터로의 수소 또는 수분의 침입을 억제하는 절연막과, 상기 절연막의 틈에 형성되어 상기 강유전체 캐패시터의 전극에 접속되며, 표면이 상기 절연막으로부터 노출되어 있는 배선층을 갖는 강유전체 메모리를 복수 가지는 강유전체 메모리 셀부와, 주변 회로부와, 패드부와, 스크라이브 영역부를 갖는 강유전체 메모리 칩이 반도체 기판에 복수 형성되어 이루어지는 반도체 장치로서,
상기 절연막은 반도체 기판 전체 면에 형성되어 있는 것을 특징으로 하는 반도체 장치.
(부기 9)
강유전체 캐패시터와,
상기 강유전체 캐패시터로의 수소 또는 수분의 침입을 억제하는 절연막을 갖고 ,
상기 절연막은 상기 강유전체 캐패시터를 구성하는 상부 전극의 표면보다도 아래에 형성되며, 상기 상부 전극의 표면은 상기 절연막으로부터 노출되어 있는 것을 특징으로 하는 반도체 장치.
(부기 10)
상기 절연막은 상기 상부 전극의 옆쪽에 형성되어 있는 것을 특징으로 하는 부기 9에 기재된 반도체 장치.
(부기 11)
상기 절연막은 상기 강유전체 캐패시터의 측면을 덮고 있는 것을 특징으로 하는 부기 9에 기재된 반도체 장치.
(부기 12)
상기 절연막은 산화물막, 질화물막 및 탄화물막으로 이루어지는 그룹으로부터 선택된 1종의 막인 것을 특징으로 하는 부기 1 내지 11 중 어느 한 항에 기재된 반도체 장치.
(부기 13)
강유전체 캐패시터와, 상기 강유전체 캐패시터를 구성하는 상부 전극의 표면보다도 아래에 형성되며, 상기 강유전체 캐패시터로의 수소 또는 수분의 침입을 억제하는 절연막을 갖고, 상기 상부 전극의 표면은 상기 절연막으로부터 퇴출되어 있는 강유전체 메모리를 복수 가지는 강유전체 메모리 셀부와, 주변 회로부를 갖는 반도체 장서로서,
상기 절연막은 적어도 강유전체 메모리 셀부에 형성되어 있는 것을 특징으로 하는 반도체 장치.
(부기 14)
강유전체 캐패시터와, 상기 강유전체 캐패시터를 구성하는 상부 전극의 표면보다도 아래에 형성되며, 상기 강유전체 캐패시터로의 수소 또는 수분의 침입을 억 제하는 절연막을 갖고, 상기 상부 전극의 표면은 상기 절연막으로부터 노출되어 있는 강유전체 메모리를 복수 가지는 강유전체 메모리 셀부와, 주변 회로부와, 패드부를 갖는 반도체 장치로서,
상기 절연막은 적어도 강유전체 메모리 셀부 및 주변 회로부에 형성되어 있는 것을 특징으로 하는 반도체 장치.
(부기 15)
강유전체 캐패시터와, 상기 강유전체 캐패시터를 구성하는 상부 전극의 표면보다도 아래에 형성되며, 상기 강유전체 캐패시터로의 수소 또는 수분의 침입을 억제하는 절연막을 갖고, 상기 상부 전극의 표면은 상기 절연막으로부터 노출되어 있는 강유전체 메모리를 복수 가지는 강유전체 메모리 셀부와, 주변 회로부와, 패드부, 스크라이브 영역부를 갖는 반도체 장치로서,
상기 절연막은 적어도 강유전체 메모리 셀부 및 주변 회로부 및 패드부에 형성되어 있는 것을 특징으로 하는 반도체 장치.
(부기 16)
강유전체 캐패시터와, 상기 강유전체 캐패시터를 구성하는 상부 전극의 표면보다도 아래에 형성되며, 상기 강유전체 캐패시터로의 수소 또는 수분의 침입을 억제하는 절연막을 갖고, 상기 상부 전극의 표면은 상기 절연막으로부터 노출되어 있는 강유전체 메모리를 복수 가지는 강유전체 메모리 셀부와, 주변 회로부와, 패드부와, 스크라이브 영역부를 갖는 강유전체 메모리 칩이 반도체 기판에 복수 형성되어 이루어지는 반도체 장치로서,
상기 절연막은 반도체 기판 전체 면에 형성되어 있는 것을 특징으로 하는 반도체 장치.
(부기 17)
강유전체 캐패시터를 형성하는 공정과,
상기 강유전체 캐패시터의 전극에 직접 접속된 배선을 구비한 배선층을 형성하는 공정을 갖고,
상기 배선층을 형성하는 공정은 상기 배선의 틈에, 상기 강유전체 캐패시터로의 수소 또는 수분의 침입을 억제하는 절연막을, 상기 배선의 표면을 노출시켜서 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 18)
상기 배선층을 형성하는 공정은, 상기 배선의 표면에 도전성 배리어 막을 형성하는 공정을 갖는 것을 특징으로 하는 부기 17에 기재된 반도체 장치의 제조 방법.
(부기 19)
상기 도전성 배리어 막으로서, 금속 질화물 막을 형성하는 것을 특징으로 하는 부기 18에 기재된 반도체 장치의 제조 방법.
(부기 20)
상기 배선으로서, Al을 함유하는 것을 형성하는 것을 특징으로 하는 부기 17 내지 19 중 어느 한 항에 기재된 반도체 장치의 제조 방법.
(부기 21)
상기 배선층을 형성하는 공정은, Cu를 함유하는 배선을 다마신법에 의해 형성하는 공정을 갖는 것을 특징으로 하는 부기 17 내지 20 중 어느 한 항에 기재된 반도체 장치의 제조 방법.
(부기 22)
상기 도전성 배리어 막을 스토퍼로서, CMP처리에 의해, 상기 절연막을 평탄화하는 공정을 갖는 것을 특징으로 하는 부기 18 또는 19에 기재된 반도체 장치의 제조 방법.
(부기 23)
강유전체 메모리를 복수 가지는 강유전체 메모리 셀부와, 주변 회로부를 갖는 반도체 장치의 제조 방법으로서,
강유전체 캐패시터를 형성하는 공정과,
상기 강유전체 캐패시터의 전극에 접속되는 배선층을 형성하는 공정과,
상기 배선층의 배선 형성부 이외의 부위로서, 적어도 상기 강유전체 메모리 셀부의 부위에, 상기 강유전체 캐패시터로의 수소 또는 수분의 침입을 억제하는 절연막을, 상기 배선의 표면이 퇴출하도록 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 24)
강유전체 캐패시터를 형성하는 공정과,
상기 강유전체 캐패시터를 구성하는 상부 전극의 표면보다도 아래에, 상기 강유전체 캐패시터로의 수소 또는 수분의 침입을 억제하는 절연막을, 상기 상부 전 극의 표면을 노출시켜서 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 25)
상기 절연막을, 상기 상부 전극의 옆쪽에 형성하는 것을 특징으로 하는 부기 24에 기재된 반도체 장치의 제조 방법.
(부기 26)
상기 절연막에 의해, 상기 강유전체 캐패시터의 측면을 덮는 것을 특징으로 하는 부기 24에 기재된 반도체 장치의 제조 방법.
(부기 27)
상기 절연막으로서, 산화물막, 질화물막 및 탄화물막으로 이루어지는 그룹으로부터 선택된 1종의 막을 형성하는 것을 특징으로 하는 부기 17 내지 26 중 어느 한 항에 기재된 반도체 장치의 제조 방법.
(부기 28)
상기 상부 전극의 재료를 스토퍼로 하여, CMP처리에 의해, 상기 절연막을 평탄화하는 공정을 갖는 것을 특징으로 하는 부기 24 내지 26 중 어느 한 항에 기재된 반도체 장치의 제조 방법.
(부기 29)
강유전체 캐패시터와,
상기 강유전체 캐패시터의 전극에 접속된 배선을 구비한 배선층과,
상기 배선의 틈에 형성되는 절연막 EH는 상기 강유전체 캐패시터를 구성하는 상부 전극보다도 아래에 형성되어 상기 상부 전극의 표면이 노출되어 있는 절연막의 안 중 어느 한쪽 또는 양쪽에 대해서, 절연막을 2층 이상 형성하는 것을 특징으로 하는 반도체 장치.
본 발명에 의하면, 절연막에 의해 강유전체 캐패시터를 보호할 수 있다. 또한, 이 절연막은 배선 또는 상부 전극의 표면을 노출하고 있으므로, 이들의 배선 또는 상부 전극을 덮는 절연막에 개구부를 형성할 경우에도, 그 형성이 용이하다.
또한, 적어도 수분을 억제하는 절연막이 강유전체 메모리 셀부에 형성되어 있는 경우에는, 개구부의 형성이 용이해짐과 동시에, 강유전체 메모리 셀부의 상부로부터 침입해 오는 수분 또는 수소의 양을 저감할 수 있다. 따라서, 수분 및 수소의 침입에 의한 강유전체 캐패시터 특성의 열화를 방지할 수 있다.
또한, 적어도 수분을 억제하는 절연막이, 강유전체 메모리 셀부와 주변 회로부에 형성되어 있는 경우에는, 개구부의 형성이 용이해짐과 동시에, 강유전체 메모리 셀부의 상부로부터 침입해 오는 수분 또는 수소의 양을 저감하고, 또한 주변 회로부의 상부로부터 침입해 오는 수분 또는 수소의 양도 저감할 수 있다. 즉, 칩 상방으로부터 침입해오는 수분 또는 수소의 양의 총 합계가 더 적어진다. 따라서, 수분 및 수소의 침입에 의한 강유전체 캐패시터 특성의 열화를 방지할 수 있다.
또한, 적어도 수분을 억제하는 절연막이, 강유전체 메모리 셀부, 주변 회로부 및 패드부에 형성되어 있는 경우에는, 개구부의 형성이 용이해짐과 동시에, 강유전체 메모리 셀부 및 주변 회로부의 상부로부터 침입해 오는 수분 또는 수소 양 을 저감하고, 또한 패드부의 상부로부터 침입해 오는 수분 또는 수소의 양도 저감할 수 있다. 즉, 칩 상방으로부터 침입해 오는 수분 또는 수소의 양의 총 합계가 더 적어진다. 따라서, 수분 및 수소의 침입에 의한 강유전체 캐패시터 특성의 열화를 방지할 수 있다.
또한, 적어도 수분을 억제하는 절연막이, 강유전체 메모리 셀부, 주변 회로부, 패드부 및 기판 전체 면에 형성되어 있는 경우에는, 개구부의 형성이 용이해짐과 동시에, 강유전체 메모리 셀부, 주변 회로부 및 패드부의 상부로부터 침입해 오는 수분 또는 수소의 양을 저감하고, 또한 그 밖의 영역의 상부로부터 침입해 오는 수분 또는 수소 양을 저감할 수 있다. 즉, 칩 상방으로부터 침입해 오는 수분 또는 수소의 양의 총 합계가 더 적어진다. 따라서, 수분 및 수소의 진입에 의한 강유전체 캐패시터 특성의 열화를 방지할 수 있다.
또한, 수분을 억제하는 절연막이 2층 이상 형성되어 있는 경우에는, 상부로부터 침입해 오는 수분 또는 수소의 양을 대폭적으로 저감할 수 있다.

Claims (11)

  1. 강유전체 캐패시터와,
    상기 강유전체 캐패시터의 전극에 접속되는 배선을 형성시키는 틈을 갖고,
    상기 강유전체 캐패시터로의 수소 또는 수분의 침입을 억제하는 절연막과,
    상기 절연막의 틈에 형성되어, 상기 강유전체 캐패시터의 전극에 접속되고 표면에 도전성 배리어 막이 형성된 배선을 구비하는 배선층을 갖고,
    상기 배선의 표면은 상기 절연막으로부터 노출되어 있으며, 또한
    상기 절연막의 표면은 상기 배선으로부터 노출되어 있는 것을 특징으로 하는 반도체 장치.
  2. 삭제
  3. 삭제
  4. 강유전체 캐패시터와,
    상기 강유전체 캐패시터로의 수소 또는 수분의 침입을 억제하는 절연막을 갖고,
    상기 절연막은 상기 강유전체 캐패시터를 구성하는 상부 전극의 표면보다도 아래에 형성되며, 상기 상부 전극의 표면은 상기 절연막으로부터 노출되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 절연막은, 상기 상부 전극의 옆쪽에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제 4 항에 있어서,
    상기 절연막은, 상기 강유전체 캐패시터의 측면을 덮고 있는 것을 특징으로 하는 반도체 장치.
  7. 강유전체 캐패시터와, 상기 강유전체 캐패시터를 구성하는 상부 전극의 표면보다도 아래에 형성되며, 상기 강유전체 캐패시터로의 수소 또는 수분의 침입을 억제하는 절연막을 갖고, 상기 상부 전극의 표면은 상기 절연막으로부터 노출되어 있 는 강유전체 메모리를 복수 가지는 강유전체 메모리 셀부와, 주변 회로부를 갖는 반도체 장치로서,
    상기 절연막은 적어도 강유전체 메모리 셀부에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  8. 강유전체 캐패시터를 형성하는 공정과,
    상기 강유전체 캐패시터의 전극에 직접 접속된 배선을 구비한 배선층을 형성하는 공정을 갖고,
    상기 배선층을 형성하는 공정은, 상기 배선을 형성한 후에, 상기 배선의 틈에 상기 강유전체 캐패시터로의 수소 또는 수분의 침입을 억제하는 절연막을, 상기 배선의 표면을 노출시키고, 또한 상기 절연막의 표면이 상기 배선으로부터 노출되도록 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 8 항에 있어서,
    상기 배선층을 형성하는 공정은, 상기 배선의 표면에 도전성 배리어 막을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 강유전체 메모리를 복수 가지는 강유전체 메모리 셀부와, 주변 회로부를 갖는 반도체 장치의 제조 방법으로서,
    상기 강유전체 메모리 셀부에 강유전체 캐패시터를 형성하는 공정과,
    상기 강유전체 캐패시터의 전극에 직접 접속되는 배선을 구비한 배선층을 형성하는 공정을 갖고,
    상기 배선층을 형성하는 공정은, 상기 배선을 형성한 후에, 적어도 상기 강유전체 메모리 셀부 내에서, 상기 배선의 틈에 상기 강유전체 캐패시터로의 수소 또는 수분의 침입을 억제하는 절연막을, 상기 배선의 표면을 노출시키고, 또한 상기 절연막의 표면이 상기 배선으로부터 노출되도록 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 강유전체 캐패시터를 형성하는 공정과,
    상기 강유전체 캐패시터를 구성하는 상부 전극의 표면보다도 아래에, 상기 강유전체 캐패시터로의 수소 또는 수분의 침입을 억제하는 절연막을, 상기 상부 전극의 표면을 노출시켜서 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
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