JP2006278939A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】 配線より厚いAl2O3膜41を保護膜として形成した後、CMPにより、導電性バリア膜18が露出するまでAl2O3膜41を研磨する。つまり、Al2O3膜41に対して、導電性バリア膜18をストッパ膜としてCMPを行う。次に、例えば高密度プラズマ法によりシリコン酸化膜19を全面に形成し、その表面を平坦化する。次いで、シリコン酸化膜19上に、水素及び水分の侵入を防止する保護膜としてAl2O3膜20を形成する。更に、Al2O3膜20上に、例えば高密度プラズマ法によりシリコン酸化膜23を形成する。その後、シリコン酸化膜23、Al2O3膜20及びシリコン酸化膜19に、導電性バリア膜18まで到達するビアホールを形成し、その内部にWプラグ24を埋め込む。
【選択図】 図2H
Description
次に、本発明の第1の実施形態について説明する。但し、ここでは、便宜上、半導体装置の断面構造については、その製造方法と共に説明する。図2A乃至図2Hは、本発明の第1の実施形態に係る強誘電体メモリ(半導体装置)の製造方法を工程順に示す断面図である。
次に、本発明の第2の実施形態について説明する。但し、ここでは、便宜上、半導体装置の断面構造については、その製造方法と共に説明する。図4A乃至図4Cは、本発明の第2の実施形態に係る強誘電体メモリ(半導体装置)の製造方法を工程順に示す断面図である。
次に、本発明の第3の実施形態について説明する。但し、ここでは、便宜上、半導体装置の断面構造については、その製造方法と共に説明する。図5A乃至図5Cは、本発明の第3の実施形態に係る強誘電体メモリ(半導体装置)の製造方法を工程順に示す断面図である。
次に、本発明の第4の実施形態について説明する。但し、ここでは、便宜上、半導体装置の断面構造については、その製造方法と共に説明する。図6A乃至図6Jは、本発明の第4の実施形態に係る強誘電体メモリ(半導体装置)の製造方法を工程順に示す断面図である。
次に、本発明の第5の実施形態について説明する。但し、ここでは、便宜上、半導体装置の断面構造については、その製造方法と共に説明する。図8A乃至図8Hは、本発明の第5の実施形態に係る強誘電体メモリ(半導体装置)の製造方法を工程順に示す断面図である。
次に、本発明の第6の実施形態について説明する。但し、ここでは、便宜上、半導体装置の断面構造については、その製造方法と共に説明する。図10A乃至図10Cは、本発明の第6の実施形態に係る強誘電体メモリ(半導体装置)の製造方法を工程順に示す断面図である。
次に、本発明の第7の実施形態について説明する。第7の実施形態では、図15及び図16に示すように、Al2O3膜を2層以上形成する。即ち、Al2O3膜82及び55を形成すると共に、更に上層にAl2O3膜83及び84を形成する。
強誘電体キャパシタと、
前記強誘電体キャパシタの電極に接続される配線を形成させる隙間を有し、前記強誘電体キャパシタへの水素又は水分の侵入を抑制する絶縁膜と、
前記絶縁膜の隙間に形成され、前記強誘電体キャパシタの電極に接続された配線を備えた配線層と、
を有し、
前記配線の表面は前記絶縁膜から露出していることを特徴とする半導体装置。
前記配線層は、前記配線の表面に形成された導電性バリア膜を有することを特徴とする付記1に記載の半導体装置。
前記導電性バリア膜は、金属窒化物膜であることを特徴とする付記2に記載の半導体装置。
前記配線は、Al又はCuの少なくとも一方を含有していることを特徴とする付記1乃至3のいずれか1項に記載の半導体装置。
強誘電体キャパシタと、前記強誘電体キャパシタの電極に接続される配線を形成させる隙間を有し、前記強誘電体キャパシタへの水素又は水分の侵入を抑制する絶縁膜と、前記絶縁膜の隙間に形成され、前記強誘電体キャパシタの電極に接続され、表面が前記絶縁膜から露出している配線層とを有する強誘電体メモリを複数有する強誘電体メモリセル部と、周辺回路部とを有する半導体装置であって、
前記絶縁膜は少なくとも強誘電体メモリセル部に形成されていることを特徴とする半導体装置。
強誘電体キャパシタと、前記強誘電体キャパシタの電極に接続される配線を形成させる隙間を有し、前記強誘電体キャパシタへの水素又は水分の侵入を抑制する絶縁膜と、前記絶縁膜の隙間に形成され、前記強誘電体キャパシタの電極に接続され、表面が前記絶縁膜から露出している配線層とを有する強誘電体メモリを複数有する強誘電体メモリセル部と、周辺回路部と、パッド部とを有する半導体装置であって、
前記絶縁膜は少なくとも強誘電体メモリセル部および周辺回路部に形成されていることを特徴とする半導体装置。
強誘電体キャパシタと、前記強誘電体キャパシタの電極に接続される配線を形成させる隙間を有し、前記強誘電体キャパシタへの水素又は水分の侵入を抑制する絶縁膜と、前記絶縁膜の隙間に形成され、前記強誘電体キャパシタの電極に接続され、表面が前記絶縁膜から露出している配線層とを有する強誘電体メモリを複数有する強誘電体メモリセル部と、周辺回路部と、パッド部と、スクライブ領域部とを有する半導体装置であって、
前記絶縁膜は少なくとも強誘電体メモリセル部および周辺回路部およびパッド部に形成されていることを特徴とする半導体装置。
強誘電体キャパシタと、前記強誘電体キャパシタの電極に接続される配線を形成させる隙間を有し、前記強誘電体キャパシタへの水素又は水分の侵入を抑制する絶縁膜と、前記絶縁膜の隙間に形成され、前記強誘電体キャパシタの電極に接続され、表面が前記絶縁膜から露出している配線層とを有する強誘電体メモリを複数有する強誘電体メモリセル部と、周辺回路部と、パッド部と、スクライブ領域部とを有する強誘電体メモリチップが半導体基板に複数形成されてなる半導体装置であって、
前記絶縁膜は半導体基板全面に形成されていることを特徴とする半導体装置。
強誘電体キャパシタと、
前記強誘電体キャパシタへの水素又は水分の侵入を抑制する絶縁膜と、
を有し、
前記絶縁膜は、前記強誘電体キャパシタを構成する上部電極の表面よりも下に形成され、前記上部電極の表面は前記絶縁膜から露出していることを特徴とする半導体装置。
前記絶縁膜は、前記上部電極の側方に形成されていることを特徴とする付記9に記載の半導体装置。
前記絶縁膜は、前記強誘電体キャパシタの側面を覆っていることを特徴とする付記9に記載の半導体装置。
前記絶縁膜は、酸化物膜、窒化物膜及び炭化物膜からなる群から選択された1種の膜であることを特徴とする付記1乃至11のいずれか1項に記載の半導体装置。
強誘電体キャパシタと、前記強誘電体キャパシタを構成する上部電極の表面よりも下に形成され、前記強誘電体キャパシタへの水素又は水分の侵入を抑制する絶縁膜とを有し、前記上部電極の表面は前記絶縁膜から露出している強誘電体メモリを複数有する強誘電体メモリセル部と、周辺回路部とを有する半導体装置であって、
前記絶縁膜は少なくとも強誘電体メモリセル部に形成されていることを特徴とする半導体装置。
強誘電体キャパシタと、前記強誘電体キャパシタを構成する上部電極の表面よりも下に形成され、前記強誘電体キャパシタへの水素又は水分の侵入を抑制する絶縁膜とを有し、前記上部電極の表面は前記絶縁膜から露出している強誘電体メモリを複数有する強誘電体メモリセル部と、周辺回路部と、パッド部とを有する半導体装置であって、
前記絶縁膜は少なくとも強誘電体メモリセル部および周辺回路部に形成されていることを特徴とする半導体装置。
強誘電体キャパシタと、前記強誘電体キャパシタを構成する上部電極の表面よりも下に形成され、前記強誘電体キャパシタへの水素又は水分の侵入を抑制する絶縁膜とを有し、前記上部電極の表面は前記絶縁膜から露出している強誘電体メモリを複数有する強誘電体メモリセル部と、周辺回路部と、パッド部、スクライブ領域部とを有する半導体装置であって、
前記絶縁膜は少なくとも強誘電体メモリセル部および周辺回路部およびパッド部に形成されていることを特徴とする半導体装置。
強誘電体キャパシタと、前記強誘電体キャパシタを構成する上部電極の表面よりも下に形成され、前記強誘電体キャパシタへの水素又は水分の侵入を抑制する絶縁膜とを有し、前記上部電極の表面は前記絶縁膜から露出している強誘電体メモリを複数有する強誘電体メモリセル部と、周辺回路部と、パッド部と、スクライブ領域部とを有する強誘電体メモリチップが半導体基板に複数形成されてなる半導体装置であって、
前記絶縁膜は半導体基板全面に形成されていることを特徴とする半導体装置。
強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタの電極に直接接続された配線を備えた配線層を形成する工程と、
を有し、
前記配線層を形成する工程は、前記配線の隙間に、前記強誘電体キャパシタへの水素又は水分の侵入を抑制する絶縁膜を、前記配線の表面を露出させて形成する工程を有することを特徴とする半導体装置の製造方法。
前記配線層を形成する工程は、前記配線の表面に導電性バリア膜を形成する工程を有することを特徴とする付記17に記載の半導体装置の製造方法。
前記導電性バリア膜として、金属窒化物膜を形成することを特徴とする付記18に記載の半導体装置の製造方法。
前記配線として、Alを含有するものを形成することを特徴とする付記17乃至19のいずれか1項に記載の半導体装置の製造方法。
前記配線層を形成する工程は、Cuを含有する配線をダマシン法により形成する工程を有することを特徴とする付記17乃至20のいずれか1項に記載の半導体装置の製造方法。
前記導電性バリア膜をストッパとしてCMP処理により前記絶縁膜を平坦化する工程を有することを特徴とする付記18又は19に記載の半導体装置の製造方法。
強誘電体メモリを複数有する強誘電体メモリセル部と、周辺回路部とを有する半導体装置の製造方法であって、
強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタの電極に接続される配線層を形成する工程と、
前記配線層の配線形成部以外の部位であって、少なくとも前記強誘電体メモリセル部の部位に、前記強誘電体キャパシタへの水素又は水分の侵入を抑制する絶縁膜を、前記配線の表面が露出するように形成する工程と、
を有することを特徴とする半導体装置の製造方法。
強誘電体キャパシタを形成する工程と、
記強誘電体キャパシタを構成する上部電極の表面よりも下に、前記強誘電体キャパシタへの水素又は水分の侵入を抑制する絶縁膜を、前記上部電極の表面を露出させて形成する工程と、
を有することを特徴とする半導体装置の製造方法。
前記絶縁膜を、前記上部電極の側方に形成することを特徴とする付記24に記載の半導体装置の製造方法。
前記絶縁膜により、前記強誘電体キャパシタの側面を覆うことを特徴とする付記24に記載の半導体装置の製造方法。
前記絶縁膜として、酸化物膜、窒化物膜及び炭化物膜からなる群から選択された1種の膜を形成することを特徴とする付記17乃至26のいずれか1項に記載の半導体装置の製造方法。
前記上部電極の材料をストッパとして、CMP処理により前記絶縁膜を平坦化する工程を有することを特徴とする付記24乃至26のいずれか1項に記載の半導体装置の製造方法。
強誘電体キャパシタと、
前記強誘電体キャパシタの電極に接続された配線を備えた配線層と、
前記絶縁膜の隙間に形成される絶縁膜、あるいは前記強誘電体キャパシタを構成する上部電極よりも下に形成され前記上部電極の表面が露出している絶縁膜の内、いずれか一方又は両方について、絶縁膜を二層以上形成することを特徴とする半導体装置。
10a:容量絶縁膜
11a:上部電極
12、13、41、42、55、82:Al2O3膜
101:強誘電体キャパシタ
102:MOSトランジスタ
103:ビット線
104:ワード線
105:プレート線
Claims (11)
- 強誘電体キャパシタと、
前記強誘電体キャパシタの電極に接続される配線を形成させる隙間を有し、前記強誘電体キャパシタへの水素又は水分の侵入を抑制する絶縁膜と、
前記絶縁膜の隙間に形成され、前記強誘電体キャパシタの電極に接続された配線を備えた配線層と、
を有し、
前記配線の表面は前記絶縁膜から露出していることを特徴とする半導体装置。 - 前記配線層は、前記配線の表面に形成された導電性バリア膜を有することを特徴とする請求項1に記載の半導体装置。
- 強誘電体キャパシタと、前記強誘電体キャパシタの電極に接続される配線を形成させる隙間を有し、前記強誘電体キャパシタへの水素又は水分の侵入を抑制する絶縁膜と、前記絶縁膜の隙間に形成され、前記強誘電体キャパシタの電極に接続され、表面が前記絶縁膜から露出している配線層とを有する強誘電体メモリを複数有する強誘電体メモリセル部と、周辺回路部とを有する半導体装置であって、
前記絶縁膜は少なくとも強誘電体メモリセル部に形成されていることを特徴とする半導体装置。 - 強誘電体キャパシタと、
前記強誘電体キャパシタへの水素又は水分の侵入を抑制する絶縁膜と、
を有し、
前記絶縁膜は、前記強誘電体キャパシタを構成する上部電極の表面よりも下に形成され、前記上部電極の表面は前記絶縁膜から露出していることを特徴とする半導体装置。 - 前記絶縁膜は、前記上部電極の側方に形成されていることを特徴とする請求項4に記載の半導体装置。
- 前記絶縁膜は、前記強誘電体キャパシタの側面を覆っていることを特徴とする請求項4に記載の半導体装置。
- 強誘電体キャパシタと、前記強誘電体キャパシタを構成する上部電極の表面よりも下に形成され、前記強誘電体キャパシタへの水素又は水分の侵入を抑制する絶縁膜とを有し、前記上部電極の表面は前記絶縁膜から露出している強誘電体メモリを複数有する強誘電体メモリセル部と、周辺回路部とを有する半導体装置であって、
前記絶縁膜は少なくとも強誘電体メモリセル部に形成されていることを特徴とする半導体装置。 - 強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタの電極に直接接続された配線を備えた配線層を形成する工程と、
を有し、
前記配線層を形成する工程は、前記配線の隙間に、前記強誘電体キャパシタへの水素又は水分の侵入を抑制する絶縁膜を、前記配線の表面を露出させて形成する工程を有することを特徴とする半導体装置の製造方法。 - 前記配線層を形成する工程は、前記配線の表面に導電性バリア膜を形成する工程を有することを特徴とする請求項8に記載の半導体装置の製造方法。
- 強誘電体メモリを複数有する強誘電体メモリセル部と、周辺回路部とを有する半導体装置の製造方法であって、
強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタの電極に接続される配線層を形成する工程と、
前記配線層の配線形成部以外の部位であって、少なくとも前記強誘電体メモリセル部の部位に、前記強誘電体キャパシタへの水素又は水分の侵入を抑制する絶縁膜を、前記配線の表面が露出するように形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 強誘電体キャパシタを形成する工程と、
記強誘電体キャパシタを構成する上部電極の表面よりも下に、前記強誘電体キャパシタへの水素又は水分の侵入を抑制する絶縁膜を、前記上部電極の表面を露出させて形成する工程と、
を有することを特徴とする半導体装置の製造方法。
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