KR20070011273A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

강유전체 커패시터(capacitor)를 덮는 층간 절연막(14)을 형성한 후, 수소 확산 방지막(18), 에칭 스토퍼(19) 및 층간 절연막(20)을 형성한다. 그리고, 싱글 다마신법에 의해, 층간 절연막(20) 내에, TaN막(21)(배리어 메탈막) 및 Cu막(22)을 구비하는 배선을 형성한다. 그 후, 듀얼 다마신법에 의해, Cu막(29)을 구비하는 배선 및 Cu막(36)을 포함하는 배선 등을 더 형성한다.
강유전체 커패시터, 층간 절연막, 수소 확산 방지만, 에칭 스토퍼, 듀얼 다마신

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND PROCESS FOR FABRICATING THE SAME}
본 발명은 강유전체 커패시터를 구비한 불휘발성 메모리에 적합한 반도체 장치 및 그 제조 방법에 관한 것이다.
종래의 강유전체 메모리에서는, 주로, 배선층끼리의 접속에 W 플러그가 이용되고, 배선으로 A1 배선이 이용되고 있다.
그러나, 최근, 미세화의 요청이 있지만, W 플러그 및 A1 배선을 이용한 강유전체 메모리의 미세화에는, 제조 기술 및 층간 용량 등의 관점에서 한계가 있다.
[특허문헌 1] 일본 특허 공개 제2001-284448호 공보
[특허문헌 2] 일본 특허 공개 제2000-82684호 공보
본 발명의 목적은 강유전체 커패시터의 특성을 저하시키지 않고 고집적을 실현 가능하게 하는 반도체 장치 및 그 제조 방법을 제공하는 것에 있다.
DRAM 등의 강유전체막을 이용하지 않는 반도체 장치의 미세화에 있어서는, Cu 배선을 이용한 다마신법이 채용되고 있다. 따라서, 다마신법을 강유전체 메모리의 제조 프로세스에 그대로 적용할 수 있으면, 용이하게 강유전체 메모리의 미세화를 달성하는 것도 가능하다. 그러나, Cu 배선을 이용한 다마신법을 강유전체 메모리의 제조에 그대로 적용할 수 없다. 이것은, 이하의 이유에 의한다.
첫째로, Cu 배선을 이용한 다마신법으로서는, 배선간의 용량을 저감하기 위해서, 층간 절연막으로서 저유전률막을 형성한다. 저유전률막으로서는, 예컨대 SOG(Spin 0n Glass)막 및 HSQ(Hydrogen Silsesquioxane)막 등이 이용되고 있다. 이들의 저유전률막을 형성하는 때에는, 다량의 수소 또는 수분이 이용된다.
그러나, 강유전체막의 특성은 수소 및 수분의 혼입에 의해 현저하게 열화한다. 이 때문에, Cu 배선을 이용한 다마신법을 적용하기 어려운 것이다.
둘째로, 강유전체 커패시터의 전극을 구성하는 재료와 Cu의 접촉에도 문제가 있다.
본원 발명자는, 이러한 문제점을 회피하면서 강유전체 메모리의 미세화를 가능하게 하기 위해 예의 검토를 거듭한 결과, 이하에 나타내는 발명의 여러 가지 형태를 생각해 냈다.
본 발명에 따른 반도체 장치의 제조 방법에서는, 반도체 기판의 위쪽에 강유전체 커패시터를 형성한 후, 상기 강유전체 커패시터를 덮는 제1 층간 절연막을 형성한다. 다음으로, 상기 층간 절연막 상에 수소 확산 방지막을 형성한다. 이어서, 상기 수소 확산 방지막 상에 에칭 스토퍼막을 형성한다. 그 후, 상기 에칭 스토퍼막 상에 제2 층간 절연막을 형성한다. 그리고, 상기 제2 층간 절연막 내에 매립되며, Cu를 함유하고, 상기 강유전체 커패시터에 접속되는 배선을 형성한다.
도 1은 본 발명의 실시형태에 따른 방법에 의해 제조한 강유전체 메모리(반도체 장치)의 메모리 셀 어레이의 구성을 도시하는 회로도.
도 2a 내지 도 2p는 본 발명의 실시형태에 따른 강유전체 메모리의 제조 방법을 단계순으로 도시하는 단면도.
이하, 본 발명의 실시형태에 대해, 첨부의 도면을 참조하여 구체적으로 설명한다. 도 1은 본 발명의 실시형태에 따른 방법에 의해 제조하는 강유전체 메모리(반도체 장치)의 메모리 셀 어레이의 구성을 도시하는 회로도이다.
이 메모리 셀 어레이에는 하나의 방향으로 연장되는 복수 개의 비트선(103) 및 비트선(103)이 연장되는 방향에 대해 수직인 방향으로 연장되는 복수 개의 워드선(104) 및 플레이트선(105)이 설치되어 있다. 또한, 이들의 비트선(103), 워드선(104) 및 플레이트선(105)이 구성하는 격자와 정합하도록 하여, 본 실시형태에 따른 강유전체 메모리의 복수개의 메모리 셀이 어레이형으로 배치되어 있다. 각 메모리 셀에는 강유전체 커패시터(101) 및 M0S 트랜지스터(102)가 설치된다.
MOS 트랜지스터(102)의 게이트는 워드선(104)에 접속되어 있다. 또한, MOS 트랜지스터(102)의 한쪽의 소스 드레인은 비트선(103)에 접속되고, 다른쪽의 소스 드레인은 강유전체 커패시터(101)의 한쪽의 전극에 접속되어 있다. 그리고, 강유전체 커패시터(101)의 다른쪽의 전극이 플레이트선(105)에 접속되어 있다. 또한, 각 워드선(104) 및 플레이트선(105)은 이들이 연장되는 방향과 동일한 방향으로 배열되는 복수개의 MOS 트랜지스터(102)에 의해 공유되어 있다. 마찬가지로, 각 비트 선(103)은 그것이 연장되는 방향과 동일한 방향으로 배열되는 복수개의 MOS 트랜지스터(102)에 의해 공유되어 있다. 워드선(104) 및 플레이트선(105)이 연장되는 방향, 비트선(103)이 연장되는 방향은 각각 행 방향, 열 방향이라고 불릴 수 있다. 단, 비트선(103), 워드선(104) 및 플레이트선(105)의 배치는 전술한 것에 한정되지 않는다.
이와 같이 구성된 강유전체 메모리의 메모리 셀 어레이에서는 강유전체 커패시터(101)에 설치된 강유전체막의 분극 상태에 따라, 데이터가 기억된다.
다음으로, 본 발명의 실시형태에 따른 강유전체 메모리(반도체 장치)의 제조 방법에 대해서 설명한다. 단, 여기에서는 편의상 각 메모리 셀의 단면 구조에 대해서는, 그 제조 방법과 함께 설명한다. 도 2a 내지 도 2p는 본 발명의 실시형태에 따른 강유전체 메모리의 제조 방법을 단계순으로 도시하는 단면도이다.
본 실시형태에 있어서는, 우선, 도 2a에 도시한 바와 같이, Si 기판등의 반도체 기판 1의 표면에, 소자활성 영역을 구획하는 소자 분리 절연막(2)을 예컨대 로커스(LOCOS : Local Oxidation of Silicon)법에 의해 형성한다. 다음으로, 소자 분리 절연막(2)에 의해 구획된 소자활성 영역 내에, 게이트 절연막(3), 게이트 전극(4), 실리사이드층(5), 측벽(6) 및 저농도 확산층(21) 및 고농도 확산층(22)으로 이루어지는 소스 드레인 확산층을 구비한 트랜지스터(MOSFET)를 형성한다. 이어서, 전면에, MOSFET을 덮도록 하여 실리콘산질화막(7)을 형성하고, 전면에 실리콘산화막(8)을 더 형성한다. 실리콘산질화막(7)은 실리콘산화막(8)을 형성할 때의 게이트 절연막(3) 등의 수소 열화를 방지하기 위해 형성되어 있다.
그 후, 실리콘산화막(8) 상에 하부 전극막(9) 및 강유전체막(10)을 순차 형성한다. 하부 전극막(9)은 예컨대 Ti막 및 그 위에 형성된 Pt막으로 구성된다. 또한, 강유전체막(10)은 예컨대 PZT[Pb(Zr, Ti)O3]막으로 구성된다. 이어서, 강유전체막(10)의 결정화 어닐링을 행한다. 다음으로, 강유전체막(10) 상에 상부 전극막을 형성하고, 이것을 패터닝함으로써, 상부 전극(11)을 형성한다. 상부 전극은 예컨대 IrOx막으로 이루어진다. 다음으로, 에칭을 이용한 패터닝에 따른 손상을 회복시키기 위한 산소 어닐링을 행한다.
그 후, 도 2b에 도시한 바와 같이, 강유전체막(10)의 패터닝을 행함으로써, 용량 절연막을 형성한다. 이어서, 박리 방지용 산소 어닐링을 행한다.
다음으로, 도 2c에 도시한 바와 같이, 보호막으로서 Al203막(12)을 스퍼터링법에 의해 전면에 형성한다. 이어서, 스퍼터링에 의한 손상을 완화하기 위해, 산소 어닐링을 행한다. 보호막[Al203막(12)]에 의해, 외부로부터 수소가 강유전체 커패시터로 침입되는 것이 방지된다.
그 후, 도 2d에 도시한 바와 같이, Al203막(12) 및 하부 전극막(9)의 패터닝을 행함으로써, 하부 전극을 형성한다. 이어서, 박리 방지용 산소 어닐링을 행한다.
다음으로, 도 2e에 도시한 바와 같이, 보호막으로서 Al203막(13)을 스퍼터링법에 의해 전면에 형성한다. 이어서, 커패시터 누설을 저감시키기 위해, 산소 어닐 링을 행한다.
그 후, 도 2f에 도시한 바와 같이, 층간 절연막(14)을 고밀도 플라즈마 CVD법에 의해 전면에 형성한다. 또한, 층간 절연막(14)의 두께는 예컨대 1.5㎛ 정도로 한다. 또한, 산화실리콘으로 이루어지는 층간 절연막(14)을 TEOS를 이용한 플라즈마 CVD법에 의해 형성하더라도 좋다.
이어서, 도 2g에 도시한 바와 같이, CMP(화학 기계적 연마)법에 의해, 층간 절연막(14)의 평탄화를 행한다. 다음으로, N2O 가스를 이용한 플라즈마 처리를 행한다. 그 결과, 층간 절연막(14)의 표층부가 약간 질화되어, 그 내부에 수분이 침입하기 어려워진다. 또한, 이 플라즈마 처리는 N 또는 O의 적어도 어느 한쪽이 포함된 가스를 이용하고 있으면 유효하다. 이어서, 트랜지스터의 고농도 확산층(22)까지 도달하는 구멍을 층간 절연막(14), Al203막(13), 실리콘산화막(8) 및 실리콘산질화막(7)에 형성한다. 그 후, 스퍼터링법에 의해, Ti막 및 TiN막을 연속하여 구멍 내에 형성함으로써, 배리어 메탈막(도시하지 않음)을 형성한다. 이어서, 구멍 내에 CVD(화학 기상 성장)법으로 W 막을 매립하고, CMP법에 의해 W 막의 평탄화를 행함으로써, W 플러그(15)를 더 형성한다. 또한, 배리어 메탈막은 TiN막만을 포함하여도 좋고, 또한, TaN막 및 TiN막을 포함하여도 좋다.
다음으로, 도 2h에 도시한 바와 같이, W 플러그(15)의 산화방지막으로서 SiON막(16)을, 예컨대 플라즈마 증속 CVD법에 의해 형성한다.
이어서, 도 2i에 도시한 바와 같이, 상부 전극(11)까지 도달하는 구멍 및 하 부 전극[하부 전극막(9)]까지 도달하는 구멍을 SiON막(16), 층간 절연막(14), Al203막(13) 및 Al203막(12)에 형성한다. 그 후, 손상을 회복시키기 위해, 산소 어닐링을 행한다.
이어서, 도 2j에 도시한 바와 같이, SiON막(16)을 에치백에 의해 전면에 걸쳐 제거함으로써, W 플러그(15)의 표면을 노출시킨다. 다음으로, 도 2k에 도시한 바와 같이, 상부 전극(11)의 표면의 일부, 하부 전극[하부 전극막(9)]의 표면의 일부 및 W 플러그(15)의 표면이 노출한 상태로 A1막을 형성하고, 이 A1막의 평탄화를 층간 절연막(14)의 표면이 노출할 때까지 행함으로써, A1 배선(17)을 형성한다.
그 후, 강유전체 커패시터의 특성 열화를 회복시키는 것을 목적으로 하는, 예컨대, 산소 및/또는 질소를 함유하는 분위기 속에서 400℃∼600℃의 회복 어닐링을 행한다.
이어서, 전면에, 수소 확산 방지막(18), 에칭 스토퍼막(19) 및 층간 절연막(20)을 순차 형성한다. 수소 확산 방지막(18)으로서는, 예컨대 산화알루미늄막, 질화알루미늄막, 산화탄탈막, 질화탄탈막, 산화티탄막 또는 산화지르코늄막 등을 형성할 수 있다. 수소 확산 방지막(18)의 두께는, 예컨대 5 ㎚ 내지 100 ㎚ 정도로 한다. 또한, 수소 확산 방지막(18)은 예컨대 물리적 증착법(PVD) 또는 유기 금속 화학 기상 성장법(MOCVD)에 의해 형성할 수 있다. 에칭 스토퍼막(19)으로서는, 예컨대 질화실리콘막 또는 TEOS(tetraethyl orthosi1icate)를 이용한 산화실리콘막 등을 플라즈마 증속 CVD법에 의해 형성할 수 있다. 또한 질화실리콘막을 형성하는 경우에는, 단주파 또는 2주파 플라즈마 증속 CVD법을 채용하는 것이 바람직하다. 이것은, 단주파 또는 2주파 플라즈마 증속 CVD법을 채용한 경우에는, 이미 형성되어 있는 강유전체막(10)의 특성 열화를 억제하기 쉽기 때문이다. 또한, 층간 절연막(20)으로서는, 예컨대 플라즈마 CVD법에 의해 SiON막을 형성하는 것이 바람직하다. 이것은, 플라즈마 CVD법에 의해 SiON막을 형성하는 경우에는, 수소 및 수분의 혼입이 억제되기 때문이다. 또한, SiON막은 저유전률막이므로, 배선간의 기생 용량을 낮게 억제하는 것도 가능하다. 또한, 층간 절연막(20)으로서, TEOS를 이용한 플라즈마 CVD법에 의해 산화실리콘막을 형성하여도 좋고, TEOS 및 O3를 이용한 고밀도 플라즈마 CVD법 또는 상압 CVD법에 의해 NSG(non-doped silicate glass)막을 형성하여도 좋다.
또한, 수소 확산 방지막(18)의 형성 전 및/또는 에칭 스토퍼막(19)의 형성 전에, N2 가스 또는 N2O 가스를 이용한 플라즈마 처리를 200℃∼450℃에서 행하는 것이 바람직하다. 이러한 플라즈마 처리를 행함으로써, 형성되어 있는 막 중에서 수분이 방출됨과 동시에, 막의 표층부가 약간 질화되어, 그 내부에 수분이 침입하기 어려워진다.
그 후, 도 2m에 도시한 바와 같이, 싱글 다마신법을 채용하고, 층간 절연막(20), 에칭 스토퍼막(19) 및 수소 확산 방지막(18)에 순차로 홈을 형성하여, 그 중부에 배선을 형성한다. 배선의 형성에 있어서는, 도 2m에 도시한 바와 같이, 홈의 측벽부 및 바닥부에 TaN막(21)을 배리어 메탈막으로 형성 한 후, 그 위에 Cu 시 드층을 형성하고, 도금법에 의해 Cu막(22)을 매립한다. 그리고, CMP법에 의해 Cu막(22)을 평탄화한다.
이어서, 도 2N에 도시한 바와 같이, 전면에, 수소 확산 방지막(23), 에칭 스토퍼막(24) 및 층간 절연막(25∼27)을 순차 형성한다. 수소 확산 방지막(23)으로서는, 예컨대 수소 확산 방지막(18)과 같은 막을 형성하고, 에칭 스토퍼막(24)으로서는, 예컨대 에칭 스토퍼막(19)과 동일한 막을 형성한다. 층간 절연막(25) 및 층간 절연막(27)으로서는, 예컨대 플라즈마 CVD법에 의해 SiON막을 형성하고, 층간 절연막(26)으로서는, 예컨대 HSQ막을 형성한다.
다음으로, 도 2o에 도시한 바와 같이, 듀얼 다마신법을 채용하여, 층간 절연막(27∼25), 에칭 스토퍼막(24) 및 수소 확산 방지막(23)에 순차로 홈 및 접촉 홀을 형성하여, 그 내부에 배선을 형성한다. 배선의 형성에 있어서는, 도 2o에 도시한 바와 같이, 홈 및 접촉 홀의 측벽부 바닥부에 TaN막(28)을 배리어 메탈막으로서 형성한 후, 그 위에 Cu 시드층을 형성하여, 도금 법에 의해 Cu막(29)을 매립한다. 그리고, CMP법에 의해 Cu막(29)을 평탄화한다.
그 후, 도 2p에 도시한 바와 같이, 수소 확산 방지막(30), 에칭 스토퍼막(31) 및 층간 절연막(32∼34)을, 수소 확산 방지막(23), 에칭 스토퍼막(24) 및 층간 절연막(25∼27)과 동일하게 형성한다. 또한, 이들에, 홈 및 콘택트 홀을 형성하고, 그 내부에, TaN막(35) 및 Cu막(36)을 구비한 배선을, TaN막(28) 및 Cu막(29)을 구비한 배선과 동일하게 형성한다.
이어서, 층간 절연막 및 상층의 배선 등을 더 형성한다. 배선의 층수는 한정 되지 않는다. 그리고, 예컨대 TEOS 산화막 및 SiN막으로 이루어지는 커버막을 형성하여 강유전체 커패시터를 갖는 강유전체 메모리를 완성시킨다.
이러한 본 실시형태에 따르면, Cu 배선 및 저유전률막을 이용하는 것에 의해, 강유전체 메모리의 미세화 및 고속화를 실현할 수 있다. 또한, 상감 프로세스의 채용에 있어서, 에칭 스토퍼막의 아래에 수소 확산 방지막을 형성하고 있기 때문에, 수소 및 수분을 비교적 많이 포함하는 막을 형성하였더라도, 강유전체 커패시터의 열화를 억제할 수 있다.
또한, 전술의 실시형태에서는, 플래너형의 강유전체 커패시터를 제작하고 있지만, 본 발명을 스택형의 강유전체 커패시터에 적용하여도 좋다. 이 경우, 예컨대, MOSFET 등의 트랜지스터에 접속된 W 플러그 등의 접촉 플러그의 일부는, 강유전체 커패시터의 하부 전극에 접속된다.
또한, 강유전체막의 재료는 PZT에 한정되는 것이 아니라, 예컨대, PZT에 Ca, Sr, La, Nb, Ta, Ir 및/또는 W를 도핑한 것을 이용할 수도 있다. 또는, PZT 계의 막 이외에, SBT 계의 막이나 Bi층형계의 막을 형성하여도 좋다.
또한, 강유전체 메모리의 셀의 구조는 1T1C형으로 한정되지 않고, 2T2C형이어도 좋다.
또한, 강유전체 커패시터의 전극까지 도달하는 접촉 홀에 매립하는 플러그를 W 플러그로 하여도 좋다. 단, 이 경우에는, Ti막 및 TiN막을 포함하는 배리어메탈막, TiN막만을 포함하는 배리어 메탈막, 또는 TaN막 및 TiN막을 포함하는 배리어메탈막을 이용하는 것이 바람직하다.
또한, Cu 배선을 구성하는 Cu막의 형성 방법은 도금법에 한정되지 않고, 예컨대, PVD 법 또는 CVD법을 채용하여도 좋다.
이상 상술한 바와 같이, 본 발명에 의하면, 미세화를 위해, Cu를 함유하는 배선을 이용함과 동시에, 층간 절연막으로서 저유전률막을 사용하여도, 수소 확산 방지막의 존재에 의해, 수소 및 수분의 확산을 원인으로 하는 강유전체 커패시터의 특성의 열화를 억제할 수 있다. 특히, 미세화에 따른 0.18 ㎛ 이하의 배선룰을 채용한 반도체 장치 및 그 제조 방법에 적합하다.

Claims (20)

  1. 반도체 기판과,
    상기 반도체 기판의 위쪽에 형성된 강유전체 커패시터와,
    상기 강유전체 커패시터를 덮는 제1 층간 절연막과,
    상기 층간 절연막 상에 형성된 수소 확산 방지막과,
    상기 수소 확산 방지막 상에 형성된 에칭 스토퍼막과,
    상기 에칭 스토퍼막 상에 형성된 제2 층간 절연막과,
    상기 제2 층간 절연막 내에 매립되고, Cu를 함유하며, 상기 강유전체 커패시터에 접속된 배선
    을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 수소 확산 방지막은 산화알루미늄막, 질화알루미늄막, 산화탄탈막, 질화탄탈막, 산화티탄막 및 산화지르코늄막으로 이루어지는 군으로부터 선택된 1종의 막인 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 제2 층간 절연막은 Si0N막인 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 기판 상에 형성된 트랜지스터를 구비하고,
    상기 강유전체 커패시터의 전극의 한쪽은 상기 트랜지스터에 접속되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서, 상기 Cu를 함유하는 배선은 상기 트랜지스터의 전극에 접속되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서, 상기 강유전체 커패시터의 전극에 접하고, Cu를 함유하지 않는 배선을 포함하며,
    상기 Cu를 함유하는 배선은 상기 Cu를 함유하지 않는 배선을 통해 상기 강유전체 커패시터의 전극에 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서, 상기 Cu를 함유하는 배선은 배리어 메탈막을 통해 상기 강유전체 커패시터의 전극에 접속되어 있는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서, 상기 배리어 메탈막은 질화탄탈막을 포함하는 것을 특징으로 하는 반도체 장치.
  9. 반도체 기판의 위쪽에 강유전체 커패시터를 형성하는 단계와,
    상기 강유전체 커패시터를 덮는 제1의 층간 절연막을 형성하는 단계와,
    상기 층간 절연막 상에 수소 확산 방지막을 형성하는 단계와,
    상기 수소 확산 방지막 상에 에칭 스토퍼막을 형성하는 단계와,
    상기 에칭 스토퍼막 상에 제2 층간 절연막을 형성하는 단계와,
    상기 제2 층간 절연막 내에 매립되고, Cu를 함유하며, 상기 강유전체 커패시터에 접속된 배선을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제9항에 있어서, 상기 수소 확산 방지막으로서, 산화알루미늄막, 질화알루미늄막, 산화탄탈막, 질화탄탈막, 산화티탄막 및 산화지르코늄막으로 이루어지는 군으로부터 선택된 1종의 막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제9항에 있어서, 상기 제2 층간절연막으로서, SiON막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제9항에 있어서, 상기 강유전체 커패시터를 형성하는 단계 전에, 상기 반도체 기판의 표면에, 상기 강유전체 커패시터에 설치된 한쪽의 전극에 접속되는 트랜지스터를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제12항에 있어서, 상기 Cu를 함유하는 배선을, 상기 트랜지스터의 전극에 접 속하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제9항에 있어서, 상기 강유전체 커패시터의 전극에 접하고, Cu를 함유하지 않는 배선을 형성하는 단계를 포함하며,
    상기 Cu를 함유하는 배선을, 상기 Cu를 함유하지 않는 배선을 통해 상기 강유전체 커패시터의 전극에 전기적으로 접속하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제9항에 있어서, 상기 Cu를 함유하는 배선을, 배리어 메탈막을 통해 상기 강유전체 커패시터의 전극에 접속하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제15항에 있어서, 상기 배리어 메탈층으로서, 질화탄탈막을 포함하는 막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제9항에 있어서, 상기 에칭 스토퍼막으로서, 단주파 또는 2주파의 플라즈마증속 CVD법에 의해, 질화실리콘막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제9항에 있어서, 상기 제1 층간 절연막을 형성하는 단계와 상기 수소 확산 방지막을 형성하는 단계 사이에, 상기 제1 층간 절연막에 대해, N 또는 O의 적어도 한쪽을 함유하는 가스를 이용하여 200℃∼450℃에서 플라즈마 처리를 실시하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제9항에 있어서, 상기 수소 확산 방지막을 형성하는 단계와 상기 에칭 스토퍼막을 형성하는 단계 사이에, 상기 수소 확산 방지막에 대하여, N 또는 O의 적어도 한쪽을 함유하는 가스를 이용하여 200℃∼450℃에서 플라즈마 처리를 실시하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제9항에 있어서, 제1의 층간 절연막을 형성하는 단계와 상기 수소 확산 방지막을 형성하는 단계 사이에,
    상기 강유전체 커패시터의 전극에 접속되는 플러그를 형성하는 단계와,
    N 또는 O의 적어도 한쪽을 함유하는 분위기 속에서 400℃∼600℃에서 어닐링 처리를 행하는 단계를
    포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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