JP2004193430A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】キャパシタ下部電極直下のコンタクトプラグの酸化を防止することができる半導体装置とその製造方法を提供すること。
【解決手段】シリコン（半導体）基板１の表層にn型不純物拡散領域５ｂを形成してその上方に層間絶縁層８を形成する工程と、n型不純物拡散領域５ｂと接続される導電性プラグ１２ａを層間絶縁層８のコンタクトホール８ｂ内に形成する工程と、下部電極用導電層１３を形成する工程と、誘電体層１４を下部電極用導電層１３上にMOCVD法により形成する工程と、誘電体層１４上に上部電極用導電層１５を形成する工程と、上部電極用導電層１５から下部電極用導電層１３までをパターニングしてキャパシタＱ1を形成する工程と、シリコン基板１の温度を５５０℃以下に保持しながら酸素含有雰囲気中でキャパシタＱ1をアニールする工程とを有することを特徴とする半導体装置の製造方法による。
【選択図】 図５
【解決手段】シリコン（半導体）基板１の表層にn型不純物拡散領域５ｂを形成してその上方に層間絶縁層８を形成する工程と、n型不純物拡散領域５ｂと接続される導電性プラグ１２ａを層間絶縁層８のコンタクトホール８ｂ内に形成する工程と、下部電極用導電層１３を形成する工程と、誘電体層１４を下部電極用導電層１３上にMOCVD法により形成する工程と、誘電体層１４上に上部電極用導電層１５を形成する工程と、上部電極用導電層１５から下部電極用導電層１３までをパターニングしてキャパシタＱ1を形成する工程と、シリコン基板１の温度を５５０℃以下に保持しながら酸素含有雰囲気中でキャパシタＱ1をアニールする工程とを有することを特徴とする半導体装置の製造方法による。
【選択図】 図５
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、より詳しくは、キャパシタと導電パターンとを接続する導電性プラグを有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
現在量産されているＦｅＲＡＭ(Ferroelectric Random Access Memory)を構成する強誘電体キャパシタは、キャパシタの下部電極と上部電極の双方の上に配線を接続する構造、即ちプレーナー構造を有している。プレーナー構造の強誘電体キャパシタでは、強誘電体層の側方に下部電極のコンタクト領域をはみ出させた形状を有している。
【０００３】
ＦｅＲＡＭのさらなる高集積化の要請に対応するためにはメモリセル面積をより小さくできるスタック構造のキャパシタが開発されている。スタック構造は、強誘電体キャパシタの下部電極の下面に導電性プラグを接続する構造である。
【０００４】
次に、スタック構造のキャパシタの形成工程を図１を参照して説明する。
【０００５】
まず、図１(a)に示す構造になるまでの工程を説明する。
【０００６】
シリコン基板１０１にＭＯＳトランジスタ１０２を形成した後に、ＭＯＳトランジスタ１０２を覆う第１層間絶縁層１０３を形成する。
【０００７】
ＭＯＳトランジスタ１０２は、シリコン基板１０１のうち素子分離層１０４に囲まれたウェル領域１０５に形成されており、シリコン基板１０１上にゲート絶縁層１０２ａを介して形成されたゲート電極１０２ｂと、ゲート電極１０２ｂの両側のウェル領域１０５内に形成されてソース／ドレインとなる不純物拡散領域１０２ｃを有している。また、ゲート電極１０２ｂの両側面には、不純物拡散領域１０２ｃ内に不純物高濃度領域１０２ｄを形成するための絶縁性サイドウォール１０６が形成される。
【０００８】
第１層間絶縁層１０３のうちＭＯＳトランジスタ１０２の一方の不純物拡散領域１０２ｃ上に第１コンタクトホール１０３ａを形成した後に、第１コンタクトホール１０３ａ内に第１コンタクトプラグ１０７が埋め込まれる。
【０００９】
続いて、第１コンタクトプラグ１０７と第１層間絶縁層１０３の上に、第１金属層１０８、強誘電体層１０９、第２金属層１１０をそれぞれスパッタ法により順に形成する。
【００１０】
次に、図１(b)に示すように、第１金属層１０８、強誘電体層１０９及び第２金属層１１０をフォトリソグラフィー法によりパターニング及びエッチングすることにより、第１金属層１０８をキャパシタ１１１の下部電極１０８ａとし、強誘電体層１０９をキャパシタ１１１の誘電体層１０９ａとし、第２金属層１１０をキャパシタ１１１の上部電極１１０ａとする。この場合のキャパシタ１１１はスタック型であり、下部電極１０８ａはその下の第１コンタクトプラグ１０７を介してＭＯＳトランジスタ１０２の一方の不純物拡散層１０２ｃに接続される。
【００１１】
この後、図１(c)に示すように、キャパシタ保護層１１２をキャパシタ１１１と第１層間絶縁層１０３の上に形成し、さらにキャパシタ保護層１１２上に第２層間絶縁層１１３を形成し、それを平坦化した後に、第２層間絶縁層１１３、キャパシタ保護層１１２及び第１層間絶縁層１０３をフォトリソグラフィー法によりパターニング及びエッチングすることにより、ＭＯＳトランジスタ１０２の他方の不純物拡散領域１０２ｃ上に第２コンタクトホール１１３ａを形成する。続いて、第２コンタクトホール１１３ａ内に第２コンタクトプラグ１１３ａを形成する。第２コンタクトプラグ１１３ａは、その上方に形成されるビット線（不図示）と不純物拡散領域１０２ｃを接続するために形成される。
【００１２】
ところで、ＦｅＲＡＭは、ロジック半導体装置と混載されることが多い。ＦｅＲＡＭとロジック回路とを混載した装置としては、例えば、認証を必要とするセキュリティ関連チップや、地方自治などで利用されつつあるＩＣカードがある。
【００１３】
ロジック半導体装置では、下側の導電パターンと上側の導電パターンを接続するプラグとしてタングステンプラグが用いられ、しかも回路を設計するためのスパイスパラメータもタングステンプラグの抵抗の値が用いられる。
【００１４】
従って、いままでの回路設計資産を生かし、且つ開発工数・コストを下げる意味でもロジック混載ＦｅＲＡＭではタングステンプラグが必要となる。
【００１５】
【発明が解決しようとする課題】
ところで、強誘電体キャパシタを形成するには、結晶化アニール或いは回復アニールなど、酸素含有雰囲気中で数々の熱処理を必要とする。典型的には、強誘電体層を結晶化するためのアニールとして、７５０℃、６０秒の条件でＲＴＡ(rapid thermal anealling)処理が行われる。また、キャパシタ形成後の強誘電体層の膜質回復アニールは、その強誘電体層をスパッタで形成する場合、６５０℃、６０分の条件でファーネス内で行われる。
【００１６】
ここで、図１に示したように、キャパシタ１１１の下部電極１０８ａの直下の第１コンタクトプラグ１０７としてタングステンプラグを用いるとすれば、酸素含有雰囲気中での熱処理の際にタングステンプラグは非常に速い速度で且つ低い温度で酸化する。
【００１７】
このようにコンタクトプラグ１０７が酸化されると、下部電極とのコンタクト不良が生じ、FeRAMの歩留まりが低下してしまう。従って、強誘電体のキャパシタの性能向上とタングステンプラグのコンタクト性能向上はトレードオフの関係にある。
【００１８】
また、上記したように、ビット線と不純物拡散領域を接続するための第２のコンタクトホール１１３ａは、キャパシタ１１１及び第２層間絶縁層１１３の形成後に開口される。仮に、ビット線コンタクト用の第２のコンタクトホールを、第１コンタクトホール１０３ａと同時に第１層間絶縁層１０３に形成すると、第２のコンタクトホールの中に形成されたタングステンプラグの上面がキャパシタ形成後に露出して酸化してしまうからである。
【００１９】
しかし、ＦｅＲＡＭの今後の微細化にともなって、図１(c)に示した第２コンタクトホール１１３ａのアスペクト比は大きくなり、第２コンタクトホール１１３ａを形成するためのエッチング技術は困難となる。更に、そのようにアスペクト比が大きくなると、スパッタ法により第２コンタクトホール１１３ａの底部までグルー層を形成するのが困難となるため、還元性ガスを使用するＣＶＤ法でグルー層を形成する必要が生じるが、還元性ガスを用いるとキャパシタ１１１の誘電体層１０９ａが劣化する恐れがある。
【００２０】
本発明の目的は、キャパシタ下部電極直下のコンタクトプラグの酸化を防止することができる半導体装置とその製造方法を提供することにある。
【００２１】
【課題を解決するための手段】
上記した課題は、半導体基板と、前記半導体基板の表層に形成された第１不純物拡散領域と、前記半導体基板の上方に形成された第１絶縁層と、前記第１絶縁層に形成された第１ホールと、前記第１ホール内に形成されて前記第１不純物拡散領域と電気的に接続されたタングステンを含む第１導電性プラグと、前記第１導電性プラグと電気的に接続され、且つ該第１導電性プラグ上に形成された下部電極と、該下部電極上に形成された炭素含有の強誘電体又は高誘電体よりなる誘電体層と、該誘電体層上に形成された上部電極とを備えたキャパシタと、を有することを特徴とする半導体装置によって解決する。
【００２２】
又は、上記した課題は、半導体基板の表層に不純物拡散領域を形成する工程と、前記半導体基板の上方に絶縁層を形成する工程と、前記絶縁層をパターニングして前記不純物拡散領域の上方にホールを形成する工程と、前記不純物拡散領域と電気的に接続される導電性プラグを前記ホール内に形成する工程と、前記導電性プラグ上と前記絶縁層上とに下部電極用導電層を形成する工程と、高誘電体層又は強誘電体層のいずれかの誘電体層を前記下部電極用導電層上にMOCVD法により形成する工程と、前記誘電体層上に上部電極用導電層を形成する工程と、前記下部電極用導電層、前記誘電体層、前記上部電極用導電層をパターニングすることにより、前記導電性プラグの上にキャパシタを形成する工程と、前記半導体基板の温度を５５０℃以下に保持しながら、酸素含有雰囲気中で前記キャパシタをアニールするアニール工程と、を有することを特徴とする半導体装置の製造方法によって解決する。
【００２３】
次に、本発明の作用について説明する。
【００２４】
本発明によれば、誘電体層をMOCVD法で形成し、且つ、半導体基板の温度を５５０℃以下に保持しながらキャパシタをアニールして誘電体層の結晶性を回復させるので、キャパシタ下の導電性プラグの酸化を限界まで防ぎながら、そのアニールの効果が最大限に引き出され、アニールの効果向上と導電性プラグの酸化防止とを両立させることができる。
【００２５】
このような方法は、酸化され易いタングステンで導電性プラグを構成する場合に特に有用である。
【００２６】
又は、上記した課題は、半導体基板と、前記半導体基板の表層に形成された第１不純物拡散領域及び第２不純物拡散領域と、前記半導体基板の上方に形成された第１絶縁層と、前記第１絶縁層に形成された第１ホールと、前記第１ホール内に形成されて前記第１不純物拡散領域と電気的に接続された第１導電性プラグと、前記第１絶縁層上に形成された単層構造の絶縁性酸素バリア層と、前記第１絶縁層と前記絶縁性酸素バリア層とを貫いて形成された第２ホールと、前記第２ホール内に形成されて前記第２不純物拡散領域と電気的に接続された第２導電性プラグと、前記第２導電性プラグと電気的に接続されるように前記絶縁性酸素バリア層上に形成された下部電極と、該下部電極上に形成された強誘電体又は高誘電体よりなる誘電体層と、該誘電体層上に形成された上部電極とを備えたキャパシタと、を有することを特徴とする半導体装置によって解決する。
【００２７】
又は、上記した課題は、半導体基板の表層に第１不純物拡散領域と第２不純物領域とを形成する工程と、前記半導体基板の上方に第１絶縁層を形成する工程と、前記第１絶縁層をパターニングして前記第１不純物拡散領域の上方に第１ホールを形成する工程と、前記第１不純物拡散領域と電気的に接続される第１導電性プラグを前記第１ホール内に形成する工程と、前記第１絶縁層上と前記第１導電性プラグ上とに単層の絶縁性酸素バリア層を形成する工程と、前記第１絶縁層と前記絶縁性酸素バリア層とを貫く第２ホールを前記第２不純物拡散領域の上方に形成する工程と、前記第２不純物拡散領域と電気的に接続される第２導電性プラグを前記第２ホール内に形成する工程と、前記第２導電性プラグ上と前記絶縁性酸素バリア層上とに下部電極用導電層を形成する工程と、高誘電体層又は強誘電体層のいずれかの誘電体層を前記下部電極用導電層上に形成する工程と、前記誘電体層上に上部電極用導電層を形成する工程と、前記下部電極用導電層、前記誘電体層、及び前記上部電極用導電層をパターニングすることにより、前記第２導電性プラグの上にキャパシタを形成する工程と、前記キャパシタと前記絶縁性酸素バリア層とを覆う第２絶縁層を形成する工程と、前記第１導電性プラグの上面が露出する第３ホールを前記第２絶縁層に形成する工程と、前記第１導電性プラグと電気的に接続される第３導電性プラグを前記第３ホール内に形成する工程と、を有することを特徴とする半導体装置の製造方法によって解決する。
【００２８】
次に、本発明の作用について説明する。
【００２９】
本発明によれば、第１導電性プラグの酸化を防ぐ絶縁性酸素バリア層を単層構造にし、第２導電性プラグと電気的に接続されるキャパシタの下部電極をその絶縁性酸素バリア層上に形成する。これにより、下部電極の絶縁性酸素バリア層からの剥離と第２導電性プラグの酸化とを同時に防ぎつつ、酸素含有雰囲気中でキャパシタを高い温度でアニールすることができ、キャパシタの誘電体層の結晶性を良好に回復することができる。
【００３０】
【発明の実施の形態】
以下に本発明の実施形態を図面に基づいて説明する。
（第１の実施の形態）
以下に本発明の実施形態を図面に基づいて説明する。
【００３１】
図２〜図９は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
【００３２】
まず、図２(a)に示す断面構造を得るまでの工程を説明する。
【００３３】
図２(a)に示すように、ｎ型又はｐ型のシリコン（半導体）基板１のトランジスタ形成領域の周囲にフォトリソグラフィー法により素子分離用溝を形成した後に、その中に酸化シリコン(SiO2)を埋め込んで素子分離絶縁層２を形成する。そのような構造の素子分離絶縁層２は、ＳＴＩ(Shallow Trench Isolation)と呼ばれる。なお、ＬＯＣＯＳ（Local Oxidation of Silicon）法により形成した絶縁層を素子分離絶縁層として採用してもよい。
【００３４】
続いて、シリコン基板１のメモリセル領域Ａとロジック領域Ｂのそれぞれにおける所定のトランジスタ形成領域にｐ型不純物とｎ型不純物のいずれかを選択的に導入してウェル１ａ，１ｂを形成する。なお、図において、メモリセル領域Ａのウェル１ａはｐ型であり、ロジック領域Ｂのウェル１ｂはｎ型を示しているが、ロジック領域ＢにおいてＣＭＯＳが形成される場合にはｎ型とｐ型の双方のウェルが形成される。ｎ型のウェルとｐ型のウェルの打ち分けは、レジストパターンをマスクに用いて行われる。
【００３５】
さらに、シリコン基板１のウェル１ａ，１ｂの表面を熱酸化して、ゲート絶縁層３となるシリコン酸化層を形成する。
【００３６】
次に、シリコン基板１の上側全面にポリシリコン層を形成する。その後に、ポリシリコン層をフォトリソグラフィ法によりパターニングして、メモリセル領域Ａにゲート電極４ａ，４ｂを形成し、同時にロジック領域Ｂにもゲート電極４ｃを形成する。それらのゲート電極４ａ，４ｂ，４ｃは、ゲート絶縁層３を介してシリコン基板１の上に形成されている。
【００３７】
なお、メモリセル領域Ａでは、１つのウェル１ａ上には２つのゲート電極４ａ，４ｂが並列に形成され、それらのゲート電極４ａ，４ｂはワード線の一部を構成する。
【００３８】
次に、メモリセル領域Ａにおいて、ｐ型のウェル１ａのうちゲート電極４ａ，４ｂの両側にｎ型不純物、例えばリンをイオン注入してソース／ドレインとなる第１〜第３のｎ型不純物拡散領域５ａ〜５ｃを形成する。これと同時に、ロジック領域Ｂのｐ型のウェル１ｂにもｎ型不純物をイオン注入してソース／ドレインとなる第４，第５のｎ型不純物拡散領域５ｄ，５ｅを形成する。
【００３９】
なお、ロジック領域Ｂのｎ型ウェル（不図示）では、ゲート電極（不図示）の両側にｐ型不純物、例えばホウ素がイオン注入されてｐ型不純物拡散領域が形成される。ｐ型不純物とｎ型不純物の打ち分けは、レジストパターンを使用して行われる。
【００４０】
さらに、ＣＶＤ法により絶縁層、例えば酸化シリコン（SiO2）層をシリコン基板１の全面に形成した後に、その絶縁層をエッチバックしてゲート電極４ａ，４ｂ．４ｃの両側部分に絶縁性のサイドウォールスペーサ６として残す。
【００４１】
続いて、ゲート電極４ａ，４ｂ，４ｃとサイドウォールスペーサ６をマスクに使用して、第１〜第３のｎ型不純物拡散領域５ａ〜５ｃに再びｎ型不純物をイオン注入することにより、第１〜第３のｎ型不純物拡散領域５ａ〜５ｃのそれぞれに不純物高濃度領域を形成する。この後に、ロジック領域Ｂにおける、ｐ型不純物拡散領域（不図示）に再びｐ型不純物をイオン注入して不純物高濃度領域を形成する。
【００４２】
なお、メモリセル領域Ａの１つのウェル１ａにおいて、２つのゲート電極４ａ，４ｂの間の第１のｎ型不純物拡散領域５ａは後述するビット線に電気的に接続され、ウェル１ａの両端側寄りの第２、第３のｎ型不純物拡散領域５ｂ，５ｃは後述するキャパシタの下部電極に電気的に接続される。
【００４３】
以上の工程により、メモリセル領域Ａのウェル１ａにはゲート電極４ａ，４ｂとLDD (Lightly Doped Drain)構造のｎ型不純物拡散領域５ａ〜５ｃを有する２つのｎ型のＭＯＳトランジスタＴ1，Ｔ2が１つのｎ型不純物拡散領域５ａを共通にして形成される。また、ロジック領域Ｂにおいてもｐ型のウェル１ｂにはゲート電極４ｃとｎ型不純物拡散領域５ｄ，５ｅを有するｎ型のＭＯＳトランジスタＴ3が形成される。なお、ロジック領域内のｎ型のウェル（不図示）にもｐ型のＭＯＳトランジスタが形成される。
【００４４】
なお、第１〜第５のｎ型不純物拡散領域５ａ〜５ｅの表面に、コンタクト層（不図示）としてコバルトシリサイド、チタンシリサイドのような金属ケイ化物（シリサイド）層をサリサイド技術により形成する。
【００４５】
次に、ＭＯＳトランジスタＴ1，Ｔ2，Ｔ3を覆うカバー絶縁層７として厚さ約２０nmの酸化シリコン(SiO2)層と厚さ約８０nmの窒化シリコン層(SiN)とをプラズマＣＶＤ法によりシリコン基板１の全面に形成する。その後、ＴＥＯＳガスを用いるプラズマＣＶＤ法により、膜厚１．０μｍ程度の酸化シリコン（SiO2）を第１層間絶縁層８としてカバー絶縁層７の上に形成する。
【００４６】
続いて、例えば常圧の窒素雰囲気中で第１層間絶縁層８を６５０℃の温度で３０分間加熱し、これにより第１層間絶縁層８を緻密化する。その後に、第１層間絶縁層８の上面を化学機械研磨（ＣＭＰ）法により平坦化する。
【００４７】
次に、図２(b)に示す構造を形成するまでの工程を説明する。
【００４８】
まず、フォトリソグラフィ法とエッチング法により第１層間絶縁層８とカバー絶縁層７をパターニング及びエッチングして、メモリセル領域Ａでは第１の不純物拡散領域５ａに到達する深さの第１のコンタクトホール８ａを形成し、同時に、ロジック領域ＢではＭＯＳトランジスタＴ3を構成する第４及び第５の不純物拡散領域５ｄ，５ｅの上に第２、第３のコンタクトホール８ｄ，８ｅを形成する。
【００４９】
その後、第１層間絶縁層８上面と第１〜第３のコンタクトホール８ａ，８ｄ，８ｅ内面に、グルー層９ａとして膜厚２０ｎｍのチタン（Ti）層と膜厚２０ｎｍの窒化チタン（TiN）層をスパッタ法により順に形成する。さらに、WF6を用いるＣＶＤ法によってタングステン（Ｗ）層９ｂをグルー層９ａ上に成長してコンタクトホール８ａ，８ｄ，８ｅ内を完全に埋め込む。
【００５０】
続いて、タングステン層９ｂ、グルー層９ａをＣＭＰ法により研磨して第１層間絶縁層８の上面上から除去する。
【００５１】
これにより、メモリセル領域Ａにおいて第１のコンタクトホール８ａ内に残されたタングステン層９ｂ及びグルー層９ａは、第１の不純物拡散領域５ａに電気的に接続される第１の導電性プラグ１０ａとして使用される。また、ロジック領域Ｂにおいて第２、第３のコンタクトホール８ｄ，８ｅ内に残されたタングステン層９ｂ及びグルー層９ａは、第４及び第５の不純物拡散領域５ｄ，５ｅに電気的に接続される第２，第３の導電性プラグ１０ｄ，１０ｅとして使用される。
【００５２】
その後に、図３(a)に示すように、第１層間絶縁層８上と第１〜第３の導電性プラグ１０ａ，１０ｄ，１０ｅ上に、窒化シリコン(SiN)層をプラズマＣＶＤ法により厚さ約１００ｎｍに形成し、それを酸化防止絶縁層１１ａとする。なお、窒化シリコンの他に、酸窒化シリコン（SiON）層やアルミナ（Al2O3）層を酸化防止絶縁層１１ａとして形成してもよい。
【００５３】
更に、ＴＥＯＳを用いるプラズマＣＶＤ法により、この酸化防止絶縁層１１ａ上にSiO2層を厚さ約１００ｎｍに形成し、それを絶縁性密着層１１ｂとする。これら酸化防止絶縁層１１ａと絶縁性密着層１１ｂとにより、絶縁性酸素バリア層１１が構成される。
【００５４】
この絶縁性酸素バリア層１１において、酸化防止絶縁層１１ａは、後で行われる種々の熱処理の際に第１〜第３の導電性プラグ１０ａ，１０ｄ，１０ｅが異常酸化してコンタクト不良を起こさないようにするために形成され、その膜厚を例えば７０ｎｍ以上にすることが望ましい。第１〜第３の導電性プラグ１０ａ，１０ｄ，１０ｅを構成するタングステンが異常酸化すると電気抵抗が高くなるだけでなくその体積も増えてコンタクトホール８ａ，８ｂ，８ｃから突出するおそれがある。
【００５５】
次に、レジストパターン（不図示）を用いて、図３(b)に示すように絶縁性酸素バリア層１１、第１層間絶縁層８及びカバー絶縁層７をエッチングすることにより、これらの絶縁層を貫く第４及び第５のコンタクトホール８ｂ，８ｃを第２及び第３の不純物拡散領域５ｂ，５ｃの上方に形成する。
【００５６】
更に、図４(a)に示すように、絶縁性酸素バリア層１１上面と第４及び第５のコンタクトホール８ｂ，８ｃ内に厚さ２０ｎｍのチタン（Ti）層と厚さ２０ｎｍの窒化チタン（TiN）層とをスパッタ法により順に形成し、それをコンタクト層３１とする。その後に、WF6を使用するプラズマＣＶＤ法によりタングステン（W）層１２をコンタクト層３１上に形成し、各コンタクトホール８ｂ，８ｃ内を完全に埋め込む。
【００５７】
続いて、図４(b)に示すように、タングステン層１２とコンタクト層３１とをＣＭＰ法により研磨して絶縁性酸素バリア層１１の上面上から除去する。これにより第４及び第５のコンタクトホール８ｂ，８ｃ内に残されたタングステン層１２とコンタクト層３１とを、それぞれ第２、第３のｎ型不純物拡散領域５ｂ、５ｃと電気的に接続された第４、第５の導電性プラグ１２ａ，１２ｂとする。
【００５８】
この状態では、タングステンからなる第１〜第３の導電性プラグ１０ａ，１０ｄ，１０ｅは絶縁性酸素バリア層１１に覆われた状態となっている。
【００５９】
次に、図５(a)に示す構造を形成するまでの工程を説明する。
【００６０】
まず、第４及び第５の導電性プラグ１２ａ，１２ｂ上と絶縁性酸素バリア層１１上に下部電極用導電層１３として、例えば膜厚１０nmのチタン(Ti)層１３ｘと膜厚３００nmのイリジウム(Ir)層１３ｙをスパッタにより順に形成する。
【００６１】
次に、下部電極用導電層１３上に、強誘電体層１４として例えば膜厚１２０ｎｍのＰＺＴ層をＭＯＣＶＤ(有機金属ＣＶＤ)法により形成する。
【００６２】
そのＭＯＣＶＤ法では、鉛（Pb）供給用の有機ソースとしてPb(DPM)2(Pb(C11H19O2)2)をTHF(Tetra Hydro Furan: C4H8O)液に３mol％の濃度で溶解させたものを０．３２ml/minの流量で気化器に導入する。また、ジルコニウム（Zr）供給用の有機ソースとしては、Zr(dmhd)4(Zr(C9H15O2)4)をTHF液に３mol％の濃度で溶解させたものを使用し、それを０．２ml/minの流量で気化器に導入する。更に、チタン（Ti）供給用のソースとしては、Ti(O-iPr)2(DPM)2(Ti(C3H7O)2(C11H19O2)2) をTHF液に３mol％の濃度で溶解させたものを使用し、それを０．２ml/minの流量で気化器（不図示）に導入する。
【００６３】
気化器は約２６０℃の温度に加熱されており、上述の各有機ソースは気化器内で気化する。気化した各有機ソースは、気化器において酸素と混合された後、リアクタ（不図示）上部のシャワーヘッドに導入されて一様な流れとなり、シャワーヘッドと対向して設けられる半導体基板に向けて均一に噴射される。なお、リアクタ内における酸素の分圧は例えば５Torrであり、成膜時間は例えば４２０秒である。
【００６４】
上記のような条件を採用したところ、得られたPZT強誘電体層１４の組成は、Pb/(Zr+Ti)＝１．１５、Zr/(Zr+Ti)＝０．４５となった。また、成膜用の有機ソースに含まれる炭素（C）により、強誘電体層１４には炭素も含まれる。
【００６５】
なお、強誘電体層１４の材料としては、ＰＺＴの他に、ＰＬＣＳＺＴ、ＰＬＺＴのような他のＰＺＴ系材料や、SrBi2Ta2O9、SrBi2(Ta,Nb)2O9等のBi層状構造化合物材料、その他の金属酸化物強誘電体であってもよい。
【００６６】
さらに、強誘電体層１４の上に、上部電極用導電層１５の一層目として例えば膜厚５０ｎｍの酸化イリジウム(IrO2)をスパッタ法により形成する。
【００６７】
続いて、酸素含有雰囲気中で強誘電体層１４をアニールする。そのアニールとして、例えばArとO2との混合ガス雰囲気中で基板温度７２５℃、時間２５秒のRTA処理を採用する。その後、上部電極用導電層１５の二層目として例えば膜厚１５０nmのIrO2をスパッタ法により形成する。
【００６８】
この後に、上部電極用導電層１５上に、ハードマスク１６としてTiN層とSiO2層を順に形成する。そのハードマスク１６は、フォトリソグラフィー法及びエッチング法により第４及び第５導電性プラグ１２ａ，１２ｂの上方にキャパシタ平面形状となるようにパターニング及びエッチングされる。
【００６９】
そして、ハードマスク１６に覆われない領域の上部電極用導電層１５、強誘電体層１４、下部電極用導電層１３を順次エッチングする。この場合、強誘電体層１４は、ハロゲン元素を含む雰囲気中でスパッタ反応によりエッチングされる。
【００７０】
その後に、ハードマスク１６を除去する。
【００７１】
以上により、図５(b)に示すように、メモリセル領域Ａにおける絶縁性酸素バリア層１１の上には、下部電極用導電層１３よりなるキャパシタＱ1，Ｑ2の下部電極１３ａ，１３ｂと、強誘電体層１４よりなるキャパシタＱ1，Ｑ2の誘電体層１４ａ，１４ｂと、上部電極用導電層１５よりなるキャパシタＱ1，Ｑ2の上部電極１５ａ，１５ｂが形成される。
【００７２】
そして、メモリセル領域Ａの１つのウェル１ａでは、第１つのキャパシタＱ1の下部電極１３ａは第４の導電性プラグ１２ａを介して第２の不純物拡散領域５ｂに電気的に接続され、また、第２のキャパシタＱ2の下部電極１３ｂは第５の導電性プラグ１２ｂを介して第３の不純物拡散領域５ｃに電気的に接続される。
【００７３】
続いて、エッチングによる強誘電体層１４のダメージを回復するために、酸素を含む炉内で回復アニールを行う。誘電体層１４ａ，１４ｂをＭＯＣＶＤ法により形成したことで、この回復アニールは、スパッタ法で誘電体層１４ａ，１４ｂを形成する場合よりも低い基板温度、例えば５５０℃で行うことができ、そのアニール時間は約６０分間である。
【００７４】
次に、図６(a)に示すように、キャパシタＱ1，Ｑ2を覆うキャパシタ保護層１７として膜厚５０ｎｍのアルミナをスパッタにより下地絶縁層１１ｂ上に形成する。その後に、酸素含有雰囲気中で６５０℃で６０分間の条件でキャパシタＱ1，Ｑ2をアニールする。このキャパシタ保護層１７は、プロセスダメージからキャパシタＱ1，Ｑ2を保護するものであって、アルミナの他、ＰＺＴで構成してもよい。
【００７５】
その後、ＴＥＯＳガスを用いるプラズマＣＶＤ法により、第２層間絶縁層１８として膜厚１．０μｍ程度の酸化シリコン（SiO2）をキャパシタ保護層１７上に形成する。さらに、第２層間絶縁層１８の上面をＣＭＰ法により平坦化する。この例では、ＣＭＰ後の第２層間絶縁層１８の残りの膜厚は、上部電極１５ａ，１５ｂ上で３００ｎｍ程度とする。
【００７６】
次に、図６(b)に示す構造を形成するまでの工程を説明する。
【００７７】
まず、レジストマスク（不図示）を用いて、第２層間絶縁層１８、キャパシタ保護層１７、絶縁性酸素バリア層１１をエッチングする。これにより、メモリセル領域Ａでは、各絶縁層１１、１７、１８を貫く第６のコンタクトホール１９ａが第１導電性プラグ１０ａ上に形成され、そのコンタクトホール１９ａ内には第１導電性プラグ１０ａが露出することになる。これと共に、ロジック領域Ｂでは、各絶縁層１１、１７、１８を貫く第７、第８のコンタクトホール１９ｂ，１９ｃがそれぞれ第２、第３の導電性プラグ１０ｂ，１０ｃの上に形成される。
【００７８】
そのエッチング後には、強誘電体層１４をダメージから回復させるために、例えば酸素含有雰囲気にて基板温度を５５０℃としてキャパシタＱ1，Ｑ2に対して６０分間のアニールを施す。
【００７９】
次に、第６〜第８のコンタクトホール１９ａ〜１９ｃ内と第２層間絶縁層１８上に、グルー層２０ａとして膜厚５０ｎｍのTiN層をスパッタ法により形成する。さらに、ＣＶＤ法によりタングステン層２０ｂをグルー層２０ａの上に成長して第６〜第８のコンタクトホール１９ａ〜１９ｃ内を完全に埋め込む。
【００８０】
続いて、タングステン層２０ｂ、グルー層２０ａをＣＭＰ法により研磨して第２層間絶縁層１８の上面上から除去する。そして、第６〜第８のコンタクトホール１９ａ〜１９ｃ内に残されたタングステン層２０ｂ及びグルー層２０ａを第６〜第８の導電性プラグ２１ａ，２１ｄ，２１ｅとする。
【００８１】
さらに、窒素雰囲気中で第２層間絶縁層１８を３５０℃、１２０秒の条件でアニールする。
【００８２】
これにより、メモリセル領域Ａにおいて、第６の導電性プラグ２１ａは第１の導電性プラグ１０ａに電気的に接続されてvia-to-viaコンタクトとなり、第１の不純物拡散領域５ａに電気的に接続される。また、ロジック領域Ｂにおいても、第７及び第８の導電性プラグ２１ｄ，２１ｅは、それぞれ第２，第３の導電性プラグ１０ｂ，１０ｃに電気的に接続されてそれらの下の不純物拡散領域５ｄ、５ｅに電気的に接続される。
【００８３】
次に、図７(a)に示すように、第６〜第８の導電性プラグ２１ａ，２１ｄ，２１ｅ上と第２層間絶縁層１８上に、酸化防止層２２としてSiON層をＣＶＤ法により１００ｎｍの厚さに形成する。
【００８４】
続いて、図７(b)に示すように、酸化防止層２２と第２層間絶縁層１８をフォトリソグラフィー法及びエッチング法によりパターニング、エッチングしてキャパシタＱ1，Ｑ2の上部電極１５ａ，１５ｂ上にホール２３ａ，２３ｂを形成する。ホール２３ａ，２３ｂを形成することによりダメージを受けたキャパシタＱ1，Ｑ2はアニールによって回復される。そのアニールは、例えば酸素含有雰囲気中で基板温度５５０℃として６０分間行われる。
【００８５】
その後に、第２層間絶縁層１８上に形成された酸化防止層２２をエッチバックによって除去する。これにより、第６〜第８の導電性プラグ２１ａ，２１ｄ，２１ｅの表面が露出する。
【００８６】
次に、図８に示す構造を形成するまでの工程を説明する。
【００８７】
まず、キャパシタＱ1，Ｑ2の上部電極１５ａ，１５ｂ上のホール２３ａ，２３ｂ内と第２層間絶縁層１８の上に多層金属層を形成する。その多層金属層として、例えば、膜厚６０ｎｍのTi層、膜厚３０ｎｍのTiN層、膜厚４００ｎｍのAl-Cu層、膜厚５ｎｍのTi、及び７０ｎｍのTiN層を順に形成する。
【００８８】
その後に、多層金属層をパターニング及びエッチングすることにより、メモリセル領域Ａ内でホール２３ａ，２３ｂを通して上部電極１５ａ，１５ｂに接続される一層目金属配線２４ａ，２４ｂと、第６の導電性プラグ２１ａに接続される導電性パッド２４ｃを形成する。これと同時に、ロジック領域Ｂでは、第７、第８の導電性プラグ２１ｄ，２１ｅに接続される一層目配線２４ｄ，２４ｅを形成する。
【００８９】
なお、多層金属層をパターニングする際に露光光の反射によるパターン精度の低下を防止するために、多層金属層の上に酸窒化シリコン（SiON）などの反射防止層（不図示）を３１ｎｍの厚さに形成し、さらに反射防止層上にレジストを塗布した後に、レジストを露光、現像して配線形状等のレジストパターンを形成し、そのレジパターンを用いてエッチングする方法を採用する。反射防止層は、多層金属層のパターニング後にそのまま残してもよい。
【００９０】
さらに、第２層間絶縁層１８と一層目金属配線２４ａ，２４ｂ，２４ｄ，２４ｅと導電性パッド２４ｃの上に第３層間絶縁層２５を形成する。
【００９１】
次に、図９に示す断面構造を得るまでの工程について説明する。
【００９２】
まず、第３層間絶縁層２５をパターニングしてメモリセル領域Ａ内の導電性パッド２４ｃの上にビット線コンタクト用のホール２５ａを形成し、同時に、ロジック領域Ｂの一層目配線２４ｅの上にも配線コンタクト用のホール２５ｂを形成する。また、それらのホール２５ａ，２５ｂのそれぞれの中に下から順にTiN層及びＷ層からなる第９、第１０の導電性プラグ２６ａ，２６ｂを形成する。
【００９３】
次に、ビット線ＢＬを含む二層目金属配線２７ａ，２７ｂを第３層間絶縁層２５上に形成する。そのビット線２７は、第９の導電性プラグ２６ａに接続されることにより、その下の第９の導電性プラグ２６ａ、導電性パッド２４ｃ、第６の導電性プラグ２１ａ及び第１の導電性プラグ１０ａを介して第１不純物拡散領域５ａに電気的に接続される。
【００９４】
その後、二層目金属配線２７ａ，２７ｂを覆う絶縁層等が形成され、最後にＴＥＯＳ原料酸化シリコン層と窒化シリコン層により構成されるカバー層を形成するが、その詳細は省略する。
【００９５】
なお、ロジック領域Ｂにおいて、図示しないｐ型のＭＯＳトランジスタの上にもｎ型のＭＯＳトランジスタＴ3と同じ構造の導電性プラグが形成される。このことは、後述する他の実施形態においても同様である。
【００９６】
上記した実施形態によれば、キャパシタＱ1，Ｑ2を構成する強誘電体層１４の結晶化アニール、回復アニールなどの熱処理は、第１〜第３の導電性プラグ１０ａ，１０ｄ，１０ｅ上に絶縁性酸素バリア層１１が形成された状態で行われるので、酸化され易いタングステンを含む各導電性プラグ１０ａ、１０ｄ、１０ｅが熱処理によって異常酸化してコンタクト不良が発生するのを防止できる。
【００９７】
一方、上述の導電性プラグ１０ａ、１０ｄ、１０ｅ、及びキャパシタＱ1，Ｑ2の直下に位置する各導電性プラグ１２ａ、１２ｂは、酸素含有雰囲気中で５５０℃よりも高い温度に加熱されると酸化され易くなる。そのため、上述した回復アニールは、５５０℃よりも低い温度で行うのが好ましいが、強誘電体層１４の結晶性はアニール温度に依存するので、あまりに低い温度でアニールしたのでは強誘電体層１４の結晶性が所望に回復せず、回復アニールの本来の意味を失ってしまう。
【００９８】
そこで、本願発明者は、本実施形態のようにＭＯＣＶＤ法で強誘電体層１４を形成する場合、どのような温度で回復アニールを行うのが好適かを調査した。その調査結果を図１５に示す。
【００９９】
この調査においては、回復アニールの温度を振った場合に、キャパシタＱ1，Ｑ2の残留分極量（Qsw）がどのように変化するかが調べられた。なお、残留分極量（Qsw）とは、キャパシタＱ1，Ｑ2に所定電圧を印加して強誘電体層１４を分極させた後に電圧を取り去り、強誘電体層１４のヒステリシス特性によって強誘電体層１４に残留する分極量のことをいう。この残留分極量（Qsw）の値が大きいほど、「１」と「０」とを分別し易いことになる。
【０１００】
図１５に示すように、残留分極量（Qsw）は、５５０℃以下の温度において増加傾向にあり、約５５０℃で最大となった後に減少傾向に転じる。また、図１５には示されないが、基板温度を３００℃以上とすることで回復アニールの効果が出始める。
【０１０１】
すなわち、５５０℃以下の温度、好適には約５５０℃の温度で回復アニールを行うことにより、各導電性プラグ１２ａ、１２ｂの酸化を限界まで防ながら、回復アニールの効果を最大限に引き出すことができ、回復アニールの効果向上とプラグの酸化防止とを両立させることができる。
【０１０２】
しかも、そのように各導電性プラグ１２ａ、１２ｂの酸化が防止されるので、酸化防止のための新たな構造を各導電性プラグ１２ａ、１２ｂに与える必要が無く、工程の煩雑化を招くことが無い。
【０１０３】
また、本願発明者が行った別の調査結果によれば、回復アニールの温度が５５０℃以下ではFeRAMの歩留まりが増加傾向となり、５５０℃を超えると歩留まりが減少することが明らかとなった。よって、FeRAMの歩留まりを改善する観点から見ても、回復アニールを５５０℃以下の温度で行うのが好適である。
【０１０４】
これに対し、従来技術では、強誘電体層をスパッタ法により形成しているが、その場合は、回復アニールの温度が高いほど残留分極量（Qsw）が大きくなり、図１５のようなピークは見られない。よって、スパッタ法で強誘電体層を形成する場合、回復アニールの効果を高めようとするとアニール温度を高くする必要が生じるが、そのように高温でアニールを行うとタングステンを含むプラグが酸化してしまうため、回復アニールの効果向上とプラグの酸化防止とを両立させることができない。
【０１０５】
ところで、ＦｅＲＡＭは、ロジック品に比べてキャパシタの分だけ基板上の段差が大きいために、一層目金属配線２４ｄ，２４ｅ及び導電性パッド２４ｃからシリコン基板１の不純物拡散領域５ａ，５ｄ，５ｅへの接続のためのコンタクトホールのアスペクト比が約７程度に大きくなる。これを、従来のように、第２層間絶縁層１８からカバー絶縁層７までの複数の絶縁層を一括してエッチングにより形成しようとすれば、エッチング自体が難しくなるだけでなく、コンタクトホール内でのグルー層を形成するのにカバレッジのよいＣＶＤ法を用いる必要がある。
【０１０６】
しかしながら、ＣＶＤ法によりグルー層を形成すると、成膜雰囲気中に含まれる還元性物質、例えば水素によって誘電体層１４ａ，１４ｂが劣化する恐れがある。しかも、そのようにＣＶＤ法でグルー層を形成するには、最新の半導体製造装置が必要となる。
【０１０７】
これに対して、本実施形態では、メモリセル領域Ａにおいてvia-to-via構造、即ち二段の導電性プラグ１０ａ，２１ａを形成するので、各導電性プラグ１０ａ，２１ａが形成される第１のコンタクトホール８ａと第６のコンタクトホール１９ａのアスペクト比を約４．４程度に小さくできる。これにより、ＣＶＤ法と比較してカバレッジが劣るスパッタ法でグルー層を形成することができるようになり、そのスパッタ雰囲気中には水素のような還元性物質が含まれないので、上述のように誘電体層１４ａ，１４ｂを劣化させてしまう恐れが無い。
【０１０８】
更に、スパッタ法によるグルー層の成膜は既存のスパッタ装置で行うことができるので、新たな設備投資を行う必要が無い。
【０１０９】
同様に、ロジック領域Ｂにおいても、二段の導電性プラグ１０ｄ，２１ｄ、及び導電性プラグ１０ｅ、２１ｅを形成するので、上記と同様の利点が得られる。
【０１１０】
これらにより、ＦｅＲＡＭ品又はロジック混載ＦｅＲＡＭの歩留まりが向上するだけでなく、既存装置を使い回すことができ、開発費と製造コストの削減を実現できる。
【０１１１】
また、本実施形態では、一層目の全ての導電性プラグ１２ａ、１２ｂ、１０ａ、１０ｄ、１０ｅをタングステンから構成しているので、タングステンプラグを用いた既存のロジック品の設計ライブラリを使用することができ、設計コストの削減も実現できる。
【０１１２】
このようなvia-to-via構造に起因する利点は、後述の第２実施形態でも得ることができる。
（第２の実施の形態）
図１０〜図１４は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図である。なお、これらの図において、第１実施形態で説明した部材には第１実施形態と同様の符号を付し、以下ではその説明を省略する。
【０１１３】
第１実施形態においては、キャパシタの強誘電体層をＭＯＣＶＤ法で形成することで、既述のような利点を得た。これに対し、本実施形態においては、キャパシタの強誘電体層をスパッタ法で形成する場合にも導電性プラグの酸化が防止される方法が例示される。
【０１１４】
まず、第１実施形態に従い、図２(b)に示す構造を形成する。
【０１１５】
次いで、図１０(a)に示すように、第１層間絶縁層８上と第１〜第３の導電性プラグ１０ａ，１０ｄ，１０ｅ上に、酸窒化シリコン（SiON）層をプラズマＣＶＤ法により厚さ約４００nmに形成し、それを絶縁性酸素バリア層１１とする。
【０１１６】
本実施形態では、第１実施形態と異なり、絶縁性酸素バリア層１１を多層構造にせず、図示のような単層構造にする。この単層の絶縁性酸素バリア層１１により、その下の第１〜第３の導電性プラグ１０ａ，１０ｄ，１０ｅが後述の種々のアニールの際に酸化されるのが防止される。
【０１１７】
続いて、図１０(b)に示す構造を得る工程について説明する。
【０１１８】
まず、第１実施形態で説明した図３(b)〜４(b)の工程を行う。その後、第４及び第５の導電性プラグ１２ａ，１２ｂ上と絶縁性酸素バリア層１１上に下部電極用導電層１３として、例えば膜厚３００ｎｍのイリジウム（Ir）層１３ｘと膜厚２３ｎｍの酸化プラチナ(PtO)層１３ｙと膜厚５０ｎｍのプラチナ（Pt）層１３ｚをスパッタにより順に形成する。
【０１１９】
なお、下部電極用導電層１３を形成する前又は後に例えば膜剥がれ防止のために絶縁性酸素バリア層１１をアニールしてもよい。アニール方法として、例えば、アルゴン雰囲気中で６００〜７５０℃のＲＴＡを採用する。
【０１２０】
次に、下部電極用導電層１３上に、強誘電体層１４として例えばＰＺＴ層をスパッタ法により厚さ約１４０ｎｍ程度に形成する。本実施形態では、強誘電体層１４の形成方法は限定されず、ＭＯＤ法、ＭＯＣＶＤ法、ゾル・ゲル法等により強誘電体層１４を形成してもよい。また、強誘電体層１４の材料としては、ＰＺＴの他に、ＰＬＣＳＺＴ、ＰＬＺＴのような他のＰＺＴ系材料や、SrBi2Ta2O9、SrBi2(Ta,Nb)2O9等のBi層状構造化合物材料、その他の金属酸化物強誘電体であってもよい。
【０１２１】
さらに、強誘電体層１４の上に、上部電極用導電層１５の一層目として例えば膜厚５０ｎｍの酸化イリジウム(IrO2)をスパッタ法により形成する。
【０１２２】
続いて、酸素含有雰囲気中で強誘電体層１４をアニールする。そのアニールとして、例えばアルゴン(Ar)と酸素(O2)との混合ガス雰囲気中で基板温度７２５℃、時間２５秒のRTA処理を採用する。その後、上部電極用導電層１５の二層目として例えば膜厚１５０nmの酸化イリジウム(IrO2)をスパッタ法により形成する。
【０１２３】
この後に、上部電極用導電層１５上に、ハードマスク１６としてTiN層とSiO2層を順に形成する。そのハードマスク１６は、フォトリソグラフィー法及びエッチング法により第４及び第５導電性プラグ１２ａ，１２ｂの上方にキャパシタ平面形状となるようにパターニング及びエッチングされる。
【０１２４】
そして、ハードマスク１６に覆われない領域の上部電極用導電層１５、強誘電体層１４、下部電極用導電層１３を順次エッチングする。この場合、強誘電体層１４は、ハロゲン元素を含む雰囲気中でスパッタ反応によりエッチングされる。
【０１２５】
その後に、ハードマスク１６を除去する。
【０１２６】
以上により、図１１(a)に示すように、メモリセル領域Ａにおける絶縁性酸素バリア層１１の上には、下部電極用導電層１３よりなるキャパシタＱ1，Ｑ2の下部電極１３ａ，１３ｂと、強誘電体層１４よりなるキャパシタＱ1，Ｑ2の誘電体層１４ａ，１４ｂと、上部電極用導電層１５よりなるキャパシタＱ1，Ｑ2の上部電極１５ａ，１５ｂが形成される。そして、メモリセル領域Ａの１つのウェル１ａでは、第１つのキャパシタＱ1の下部電極１３ａは第４の導電性プラグ１２ａを介して第２の不純物拡散領域５ｂに電気的に接続され、また、第２のキャパシタＱ2の下部電極１３ｂは第５の導電性プラグ１２ｂを介して第３の不純物拡散領域５ｃに電気的に接続される。
【０１２７】
続いて、エッチングによる強誘電体層１４のダメージを回復するために、例えば酸素含有雰囲気において基板温度を６５０℃としてキャパシタＱ1，Ｑ2に対して６０分間のアニールを施す。
【０１２８】
このように酸素含有雰囲気中で回復アニールを行っても、キャパシタＱ1，Ｑ2の直下に位置しない第１〜第３の導電性プラグ１０ａ，１０ｄ，１０ｅの上面は絶縁性酸素バリア層１１により覆われているので、それらの導電性プラグが異常酸化してコンタクト不良を引き起こす恐れは無い。
【０１２９】
次に、図１１(b)に示すように、キャパシタＱ1，Ｑ2を覆うキャパシタ保護層１７として膜厚５０ｎｍのアルミナをスパッタにより絶縁性酸素バリア層１１上に形成する。その後に、酸素含有雰囲気中で６５０℃で６０分間の条件でキャパシタＱ1，Ｑ2をアニールする。このキャパシタ保護層１７は、プロセスダメージからキャパシタＱ1，Ｑ2を保護するものであって、アルミナの他、ＰＺＴで構成してもよい。
【０１３０】
その後、ＴＥＯＳガスを用いるプラズマＣＶＤ法により、第２層間絶縁層１８として膜厚１．０μｍ程度の酸化シリコン（SiO2）をキャパシタ保護層１７上に形成する。さらに、第２層間絶縁層１８の上面をＣＭＰ法により平坦化する。この例では、ＣＭＰ後の第２層間絶縁層１８の残りの膜厚は、上部電極１５ａ，１５ｂ上で３００ｎｍ程度とする。
【０１３１】
次いで、図１２(a)に示すように、レジストパターン（不図示）を用いて第２層間絶縁層１８とキャパシタ保護層１７とをエッチングすることにより、メモリセル領域ＡのキャパシタＱ1，Ｑ2の上部電極１５ａ，１５ｂの上方にホール２３ａ，２３ｂを形成する。この場合、エッチングガスとしてArとC4F8とO2を用いて第２層間絶縁層１８とキャパシタ保護層１７をエッチングして上部電極１５ａ，１５ｂを露出させる。
【０１３２】
その後、強誘電体層１４をエッチングによるダメージから回復させるために、例えば酸素含有雰囲気において基板温度を５５０℃としてキャパシタＱ1，Ｑ2に対して６０分間のアニールを施す。
【０１３３】
続いて、図１２（ｂ）に示すように、レジストパターン（不図示）を用いて、メモリセル領域Ａの第１導電性プラグ１０ａの上方とロジック領域Ｂの第２，第３の導電性プラグ１０ｄ，１０ｅの上方にそれぞれコンタクトホール１９ａ，１９ｂ，１９ｃを形成する。これらのコンタクトホール１９ａ〜１９ｃは、絶縁性酸素バリア層１１、キャパシタ保護層１７、及び第２層間絶縁層１８を貫いて形成され、そのエッチングにおいては、例えば、Ar、C4F8、及びO2の混合ガス、或いはAr、CHF3、及びO2の混合ガスがエッチングガスとして使用される。そして、各コンタクトホール１９ａ〜１９ｃの底部には、それぞれ導電性プラグ１０ａ、１０ｄ、１０ｅが露出することになる。
【０１３４】
次に、図１３に示す構造を得るまでの工程について説明する。
【０１３５】
まず、ホール２３ａ，２３ｂ内とコンタクトホール１９ａ〜１９ｃ内と第２層間絶縁層１８上に、グルー層２０ａとして膜厚５０ｎｍのTiN層をスパッタ法により順に形成する。さらに、ＣＶＤ法によりタングステン層２０ｂをグルー層２０ａの上に成長することにより、ホール２３ａ，２３ｂ内とコンタクトホール１９ａ〜１９ｃ内を完全に埋め込む。
【０１３６】
続いて、タングステン層２０ｂ、グルー層２０ａをＣＭＰ法により研磨して第２層間絶縁層１８の上面上から除去する。これにより、キャパシタＱ1，Ｑ2の上のホール２３ａ，２３ｂ内に残されたタングステン層２０ｂ及びグルー層２０ａを第１１，第１２の導電性プラグ２１ｂ、２１ｃとし、メモリセル領域Ａ内の第１の導電性プラグ１０ａ上のコンタクトホール１９ａ内に残されたタングステン層２０ｂ及びグルー層２０ａを第６の導電性プラグ２１ａとする。さらに、ロジック領域Ｂ内の第２、第３の導電性プラグ１０ｄ，１０ｅの上のコンタクトホール１９ｂ，１９ｃ内に残されたタングステン層２０ｂ及びグルー層２０ａを、それぞれ第７、第８の導電性プラグ２１ｄ、２１ｅとする。
【０１３７】
さらに、窒素雰囲気中で第２層間絶縁層１８を３５０℃、１２０秒の条件でアニールする。
【０１３８】
これにより、メモリセル領域Ａにおいて２つのキャパシタＱ1，Ｑ2の上部電極１５ａ，１５ｂは、各導電性プラグ２１ｂ，２１ｃに電気的に接続される。その他の導電性プラグ２１ａ，２１ｄ，２１ｅは、それぞれ、第１実施形態と同様に第１〜第３の導電性プラグ１０ａ，１０ｄ，１０ｅに電気的に接続される。
【０１３９】
次に、図１４に示す構造を形成するまでの工程を説明する。
【０１４０】
まず、第６、第７、第８、第１１及び第１２の導電性プラグ２１ａ〜２１ｅと上と第２層間絶縁層１８上に、多層金属層を形成する。その多層金属層として、例えば、膜厚６０ｎｍのTi層、膜厚３０ｎｍのTiN層、膜厚４００ｎｍのAl-Cu層、膜厚５ｎｍのTi層、及び７０ｎｍのTiN層を順に形成する。
【０１４１】
その後に、多層金属層をパターニング、エッチングすることにより、第７、第８、第１１及び第１２の導電性プラグ２１ｂ〜２１ｅに接続される一層目金属配線２４ａ，２４ｂ，２４ｄ，２４ｅと、第６の導電性プラグ２１ａに接続される導電性パッド２４ｃを形成する。
【０１４２】
なお、多層金属層をパターニングする際に露光光の反射によるパターン精度の低下を防止するために、第１実施形態と同様に酸窒化シリコン（SiON）などの反射防止層（不図示）パターンを用いてもよい。
【０１４３】
この後に、第１実施形態の図８に示したのと同様に、第２層間絶縁層１８、一層目金属配線２４ａ，２４ｂ，２４ｄ，２４ｅ及び導電性パッド２４ｃの上に第３層間絶縁層２５を形成し、さらに導電性パッド２４ｃの上に導電性プラグ２５ａを介してビット線を接続するが、その詳細は省略する。
【０１４４】
ところで、既述の第１実施形態では、絶縁性酸素バリア層１１を二層構造にし、その最上層としてSiO2よりなる絶縁性密着層１１ｂを形成した。そのような構造は、キャパシタ用の強誘電体層１４をＭＯＣＶＤ法で形成し、回復アニールの温度が低くて済む場合には有用である。
【０１４５】
一方、本実施形態のように強誘電体層１４をスパッタで形成する場合は、回復アニールの温度を高くするほど強誘電体層１４の結晶性が良好となるので、第１実施形態よりも高温で回復アニールを行うのが好ましい。
【０１４６】
しかしながら、絶縁性酸素バリア層１１が多層構造の場合、このように高温でアニールを行うと、下部電極１３ａが絶縁性密着層１１ｂから剥離することが明らかとなった。これは、温度が高くなると、下部電極１３ａとの界面付近において、SiO2よりなる絶縁性密着層１１ｂ中の酸素原子の移動が活発となるためであると推測される。その結果、アニール雰囲気中の酸素が第４、第５の導電性プラグ１２ａ，１２ｂに至り、これらのタングステンプラグを酸化させて膨張させるという不都合を引き起こしてしまう。
【０１４７】
これに対し、本実施形態では、SiO2よりなる絶縁性密着層１１ｂを省き、単層のSiON層で絶縁性酸素バリア層１１を構成したので、下部電極１３ａの剥離と各導電性プラグ１２ａ，１２ｂの酸化とを防止しながら、回復アニールを高温で行うことができ、強誘電体層１４ａ、１４ｂの結晶性を良好にすることができる。これにより、キャパシタＱ1，Ｑ2の特性が向上し、また、各導電性プラグ１２ａ，１２ｂと下部電極１４ａ、１４ｂとのコンタクトが良好となって、FeRAMの信頼性が向上する。
【０１４８】
そのような利点は、単層の絶縁性酸素バリア層１１として窒化シリコン（SiN）層又はアルミナ（Al2O3）層を形成しても得ることができる。一方、酸化シリコン（SiO2）層を絶縁性酸素バリア層１１として形成したのでは、上記の利点を得ることはできない。
【０１４９】
なお、場合によっては、このような単層の絶縁性酸素バリア層１１を第１実施形態にも適用してもよい。
【０１５０】
更に、本実施形態では、二層目の導電性プラグ２１ａ〜２１ｅを同時に形成するので、第１実施形態で形成した酸化防止層２２が不要となり、その成膜工程とエッチバック工程を省くことができ、工程数を削減することが可能となる。勿論、そのような二層目の導電性プラグ２１ａ〜２１ｅの形成方法は、第１実施形態にも適用することが可能である。逆に、この利点を得る必要が無いなら、本実施形態においても第１実施形態と同様の方法で一層目金属配線２４ａ，２４ｂ，２４ｄ，２４ｅ、導電性パッド２４ｃ、第６の導電性プラグ２１ａを形成してもよい。
【０１５１】
以上、本発明を詳細に説明したが、本発明は上記実施形態に限定されない。例えば、上記ではキャパシタの誘電体層を強誘電体層で構成したが、それを高誘電体層で構成してもよい。
【０１５２】
以下に、本発明の特徴を付記する。
【０１５３】
（付記１） 半導体基板と、
前記半導体基板の表層に形成された第１不純物拡散領域と、
前記半導体基板の上方に形成された第１絶縁層と、
前記第１絶縁層に形成された第１ホールと、
前記第１ホール内に形成されて前記第１不純物拡散領域と電気的に接続されたタングステンを含む第１導電性プラグと、
前記第１導電性プラグと電気的に接続され、且つ該第１導電性プラグ上に形成された下部電極と、該下部電極上に形成された炭素含有の強誘電体又は高誘電体よりなる誘電体層と、該誘電体層上に形成された上部電極とを備えたキャパシタと、
を有することを特徴とする半導体装置。
【０１５４】
（付記２） 前記半導体基板の表層に形成された第２不純物拡散領域と、
前記第１絶縁層に形成された第２ホールと、
前記第２ホール内に形成されて前記第２不純物拡散領域と電気的に接続された第２導電性プラグと、
前記第１ホールの上部が形成され、前記第２ホールよりも上の前記第１絶縁層上に形成された絶縁性酸素バリア層と、
を更に備え、
前記下部電極の一部が、前記第１ホールの周囲の前記絶縁性酸素バリア層上に形成されたことを特徴とする付記１に記載の半導体装置。
【０１５５】
（付記３） 半導体基板と、
前記半導体基板の表層に形成された第１不純物拡散領域及び第２不純物拡散領域と、
前記半導体基板の上方に形成された第１絶縁層と、
前記第１絶縁層に形成された第１ホールと、
前記第１ホール内に形成されて前記第１不純物拡散領域と電気的に接続された第１導電性プラグと、
前記第１絶縁層上に形成された単層構造の絶縁性酸素バリア層と、
前記第１絶縁層と前記絶縁性酸素バリア層とを貫いて形成された第２ホールと、
前記第２ホール内に形成されて前記第２不純物拡散領域と電気的に接続された第２導電性プラグと、
前記第２導電性プラグと電気的に接続され、且つ前記絶縁性酸素バリア層上に形成された下部電極と、該下部電極上に形成された強誘電体又は高誘電体よりなる誘電体層と、該誘電体層上に形成された上部電極とを備えたキャパシタと、
を有することを特徴とする半導体装置。
【０１５６】
（付記４） 前記絶縁性バリア層は、酸窒化シリコン層、窒化シリコン層、又はアルミナ層のいずれかであることを特徴とする付記３に記載の半導体装置。
【０１５７】
（付記５） 前記キャパシタと前記第１絶縁層とを覆う第２絶縁層と、
前記第１導電性プラグの上の前記絶縁性酸素バリア層と前記第２絶縁層とを貫く第３ホールと、
前記第３ホール内に形成されて前記第１導電性プラグと電気的に接続された第３導電性プラグと、
を有することを特徴とする付記３乃至付記４のいずれかに記載の半導体装置。
【０１５８】
（付記６） 前記半導体基板の表層に形成された第３不純物拡散領域と、
前記第１絶縁層のうち前記第３不純物拡散領域の上に形成された第４ホールと、
前記第４ホール内に形成されて前記第３不純物拡散領域と電気的に接続された第４導電性プラグと、
を有することを特徴とする付記５に記載の半導体装置。
【０１５９】
（付記７）前記第２絶縁層のうち前記第４導電性プラグの上に形成された第５ホールと、
前記第５ホール内に形成されて前記第４導電性プラグと電気的に接続された第５導電性プラグと、
を有することを特徴とする付記６に記載の半導体装置。
【０１６０】
（付記８） 半導体基板の表層に不純物拡散領域を形成する工程と、
前記半導体基板の上方に絶縁層を形成する工程と、
前記絶縁層をパターニングして前記不純物拡散領域の上方にホールを形成する工程と、
前記不純物拡散領域と電気的に接続される導電性プラグを前記ホール内に形成する工程と、
前記導電性プラグ上と前記絶縁層上とに下部電極用導電層を形成する工程と、高誘電体層又は強誘電体層のいずれかの誘電体層を前記下部電極用導電層上にMOCVD法により形成する工程と、
前記誘電体層上に上部電極用導電層を形成する工程と、
前記下部電極用導電層、前記誘電体層、前記上部電極用導電層をパターニングすることにより、前記導電性プラグの上にキャパシタを形成する工程と、
前記半導体基板の温度を５５０℃以下に保持しながら、酸素含有雰囲気中で前記キャパシタをアニールするアニール工程と、
を有することを特徴とする半導体装置の製造方法。
【０１６１】
（付記９） 前記導電性プラグとしてタングステンを含むものを形成することを特徴とする付記８に記載の半導体装置の製造方法。
【０１６２】
（付記１０） 半導体基板の表層に第１不純物拡散領域と第２不純物領域とを形成する工程と、
前記半導体基板の上方に第１絶縁層を形成する工程と、
前記第１絶縁層をパターニングして前記第１不純物拡散領域の上方に第１ホールを形成する工程と、
前記第１不純物拡散領域と電気的に接続される第１導電性プラグを前記第１ホール内に形成する工程と、
前記第１絶縁層上と前記第１導電性プラグ上とに絶縁性酸素バリア層を形成する工程と、
前記第１絶縁層と前記絶縁性酸素バリア層とを貫く第２ホールを前記第２不純物拡散領域の上方に形成する工程と、
前記第２不純物拡散領域と電気的に接続される第２導電性プラグを前記第２ホール内に形成する工程と、
前記第２導電性プラグ上と前記絶縁性酸素バリア層上とに下部電極用導電層を形成する工程と、
高誘電体層又は強誘電体層のいずれかの誘電体層を前記下部電極用導電層上にMOCVD法により形成する工程と、
前記誘電体層上に上部電極用導電層を形成する工程と、
前記下部電極用導電層、前記誘電体層、及び前記上部電極用導電層をパターニングすることにより、前記第２導電性プラグの上にキャパシタを形成する工程と、
前記半導体基板の温度を５５０℃以下に保持しながら、酸素含有雰囲気中で前記キャパシタをアニールするアニール工程と、
前記アニール工程の後に、前記キャパシタと前記絶縁性酸素バリア層とを覆う第２絶縁層を形成する工程と、
前記第１導電性プラグの上面が露出する第３ホールを前記第２絶縁層と前記絶縁性酸素バリア層に形成する工程と、
前記第１導電性プラグと電気的に接続される第３導電性プラグを前記第３ホール内に形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【０１６３】
（付記１１） 前記アニール工程における前記半導体基板の温度を３００℃〜５５０℃とすることを特徴とする付記８乃至付記１０のいずれかに記載の半導体装置の製造方法。
【０１６４】
（付記１２） 前記アニール工程における前記半導体基板の温度を約５５０℃とすることを特徴とする付記８乃至付記１０のいずれかに記載の半導体装置の製造方法。
【０１６５】
（付記１３） 前記絶縁性酸素バリア層として、酸化防止絶縁層と絶縁性密着層とをこの順に積層してなる積層膜を形成することを特徴とする付記１０乃至付記１２のいずれかに記載の半導体装置の製造方法。
【０１６６】
（付記１４） 前記酸化防止絶縁層として、窒化シリコン層、酸窒化シリコン層、及びアルミナ層のいずれかを形成することを特徴とする付記１３に記載の半導体装置の製造方法。
【０１６７】
（付記１５） 前記絶縁性密着層として、酸化シリコン層を形成することを特徴とする付記１３又は付記１４に記載の半導体装置の製造方法。
【０１６８】
（付記１６） 前記誘電体層として、ＰＺＴ、ＰＬＺＴ、SrBi2Ta2O9、及びSrBi2(Ta,Nb)2O9のいずれかよりなる層を形成することを特徴とする付記８乃至付記１５のいずれかに記載の半導体装置の製造方法。
【０１６９】
（付記１７） 半導体基板の表層に第１不純物拡散領域と第２不純物領域とを形成する工程と、
前記半導体基板の上方に第１絶縁層を形成する工程と、
前記第１絶縁層をパターニングして前記第１不純物拡散領域の上方に第１ホールを形成する工程と、
前記第１不純物拡散領域と電気的に接続される第１導電性プラグを前記第１ホール内に形成する工程と、
前記第１絶縁層上と前記第１導電性プラグ上とに単層の絶縁性酸素バリア層を形成する工程と、
前記第１絶縁層と前記絶縁性酸素バリア層とを貫く第２ホールを前記第２不純物拡散領域の上方に形成する工程と、
前記第２不純物拡散領域と電気的に接続される第２導電性プラグを前記第２ホール内に形成する工程と、
前記第２導電性プラグ上と前記絶縁性酸素バリア層上とに下部電極用導電層を形成する工程と、
高誘電体層又は強誘電体層のいずれかの誘電体層を前記下部電極用導電層上に形成する工程と、
前記誘電体層上に上部電極用導電層を形成する工程と、
前記下部電極用導電層、前記誘電体層、及び前記上部電極用導電層をパターニングすることにより、前記第２導電性プラグの上にキャパシタを形成する工程と、
前記キャパシタと前記絶縁性酸素バリア層とを覆う第２絶縁層を形成する工程と、
前記第１導電性プラグの上面が露出する第３ホールを前記第２絶縁層に形成する工程と、
前記第１導電性プラグと電気的に接続される第３導電性プラグを前記第３ホール内に形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【０１７０】
（付記１８） 前記キャパシタを形成した後に、酸素含有雰囲気中で該キャパシタをアニールする工程を行うことを特徴とする付記１７に記載の半導体装置の製造方法。
【０１７１】
（付記１９） 前記絶縁性酸素バリア層として酸窒化シリコン層、窒化シリコン層、又はアルミナ層のいずれかを形成することを特徴とする付記１７又は付記１８に記載の半導体装置の製造方法。
【０１７２】
（付記２０） 前記第２導電性プラグとしてタングステンを含むものを使用することを特徴とする付記１７乃至付記１９のいずれかに記載の半導体装置の製造方法。
【０１７３】
【発明の効果】
以上説明したように、本発明によれば、誘電体層をMOCVD法で形成し、且つ、半導体基板の温度を５５０℃以下に保持しながらキャパシタをアニールして誘電体層の結晶性を回復させるので、キャパシタ下の導電性プラグの酸化を限界まで防ぎながら、そのアニールの効果を最大限に引き出すことができ、アニールの効果向上と導電性プラグの酸化防止とを両立させることができる。
【０１７４】
また、第１導電性プラグの酸化を防ぐ絶縁性酸素バリア層を単層構造にし、第２導電性プラグと電気的に接続されるキャパシタの下部電極をその絶縁性酸素バリア層上に形成したので、下部電極の絶縁性酸素バリア層からの剥離と第２導電性プラグの酸化とを同時に防ぎつつ、酸素含有雰囲気中でキャパシタを高い温度でアニールすることができ、キャパシタの誘電体層の結晶性を良好に回復することができる。
【図面の簡単な説明】
【図１】図１(a)〜(c)は、従来例に係る半導体装置の製造方法について示す断面図である。
【図２】図２(a)、(b)は、本発明の第１の実施の形態に係る半導体装置の製造方法について示す断面図（その１）である。
【図３】図３(a)、(b)は、本発明の第１の実施の形態に係る半導体装置の製造方法について示す断面図（その２）である。
【図４】図４(a)、(b)は、本発明の第１の実施の形態に係る半導体装置の製造方法について示す断面図（その３）である。
【図５】図５(a)、(b)は、本発明の第１の実施の形態に係る半導体装置の製造方法について示す断面図（その４）である。
【図６】図６(a)、(b)は、本発明の第１の実施の形態に係る半導体装置の製造方法について示す断面図（その５）である。
【図７】図７(a)、(b)は、本発明の第１の実施の形態に係る半導体装置の製造方法について示す断面図（その６）である。
【図８】図８は、本発明の第１の実施の形態に係る半導体装置の製造方法について示す断面図（その７）である。
【図９】図９は、本発明の第１の実施の形態に係る半導体装置の製造方法について示す断面図（その８）である。
【図１０】図１０(a)、(b)は、本発明の第２の実施の形態に係る半導体装置の製造方法について示す断面図（その１）である。
【図１１】図１１(a)、(b)は、本発明の第２の実施の形態に係る半導体装置の製造方法について示す断面図（その２）である。
【図１２】図１２(a)、(b)は、本発明の第２の実施の形態に係る半導体装置の製造方法について示す断面図（その３）である。
【図１３】図１３は、本発明の第２の実施の形態に係る半導体装置の製造方法について示す断面図（その４）である。
【図１４】図１４は、本発明の第２の実施の形態に係る半導体装置の製造方法について示す断面図（その５）である。
【図１５】図１５は、本発明の第１の実施の形態において、回復アニールの温度と、キャパシタの残留分極量（Ｑsw）との関係を調査して得られたグラフである。ｓ
【符号の説明】
１…シリコン（半導体）基板、２…素子分離絶縁層、３…ゲート絶縁層、４ａ〜４ｃ…ゲート電極、５ａ〜５ｅ…不純物拡散領域、６…サイドウォールスペーサ、７…カバー絶縁層、８…第１層間絶縁層、９ａ…グルー層、９ｂ…タングステン層、１０ａ，１０ｄ，１０ｅ…導電性プラグ、１１…絶縁性酸素バリア層、１１ａ…酸化防止絶縁層、１１ｂ…絶縁性密着層、１２…タングステン層、１２ａ，１２ｂ…導電性プラグ、１３…下部電極用導電層、１４…強誘電体層、１５…上部電極用導電層、１６…ハードマスク、１７…キャパシタ保護層、１８…第２層間絶縁層、１９ａ〜１９ｃ…コンタクトホール、２０ａ…グルー層、２０ｂ…タングステン層、２１ａ〜２１ｃ…導電性プラグ、２２…酸化防止層、２３ａ，２３ｂ…ホール、２４ａ，２４ｂ，２４ｄ，２４ｃ…一層目金属配線、２４ｃ…導電性パッド、２５…層間絶縁層、２５ａ，２５ｂ…ホール、２６ａ，２６ｂ…導電性プラグ、２７…ビット線、２７ａ，２７ｂ…二層目金属配線、 ２８ａ…グルー層、２８ｂ…タングステン層、２９ａ〜２９ｃ…導電性プラグ、３１…コンタクト層。
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、より詳しくは、キャパシタと導電パターンとを接続する導電性プラグを有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
現在量産されているＦｅＲＡＭ(Ferroelectric Random Access Memory)を構成する強誘電体キャパシタは、キャパシタの下部電極と上部電極の双方の上に配線を接続する構造、即ちプレーナー構造を有している。プレーナー構造の強誘電体キャパシタでは、強誘電体層の側方に下部電極のコンタクト領域をはみ出させた形状を有している。
【０００３】
ＦｅＲＡＭのさらなる高集積化の要請に対応するためにはメモリセル面積をより小さくできるスタック構造のキャパシタが開発されている。スタック構造は、強誘電体キャパシタの下部電極の下面に導電性プラグを接続する構造である。
【０００４】
次に、スタック構造のキャパシタの形成工程を図１を参照して説明する。
【０００５】
まず、図１(a)に示す構造になるまでの工程を説明する。
【０００６】
シリコン基板１０１にＭＯＳトランジスタ１０２を形成した後に、ＭＯＳトランジスタ１０２を覆う第１層間絶縁層１０３を形成する。
【０００７】
ＭＯＳトランジスタ１０２は、シリコン基板１０１のうち素子分離層１０４に囲まれたウェル領域１０５に形成されており、シリコン基板１０１上にゲート絶縁層１０２ａを介して形成されたゲート電極１０２ｂと、ゲート電極１０２ｂの両側のウェル領域１０５内に形成されてソース／ドレインとなる不純物拡散領域１０２ｃを有している。また、ゲート電極１０２ｂの両側面には、不純物拡散領域１０２ｃ内に不純物高濃度領域１０２ｄを形成するための絶縁性サイドウォール１０６が形成される。
【０００８】
第１層間絶縁層１０３のうちＭＯＳトランジスタ１０２の一方の不純物拡散領域１０２ｃ上に第１コンタクトホール１０３ａを形成した後に、第１コンタクトホール１０３ａ内に第１コンタクトプラグ１０７が埋め込まれる。
【０００９】
続いて、第１コンタクトプラグ１０７と第１層間絶縁層１０３の上に、第１金属層１０８、強誘電体層１０９、第２金属層１１０をそれぞれスパッタ法により順に形成する。
【００１０】
次に、図１(b)に示すように、第１金属層１０８、強誘電体層１０９及び第２金属層１１０をフォトリソグラフィー法によりパターニング及びエッチングすることにより、第１金属層１０８をキャパシタ１１１の下部電極１０８ａとし、強誘電体層１０９をキャパシタ１１１の誘電体層１０９ａとし、第２金属層１１０をキャパシタ１１１の上部電極１１０ａとする。この場合のキャパシタ１１１はスタック型であり、下部電極１０８ａはその下の第１コンタクトプラグ１０７を介してＭＯＳトランジスタ１０２の一方の不純物拡散層１０２ｃに接続される。
【００１１】
この後、図１(c)に示すように、キャパシタ保護層１１２をキャパシタ１１１と第１層間絶縁層１０３の上に形成し、さらにキャパシタ保護層１１２上に第２層間絶縁層１１３を形成し、それを平坦化した後に、第２層間絶縁層１１３、キャパシタ保護層１１２及び第１層間絶縁層１０３をフォトリソグラフィー法によりパターニング及びエッチングすることにより、ＭＯＳトランジスタ１０２の他方の不純物拡散領域１０２ｃ上に第２コンタクトホール１１３ａを形成する。続いて、第２コンタクトホール１１３ａ内に第２コンタクトプラグ１１３ａを形成する。第２コンタクトプラグ１１３ａは、その上方に形成されるビット線（不図示）と不純物拡散領域１０２ｃを接続するために形成される。
【００１２】
ところで、ＦｅＲＡＭは、ロジック半導体装置と混載されることが多い。ＦｅＲＡＭとロジック回路とを混載した装置としては、例えば、認証を必要とするセキュリティ関連チップや、地方自治などで利用されつつあるＩＣカードがある。
【００１３】
ロジック半導体装置では、下側の導電パターンと上側の導電パターンを接続するプラグとしてタングステンプラグが用いられ、しかも回路を設計するためのスパイスパラメータもタングステンプラグの抵抗の値が用いられる。
【００１４】
従って、いままでの回路設計資産を生かし、且つ開発工数・コストを下げる意味でもロジック混載ＦｅＲＡＭではタングステンプラグが必要となる。
【００１５】
【発明が解決しようとする課題】
ところで、強誘電体キャパシタを形成するには、結晶化アニール或いは回復アニールなど、酸素含有雰囲気中で数々の熱処理を必要とする。典型的には、強誘電体層を結晶化するためのアニールとして、７５０℃、６０秒の条件でＲＴＡ(rapid thermal anealling)処理が行われる。また、キャパシタ形成後の強誘電体層の膜質回復アニールは、その強誘電体層をスパッタで形成する場合、６５０℃、６０分の条件でファーネス内で行われる。
【００１６】
ここで、図１に示したように、キャパシタ１１１の下部電極１０８ａの直下の第１コンタクトプラグ１０７としてタングステンプラグを用いるとすれば、酸素含有雰囲気中での熱処理の際にタングステンプラグは非常に速い速度で且つ低い温度で酸化する。
【００１７】
このようにコンタクトプラグ１０７が酸化されると、下部電極とのコンタクト不良が生じ、FeRAMの歩留まりが低下してしまう。従って、強誘電体のキャパシタの性能向上とタングステンプラグのコンタクト性能向上はトレードオフの関係にある。
【００１８】
また、上記したように、ビット線と不純物拡散領域を接続するための第２のコンタクトホール１１３ａは、キャパシタ１１１及び第２層間絶縁層１１３の形成後に開口される。仮に、ビット線コンタクト用の第２のコンタクトホールを、第１コンタクトホール１０３ａと同時に第１層間絶縁層１０３に形成すると、第２のコンタクトホールの中に形成されたタングステンプラグの上面がキャパシタ形成後に露出して酸化してしまうからである。
【００１９】
しかし、ＦｅＲＡＭの今後の微細化にともなって、図１(c)に示した第２コンタクトホール１１３ａのアスペクト比は大きくなり、第２コンタクトホール１１３ａを形成するためのエッチング技術は困難となる。更に、そのようにアスペクト比が大きくなると、スパッタ法により第２コンタクトホール１１３ａの底部までグルー層を形成するのが困難となるため、還元性ガスを使用するＣＶＤ法でグルー層を形成する必要が生じるが、還元性ガスを用いるとキャパシタ１１１の誘電体層１０９ａが劣化する恐れがある。
【００２０】
本発明の目的は、キャパシタ下部電極直下のコンタクトプラグの酸化を防止することができる半導体装置とその製造方法を提供することにある。
【００２１】
【課題を解決するための手段】
上記した課題は、半導体基板と、前記半導体基板の表層に形成された第１不純物拡散領域と、前記半導体基板の上方に形成された第１絶縁層と、前記第１絶縁層に形成された第１ホールと、前記第１ホール内に形成されて前記第１不純物拡散領域と電気的に接続されたタングステンを含む第１導電性プラグと、前記第１導電性プラグと電気的に接続され、且つ該第１導電性プラグ上に形成された下部電極と、該下部電極上に形成された炭素含有の強誘電体又は高誘電体よりなる誘電体層と、該誘電体層上に形成された上部電極とを備えたキャパシタと、を有することを特徴とする半導体装置によって解決する。
【００２２】
又は、上記した課題は、半導体基板の表層に不純物拡散領域を形成する工程と、前記半導体基板の上方に絶縁層を形成する工程と、前記絶縁層をパターニングして前記不純物拡散領域の上方にホールを形成する工程と、前記不純物拡散領域と電気的に接続される導電性プラグを前記ホール内に形成する工程と、前記導電性プラグ上と前記絶縁層上とに下部電極用導電層を形成する工程と、高誘電体層又は強誘電体層のいずれかの誘電体層を前記下部電極用導電層上にMOCVD法により形成する工程と、前記誘電体層上に上部電極用導電層を形成する工程と、前記下部電極用導電層、前記誘電体層、前記上部電極用導電層をパターニングすることにより、前記導電性プラグの上にキャパシタを形成する工程と、前記半導体基板の温度を５５０℃以下に保持しながら、酸素含有雰囲気中で前記キャパシタをアニールするアニール工程と、を有することを特徴とする半導体装置の製造方法によって解決する。
【００２３】
次に、本発明の作用について説明する。
【００２４】
本発明によれば、誘電体層をMOCVD法で形成し、且つ、半導体基板の温度を５５０℃以下に保持しながらキャパシタをアニールして誘電体層の結晶性を回復させるので、キャパシタ下の導電性プラグの酸化を限界まで防ぎながら、そのアニールの効果が最大限に引き出され、アニールの効果向上と導電性プラグの酸化防止とを両立させることができる。
【００２５】
このような方法は、酸化され易いタングステンで導電性プラグを構成する場合に特に有用である。
【００２６】
又は、上記した課題は、半導体基板と、前記半導体基板の表層に形成された第１不純物拡散領域及び第２不純物拡散領域と、前記半導体基板の上方に形成された第１絶縁層と、前記第１絶縁層に形成された第１ホールと、前記第１ホール内に形成されて前記第１不純物拡散領域と電気的に接続された第１導電性プラグと、前記第１絶縁層上に形成された単層構造の絶縁性酸素バリア層と、前記第１絶縁層と前記絶縁性酸素バリア層とを貫いて形成された第２ホールと、前記第２ホール内に形成されて前記第２不純物拡散領域と電気的に接続された第２導電性プラグと、前記第２導電性プラグと電気的に接続されるように前記絶縁性酸素バリア層上に形成された下部電極と、該下部電極上に形成された強誘電体又は高誘電体よりなる誘電体層と、該誘電体層上に形成された上部電極とを備えたキャパシタと、を有することを特徴とする半導体装置によって解決する。
【００２７】
又は、上記した課題は、半導体基板の表層に第１不純物拡散領域と第２不純物領域とを形成する工程と、前記半導体基板の上方に第１絶縁層を形成する工程と、前記第１絶縁層をパターニングして前記第１不純物拡散領域の上方に第１ホールを形成する工程と、前記第１不純物拡散領域と電気的に接続される第１導電性プラグを前記第１ホール内に形成する工程と、前記第１絶縁層上と前記第１導電性プラグ上とに単層の絶縁性酸素バリア層を形成する工程と、前記第１絶縁層と前記絶縁性酸素バリア層とを貫く第２ホールを前記第２不純物拡散領域の上方に形成する工程と、前記第２不純物拡散領域と電気的に接続される第２導電性プラグを前記第２ホール内に形成する工程と、前記第２導電性プラグ上と前記絶縁性酸素バリア層上とに下部電極用導電層を形成する工程と、高誘電体層又は強誘電体層のいずれかの誘電体層を前記下部電極用導電層上に形成する工程と、前記誘電体層上に上部電極用導電層を形成する工程と、前記下部電極用導電層、前記誘電体層、及び前記上部電極用導電層をパターニングすることにより、前記第２導電性プラグの上にキャパシタを形成する工程と、前記キャパシタと前記絶縁性酸素バリア層とを覆う第２絶縁層を形成する工程と、前記第１導電性プラグの上面が露出する第３ホールを前記第２絶縁層に形成する工程と、前記第１導電性プラグと電気的に接続される第３導電性プラグを前記第３ホール内に形成する工程と、を有することを特徴とする半導体装置の製造方法によって解決する。
【００２８】
次に、本発明の作用について説明する。
【００２９】
本発明によれば、第１導電性プラグの酸化を防ぐ絶縁性酸素バリア層を単層構造にし、第２導電性プラグと電気的に接続されるキャパシタの下部電極をその絶縁性酸素バリア層上に形成する。これにより、下部電極の絶縁性酸素バリア層からの剥離と第２導電性プラグの酸化とを同時に防ぎつつ、酸素含有雰囲気中でキャパシタを高い温度でアニールすることができ、キャパシタの誘電体層の結晶性を良好に回復することができる。
【００３０】
【発明の実施の形態】
以下に本発明の実施形態を図面に基づいて説明する。
（第１の実施の形態）
以下に本発明の実施形態を図面に基づいて説明する。
【００３１】
図２〜図９は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
【００３２】
まず、図２(a)に示す断面構造を得るまでの工程を説明する。
【００３３】
図２(a)に示すように、ｎ型又はｐ型のシリコン（半導体）基板１のトランジスタ形成領域の周囲にフォトリソグラフィー法により素子分離用溝を形成した後に、その中に酸化シリコン(SiO2)を埋め込んで素子分離絶縁層２を形成する。そのような構造の素子分離絶縁層２は、ＳＴＩ(Shallow Trench Isolation)と呼ばれる。なお、ＬＯＣＯＳ（Local Oxidation of Silicon）法により形成した絶縁層を素子分離絶縁層として採用してもよい。
【００３４】
続いて、シリコン基板１のメモリセル領域Ａとロジック領域Ｂのそれぞれにおける所定のトランジスタ形成領域にｐ型不純物とｎ型不純物のいずれかを選択的に導入してウェル１ａ，１ｂを形成する。なお、図において、メモリセル領域Ａのウェル１ａはｐ型であり、ロジック領域Ｂのウェル１ｂはｎ型を示しているが、ロジック領域ＢにおいてＣＭＯＳが形成される場合にはｎ型とｐ型の双方のウェルが形成される。ｎ型のウェルとｐ型のウェルの打ち分けは、レジストパターンをマスクに用いて行われる。
【００３５】
さらに、シリコン基板１のウェル１ａ，１ｂの表面を熱酸化して、ゲート絶縁層３となるシリコン酸化層を形成する。
【００３６】
次に、シリコン基板１の上側全面にポリシリコン層を形成する。その後に、ポリシリコン層をフォトリソグラフィ法によりパターニングして、メモリセル領域Ａにゲート電極４ａ，４ｂを形成し、同時にロジック領域Ｂにもゲート電極４ｃを形成する。それらのゲート電極４ａ，４ｂ，４ｃは、ゲート絶縁層３を介してシリコン基板１の上に形成されている。
【００３７】
なお、メモリセル領域Ａでは、１つのウェル１ａ上には２つのゲート電極４ａ，４ｂが並列に形成され、それらのゲート電極４ａ，４ｂはワード線の一部を構成する。
【００３８】
次に、メモリセル領域Ａにおいて、ｐ型のウェル１ａのうちゲート電極４ａ，４ｂの両側にｎ型不純物、例えばリンをイオン注入してソース／ドレインとなる第１〜第３のｎ型不純物拡散領域５ａ〜５ｃを形成する。これと同時に、ロジック領域Ｂのｐ型のウェル１ｂにもｎ型不純物をイオン注入してソース／ドレインとなる第４，第５のｎ型不純物拡散領域５ｄ，５ｅを形成する。
【００３９】
なお、ロジック領域Ｂのｎ型ウェル（不図示）では、ゲート電極（不図示）の両側にｐ型不純物、例えばホウ素がイオン注入されてｐ型不純物拡散領域が形成される。ｐ型不純物とｎ型不純物の打ち分けは、レジストパターンを使用して行われる。
【００４０】
さらに、ＣＶＤ法により絶縁層、例えば酸化シリコン（SiO2）層をシリコン基板１の全面に形成した後に、その絶縁層をエッチバックしてゲート電極４ａ，４ｂ．４ｃの両側部分に絶縁性のサイドウォールスペーサ６として残す。
【００４１】
続いて、ゲート電極４ａ，４ｂ，４ｃとサイドウォールスペーサ６をマスクに使用して、第１〜第３のｎ型不純物拡散領域５ａ〜５ｃに再びｎ型不純物をイオン注入することにより、第１〜第３のｎ型不純物拡散領域５ａ〜５ｃのそれぞれに不純物高濃度領域を形成する。この後に、ロジック領域Ｂにおける、ｐ型不純物拡散領域（不図示）に再びｐ型不純物をイオン注入して不純物高濃度領域を形成する。
【００４２】
なお、メモリセル領域Ａの１つのウェル１ａにおいて、２つのゲート電極４ａ，４ｂの間の第１のｎ型不純物拡散領域５ａは後述するビット線に電気的に接続され、ウェル１ａの両端側寄りの第２、第３のｎ型不純物拡散領域５ｂ，５ｃは後述するキャパシタの下部電極に電気的に接続される。
【００４３】
以上の工程により、メモリセル領域Ａのウェル１ａにはゲート電極４ａ，４ｂとLDD (Lightly Doped Drain)構造のｎ型不純物拡散領域５ａ〜５ｃを有する２つのｎ型のＭＯＳトランジスタＴ1，Ｔ2が１つのｎ型不純物拡散領域５ａを共通にして形成される。また、ロジック領域Ｂにおいてもｐ型のウェル１ｂにはゲート電極４ｃとｎ型不純物拡散領域５ｄ，５ｅを有するｎ型のＭＯＳトランジスタＴ3が形成される。なお、ロジック領域内のｎ型のウェル（不図示）にもｐ型のＭＯＳトランジスタが形成される。
【００４４】
なお、第１〜第５のｎ型不純物拡散領域５ａ〜５ｅの表面に、コンタクト層（不図示）としてコバルトシリサイド、チタンシリサイドのような金属ケイ化物（シリサイド）層をサリサイド技術により形成する。
【００４５】
次に、ＭＯＳトランジスタＴ1，Ｔ2，Ｔ3を覆うカバー絶縁層７として厚さ約２０nmの酸化シリコン(SiO2)層と厚さ約８０nmの窒化シリコン層(SiN)とをプラズマＣＶＤ法によりシリコン基板１の全面に形成する。その後、ＴＥＯＳガスを用いるプラズマＣＶＤ法により、膜厚１．０μｍ程度の酸化シリコン（SiO2）を第１層間絶縁層８としてカバー絶縁層７の上に形成する。
【００４６】
続いて、例えば常圧の窒素雰囲気中で第１層間絶縁層８を６５０℃の温度で３０分間加熱し、これにより第１層間絶縁層８を緻密化する。その後に、第１層間絶縁層８の上面を化学機械研磨（ＣＭＰ）法により平坦化する。
【００４７】
次に、図２(b)に示す構造を形成するまでの工程を説明する。
【００４８】
まず、フォトリソグラフィ法とエッチング法により第１層間絶縁層８とカバー絶縁層７をパターニング及びエッチングして、メモリセル領域Ａでは第１の不純物拡散領域５ａに到達する深さの第１のコンタクトホール８ａを形成し、同時に、ロジック領域ＢではＭＯＳトランジスタＴ3を構成する第４及び第５の不純物拡散領域５ｄ，５ｅの上に第２、第３のコンタクトホール８ｄ，８ｅを形成する。
【００４９】
その後、第１層間絶縁層８上面と第１〜第３のコンタクトホール８ａ，８ｄ，８ｅ内面に、グルー層９ａとして膜厚２０ｎｍのチタン（Ti）層と膜厚２０ｎｍの窒化チタン（TiN）層をスパッタ法により順に形成する。さらに、WF6を用いるＣＶＤ法によってタングステン（Ｗ）層９ｂをグルー層９ａ上に成長してコンタクトホール８ａ，８ｄ，８ｅ内を完全に埋め込む。
【００５０】
続いて、タングステン層９ｂ、グルー層９ａをＣＭＰ法により研磨して第１層間絶縁層８の上面上から除去する。
【００５１】
これにより、メモリセル領域Ａにおいて第１のコンタクトホール８ａ内に残されたタングステン層９ｂ及びグルー層９ａは、第１の不純物拡散領域５ａに電気的に接続される第１の導電性プラグ１０ａとして使用される。また、ロジック領域Ｂにおいて第２、第３のコンタクトホール８ｄ，８ｅ内に残されたタングステン層９ｂ及びグルー層９ａは、第４及び第５の不純物拡散領域５ｄ，５ｅに電気的に接続される第２，第３の導電性プラグ１０ｄ，１０ｅとして使用される。
【００５２】
その後に、図３(a)に示すように、第１層間絶縁層８上と第１〜第３の導電性プラグ１０ａ，１０ｄ，１０ｅ上に、窒化シリコン(SiN)層をプラズマＣＶＤ法により厚さ約１００ｎｍに形成し、それを酸化防止絶縁層１１ａとする。なお、窒化シリコンの他に、酸窒化シリコン（SiON）層やアルミナ（Al2O3）層を酸化防止絶縁層１１ａとして形成してもよい。
【００５３】
更に、ＴＥＯＳを用いるプラズマＣＶＤ法により、この酸化防止絶縁層１１ａ上にSiO2層を厚さ約１００ｎｍに形成し、それを絶縁性密着層１１ｂとする。これら酸化防止絶縁層１１ａと絶縁性密着層１１ｂとにより、絶縁性酸素バリア層１１が構成される。
【００５４】
この絶縁性酸素バリア層１１において、酸化防止絶縁層１１ａは、後で行われる種々の熱処理の際に第１〜第３の導電性プラグ１０ａ，１０ｄ，１０ｅが異常酸化してコンタクト不良を起こさないようにするために形成され、その膜厚を例えば７０ｎｍ以上にすることが望ましい。第１〜第３の導電性プラグ１０ａ，１０ｄ，１０ｅを構成するタングステンが異常酸化すると電気抵抗が高くなるだけでなくその体積も増えてコンタクトホール８ａ，８ｂ，８ｃから突出するおそれがある。
【００５５】
次に、レジストパターン（不図示）を用いて、図３(b)に示すように絶縁性酸素バリア層１１、第１層間絶縁層８及びカバー絶縁層７をエッチングすることにより、これらの絶縁層を貫く第４及び第５のコンタクトホール８ｂ，８ｃを第２及び第３の不純物拡散領域５ｂ，５ｃの上方に形成する。
【００５６】
更に、図４(a)に示すように、絶縁性酸素バリア層１１上面と第４及び第５のコンタクトホール８ｂ，８ｃ内に厚さ２０ｎｍのチタン（Ti）層と厚さ２０ｎｍの窒化チタン（TiN）層とをスパッタ法により順に形成し、それをコンタクト層３１とする。その後に、WF6を使用するプラズマＣＶＤ法によりタングステン（W）層１２をコンタクト層３１上に形成し、各コンタクトホール８ｂ，８ｃ内を完全に埋め込む。
【００５７】
続いて、図４(b)に示すように、タングステン層１２とコンタクト層３１とをＣＭＰ法により研磨して絶縁性酸素バリア層１１の上面上から除去する。これにより第４及び第５のコンタクトホール８ｂ，８ｃ内に残されたタングステン層１２とコンタクト層３１とを、それぞれ第２、第３のｎ型不純物拡散領域５ｂ、５ｃと電気的に接続された第４、第５の導電性プラグ１２ａ，１２ｂとする。
【００５８】
この状態では、タングステンからなる第１〜第３の導電性プラグ１０ａ，１０ｄ，１０ｅは絶縁性酸素バリア層１１に覆われた状態となっている。
【００５９】
次に、図５(a)に示す構造を形成するまでの工程を説明する。
【００６０】
まず、第４及び第５の導電性プラグ１２ａ，１２ｂ上と絶縁性酸素バリア層１１上に下部電極用導電層１３として、例えば膜厚１０nmのチタン(Ti)層１３ｘと膜厚３００nmのイリジウム(Ir)層１３ｙをスパッタにより順に形成する。
【００６１】
次に、下部電極用導電層１３上に、強誘電体層１４として例えば膜厚１２０ｎｍのＰＺＴ層をＭＯＣＶＤ(有機金属ＣＶＤ)法により形成する。
【００６２】
そのＭＯＣＶＤ法では、鉛（Pb）供給用の有機ソースとしてPb(DPM)2(Pb(C11H19O2)2)をTHF(Tetra Hydro Furan: C4H8O)液に３mol％の濃度で溶解させたものを０．３２ml/minの流量で気化器に導入する。また、ジルコニウム（Zr）供給用の有機ソースとしては、Zr(dmhd)4(Zr(C9H15O2)4)をTHF液に３mol％の濃度で溶解させたものを使用し、それを０．２ml/minの流量で気化器に導入する。更に、チタン（Ti）供給用のソースとしては、Ti(O-iPr)2(DPM)2(Ti(C3H7O)2(C11H19O2)2) をTHF液に３mol％の濃度で溶解させたものを使用し、それを０．２ml/minの流量で気化器（不図示）に導入する。
【００６３】
気化器は約２６０℃の温度に加熱されており、上述の各有機ソースは気化器内で気化する。気化した各有機ソースは、気化器において酸素と混合された後、リアクタ（不図示）上部のシャワーヘッドに導入されて一様な流れとなり、シャワーヘッドと対向して設けられる半導体基板に向けて均一に噴射される。なお、リアクタ内における酸素の分圧は例えば５Torrであり、成膜時間は例えば４２０秒である。
【００６４】
上記のような条件を採用したところ、得られたPZT強誘電体層１４の組成は、Pb/(Zr+Ti)＝１．１５、Zr/(Zr+Ti)＝０．４５となった。また、成膜用の有機ソースに含まれる炭素（C）により、強誘電体層１４には炭素も含まれる。
【００６５】
なお、強誘電体層１４の材料としては、ＰＺＴの他に、ＰＬＣＳＺＴ、ＰＬＺＴのような他のＰＺＴ系材料や、SrBi2Ta2O9、SrBi2(Ta,Nb)2O9等のBi層状構造化合物材料、その他の金属酸化物強誘電体であってもよい。
【００６６】
さらに、強誘電体層１４の上に、上部電極用導電層１５の一層目として例えば膜厚５０ｎｍの酸化イリジウム(IrO2)をスパッタ法により形成する。
【００６７】
続いて、酸素含有雰囲気中で強誘電体層１４をアニールする。そのアニールとして、例えばArとO2との混合ガス雰囲気中で基板温度７２５℃、時間２５秒のRTA処理を採用する。その後、上部電極用導電層１５の二層目として例えば膜厚１５０nmのIrO2をスパッタ法により形成する。
【００６８】
この後に、上部電極用導電層１５上に、ハードマスク１６としてTiN層とSiO2層を順に形成する。そのハードマスク１６は、フォトリソグラフィー法及びエッチング法により第４及び第５導電性プラグ１２ａ，１２ｂの上方にキャパシタ平面形状となるようにパターニング及びエッチングされる。
【００６９】
そして、ハードマスク１６に覆われない領域の上部電極用導電層１５、強誘電体層１４、下部電極用導電層１３を順次エッチングする。この場合、強誘電体層１４は、ハロゲン元素を含む雰囲気中でスパッタ反応によりエッチングされる。
【００７０】
その後に、ハードマスク１６を除去する。
【００７１】
以上により、図５(b)に示すように、メモリセル領域Ａにおける絶縁性酸素バリア層１１の上には、下部電極用導電層１３よりなるキャパシタＱ1，Ｑ2の下部電極１３ａ，１３ｂと、強誘電体層１４よりなるキャパシタＱ1，Ｑ2の誘電体層１４ａ，１４ｂと、上部電極用導電層１５よりなるキャパシタＱ1，Ｑ2の上部電極１５ａ，１５ｂが形成される。
【００７２】
そして、メモリセル領域Ａの１つのウェル１ａでは、第１つのキャパシタＱ1の下部電極１３ａは第４の導電性プラグ１２ａを介して第２の不純物拡散領域５ｂに電気的に接続され、また、第２のキャパシタＱ2の下部電極１３ｂは第５の導電性プラグ１２ｂを介して第３の不純物拡散領域５ｃに電気的に接続される。
【００７３】
続いて、エッチングによる強誘電体層１４のダメージを回復するために、酸素を含む炉内で回復アニールを行う。誘電体層１４ａ，１４ｂをＭＯＣＶＤ法により形成したことで、この回復アニールは、スパッタ法で誘電体層１４ａ，１４ｂを形成する場合よりも低い基板温度、例えば５５０℃で行うことができ、そのアニール時間は約６０分間である。
【００７４】
次に、図６(a)に示すように、キャパシタＱ1，Ｑ2を覆うキャパシタ保護層１７として膜厚５０ｎｍのアルミナをスパッタにより下地絶縁層１１ｂ上に形成する。その後に、酸素含有雰囲気中で６５０℃で６０分間の条件でキャパシタＱ1，Ｑ2をアニールする。このキャパシタ保護層１７は、プロセスダメージからキャパシタＱ1，Ｑ2を保護するものであって、アルミナの他、ＰＺＴで構成してもよい。
【００７５】
その後、ＴＥＯＳガスを用いるプラズマＣＶＤ法により、第２層間絶縁層１８として膜厚１．０μｍ程度の酸化シリコン（SiO2）をキャパシタ保護層１７上に形成する。さらに、第２層間絶縁層１８の上面をＣＭＰ法により平坦化する。この例では、ＣＭＰ後の第２層間絶縁層１８の残りの膜厚は、上部電極１５ａ，１５ｂ上で３００ｎｍ程度とする。
【００７６】
次に、図６(b)に示す構造を形成するまでの工程を説明する。
【００７７】
まず、レジストマスク（不図示）を用いて、第２層間絶縁層１８、キャパシタ保護層１７、絶縁性酸素バリア層１１をエッチングする。これにより、メモリセル領域Ａでは、各絶縁層１１、１７、１８を貫く第６のコンタクトホール１９ａが第１導電性プラグ１０ａ上に形成され、そのコンタクトホール１９ａ内には第１導電性プラグ１０ａが露出することになる。これと共に、ロジック領域Ｂでは、各絶縁層１１、１７、１８を貫く第７、第８のコンタクトホール１９ｂ，１９ｃがそれぞれ第２、第３の導電性プラグ１０ｂ，１０ｃの上に形成される。
【００７８】
そのエッチング後には、強誘電体層１４をダメージから回復させるために、例えば酸素含有雰囲気にて基板温度を５５０℃としてキャパシタＱ1，Ｑ2に対して６０分間のアニールを施す。
【００７９】
次に、第６〜第８のコンタクトホール１９ａ〜１９ｃ内と第２層間絶縁層１８上に、グルー層２０ａとして膜厚５０ｎｍのTiN層をスパッタ法により形成する。さらに、ＣＶＤ法によりタングステン層２０ｂをグルー層２０ａの上に成長して第６〜第８のコンタクトホール１９ａ〜１９ｃ内を完全に埋め込む。
【００８０】
続いて、タングステン層２０ｂ、グルー層２０ａをＣＭＰ法により研磨して第２層間絶縁層１８の上面上から除去する。そして、第６〜第８のコンタクトホール１９ａ〜１９ｃ内に残されたタングステン層２０ｂ及びグルー層２０ａを第６〜第８の導電性プラグ２１ａ，２１ｄ，２１ｅとする。
【００８１】
さらに、窒素雰囲気中で第２層間絶縁層１８を３５０℃、１２０秒の条件でアニールする。
【００８２】
これにより、メモリセル領域Ａにおいて、第６の導電性プラグ２１ａは第１の導電性プラグ１０ａに電気的に接続されてvia-to-viaコンタクトとなり、第１の不純物拡散領域５ａに電気的に接続される。また、ロジック領域Ｂにおいても、第７及び第８の導電性プラグ２１ｄ，２１ｅは、それぞれ第２，第３の導電性プラグ１０ｂ，１０ｃに電気的に接続されてそれらの下の不純物拡散領域５ｄ、５ｅに電気的に接続される。
【００８３】
次に、図７(a)に示すように、第６〜第８の導電性プラグ２１ａ，２１ｄ，２１ｅ上と第２層間絶縁層１８上に、酸化防止層２２としてSiON層をＣＶＤ法により１００ｎｍの厚さに形成する。
【００８４】
続いて、図７(b)に示すように、酸化防止層２２と第２層間絶縁層１８をフォトリソグラフィー法及びエッチング法によりパターニング、エッチングしてキャパシタＱ1，Ｑ2の上部電極１５ａ，１５ｂ上にホール２３ａ，２３ｂを形成する。ホール２３ａ，２３ｂを形成することによりダメージを受けたキャパシタＱ1，Ｑ2はアニールによって回復される。そのアニールは、例えば酸素含有雰囲気中で基板温度５５０℃として６０分間行われる。
【００８５】
その後に、第２層間絶縁層１８上に形成された酸化防止層２２をエッチバックによって除去する。これにより、第６〜第８の導電性プラグ２１ａ，２１ｄ，２１ｅの表面が露出する。
【００８６】
次に、図８に示す構造を形成するまでの工程を説明する。
【００８７】
まず、キャパシタＱ1，Ｑ2の上部電極１５ａ，１５ｂ上のホール２３ａ，２３ｂ内と第２層間絶縁層１８の上に多層金属層を形成する。その多層金属層として、例えば、膜厚６０ｎｍのTi層、膜厚３０ｎｍのTiN層、膜厚４００ｎｍのAl-Cu層、膜厚５ｎｍのTi、及び７０ｎｍのTiN層を順に形成する。
【００８８】
その後に、多層金属層をパターニング及びエッチングすることにより、メモリセル領域Ａ内でホール２３ａ，２３ｂを通して上部電極１５ａ，１５ｂに接続される一層目金属配線２４ａ，２４ｂと、第６の導電性プラグ２１ａに接続される導電性パッド２４ｃを形成する。これと同時に、ロジック領域Ｂでは、第７、第８の導電性プラグ２１ｄ，２１ｅに接続される一層目配線２４ｄ，２４ｅを形成する。
【００８９】
なお、多層金属層をパターニングする際に露光光の反射によるパターン精度の低下を防止するために、多層金属層の上に酸窒化シリコン（SiON）などの反射防止層（不図示）を３１ｎｍの厚さに形成し、さらに反射防止層上にレジストを塗布した後に、レジストを露光、現像して配線形状等のレジストパターンを形成し、そのレジパターンを用いてエッチングする方法を採用する。反射防止層は、多層金属層のパターニング後にそのまま残してもよい。
【００９０】
さらに、第２層間絶縁層１８と一層目金属配線２４ａ，２４ｂ，２４ｄ，２４ｅと導電性パッド２４ｃの上に第３層間絶縁層２５を形成する。
【００９１】
次に、図９に示す断面構造を得るまでの工程について説明する。
【００９２】
まず、第３層間絶縁層２５をパターニングしてメモリセル領域Ａ内の導電性パッド２４ｃの上にビット線コンタクト用のホール２５ａを形成し、同時に、ロジック領域Ｂの一層目配線２４ｅの上にも配線コンタクト用のホール２５ｂを形成する。また、それらのホール２５ａ，２５ｂのそれぞれの中に下から順にTiN層及びＷ層からなる第９、第１０の導電性プラグ２６ａ，２６ｂを形成する。
【００９３】
次に、ビット線ＢＬを含む二層目金属配線２７ａ，２７ｂを第３層間絶縁層２５上に形成する。そのビット線２７は、第９の導電性プラグ２６ａに接続されることにより、その下の第９の導電性プラグ２６ａ、導電性パッド２４ｃ、第６の導電性プラグ２１ａ及び第１の導電性プラグ１０ａを介して第１不純物拡散領域５ａに電気的に接続される。
【００９４】
その後、二層目金属配線２７ａ，２７ｂを覆う絶縁層等が形成され、最後にＴＥＯＳ原料酸化シリコン層と窒化シリコン層により構成されるカバー層を形成するが、その詳細は省略する。
【００９５】
なお、ロジック領域Ｂにおいて、図示しないｐ型のＭＯＳトランジスタの上にもｎ型のＭＯＳトランジスタＴ3と同じ構造の導電性プラグが形成される。このことは、後述する他の実施形態においても同様である。
【００９６】
上記した実施形態によれば、キャパシタＱ1，Ｑ2を構成する強誘電体層１４の結晶化アニール、回復アニールなどの熱処理は、第１〜第３の導電性プラグ１０ａ，１０ｄ，１０ｅ上に絶縁性酸素バリア層１１が形成された状態で行われるので、酸化され易いタングステンを含む各導電性プラグ１０ａ、１０ｄ、１０ｅが熱処理によって異常酸化してコンタクト不良が発生するのを防止できる。
【００９７】
一方、上述の導電性プラグ１０ａ、１０ｄ、１０ｅ、及びキャパシタＱ1，Ｑ2の直下に位置する各導電性プラグ１２ａ、１２ｂは、酸素含有雰囲気中で５５０℃よりも高い温度に加熱されると酸化され易くなる。そのため、上述した回復アニールは、５５０℃よりも低い温度で行うのが好ましいが、強誘電体層１４の結晶性はアニール温度に依存するので、あまりに低い温度でアニールしたのでは強誘電体層１４の結晶性が所望に回復せず、回復アニールの本来の意味を失ってしまう。
【００９８】
そこで、本願発明者は、本実施形態のようにＭＯＣＶＤ法で強誘電体層１４を形成する場合、どのような温度で回復アニールを行うのが好適かを調査した。その調査結果を図１５に示す。
【００９９】
この調査においては、回復アニールの温度を振った場合に、キャパシタＱ1，Ｑ2の残留分極量（Qsw）がどのように変化するかが調べられた。なお、残留分極量（Qsw）とは、キャパシタＱ1，Ｑ2に所定電圧を印加して強誘電体層１４を分極させた後に電圧を取り去り、強誘電体層１４のヒステリシス特性によって強誘電体層１４に残留する分極量のことをいう。この残留分極量（Qsw）の値が大きいほど、「１」と「０」とを分別し易いことになる。
【０１００】
図１５に示すように、残留分極量（Qsw）は、５５０℃以下の温度において増加傾向にあり、約５５０℃で最大となった後に減少傾向に転じる。また、図１５には示されないが、基板温度を３００℃以上とすることで回復アニールの効果が出始める。
【０１０１】
すなわち、５５０℃以下の温度、好適には約５５０℃の温度で回復アニールを行うことにより、各導電性プラグ１２ａ、１２ｂの酸化を限界まで防ながら、回復アニールの効果を最大限に引き出すことができ、回復アニールの効果向上とプラグの酸化防止とを両立させることができる。
【０１０２】
しかも、そのように各導電性プラグ１２ａ、１２ｂの酸化が防止されるので、酸化防止のための新たな構造を各導電性プラグ１２ａ、１２ｂに与える必要が無く、工程の煩雑化を招くことが無い。
【０１０３】
また、本願発明者が行った別の調査結果によれば、回復アニールの温度が５５０℃以下ではFeRAMの歩留まりが増加傾向となり、５５０℃を超えると歩留まりが減少することが明らかとなった。よって、FeRAMの歩留まりを改善する観点から見ても、回復アニールを５５０℃以下の温度で行うのが好適である。
【０１０４】
これに対し、従来技術では、強誘電体層をスパッタ法により形成しているが、その場合は、回復アニールの温度が高いほど残留分極量（Qsw）が大きくなり、図１５のようなピークは見られない。よって、スパッタ法で強誘電体層を形成する場合、回復アニールの効果を高めようとするとアニール温度を高くする必要が生じるが、そのように高温でアニールを行うとタングステンを含むプラグが酸化してしまうため、回復アニールの効果向上とプラグの酸化防止とを両立させることができない。
【０１０５】
ところで、ＦｅＲＡＭは、ロジック品に比べてキャパシタの分だけ基板上の段差が大きいために、一層目金属配線２４ｄ，２４ｅ及び導電性パッド２４ｃからシリコン基板１の不純物拡散領域５ａ，５ｄ，５ｅへの接続のためのコンタクトホールのアスペクト比が約７程度に大きくなる。これを、従来のように、第２層間絶縁層１８からカバー絶縁層７までの複数の絶縁層を一括してエッチングにより形成しようとすれば、エッチング自体が難しくなるだけでなく、コンタクトホール内でのグルー層を形成するのにカバレッジのよいＣＶＤ法を用いる必要がある。
【０１０６】
しかしながら、ＣＶＤ法によりグルー層を形成すると、成膜雰囲気中に含まれる還元性物質、例えば水素によって誘電体層１４ａ，１４ｂが劣化する恐れがある。しかも、そのようにＣＶＤ法でグルー層を形成するには、最新の半導体製造装置が必要となる。
【０１０７】
これに対して、本実施形態では、メモリセル領域Ａにおいてvia-to-via構造、即ち二段の導電性プラグ１０ａ，２１ａを形成するので、各導電性プラグ１０ａ，２１ａが形成される第１のコンタクトホール８ａと第６のコンタクトホール１９ａのアスペクト比を約４．４程度に小さくできる。これにより、ＣＶＤ法と比較してカバレッジが劣るスパッタ法でグルー層を形成することができるようになり、そのスパッタ雰囲気中には水素のような還元性物質が含まれないので、上述のように誘電体層１４ａ，１４ｂを劣化させてしまう恐れが無い。
【０１０８】
更に、スパッタ法によるグルー層の成膜は既存のスパッタ装置で行うことができるので、新たな設備投資を行う必要が無い。
【０１０９】
同様に、ロジック領域Ｂにおいても、二段の導電性プラグ１０ｄ，２１ｄ、及び導電性プラグ１０ｅ、２１ｅを形成するので、上記と同様の利点が得られる。
【０１１０】
これらにより、ＦｅＲＡＭ品又はロジック混載ＦｅＲＡＭの歩留まりが向上するだけでなく、既存装置を使い回すことができ、開発費と製造コストの削減を実現できる。
【０１１１】
また、本実施形態では、一層目の全ての導電性プラグ１２ａ、１２ｂ、１０ａ、１０ｄ、１０ｅをタングステンから構成しているので、タングステンプラグを用いた既存のロジック品の設計ライブラリを使用することができ、設計コストの削減も実現できる。
【０１１２】
このようなvia-to-via構造に起因する利点は、後述の第２実施形態でも得ることができる。
（第２の実施の形態）
図１０〜図１４は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図である。なお、これらの図において、第１実施形態で説明した部材には第１実施形態と同様の符号を付し、以下ではその説明を省略する。
【０１１３】
第１実施形態においては、キャパシタの強誘電体層をＭＯＣＶＤ法で形成することで、既述のような利点を得た。これに対し、本実施形態においては、キャパシタの強誘電体層をスパッタ法で形成する場合にも導電性プラグの酸化が防止される方法が例示される。
【０１１４】
まず、第１実施形態に従い、図２(b)に示す構造を形成する。
【０１１５】
次いで、図１０(a)に示すように、第１層間絶縁層８上と第１〜第３の導電性プラグ１０ａ，１０ｄ，１０ｅ上に、酸窒化シリコン（SiON）層をプラズマＣＶＤ法により厚さ約４００nmに形成し、それを絶縁性酸素バリア層１１とする。
【０１１６】
本実施形態では、第１実施形態と異なり、絶縁性酸素バリア層１１を多層構造にせず、図示のような単層構造にする。この単層の絶縁性酸素バリア層１１により、その下の第１〜第３の導電性プラグ１０ａ，１０ｄ，１０ｅが後述の種々のアニールの際に酸化されるのが防止される。
【０１１７】
続いて、図１０(b)に示す構造を得る工程について説明する。
【０１１８】
まず、第１実施形態で説明した図３(b)〜４(b)の工程を行う。その後、第４及び第５の導電性プラグ１２ａ，１２ｂ上と絶縁性酸素バリア層１１上に下部電極用導電層１３として、例えば膜厚３００ｎｍのイリジウム（Ir）層１３ｘと膜厚２３ｎｍの酸化プラチナ(PtO)層１３ｙと膜厚５０ｎｍのプラチナ（Pt）層１３ｚをスパッタにより順に形成する。
【０１１９】
なお、下部電極用導電層１３を形成する前又は後に例えば膜剥がれ防止のために絶縁性酸素バリア層１１をアニールしてもよい。アニール方法として、例えば、アルゴン雰囲気中で６００〜７５０℃のＲＴＡを採用する。
【０１２０】
次に、下部電極用導電層１３上に、強誘電体層１４として例えばＰＺＴ層をスパッタ法により厚さ約１４０ｎｍ程度に形成する。本実施形態では、強誘電体層１４の形成方法は限定されず、ＭＯＤ法、ＭＯＣＶＤ法、ゾル・ゲル法等により強誘電体層１４を形成してもよい。また、強誘電体層１４の材料としては、ＰＺＴの他に、ＰＬＣＳＺＴ、ＰＬＺＴのような他のＰＺＴ系材料や、SrBi2Ta2O9、SrBi2(Ta,Nb)2O9等のBi層状構造化合物材料、その他の金属酸化物強誘電体であってもよい。
【０１２１】
さらに、強誘電体層１４の上に、上部電極用導電層１５の一層目として例えば膜厚５０ｎｍの酸化イリジウム(IrO2)をスパッタ法により形成する。
【０１２２】
続いて、酸素含有雰囲気中で強誘電体層１４をアニールする。そのアニールとして、例えばアルゴン(Ar)と酸素(O2)との混合ガス雰囲気中で基板温度７２５℃、時間２５秒のRTA処理を採用する。その後、上部電極用導電層１５の二層目として例えば膜厚１５０nmの酸化イリジウム(IrO2)をスパッタ法により形成する。
【０１２３】
この後に、上部電極用導電層１５上に、ハードマスク１６としてTiN層とSiO2層を順に形成する。そのハードマスク１６は、フォトリソグラフィー法及びエッチング法により第４及び第５導電性プラグ１２ａ，１２ｂの上方にキャパシタ平面形状となるようにパターニング及びエッチングされる。
【０１２４】
そして、ハードマスク１６に覆われない領域の上部電極用導電層１５、強誘電体層１４、下部電極用導電層１３を順次エッチングする。この場合、強誘電体層１４は、ハロゲン元素を含む雰囲気中でスパッタ反応によりエッチングされる。
【０１２５】
その後に、ハードマスク１６を除去する。
【０１２６】
以上により、図１１(a)に示すように、メモリセル領域Ａにおける絶縁性酸素バリア層１１の上には、下部電極用導電層１３よりなるキャパシタＱ1，Ｑ2の下部電極１３ａ，１３ｂと、強誘電体層１４よりなるキャパシタＱ1，Ｑ2の誘電体層１４ａ，１４ｂと、上部電極用導電層１５よりなるキャパシタＱ1，Ｑ2の上部電極１５ａ，１５ｂが形成される。そして、メモリセル領域Ａの１つのウェル１ａでは、第１つのキャパシタＱ1の下部電極１３ａは第４の導電性プラグ１２ａを介して第２の不純物拡散領域５ｂに電気的に接続され、また、第２のキャパシタＱ2の下部電極１３ｂは第５の導電性プラグ１２ｂを介して第３の不純物拡散領域５ｃに電気的に接続される。
【０１２７】
続いて、エッチングによる強誘電体層１４のダメージを回復するために、例えば酸素含有雰囲気において基板温度を６５０℃としてキャパシタＱ1，Ｑ2に対して６０分間のアニールを施す。
【０１２８】
このように酸素含有雰囲気中で回復アニールを行っても、キャパシタＱ1，Ｑ2の直下に位置しない第１〜第３の導電性プラグ１０ａ，１０ｄ，１０ｅの上面は絶縁性酸素バリア層１１により覆われているので、それらの導電性プラグが異常酸化してコンタクト不良を引き起こす恐れは無い。
【０１２９】
次に、図１１(b)に示すように、キャパシタＱ1，Ｑ2を覆うキャパシタ保護層１７として膜厚５０ｎｍのアルミナをスパッタにより絶縁性酸素バリア層１１上に形成する。その後に、酸素含有雰囲気中で６５０℃で６０分間の条件でキャパシタＱ1，Ｑ2をアニールする。このキャパシタ保護層１７は、プロセスダメージからキャパシタＱ1，Ｑ2を保護するものであって、アルミナの他、ＰＺＴで構成してもよい。
【０１３０】
その後、ＴＥＯＳガスを用いるプラズマＣＶＤ法により、第２層間絶縁層１８として膜厚１．０μｍ程度の酸化シリコン（SiO2）をキャパシタ保護層１７上に形成する。さらに、第２層間絶縁層１８の上面をＣＭＰ法により平坦化する。この例では、ＣＭＰ後の第２層間絶縁層１８の残りの膜厚は、上部電極１５ａ，１５ｂ上で３００ｎｍ程度とする。
【０１３１】
次いで、図１２(a)に示すように、レジストパターン（不図示）を用いて第２層間絶縁層１８とキャパシタ保護層１７とをエッチングすることにより、メモリセル領域ＡのキャパシタＱ1，Ｑ2の上部電極１５ａ，１５ｂの上方にホール２３ａ，２３ｂを形成する。この場合、エッチングガスとしてArとC4F8とO2を用いて第２層間絶縁層１８とキャパシタ保護層１７をエッチングして上部電極１５ａ，１５ｂを露出させる。
【０１３２】
その後、強誘電体層１４をエッチングによるダメージから回復させるために、例えば酸素含有雰囲気において基板温度を５５０℃としてキャパシタＱ1，Ｑ2に対して６０分間のアニールを施す。
【０１３３】
続いて、図１２（ｂ）に示すように、レジストパターン（不図示）を用いて、メモリセル領域Ａの第１導電性プラグ１０ａの上方とロジック領域Ｂの第２，第３の導電性プラグ１０ｄ，１０ｅの上方にそれぞれコンタクトホール１９ａ，１９ｂ，１９ｃを形成する。これらのコンタクトホール１９ａ〜１９ｃは、絶縁性酸素バリア層１１、キャパシタ保護層１７、及び第２層間絶縁層１８を貫いて形成され、そのエッチングにおいては、例えば、Ar、C4F8、及びO2の混合ガス、或いはAr、CHF3、及びO2の混合ガスがエッチングガスとして使用される。そして、各コンタクトホール１９ａ〜１９ｃの底部には、それぞれ導電性プラグ１０ａ、１０ｄ、１０ｅが露出することになる。
【０１３４】
次に、図１３に示す構造を得るまでの工程について説明する。
【０１３５】
まず、ホール２３ａ，２３ｂ内とコンタクトホール１９ａ〜１９ｃ内と第２層間絶縁層１８上に、グルー層２０ａとして膜厚５０ｎｍのTiN層をスパッタ法により順に形成する。さらに、ＣＶＤ法によりタングステン層２０ｂをグルー層２０ａの上に成長することにより、ホール２３ａ，２３ｂ内とコンタクトホール１９ａ〜１９ｃ内を完全に埋め込む。
【０１３６】
続いて、タングステン層２０ｂ、グルー層２０ａをＣＭＰ法により研磨して第２層間絶縁層１８の上面上から除去する。これにより、キャパシタＱ1，Ｑ2の上のホール２３ａ，２３ｂ内に残されたタングステン層２０ｂ及びグルー層２０ａを第１１，第１２の導電性プラグ２１ｂ、２１ｃとし、メモリセル領域Ａ内の第１の導電性プラグ１０ａ上のコンタクトホール１９ａ内に残されたタングステン層２０ｂ及びグルー層２０ａを第６の導電性プラグ２１ａとする。さらに、ロジック領域Ｂ内の第２、第３の導電性プラグ１０ｄ，１０ｅの上のコンタクトホール１９ｂ，１９ｃ内に残されたタングステン層２０ｂ及びグルー層２０ａを、それぞれ第７、第８の導電性プラグ２１ｄ、２１ｅとする。
【０１３７】
さらに、窒素雰囲気中で第２層間絶縁層１８を３５０℃、１２０秒の条件でアニールする。
【０１３８】
これにより、メモリセル領域Ａにおいて２つのキャパシタＱ1，Ｑ2の上部電極１５ａ，１５ｂは、各導電性プラグ２１ｂ，２１ｃに電気的に接続される。その他の導電性プラグ２１ａ，２１ｄ，２１ｅは、それぞれ、第１実施形態と同様に第１〜第３の導電性プラグ１０ａ，１０ｄ，１０ｅに電気的に接続される。
【０１３９】
次に、図１４に示す構造を形成するまでの工程を説明する。
【０１４０】
まず、第６、第７、第８、第１１及び第１２の導電性プラグ２１ａ〜２１ｅと上と第２層間絶縁層１８上に、多層金属層を形成する。その多層金属層として、例えば、膜厚６０ｎｍのTi層、膜厚３０ｎｍのTiN層、膜厚４００ｎｍのAl-Cu層、膜厚５ｎｍのTi層、及び７０ｎｍのTiN層を順に形成する。
【０１４１】
その後に、多層金属層をパターニング、エッチングすることにより、第７、第８、第１１及び第１２の導電性プラグ２１ｂ〜２１ｅに接続される一層目金属配線２４ａ，２４ｂ，２４ｄ，２４ｅと、第６の導電性プラグ２１ａに接続される導電性パッド２４ｃを形成する。
【０１４２】
なお、多層金属層をパターニングする際に露光光の反射によるパターン精度の低下を防止するために、第１実施形態と同様に酸窒化シリコン（SiON）などの反射防止層（不図示）パターンを用いてもよい。
【０１４３】
この後に、第１実施形態の図８に示したのと同様に、第２層間絶縁層１８、一層目金属配線２４ａ，２４ｂ，２４ｄ，２４ｅ及び導電性パッド２４ｃの上に第３層間絶縁層２５を形成し、さらに導電性パッド２４ｃの上に導電性プラグ２５ａを介してビット線を接続するが、その詳細は省略する。
【０１４４】
ところで、既述の第１実施形態では、絶縁性酸素バリア層１１を二層構造にし、その最上層としてSiO2よりなる絶縁性密着層１１ｂを形成した。そのような構造は、キャパシタ用の強誘電体層１４をＭＯＣＶＤ法で形成し、回復アニールの温度が低くて済む場合には有用である。
【０１４５】
一方、本実施形態のように強誘電体層１４をスパッタで形成する場合は、回復アニールの温度を高くするほど強誘電体層１４の結晶性が良好となるので、第１実施形態よりも高温で回復アニールを行うのが好ましい。
【０１４６】
しかしながら、絶縁性酸素バリア層１１が多層構造の場合、このように高温でアニールを行うと、下部電極１３ａが絶縁性密着層１１ｂから剥離することが明らかとなった。これは、温度が高くなると、下部電極１３ａとの界面付近において、SiO2よりなる絶縁性密着層１１ｂ中の酸素原子の移動が活発となるためであると推測される。その結果、アニール雰囲気中の酸素が第４、第５の導電性プラグ１２ａ，１２ｂに至り、これらのタングステンプラグを酸化させて膨張させるという不都合を引き起こしてしまう。
【０１４７】
これに対し、本実施形態では、SiO2よりなる絶縁性密着層１１ｂを省き、単層のSiON層で絶縁性酸素バリア層１１を構成したので、下部電極１３ａの剥離と各導電性プラグ１２ａ，１２ｂの酸化とを防止しながら、回復アニールを高温で行うことができ、強誘電体層１４ａ、１４ｂの結晶性を良好にすることができる。これにより、キャパシタＱ1，Ｑ2の特性が向上し、また、各導電性プラグ１２ａ，１２ｂと下部電極１４ａ、１４ｂとのコンタクトが良好となって、FeRAMの信頼性が向上する。
【０１４８】
そのような利点は、単層の絶縁性酸素バリア層１１として窒化シリコン（SiN）層又はアルミナ（Al2O3）層を形成しても得ることができる。一方、酸化シリコン（SiO2）層を絶縁性酸素バリア層１１として形成したのでは、上記の利点を得ることはできない。
【０１４９】
なお、場合によっては、このような単層の絶縁性酸素バリア層１１を第１実施形態にも適用してもよい。
【０１５０】
更に、本実施形態では、二層目の導電性プラグ２１ａ〜２１ｅを同時に形成するので、第１実施形態で形成した酸化防止層２２が不要となり、その成膜工程とエッチバック工程を省くことができ、工程数を削減することが可能となる。勿論、そのような二層目の導電性プラグ２１ａ〜２１ｅの形成方法は、第１実施形態にも適用することが可能である。逆に、この利点を得る必要が無いなら、本実施形態においても第１実施形態と同様の方法で一層目金属配線２４ａ，２４ｂ，２４ｄ，２４ｅ、導電性パッド２４ｃ、第６の導電性プラグ２１ａを形成してもよい。
【０１５１】
以上、本発明を詳細に説明したが、本発明は上記実施形態に限定されない。例えば、上記ではキャパシタの誘電体層を強誘電体層で構成したが、それを高誘電体層で構成してもよい。
【０１５２】
以下に、本発明の特徴を付記する。
【０１５３】
（付記１） 半導体基板と、
前記半導体基板の表層に形成された第１不純物拡散領域と、
前記半導体基板の上方に形成された第１絶縁層と、
前記第１絶縁層に形成された第１ホールと、
前記第１ホール内に形成されて前記第１不純物拡散領域と電気的に接続されたタングステンを含む第１導電性プラグと、
前記第１導電性プラグと電気的に接続され、且つ該第１導電性プラグ上に形成された下部電極と、該下部電極上に形成された炭素含有の強誘電体又は高誘電体よりなる誘電体層と、該誘電体層上に形成された上部電極とを備えたキャパシタと、
を有することを特徴とする半導体装置。
【０１５４】
（付記２） 前記半導体基板の表層に形成された第２不純物拡散領域と、
前記第１絶縁層に形成された第２ホールと、
前記第２ホール内に形成されて前記第２不純物拡散領域と電気的に接続された第２導電性プラグと、
前記第１ホールの上部が形成され、前記第２ホールよりも上の前記第１絶縁層上に形成された絶縁性酸素バリア層と、
を更に備え、
前記下部電極の一部が、前記第１ホールの周囲の前記絶縁性酸素バリア層上に形成されたことを特徴とする付記１に記載の半導体装置。
【０１５５】
（付記３） 半導体基板と、
前記半導体基板の表層に形成された第１不純物拡散領域及び第２不純物拡散領域と、
前記半導体基板の上方に形成された第１絶縁層と、
前記第１絶縁層に形成された第１ホールと、
前記第１ホール内に形成されて前記第１不純物拡散領域と電気的に接続された第１導電性プラグと、
前記第１絶縁層上に形成された単層構造の絶縁性酸素バリア層と、
前記第１絶縁層と前記絶縁性酸素バリア層とを貫いて形成された第２ホールと、
前記第２ホール内に形成されて前記第２不純物拡散領域と電気的に接続された第２導電性プラグと、
前記第２導電性プラグと電気的に接続され、且つ前記絶縁性酸素バリア層上に形成された下部電極と、該下部電極上に形成された強誘電体又は高誘電体よりなる誘電体層と、該誘電体層上に形成された上部電極とを備えたキャパシタと、
を有することを特徴とする半導体装置。
【０１５６】
（付記４） 前記絶縁性バリア層は、酸窒化シリコン層、窒化シリコン層、又はアルミナ層のいずれかであることを特徴とする付記３に記載の半導体装置。
【０１５７】
（付記５） 前記キャパシタと前記第１絶縁層とを覆う第２絶縁層と、
前記第１導電性プラグの上の前記絶縁性酸素バリア層と前記第２絶縁層とを貫く第３ホールと、
前記第３ホール内に形成されて前記第１導電性プラグと電気的に接続された第３導電性プラグと、
を有することを特徴とする付記３乃至付記４のいずれかに記載の半導体装置。
【０１５８】
（付記６） 前記半導体基板の表層に形成された第３不純物拡散領域と、
前記第１絶縁層のうち前記第３不純物拡散領域の上に形成された第４ホールと、
前記第４ホール内に形成されて前記第３不純物拡散領域と電気的に接続された第４導電性プラグと、
を有することを特徴とする付記５に記載の半導体装置。
【０１５９】
（付記７）前記第２絶縁層のうち前記第４導電性プラグの上に形成された第５ホールと、
前記第５ホール内に形成されて前記第４導電性プラグと電気的に接続された第５導電性プラグと、
を有することを特徴とする付記６に記載の半導体装置。
【０１６０】
（付記８） 半導体基板の表層に不純物拡散領域を形成する工程と、
前記半導体基板の上方に絶縁層を形成する工程と、
前記絶縁層をパターニングして前記不純物拡散領域の上方にホールを形成する工程と、
前記不純物拡散領域と電気的に接続される導電性プラグを前記ホール内に形成する工程と、
前記導電性プラグ上と前記絶縁層上とに下部電極用導電層を形成する工程と、高誘電体層又は強誘電体層のいずれかの誘電体層を前記下部電極用導電層上にMOCVD法により形成する工程と、
前記誘電体層上に上部電極用導電層を形成する工程と、
前記下部電極用導電層、前記誘電体層、前記上部電極用導電層をパターニングすることにより、前記導電性プラグの上にキャパシタを形成する工程と、
前記半導体基板の温度を５５０℃以下に保持しながら、酸素含有雰囲気中で前記キャパシタをアニールするアニール工程と、
を有することを特徴とする半導体装置の製造方法。
【０１６１】
（付記９） 前記導電性プラグとしてタングステンを含むものを形成することを特徴とする付記８に記載の半導体装置の製造方法。
【０１６２】
（付記１０） 半導体基板の表層に第１不純物拡散領域と第２不純物領域とを形成する工程と、
前記半導体基板の上方に第１絶縁層を形成する工程と、
前記第１絶縁層をパターニングして前記第１不純物拡散領域の上方に第１ホールを形成する工程と、
前記第１不純物拡散領域と電気的に接続される第１導電性プラグを前記第１ホール内に形成する工程と、
前記第１絶縁層上と前記第１導電性プラグ上とに絶縁性酸素バリア層を形成する工程と、
前記第１絶縁層と前記絶縁性酸素バリア層とを貫く第２ホールを前記第２不純物拡散領域の上方に形成する工程と、
前記第２不純物拡散領域と電気的に接続される第２導電性プラグを前記第２ホール内に形成する工程と、
前記第２導電性プラグ上と前記絶縁性酸素バリア層上とに下部電極用導電層を形成する工程と、
高誘電体層又は強誘電体層のいずれかの誘電体層を前記下部電極用導電層上にMOCVD法により形成する工程と、
前記誘電体層上に上部電極用導電層を形成する工程と、
前記下部電極用導電層、前記誘電体層、及び前記上部電極用導電層をパターニングすることにより、前記第２導電性プラグの上にキャパシタを形成する工程と、
前記半導体基板の温度を５５０℃以下に保持しながら、酸素含有雰囲気中で前記キャパシタをアニールするアニール工程と、
前記アニール工程の後に、前記キャパシタと前記絶縁性酸素バリア層とを覆う第２絶縁層を形成する工程と、
前記第１導電性プラグの上面が露出する第３ホールを前記第２絶縁層と前記絶縁性酸素バリア層に形成する工程と、
前記第１導電性プラグと電気的に接続される第３導電性プラグを前記第３ホール内に形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【０１６３】
（付記１１） 前記アニール工程における前記半導体基板の温度を３００℃〜５５０℃とすることを特徴とする付記８乃至付記１０のいずれかに記載の半導体装置の製造方法。
【０１６４】
（付記１２） 前記アニール工程における前記半導体基板の温度を約５５０℃とすることを特徴とする付記８乃至付記１０のいずれかに記載の半導体装置の製造方法。
【０１６５】
（付記１３） 前記絶縁性酸素バリア層として、酸化防止絶縁層と絶縁性密着層とをこの順に積層してなる積層膜を形成することを特徴とする付記１０乃至付記１２のいずれかに記載の半導体装置の製造方法。
【０１６６】
（付記１４） 前記酸化防止絶縁層として、窒化シリコン層、酸窒化シリコン層、及びアルミナ層のいずれかを形成することを特徴とする付記１３に記載の半導体装置の製造方法。
【０１６７】
（付記１５） 前記絶縁性密着層として、酸化シリコン層を形成することを特徴とする付記１３又は付記１４に記載の半導体装置の製造方法。
【０１６８】
（付記１６） 前記誘電体層として、ＰＺＴ、ＰＬＺＴ、SrBi2Ta2O9、及びSrBi2(Ta,Nb)2O9のいずれかよりなる層を形成することを特徴とする付記８乃至付記１５のいずれかに記載の半導体装置の製造方法。
【０１６９】
（付記１７） 半導体基板の表層に第１不純物拡散領域と第２不純物領域とを形成する工程と、
前記半導体基板の上方に第１絶縁層を形成する工程と、
前記第１絶縁層をパターニングして前記第１不純物拡散領域の上方に第１ホールを形成する工程と、
前記第１不純物拡散領域と電気的に接続される第１導電性プラグを前記第１ホール内に形成する工程と、
前記第１絶縁層上と前記第１導電性プラグ上とに単層の絶縁性酸素バリア層を形成する工程と、
前記第１絶縁層と前記絶縁性酸素バリア層とを貫く第２ホールを前記第２不純物拡散領域の上方に形成する工程と、
前記第２不純物拡散領域と電気的に接続される第２導電性プラグを前記第２ホール内に形成する工程と、
前記第２導電性プラグ上と前記絶縁性酸素バリア層上とに下部電極用導電層を形成する工程と、
高誘電体層又は強誘電体層のいずれかの誘電体層を前記下部電極用導電層上に形成する工程と、
前記誘電体層上に上部電極用導電層を形成する工程と、
前記下部電極用導電層、前記誘電体層、及び前記上部電極用導電層をパターニングすることにより、前記第２導電性プラグの上にキャパシタを形成する工程と、
前記キャパシタと前記絶縁性酸素バリア層とを覆う第２絶縁層を形成する工程と、
前記第１導電性プラグの上面が露出する第３ホールを前記第２絶縁層に形成する工程と、
前記第１導電性プラグと電気的に接続される第３導電性プラグを前記第３ホール内に形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【０１７０】
（付記１８） 前記キャパシタを形成した後に、酸素含有雰囲気中で該キャパシタをアニールする工程を行うことを特徴とする付記１７に記載の半導体装置の製造方法。
【０１７１】
（付記１９） 前記絶縁性酸素バリア層として酸窒化シリコン層、窒化シリコン層、又はアルミナ層のいずれかを形成することを特徴とする付記１７又は付記１８に記載の半導体装置の製造方法。
【０１７２】
（付記２０） 前記第２導電性プラグとしてタングステンを含むものを使用することを特徴とする付記１７乃至付記１９のいずれかに記載の半導体装置の製造方法。
【０１７３】
【発明の効果】
以上説明したように、本発明によれば、誘電体層をMOCVD法で形成し、且つ、半導体基板の温度を５５０℃以下に保持しながらキャパシタをアニールして誘電体層の結晶性を回復させるので、キャパシタ下の導電性プラグの酸化を限界まで防ぎながら、そのアニールの効果を最大限に引き出すことができ、アニールの効果向上と導電性プラグの酸化防止とを両立させることができる。
【０１７４】
また、第１導電性プラグの酸化を防ぐ絶縁性酸素バリア層を単層構造にし、第２導電性プラグと電気的に接続されるキャパシタの下部電極をその絶縁性酸素バリア層上に形成したので、下部電極の絶縁性酸素バリア層からの剥離と第２導電性プラグの酸化とを同時に防ぎつつ、酸素含有雰囲気中でキャパシタを高い温度でアニールすることができ、キャパシタの誘電体層の結晶性を良好に回復することができる。
【図面の簡単な説明】
【図１】図１(a)〜(c)は、従来例に係る半導体装置の製造方法について示す断面図である。
【図２】図２(a)、(b)は、本発明の第１の実施の形態に係る半導体装置の製造方法について示す断面図（その１）である。
【図３】図３(a)、(b)は、本発明の第１の実施の形態に係る半導体装置の製造方法について示す断面図（その２）である。
【図４】図４(a)、(b)は、本発明の第１の実施の形態に係る半導体装置の製造方法について示す断面図（その３）である。
【図５】図５(a)、(b)は、本発明の第１の実施の形態に係る半導体装置の製造方法について示す断面図（その４）である。
【図６】図６(a)、(b)は、本発明の第１の実施の形態に係る半導体装置の製造方法について示す断面図（その５）である。
【図７】図７(a)、(b)は、本発明の第１の実施の形態に係る半導体装置の製造方法について示す断面図（その６）である。
【図８】図８は、本発明の第１の実施の形態に係る半導体装置の製造方法について示す断面図（その７）である。
【図９】図９は、本発明の第１の実施の形態に係る半導体装置の製造方法について示す断面図（その８）である。
【図１０】図１０(a)、(b)は、本発明の第２の実施の形態に係る半導体装置の製造方法について示す断面図（その１）である。
【図１１】図１１(a)、(b)は、本発明の第２の実施の形態に係る半導体装置の製造方法について示す断面図（その２）である。
【図１２】図１２(a)、(b)は、本発明の第２の実施の形態に係る半導体装置の製造方法について示す断面図（その３）である。
【図１３】図１３は、本発明の第２の実施の形態に係る半導体装置の製造方法について示す断面図（その４）である。
【図１４】図１４は、本発明の第２の実施の形態に係る半導体装置の製造方法について示す断面図（その５）である。
【図１５】図１５は、本発明の第１の実施の形態において、回復アニールの温度と、キャパシタの残留分極量（Ｑsw）との関係を調査して得られたグラフである。ｓ
【符号の説明】
１…シリコン（半導体）基板、２…素子分離絶縁層、３…ゲート絶縁層、４ａ〜４ｃ…ゲート電極、５ａ〜５ｅ…不純物拡散領域、６…サイドウォールスペーサ、７…カバー絶縁層、８…第１層間絶縁層、９ａ…グルー層、９ｂ…タングステン層、１０ａ，１０ｄ，１０ｅ…導電性プラグ、１１…絶縁性酸素バリア層、１１ａ…酸化防止絶縁層、１１ｂ…絶縁性密着層、１２…タングステン層、１２ａ，１２ｂ…導電性プラグ、１３…下部電極用導電層、１４…強誘電体層、１５…上部電極用導電層、１６…ハードマスク、１７…キャパシタ保護層、１８…第２層間絶縁層、１９ａ〜１９ｃ…コンタクトホール、２０ａ…グルー層、２０ｂ…タングステン層、２１ａ〜２１ｃ…導電性プラグ、２２…酸化防止層、２３ａ，２３ｂ…ホール、２４ａ，２４ｂ，２４ｄ，２４ｃ…一層目金属配線、２４ｃ…導電性パッド、２５…層間絶縁層、２５ａ，２５ｂ…ホール、２６ａ，２６ｂ…導電性プラグ、２７…ビット線、２７ａ，２７ｂ…二層目金属配線、 ２８ａ…グルー層、２８ｂ…タングステン層、２９ａ〜２９ｃ…導電性プラグ、３１…コンタクト層。
Claims (10)
- 半導体基板と、
前記半導体基板の表層に形成された第１不純物拡散領域と、
前記半導体基板の上方に形成された第１絶縁層と、
前記第１絶縁層に形成された第１ホールと、
前記第１ホール内に形成されて前記第１不純物拡散領域と電気的に接続されたタングステンを含む第１導電性プラグと、
前記第１導電性プラグと電気的に接続され、且つ該第１導電性プラグ上に形成された下部電極と、該下部電極上に形成された炭素含有の強誘電体又は高誘電体よりなる誘電体層と、該誘電体層上に形成された上部電極とを備えたキャパシタと、
を有することを特徴とする半導体装置。 - 半導体基板と、
前記半導体基板の表層に形成された第１不純物拡散領域及び第２不純物拡散領域と、
前記半導体基板の上方に形成された第１絶縁層と、
前記第１絶縁層に形成された第１ホールと、
前記第１ホール内に形成されて前記第１不純物拡散領域と電気的に接続された第１導電性プラグと、
前記第１絶縁層上に形成された単層構造の絶縁性酸素バリア層と、
前記第１絶縁層と前記絶縁性酸素バリア層とを貫いて形成された第２ホールと、
前記第２ホール内に形成されて前記第２不純物拡散領域と電気的に接続された第２導電性プラグと、
前記第２導電性プラグと電気的に接続され、且つ前記絶縁性酸素バリア層上に形成された下部電極と、該下部電極上に形成された強誘電体又は高誘電体よりなる誘電体層と、該誘電体層上に形成された上部電極とを備えたキャパシタと、
を有することを特徴とする半導体装置。 - 前記絶縁性バリア層は、酸窒化シリコン層、窒化シリコン層、又はアルミナ層のいずれかであることを特徴とする請求項２に記載の半導体装置。
- 半導体基板の表層に不純物拡散領域を形成する工程と、
前記半導体基板の上方に絶縁層を形成する工程と、
前記絶縁層をパターニングして前記不純物拡散領域の上方にホールを形成する工程と、
前記不純物拡散領域と電気的に接続される導電性プラグを前記ホール内に形成する工程と、
前記導電性プラグ上と前記絶縁層上とに下部電極用導電層を形成する工程と、高誘電体層又は強誘電体層のいずれかの誘電体層を前記下部電極用導電層上にMOCVD法により形成する工程と、
前記誘電体層上に上部電極用導電層を形成する工程と、
前記下部電極用導電層、前記誘電体層、前記上部電極用導電層をパターニングすることにより、前記導電性プラグの上にキャパシタを形成する工程と、
前記半導体基板の温度を５５０℃以下に保持しながら、酸素含有雰囲気中で前記キャパシタをアニールするアニール工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記導電性プラグとしてタングステンを含むものを形成することを特徴とする請求項４に記載の半導体装置の製造方法。
- 前記アニール工程における前記半導体基板の温度を３００℃〜５５０℃とすることを特徴とする請求項４又は請求項５に記載の半導体装置の製造方法。
- 前記アニール工程における前記半導体基板の温度を約５５０℃とすることを特徴とする請求項４又は請求項５に記載の半導体装置の製造方法。
- 半導体基板の表層に第１不純物拡散領域と第２不純物領域とを形成する工程と、
前記半導体基板の上方に第１絶縁層を形成する工程と、
前記第１絶縁層をパターニングして前記第１不純物拡散領域の上方に第１ホールを形成する工程と、
前記第１不純物拡散領域と電気的に接続される第１導電性プラグを前記第１ホール内に形成する工程と、
前記第１絶縁層上と前記第１導電性プラグ上とに単層の絶縁性酸素バリア層を形成する工程と、
前記第１絶縁層と前記絶縁性酸素バリア層とを貫く第２ホールを前記第２不純物拡散領域の上方に形成する工程と、
前記第２不純物拡散領域と電気的に接続される第２導電性プラグを前記第２ホール内に形成する工程と、
前記第２導電性プラグ上と前記絶縁性酸素バリア層上とに下部電極用導電層を形成する工程と、
高誘電体層又は強誘電体層のいずれかの誘電体層を前記下部電極用導電層上に形成する工程と、
前記誘電体層上に上部電極用導電層を形成する工程と、
前記下部電極用導電層、前記誘電体層、及び前記上部電極用導電層をパターニングすることにより、前記第２導電性プラグの上にキャパシタを形成する工程と、
前記キャパシタと前記絶縁性酸素バリア層とを覆う第２絶縁層を形成する工程と、
前記第１導電性プラグの上面が露出する第３ホールを前記第２絶縁層に形成する工程と、
前記第１導電性プラグと電気的に接続される第３導電性プラグを前記第３ホール内に形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記キャパシタを形成した後に、酸素含有雰囲気中で該キャパシタをアニールする工程を行うことを特徴とする請求項８に記載の半導体装置の製造方法。
- 前記絶縁性酸素バリア層として酸窒化シリコン層、窒化シリコン層、又はアルミナ層のいずれかを形成することを特徴とする請求項８又は請求項９に記載の半導体装置の製造方法。
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Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006066414A (ja) * | 2004-08-24 | 2006-03-09 | Oki Electric Ind Co Ltd | 強誘電体メモリの製造方法 |
| JP2006108268A (ja) * | 2004-10-04 | 2006-04-20 | Oki Electric Ind Co Ltd | 強誘電体キャパシタ構造およびその作製方法 |
| WO2007020686A1 (ja) * | 2005-08-15 | 2007-02-22 | Fujitsu Limited | 半導体装置とその製造方法 |
| KR100722940B1 (ko) | 2005-01-06 | 2007-05-30 | 후지쯔 가부시끼가이샤 | 반도체 장치의 제조 방법 |
| CN100442520C (zh) * | 2005-07-29 | 2008-12-10 | 富士通株式会社 | 半导体器件及其制造方法 |
| US7518173B2 (en) | 2005-01-18 | 2009-04-14 | Fujitsu Microelectronics Limited | Semiconductor device having ferroelectric capacitor and its manufacture method |
| JPWO2007063573A1 (ja) * | 2005-11-29 | 2009-05-07 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置とその製造方法 |
-
2002
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Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4593204B2 (ja) * | 2004-08-24 | 2010-12-08 | Ｏｋｉセミコンダクタ株式会社 | 強誘電体メモリの製造方法 |
| JP2006066414A (ja) * | 2004-08-24 | 2006-03-09 | Oki Electric Ind Co Ltd | 強誘電体メモリの製造方法 |
| JP4562482B2 (ja) * | 2004-10-04 | 2010-10-13 | Ｏｋｉセミコンダクタ株式会社 | 強誘電体キャパシタ構造およびその作製方法 |
| JP2006108268A (ja) * | 2004-10-04 | 2006-04-20 | Oki Electric Ind Co Ltd | 強誘電体キャパシタ構造およびその作製方法 |
| KR100722940B1 (ko) | 2005-01-06 | 2007-05-30 | 후지쯔 가부시끼가이샤 | 반도체 장치의 제조 방법 |
| US7518173B2 (en) | 2005-01-18 | 2009-04-14 | Fujitsu Microelectronics Limited | Semiconductor device having ferroelectric capacitor and its manufacture method |
| CN100442520C (zh) * | 2005-07-29 | 2008-12-10 | 富士通株式会社 | 半导体器件及其制造方法 |
| KR100965502B1 (ko) | 2005-08-15 | 2010-06-24 | 후지쯔 세미컨덕터 가부시키가이샤 | 반도체 장치와 그 제조 방법 |
| WO2007020686A1 (ja) * | 2005-08-15 | 2007-02-22 | Fujitsu Limited | 半導体装置とその製造方法 |
| US8044447B2 (en) | 2005-08-15 | 2011-10-25 | Fujitsu Semiconductor Limited | Semiconductor device and method for manufacturing the same |
| JP4809354B2 (ja) * | 2005-08-15 | 2011-11-09 | 富士通セミコンダクター株式会社 | 半導体装置とその製造方法 |
| JPWO2007063573A1 (ja) * | 2005-11-29 | 2009-05-07 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置とその製造方法 |
| US8497537B2 (en) | 2005-11-29 | 2013-07-30 | Fujitsu Semiconductor Limited | Semiconductor device with ferro-electric capacitor |
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