JP2010087350A - 半導体装置とその製造方法 - Google Patents

Abstract

【課題】半導体装置とその製造方法において、強誘電体膜を備えたキャパシタの劣化を防止すること。
【解決手段】シリコン基板３０の上方に、下部電極６１と、強誘電体膜よりなるキャパシタ誘電体膜６２と、上部電極６３とを有するキャパシタQを形成する工程と、キャパシタQ上に第１の保護膜７０を形成する工程と、第１の保護膜７０に、上部電極６３に達する第１の開口７０ａを形成する工程と、第１の開口７０ａを形成した後に、第１の保護膜７０及び第１の開口７０ａから露出する上部電極６３の上方に層間絶縁膜７１を形成する工程と、層間絶縁膜７１に、第１の開口７０ａの内側で上部電極６３に達する第１のホール７１ａを形成する工程と、第１のホール７１ａに第１の導体プラグ７７ａを埋め込む工程とを含む半導体装置の製造方法による。
【選択図】図１７

Description

本発明は、半導体装置とその製造方法に関する。

近年、デジタル技術の進展に伴い、携帯電話等の電子機器に対して大容量のデータを高速に処理して保存する要求が高まっている。データを保存する不揮発性メモリとしては、フラッシュメモリやFeRAM(Ferroelectric Random Access Memory)等が知られている。

このうち、FeRAMは、キャパシタ誘電体膜として強誘電体膜が形成された強誘電体キャパシタを備えており、その強誘電体膜の自発分極を利用して情報を記憶するものであって、フラッシュメモリと比較して動作電圧が低く、高速動作が可能である点で有利である。

そのFeRAMでは、キャパシタ誘電体膜の材料としてPZT(Pb(Zr, Ti)O₃)のような酸化物強誘電体が使用されることが多い。

但し、酸化物強誘電体は、外部雰囲気中の水素の還元作用によって酸素欠損が生じ、それにより残留分極電荷量等の強誘電体特性が容易に劣化することが知られている。したがって、強誘電体キャパシタの性能の劣化を防止するために、水素等の還元物質からキャパシタ誘電体膜を保護することが望まれている。
特開２０００−１５０８１０号公報 特開２００４−１９３２８０号公報

半導体装置とその製造方法において、強誘電体膜を備えたキャパシタの劣化を防止することを目的とする。

以下の開示の一観点によれば、半導体基板の上方に、下部電極と、前記下部電極上に形成される強誘電体膜と、前記強誘電体膜上に形成される上部電極とを有するキャパシタを形成する工程と、前記キャパシタ上に第１の保護膜を形成する工程と、前記第１の保護膜に、前記上部電極に達する第１の開口を形成する工程と、前記第１の開口を形成した後に、前記第１の保護膜及び前記第１の開口から露出する前記上部電極の上方に絶縁膜を形成する工程と、前記絶縁膜に、前記第１の開口の内側で前記上部電極に達する第１のホールを形成する工程と、前記第１のホールに第１の導体プラグを埋め込む工程とを含む半導体装置の製造方法が提供される。

また、その開示の別の観点によれば、半導体基板と、前記半導体基板の上方に形成され、下部電極と、前記下部電極上に形成される強誘電体膜と、前記強誘電体膜上に形成される上部電極とを有するキャパシタと、前記キャパシタ上に形成され、前記上部電極に達する第１の開口を有する第１の保護膜と、前記キャパシタを覆うように形成される絶縁膜と、前記絶縁膜に埋め込まれ、前記第１の開口の内部で前記上部電極に接続される第１の導体プラグとを含む半導体装置が提供される。

開示の半導体装置とその製造方法によれば、第１の保護膜に第１の開口を形成し、その内部に第１のホールを形成するので、第１のホールを形成するときに第１の保護膜をエッチングする必要がない。そのため、第１の保護膜に起因した段差部が第１のホールの内面に形成されなくなり、その段差部が原因で強誘電体キャパシタに水素等の還元性物質が侵入するのを防止でき、強誘電体キャパシタの劣化を抑制することが可能となる。

（１）調査結果
実施形態の説明に先立ち、本願発明者が行った調査結果について説明する。

図１〜図３は、その調査で使用された強誘電体キャパシタのサンプルの作製方法を示す断面図である。

このサンプルを作製するには、まず、図１（ａ）に示すように、シリコン基板１の上方に第１の層間絶縁膜２としてCVD法により酸化シリコン膜を形成する。

そして、この第１の層間絶縁膜２の上に下部電極３、キャパシタ誘電体膜４、及び上部電極５をこの順に積層してなる強誘電体キャパシタQを形成する。

このうち、下部電極３としてはプラチナ膜のような貴金属膜が使用され、キャパシタ誘電体膜４としてはPZT等の酸化物強誘電体膜が使用される。

酸化物強誘電体膜は、既述のように水素等の還元性物質によって容易に酸化してその強誘電体特性が劣化してしまう。上部電極５は、そのような還元性物質からキャパシタ誘電体膜４を保護する役割も担っており、酸化イリジウム膜等の酸化貴金属膜からなる。酸化貴金属膜は、貴金属膜よりも還元作用が少なく、水分との接触によっても水素が発生し難いため、強誘電体キャパシタの製造途中に発生する水分が原因でキャパシタ誘電体膜４が劣化するのを抑制するのに有用である。

次いで、図１（ｂ）に示すように、キャパシタQを覆う絶縁性の保護膜６として、スパッタ法によりアルミナ膜を形成する。

そして、この保護膜６の上に第２の層間絶縁膜７としてCVD法により酸化シリコン膜を形成した後、CMP(Chemical Mechanical Polishing)法によりその上面を研磨して平坦化する。

ここで、保護膜６中のアルミナは、水素に対するバリア性に優れており、第２の層間絶縁膜７の成膜雰囲気に存在する水素からキャパシタ誘電体膜４を保護する役割を担う。また、第２の層間絶縁膜７中に残留する水分がこの後の工程において熱により気化したとしても、その水分を保護膜６によりバリアすることができ、水分が原因でキャパシタ誘電体膜４が劣化するのを防止できる。

続いて、図２（ａ）に示すように、フォトリソグラフィとエッチングにより保護膜６と第２の層間絶縁膜７とをパターニングし、上部電極５と下部電極３のそれぞれの上に第１及び第２のホール７ａ、７ｂを形成する。そのエッチングは、C₄F₈等のフッ素系のガスをエッチングガスとして用いるRIE(Reactive Ion Etching)により行われる。

但し、保護膜６として形成されたアルミナ膜は化学反応に乏しく、エッチングガスとの化学反応よるエッチングが困難である。そのため、保護膜６のエッチング速度は第２の層間絶縁膜７のそれよりもかなり遅くなり、保護膜６における各ホール７ａ、７ｂの内面が図示のようなテーパー状となる。

更に、このエッチングでは、各ホール７ａ、７ｂが未開口となるのを防止するためにオーバーエッチングが行われ、各ホール７ａ、７ｂの底面はそれぞれ上部電極５と下部電極３の上面よりも下がるようになる。

このようなオーバーエッチングと保護膜６のテーパー形状とにより、各ホール７ａ、７ｂの内面には図示のような段差部Aが形成されることになる。

次いで、図２（ｂ）に示すように、各ホール７ａ、７ｂの内面と第２の層間絶縁膜７の上面に、スパッタ法によりバリア膜１０として窒化チタン膜を形成する。

更に、このバリア膜１０の上に、六フッ化タングステン（WF₆）ガス、シラン（SiH₄）ガス、及び水素ガスとの混合ガスを反応ガスとして用いるCVD法によりタングステン膜１１を形成し、このタングステン膜１１により各ホール７ａ、７ｂを完全に埋め込む。

ここで、バリア膜１０は、タングステン膜１１と第２の層間絶縁膜７との密着性を向上させる役割に加え、タングステン膜１１の成膜雰囲気からキャパシタQを保護する役割も担う。

ところが、保護膜６の側面では、既述の段差部Aによって成膜初期のバリア膜１０が庇のように張り出し、それよりも下方での成膜が妨げられてしまうので、保護膜６よりも下方の部分のバリア膜１０の膜厚が他の部分よりも薄くなってしまう。

そのため、タングステン膜１１の成膜雰囲気に含まれる水素が、図中の矢印のようにバリア膜１０を透過して上部電極５に侵入し、キャパシタ誘電体膜４を還元して劣化させてしまう。

更に、その水素は、上部電極５の酸化イリジウム膜も還元してその膜質を疎にしてしまうので、強誘電体キャパシタQの電気的特性が設計値とは異なるものとなってしまう。

また、外部雰囲気中の水分がバリア膜１０を透過して下部電極３に侵入すると、下部電極３中のプラチナの触媒作用によって水素が発生し、この水素によってもキャパシタ誘電体膜４が劣化することになる。

なお、ホール内面においてバリア膜１０を十分な膜厚に形成すべく、カバレッジ特性の良好なCVD法によりバリア膜１０として窒化チタン膜を形成することも考えられる。しかし、CVD法による窒化チタン膜の成膜雰囲気には水素が含まれるため、その成膜時に上記と同様にしてキャパシタ誘電体膜４と上部電極５が還元されてしまう。

この後に、図３に示すように、第２の層間絶縁膜７の上の余分なバリア膜１０とタングステン膜１１とをCMP法により研磨して除去し、これらの膜を各ホール７ａ、７ｂ内にのみ導体プラグ１２として残す。

以上により、このサンプルの基本構造が完成する。

このサンプルの作製方法によれば、上記のようにホール７ａ、７ｂの内面におけるバリア膜１０の水素バリア性が不足するので、キャパシタ誘電体膜４や上部電極５を水素から保護するのが難しくなってしまうことが明らかとなった。

本願発明者はこのような知見に鑑み、以下に説明するような実施形態に想到した。

（２）第１実施形態
図４〜図１８は、本実施形態に係る半導体装置の製造途中の断面図である。

この半導体装置はプレーナ型のFeRAMであって、以下のようにして製造される。

最初に、図４（ａ）に示す断面構造を得るまでの工程について説明する。

まず、n型又はp型のシリコン（半導体）基板３０に素子分離用の溝を形成する。そして、その溝の中に素子分離絶縁膜３１を形成し、この素子分離絶縁膜３１でトランジスタの活性領域を画定する。このような素子分離構造はSTI(Shallow Trench Isolation)と呼ばれるが、これに代えてLOCOS(Local Oxidation of Silicon)を採用してもよい。

次いで、シリコン基板３０の活性領域にp型不純物、例えばボロンを導入してpウェル３２を形成した後、活性領域の表面を熱酸化することにより、ゲート絶縁膜３３となる熱酸化膜を約６〜７nmの厚さに形成する。

続いて、シリコン基板３０の上側全面に、厚さ約５０nmの非晶質シリコン膜と厚さ約１５０nmのタングステンシリサイド膜を順に形成する。なお、非晶質シリコン膜に代えて多結晶シリコン膜を形成してもよい。その後に、フォトリソグラフィとエッチングによりこれらの膜をパターニングして、シリコン基板３０上にゲート電極３４を形成する。

pウェル３２の上には二つのゲート電極３４が間隔をおいて略平行に配置され、その各々はワード線の一部となる。

次いで、ゲート電極３４をマスクにするイオン注入により、ゲート電極３４の横のシリコン基板３０にn型不純物としてリンを導入し、第１及び第２のソース／ドレインエクステンション３５ａ、３５ｂを形成する。

その後に、シリコン基板３０の上側全面に絶縁膜を形成し、その絶縁膜をエッチバックしてゲート電極３４の横に絶縁性スペーサ３７として残す。その絶縁膜として、例えばCVD法により酸化シリコン膜を形成する。

続いて、この絶縁性スペーサ３７とゲート電極３４をマスクにしながら、シリコン基板３０に砒素等のn型不純物を再びイオン注入することにより、ゲート電極３４の側方のシリコン基板３０に第１及び第２のソース／ドレイン領域３６ａ、３６ｂを形成する。このうち、二つのゲート電極３４の間の第２のソース／ドレイン領域３６ｂは、ビット線の一部となる。

更に、シリコン基板３０の上側全面に、スパッタ法によりコバルト膜等の高融点金属膜を形成する。そして、その高融点金属膜を加熱させてシリコンと反応させることにより、第１及び第２のソース／ドレイン領域３６ａ、３６ｂにおけるシリコン基板３０上にコバルトシリサイド層等の高融点シリサイド層３８を形成し、各ソース／ドレイン領域３６ａ、３６ｂを低抵抗化する。なお、このような高融点金属シリサイド層は、ゲート電極３４の表層にも形成される。

その後に、素子分離絶縁膜３１の上等で未反応となっている高融点金属層をウエットエッチングして除去する。

ここまでの工程により、シリコン基板３０の活性領域には、ゲート絶縁膜３３、ゲート電極３４、及び第１、第２ソース／ドレイン領域３６ａ、３６ｂ等を有するMOSトランジスタTRが形成されたことになる。

次に、図４（ｂ）に示すように、シリコン基板３０の上側全面に、プラズマCVD法で酸窒化シリコン(SiON)膜を厚さ約２００nmに形成し、それをカバー絶縁膜４１とする。

更に、TEOS(Tetra ethoxy silane)ガスを使用するプラズマCVD法により、このカバー絶縁膜４１の上に第１の層間絶縁膜４２として酸化シリコン(SiO₂)膜を厚さ約１０００nmに形成する。そして、CMP法で第１の層間絶縁膜４２の上面を研磨して平坦化すると共に、第１の層間絶縁膜４２の厚さを約７８５nmとする。

続いて、図４（ｃ）に示すように、フォトリソグラフィとエッチングによりカバー絶縁膜４１と第１の層間絶縁膜４２とをパターニングし、第１、第２ソース／ドレイン領域３６ａ、３６ｂの上にコンタクトホール４２ａを形成する。

その後に、図５（ａ）に示すように、第１、第２ソース／ドレイン領域３６ａ、３６ｂと電気的に接続された第１の導体プラグ４３をこれらのコンタクトホール４２ａ内に形成する。

その第１の導体プラグ４３を形成するには、例えば、厚さが約３０nmのチタン膜と厚さが約２０nmの窒化チタン膜とをバリア膜としてこの順にスパッタ法でコンタクトホール４２ａ内に形成する。そして、このバリア膜の上にCVD法によりタングステン膜を３００nm程度の厚さに形成し、このタングステン膜でコンタクトホール４２ａを完全に埋め込む。その後に、第１の層間絶縁膜４２の上の余分なバリア膜とタングステン膜とをCMP法により研磨して除去し、これらの膜を第１の導体プラグ４３としてコンタクトホール４２ａ内に残す。

このようにして形成された第１の導体プラグ４３は、酸化され易いタングステンを主にしてなるため、酸素含有雰囲気中で容易に酸化してコンタクト不良を引き起こすおそれがある。

そこで、次の工程では、図５（ｂ）に示すように、第１の導体プラグ４３の酸化を防ぐ酸化防止絶縁膜４５として、第１の導体プラグ４３と第１の層間絶縁膜４２のそれぞれの上にCVD法により酸窒化シリコン膜を厚さ約１００nmに形成する。

そして、この酸化防止絶縁膜４５の上に、TEOSガスを使用するCVD法で酸化シリコン膜を厚さ約１３０nmに形成し、この酸化シリコン膜を絶縁性密着膜４６とする。

この後に、窒素雰囲気中で基板温度を約６５０℃とするアニールを絶縁性密着膜４６に対して３０分間行うことにより、絶縁性密着膜４６の脱ガスを行う。

次いで、図５（ｃ）に示すように、絶縁性密着膜４６の上に下部電極密着膜４７としてスパッタ法によりアルミナ膜を厚さ約２０nmに形成する。その後、RTA(Rapid Thermal Anneal)により下部電極密着膜４７のアルミナを十分に酸化する。この下部電極密着膜４７は、後述のキャパシタ下部電極と絶縁性密着膜４６との密着性を向上させるために形成される。

続いて、図６（ａ）に示すように、スパッタ法により第１の導電膜４８としてプラチナ膜を厚さ約１５０nmに形成する。なお、プラチナ膜に代えて、イリジウム膜、ルテニウム膜、酸化ルテニウム（RuO₂）膜、及びSrRuO₃膜のいずれかの単層膜、或いはこれらの積層膜を第１の導電膜４８として形成してもよい。

ここで、第１の導電膜４８を形成する前に下部電極密着膜４７を予め形成したので、第１の導電膜４８と絶縁性密着膜４６との密着力が高められる。

次に、図６（ｂ）に示すように、PZTターゲットを用いるRF(Radio Frequency)スパッタ法により、第１の導電膜４８の上に第１の強誘電体膜４９としてPZT(Pb(Zr_x, Ti_1-x)O₃: 0≦x≦1)膜を厚さ約９０nmに形成する。第１の強誘電体膜４９の成膜温度は特に限定されないが、本実施形態では０℃〜１５０℃、例えば５０℃とする。

また、第１の強誘電体膜４９はPZT膜に限定されない。PZTにCa、Sr、La、Nb、Ta、Ir、及びWのいずれかを添加した材料よりなる膜を第１の強誘電体膜４９として形成してもよい。更に、(Bi_1-xR_x)Ti₃O₁₂(Rは希土類元素で0＜x＜1)、SrBi₂Ta₂O₉(SBT)、及びSrBi₄Ti₄O₁₅等のBi層状化合物の膜を第１の強誘電体膜４９として形成してもよい。

更に、第１の強誘電体膜４９の成膜方法もスパッタ法に限定されず、ゾル・ゲル法やMOCVD(Metal Organic CVD)法で第１の強誘電体膜４９を形成してもよい。

これらの成膜方法のうち、スパッタ法で形成された第１の強誘電体膜４９は、成膜直後では結晶化しておらず非晶質であり、強誘電体特性に乏しい。

そこで、次の工程では、図７（ａ）に示すように、酸素含有雰囲気において第１の強誘電体膜４９に対して結晶化アニールを行い、第１の強誘電体膜４９中のPZTを結晶化させる。

その結晶化アニールは、酸素濃度が流量比１．２５％となるように調整された酸素とアルゴンよりなる雰囲気においてRTAにより行われ、基板温度は約６００℃、処理時間は約９０秒とされる。

なお、MOCVD法により第１の強誘電体膜４９を形成する場合は、第１の強誘電体膜４９は成膜の時点で結晶化しているので、上記の結晶化アニールは不要である。

その後に、図７（ｂ）に示すように、RFスパッタ法により第１の強誘電体膜４９の上にPZT膜を厚さ約１０〜３０nmに形成し、このPZT膜を第２の強誘電体膜５０とする。

第２の強誘電体膜５０はPZT膜に限定されない。PZTにCa、Sr、La、Nb、Ta、Ir、及びWのいずれかを添加した材料よりなる膜を第２の強誘電体膜５０として形成してもよい。更に、(Bi_1-xR_x)Ti₃O₁₂(Rは希土類元素で0＜x＜1)、SrBi₂Ta₂O₉(SBT)、及びSrBi₄Ti₄O₁₅等のBi層状化合物の膜を第２の強誘電体膜５０として形成してもよい。

なお、スパッタ法で形成されたPZTは成膜直後では結晶化していない。よって、この時点では、第２の強誘電体膜５０は非晶質の状態となっている。

次に、図８（ａ）に示すように、非晶質の第２の強誘電体膜５０の上にスパッタ法により上部電極用の第２の導電膜５１を形成する。

第２の導電膜５１としては、例えば、アルゴンガスと酸素ガスとの混合雰囲気中でイリジウムターゲットをスパッタすることにより、厚さ約５０nmの酸化イリジウム膜を形成し得る。

続いて、図８（ｂ）に示すように、非晶質の第２の強誘電体膜５０に対して酸素含有雰囲気中で結晶化アニールを行い、第２の強誘電体膜５０中のPZTを結晶化させると共に、その下の第１の強誘電体膜４９の結晶性を更に高める。

この結晶化アニールの条件は特に限定されないが、本実施形態では基板温度を約７１０℃、処理時間を１２０秒とする。更に、アニール雰囲気として、酸素濃度が流量比で１％に調整された酸素ガスとアルゴンガスとの混合雰囲気を用いる。

この結晶化アニールの初期の時点では第２の強誘電体膜５０は結晶化しておらず非晶質なので、第２の導電膜５１の酸化イリジウムが第２の強誘電体膜５０の結晶粒界に拡散し難い。これにより、拡散した酸化イリジウムが原因で第２の強誘電体膜５０の膜中にリークパスが発生するのを抑制することができる。

更に、この結晶化アニールにより、第２の導電膜５１を通じてアニール雰囲気中の酸素が第２の強誘電体膜５０に供給され、第２の強誘電体膜５０の酸素欠損が補われるという利点も得られる。このような利点を得るために、第２の導電膜５１の厚さは酸素が透過しやすいようになるべく薄く、例えば１０〜１００nmとするのが好ましい。

但し、このように薄い第２の導電膜５１が第２の強誘電体膜５０上に形成されただけでは、後のエッチング工程におけるダメージが第２の導電膜５１だけで吸収しきれず、第１及び第２の強誘電体膜４９、５０が劣化するおそれがある。

そこで、次の工程では、図９（ａ）に示すように、第１及び第２の強誘電体膜４９、５０を保護するための導電性保護膜５２として、第２の導電膜５１の上にスパッタ法で酸化イリジウム膜を厚さ約２００nmに形成する。

この後に、第１及び第２の強誘電体膜４９、５０を形成したときにシリコン基板３０の裏面に付着したPZTを洗浄して除去する。

続いて、図９（ｂ）に示すように、導電性保護膜５２の上にハードマスク５３としてスパッタ法により窒化チタン膜を厚さ約３４nmに形成する。

この後に、ハードマスク５３の上にフォトレジストを塗布し、それを露光、現像して第１のレジストパターン５７を形成する。

次に、図１０（ａ）に示すように、第１のレジストパターン５７をマスクにしてハードマスク５３を島状にパターニングする。

そして、図１０（ｂ）に示すように、島状のハードマスク５３をマスクにして第２の導電膜５１と導電性保護膜５２とをドライエッチングし、エッチングされずに残存するこれらの膜５１、５２を上部電極６３とする。

ここで、第１のレジストパターン５７はエッチング時のダメージによってその側面が後退することがある。これに対し、ハードマスク５３は窒化チタンのようにレジストよりもエッチング速度が遅い材料よりなるので、ハードマスク５３の側面は後退せず、設計通りの寸法に上部電極６３をパターニングし易くなる。

この後に、第１のレジストパターン５７を除去し、更にハードマスク５３をドライエッチングにより除去する。

次いで、図１１（ａ）に示すように、ここまでの工程で第１及び第２の強誘電体膜４９、５０が受けたダメージを回復させるために、これらの強誘電体膜４９、５０に対して酸素含有雰囲気中でアニールを行う。

このようなアニールは、回復アニールと呼ばれ、本実施形態では６００〜７００℃、例えば６５０℃の基板温度で約４０分間行われる。

次に、図１１（ｂ）に示すように、シリコン基板３０の上側全面にフォトレジストを塗布し、それを露光、現像して第２のレジストパターン５８を形成する。

そして、図１２（ａ）に示すように、第２のレジストパターン５８をマスクにして第１及び第２の強誘電体膜４９、５０をドライエッチングする。これにより、これらの強誘電体膜４９、５０を有するキャパシタ誘電体膜６２が上部電極６３の下に形成される。

この後に、第２のレジストパターン５８は除去される。

なお、第２のレジストパターン５８を除去した後に、キャパシタ誘電体膜６２に対して回復アニールを行ってもよい。その回復アニールは、酸素含有雰囲気において基板温度を３００〜４００℃、処理時間を３０〜１２０分として行われる。

次いで、図１２（ｂ）に示すように、第１の導電膜４８、キャパシタ誘電体膜６２、及び上部電極６３のそれぞれの上にCVD法又はスパッタ法によりエンキャップ膜６５としてアルミナ膜を２０〜５０nm程度の厚さに形成する。

このエンキャップ膜６５は、水素や水分等の還元性物質がキャパシタ誘電体膜６２に侵入にするのを阻止し、これらの物質によってキャパシタ誘電体膜６２が還元されて劣化するのを防止する役割を担う。

そして、酸素含有雰囲気において基板温度４００〜６００℃、処理時間３０〜１２０分程度の回復アニールをキャパシタ誘電体膜６２に対して行う。

その後に、この第１のアルミナ膜６５の上にフォトレジストを塗布し、それを露光、現像して第３のレジストパターン６６を形成する。

次に、図１３（ａ）に示すように、第３のレジストパターン６６をマスクにしてエンキャップ膜６５と第１の導電膜４８とをドライエッチングし、キャパシタ誘電体膜６２の下に下部電極６１を形成する。

なお、このドライエッチングでは、下部電極６１で覆われていない部分の下部電極密着膜４７もエッチングされて除去される。

そして、第３のレジストパターン６６を除去した後、基板温度３００〜４００℃、処理時間３０〜６０分間の条件でキャパシタ誘電体膜６２に対して回復アニールを行う。

ここまでの工程により、シリコン基板３０のセル領域に、下部電極６１、キャパシタ誘電体膜６２、及び上部電極６３を有する強誘電体キャパシタQが形成されたことになる。

その強誘電体キャパシタQの上部電極６３は、キャパシタ誘電体膜６２を水素等の還元性物質から保護する役割を担っており、上記のように酸化イリジウム膜を上部電極６３として形成するのが好ましい。酸化イリジウム等の酸化貴金属膜は、貴金属膜よりも還元作用が少なく、水分との接触によっても水素が発生し難いため、半導体装置の製造途中に発生する水分が原因でキャパシタ誘電体膜６２が劣化するのを抑制するのに有用である。

次いで、図１３（ｂ）に示すように、シリコン基板３０の上側全面にスパッタ法又はCVD法により絶縁性の第１の保護膜７０としてアルミナ膜を厚さ約２０nmに形成する。

第１の保護膜７０は、エンキャップ膜６５と同様に、水素や水分等の還元性物質からキャパシタ誘電体膜６２を保護する役割を担う。そのような機能を有する膜には、アルミナ膜の他に酸化チタン膜もあり、酸化チタン膜を第１の保護膜７０として形成してもよい。

この後に、酸素含有雰囲気中において基板温度を５００〜７００℃、処理時間を３０〜６０分間とする条件で、キャパシタ誘電体膜６２に対して回復アニールを行う。このような回復アニールにより、アニール雰囲気中の酸素によってキャパシタ誘電体膜６２の酸素欠損が補われ、キャパシタ誘電体膜６２の強誘電体特性が回復する。

次に、図１４（ａ）に示す断面構造を得るまでの工程について説明する。

まず、第１の保護膜７０の上にフォトレジストを塗布し、それを露光、現像することにより第４のレジストパターン６８を形成する。

そして、第４のレジストパターン６８が備える窓６８ａを通じて第１の保護膜７０とエンキャップ膜６５とをドライエッチングする。

これにより、第１の保護膜７０とエンキャップ膜６５の各々に、上部電極６３に達する第１の開口７０ａと下部電極６１に達する第２の開口７０ｂとが形成される。これら第１及び第２の開口７０ａ、７０ｂは、例えば円形の平面形状を有する。

このドライエッチングにおけるエッチングガスは特に限定されないが、塩素ガスを含むエッチングガスを用いるのが好ましい。塩素ガスは、第４のレジストパターン６８の側面を後退させる作用を有するので、第１の保護膜７０やエンキャップ膜６５から発生した反応生成物がレジスト側面に付着し難くなり、エッチング終了後に反応生成物がキャパシタQ上に残り難くすることができる。

本実施形態では、ICP (Inductively Coupled Plasma)エッチング装置において、流量が１００ml/minの塩素ガスと流量が１００ml/minのアルゴンガスとの混合ガスをエッチングガスとして用い、エッチング雰囲気の圧力を１．０Paに維持する。また、そのエッチングガスをプラズマ化するための高周波電力として、周波数が１３．５６MHzでパワーが２０００Wの電力を用いる。また、エッチングガスを基板３０側に引き付けるバイアス用の高周波電力として、周波数が４００kHzでパワーが１０００Wの電力を用いる。

そのエッチングを終了後、第４のレジストパターン６８は除去される。

次いで、図１４（ｂ）に示すように、TEOSガスを使用するプラズマCVD法により、キャパシタQを覆う第２の層間絶縁膜７１として酸化シリコン膜を厚さ約１４００nmに形成する。

そして、この第２の層間絶縁膜７１の上面をCMP法により研磨して平坦化した後、N₂Oプラズマ処理若しくはN₂プラズマ処理により第２の層間絶縁膜７１を脱水すると共に、その上面を窒化して水分の再吸着を防止する。

この脱水処理の条件は特に限定されないが、例えば、基板温度は約３５０℃、処理時間は約２分間とされる。

次に、図１５（ａ）に示すように、第２の層間絶縁膜７１の上にフォトレジストを塗布し、それを露光、現像して第５のレジストパターン５９を形成する。

そして、その第５のレジストパターン５９が備える窓５９ａを通じてキャパシタQ上の第２の層間絶縁膜７１をRIEによりドライエッチングする。これにより、第１の開口７０ａの内側で上部電極６３に達する第１のホール７１ａと、第２の開口７０ｂの内側で下部電極６１に達する第２のホール７１ｂとが第２の層間絶縁膜７１に形成される。

なお、本工程で使用するエッチングガスは特に限定されないが、例えばC₄F₈、Ar、O₂、及びCOの混合ガスを使用する。

また、このエッチングでは、各ホール７１ａ、７１ｂの底面に第２の層間絶縁膜７１の残渣が残らないようにオーバーエッチングが行われるため、これらのホール７１ａ、７１ｂの底面はそれぞれ上部電極６３と下部電極６１の底面よりも下がることになる。

本実施形態では、上記のように第１及び第２のホール７１ａ、７１ｂをそれぞれ第１及び第２の開口７０ａ、７０ｂの内側に形成するので、これらのホール７１ａ、７１ｂのエッチング時に第１の保護膜７０がホール内面に現れることはない。したがって、化学的にエッチングするのが困難な第１の保護膜７０をエッチングすることなしに各ホール７１ａ、７１ｂを形成することができ、第１の保護膜７０に起因した段差部がこれらのホールの内面に形成されるのを防止できる。

ここで、各ホール７１ａ、７１ｂが第１及び第２の開口７０ａ、７０ｂ内に確実に収まるように、第５のレジストパターン５９に対する露光工程での位置合わせ誤差を考慮して、第１及び第２の開口７０ａ、７０ｂの直径Dを設定するのが好ましい。

露光工程における位置合わせは、露光装置にもよるが、図の右方向と左方向のそれぞれに最大で１μm程度ずれる。

本実施形態では、各ホール７１ａ、７１ｂの直径を０．３５μmとする。したがって、第１及び第２の開口７０ａ、７０ｂの直径Dを０．５５μm（＝０．３５μm＋１μm＋１μm）とすることにより、各ホール７１ａ、７１ｂが位置ずれをした場合でもそれらを開口７０ａ、７０ｂ内に収めることができる。

この後に、第５のレジストパターン５９は除去される。

なお、第５のレジストパターン５９を除去した後、ブラシスクラバ処理により、第２の層間絶縁膜７１の表面や各ホール７１ａ、７１ｂの内面の異物を除去するようにしてもよい。

次いで、図１５（ｂ）に示すように、第２の層間絶縁膜７１の上にフォトレジストを再び塗布し、それを露光、現像して第６のレジストパターン６０を形成する。

そして、第６のレジストパターン６０の窓６０ａを通じて各絶縁膜４６、７０、７１をRIEによりドライエッチングして、第１の導体プラグ４３の上に第３のホール７１ｃを形成する。

このエッチングでは、エッチングガスとして例えばC₄F₈、Ar、O₂、及びCOの混合ガスが使用される。そのエッチングガスに対して酸化防止絶縁膜４５はエッチングストッパとなるので、酸化防止絶縁膜４５はエッチングされずに第１の導体プラグ４３の上に残る。

この後に、第６のレジストパターン６０は除去される。

なお、第６のレジストパターン６０を除去した後に、酸素含有雰囲気中でキャパシタ誘電体膜６２に対して回復アニールを行ってもよい。その回復アニールは、例えば、基板温度４００〜６００℃、処理時間３０〜１２０分の条件で行われる。このように酸素含有雰囲気中でアニールを行っても、第１の導体プラグ４３上の酸化防止絶縁膜４５が酸素の透過を阻止するので、第１の導体プラグ４３の酸化が原因でコンタクト不良になることはない。

また、酸素含有雰囲気に代えてオゾン雰囲気でこの回復アニールを行うようにしてもよい。

続いて、図１６（ａ）に示すように、アルゴンガスを用いたスパッタエッチングにより、第３のホール７１ｃの下に残る酸化防止絶縁膜４５をエッチングして除去し、第１の導体プラグ４３の清浄面を露出させる。このようなスパッタエッチングにより、キャパシタQ上の各ホール７１ａ、７１ｂ内の異物を除去することもできる。

その後に、不活性ガス雰囲気中又は減圧雰囲気中において第２の層間絶縁膜７１をアニールして脱ガスを行う。

次に、図１６（ｂ）に示す断面構造を得るまでの工程について説明する。

まず、アルゴンプラズマを用いるRFエッチングにより、第１の導体プラグ４３の上面の自然酸化膜を除去する。このときのエッチング量は特に限定されないが、本実施形態では約１０nmとする。

次いで、第１〜第３ホール７１ａ〜７１ｃの内面に導電性のバリア膜７５としてスパッタ法により窒化チタン（TiN）膜を５０nm程度の厚さに形成する。

バリア膜７５の成膜条件は特に限定されないが、本実施形態では、チタンターゲットが設けられたスパッタチャンバにアルゴンガスと窒素ガスとを導入し、基板温度を１５０〜２５０℃、例えば２００℃としてバリア膜７５を形成する。その場合、各ガスの流量は、例えばアルゴンガスが５０sccm、窒素ガスが９０sccmとされる。

ここで、バリア膜７５は、後述のタングステン膜との密着性を高める役割の他に、外部雰囲気中の水素等の還元性物質がキャパシタQに侵入するのを阻止する役割も担うため、第１及び第２のホール７１ａ、７１ｂの内面に十分な厚さに形成されるのが好ましい。

本実施形態では、既述のように第１の保護膜７０の各開口７０ａ、７０ｂの内側に各ホール７１ａ、７１ｂを形成したので、第１の保護膜７０に起因した段差部がこれらのホール７１ａ、７１ｂに形成されていない。よって、段差部が原因でバリア膜７５に膜厚が薄い部分が形成されず、各ホール７１ａ、７１ｂの内面において水素バリア性が十分維持できる程度の厚さにバリア膜７５を形成することができる。

続いて、図１７（ａ）に示すように、バリア膜７５の上にプラグ用の導電膜７４としてCVD法によりタングステン膜を３００nm程度の厚さに形成し、導電膜７４により各ホール７１ａ〜７１ｃを完全に埋め込む。

そのCVD法では、六フッ化タングステンガス、シランガス、及び水素ガスの混合ガスが成膜ガスとして使用される。そのような成膜ガスには水素が含まれているが、上記のように各ホール７１ａ、７１ｂの内面でのバリア膜７５は水素バリア性が維持される程度に十分厚く形成されているので、バリア膜７５によりキャパシタQを水素から十分に保護できる。これにより、水素が原因でキャパシタ誘電体膜６２が還元して劣化するのを防止でき、残留分極電荷量等のキャパシタ誘電体膜６２の強誘電体特性を維持することが可能となる。

また、水素による上部電極６３の還元も防止されるので、上部電極６３の酸化イリジウム膜が還元によって疎な膜質になるのを抑制でき、強誘電体キャパシタQの電気的特性を設計値に近づけることが可能となる。

次いで、図１７（ｂ）に示すように、第２の層間絶縁膜７１の上の余分なバリア膜７５と導電膜７４とをCMP法により研磨して除去し、これらの膜を各ホール７１ａ〜７１ｃ内にのみそれぞれ第２〜第４の導体プラグ７７ａ〜７７ｃとして残す。

これらのうち、第２の導体プラグ７７ａは上部電極６３に接続され、第３の導体プラグ７７ｂは下部電極６１と電気的に接続される。なお、これら第２及び第３の導体プラグ７７ａ、７７ｂはそれぞれ第１及び第２の開口７０ａ、７０ｂ（図１７（ｂ）参照）の内部に形成され、これらの導体プラグ７７ａ、７７ｂと第１の保護膜７０の側面との間には第２の層間絶縁膜７１が介在する。

一方、第４の導体プラグ７７ｃは第１の導体プラグ４３を介して各ソース／ドレイン領域３６ａ、３６ｂと電気的に接続される。

この後に、アルゴンプラズマを用いたRFエッチングにより第２〜第４の導体プラグ７７ａ〜７７ｃの上面の自然酸化膜を除去する。

次いで、図１８に示すように、第２〜第４の導体プラグ７７ａ〜７７ｃと第２の層間絶縁膜７１の上に金属積層膜を形成し、この金属積層膜をパターニングして一層目金属配線７８を形成する。

その金属積層膜として、例えば、スパッタ法により厚さ約５０nmの窒化チタン膜、厚さ約５５０nmの銅含有アルミニウム膜、厚さ約５nmのチタン膜、及び厚さ約５０nmの窒化チタン膜をこの順に形成する。

更に、この一層目金属配線７８の上に、図示のように第３〜第６の層間絶縁膜８３〜８６と二層目〜五層目金属配線７９〜８２を交互に積層して多層配線構造を形成する。

そして、最上層の五層目金属配線８２の上に、酸化シリコンよりなる第１のパッシベーション膜８７と窒化シリコンよりなる第２のパッシベーション膜８８をこの順に形成する。

その後、第２のパッシベーション膜８８の上にポリイミド塗膜を形成し、それを熱硬化させて保護絶縁膜８９とする。

以上により、本実施形態に係る半導体装置の基本構造が完成した。

本実施形態では、図１５（ａ）を参照して説明したように、第１の保護膜７０の第１及び第２の開口７０ａ、７０ｂの内側に、第１及び第２のホール７１ａ、７１ｂを形成するようにした。そのため、各ホール７１ａ、７１ｂを形成するとき、化学的にエッチングするのが困難な第１の保護膜７０をエッチングする必要がなくなり、第１の保護膜７０に起因した段差部がこれらのホール７１ａ、７１ｂの内面に形成されない。

したがって、各ホール７１ａ、７１ｂの内面に形成されるバリア膜７５に膜厚が薄い部分が形成されず、ホール内面におけるバリア膜７５の膜厚を十分に確保することができる。

これにより、バリア膜７５の水分バリア性を維持することができ、例えば導電膜７４（図１７（ａ）参照）を形成するときの還元雰囲気によりキャパシタ誘電体膜６２と上部電極６３が還元されるのを防止できる。

また、下部電極６１として触媒作用のあるプラチナ膜のような貴金属膜を形成する場合でも、各ホール７１ａ、７１ｂの内面に十分な厚さで形成されたバリア膜７５により水分をバリアすることができ、水分との接触で下部電極６１から水素が発生するのを抑制できる。そのような水分は、例えば、一層目金属配線７８（図１８参照）を形成するときの熱により、第１の層間絶縁膜７１から脱ガスとして発生し得る。

（３）第２実施形態
本実施形態では、第１実施形態よりも強誘電体キャパシタの保護を厚くすることができる半導体装置について説明する。

図１９〜図２２は、本実施形態に係る半導体装置の製造途中の断面図である。なお、これらの図において第１実施形態と同じ要素には第１実施形態と同じ符号を付し、以下ではその説明を省略する。

この半導体装置を製造するには、まず、第１実施形態で説明した図４（ａ）〜図１４（ａ）の工程を行う。

次いで、図１９（ａ）に示すように、第１及び第２の開口７０ａ、７０ｂからそれぞれ露出する上部電極６３及び下部電極６１の上と、第１の保護膜７０の上とに、第１の保護膜７０と同じ材料のアルミナからなる第２の保護膜９０を形成する。

第２の保護膜９０は第１の保護膜７０よりも薄く形成するのが好ましく、本実施形態では１nm〜２０nm程度の厚さに第２の保護膜９０を形成する。このように薄いアルミナ膜を形成するには、ALD(Atomic Layer Deposition)法を採用するのが好適である。その場合、成膜雰囲気によって上部電極６３やキャパシタ誘電体膜６２が劣化するのを防止するため、例えば特開２００４−１９３２８０号公報のようにアルミニウムの原料ガスとしてTMA(Tri-Metyl Aluminium)ガスを使用するのが好ましい。また、このアルミニウムの原料ガスに対する酸化剤としては水素を含まないガス、例えばオゾンを用いるのが好ましい。

但し、第２の保護膜９０の成膜方法はALD法に限定されず、スパッタ法であってもよい。

更に、第２の保護膜９０は水素や水分等の還元性物質からキャパシタ６２を保護するものであり、アルミナ膜の他、酸化チタン膜であってもよい。

続いて、図１９（ｂ）に示すように、TEOSガスを使用するプラズマCVD法により、キャパシタQを覆う第２の層間絶縁膜７１として酸化シリコン膜を厚さ約１４００nmに形成する。

そして、この第２の層間絶縁膜７１の上面をCMP法により研磨して平坦化した後、N₂Oプラズマ処理若しくはN₂プラズマ処理により第２の層間絶縁膜７１を脱水すると共に、その上面を窒化して水分の再吸着を防止する。

この脱水処理の条件は特に限定されないが、例えば、基板温度は約３５０℃、処理時間は約２分間とされる。

次に、図２０に示す断面構造を得るまでの工程について説明する。

まず、第２の層間絶縁膜７１の上にフォトレジストを塗布し、それを露光、現像して第５のレジストパターン５９を形成する。

そして、第５のレジストパターン５９が備える窓５９ａを通じてキャパシタQ上の第２の保護膜９０と第２の層間絶縁膜７１とをドライエッチングする。これにより、第１の開口７０ａの内側で上部電極６３に達する第１のホール７１ａと、第２の開口７０ｂの内側で下部電極６１に達する第２のホール７１ｂとがこれらの膜７１、９０に形成される。

なお、本工程で使用するエッチングガスは特に限定されないが、例えばC₄F₈、Ar、O₂、及びCOの混合ガスを使用する。

ここで、各ホール７１ａ、７１ｂをエッチングするときには、第２の保護膜９０もエッチングされることになるが、第２の保護膜９０は第１の保護膜７０よりも薄く形成してあるので、第２の保護膜９０に起因した段差部がホール内面に顕著に発生することはない。

このエッチングが終了後、第５のレジストパターン５９は除去される。

そして、第１実施形態で説明した図１５（ｂ）及び図１６（ａ）の工程を行った後、図２１に示すように、各ホール７１ａ〜７１ｃの内面と第２の層間絶縁膜７１の上面に、バリア膜７５として窒化チタン膜をスパッタ法で５０nm程度の厚さに形成する。

この後は、第１実施形態で説明した図１７（ａ）〜図１８の工程を行うことにより、図２２に示すような本実施形態に係る半導体装置の基本構造を完成させる。

以上説明した本実施形態によれば、図２１に示したように、第１の保護膜７０の各開口７０ａ、７０ｂから露出する上部電極６３と下部電極６１の上に第２の保護膜９０を形成する。

そのため、開口７０ａ、７０ｂの内側における水素や水分等に対するバリア性が第２の保護膜９０によって補われ、開口７０ａ、７０ｂからキャパシタQに侵入しようとする水素等を第２の保護膜９０によりバリアすることができる。これにより、第１実施形態と比較して、キャパシタQの保護を一層厚くすることができる。

また、ホール７１ａ、７１ｂを形成するときに第２の保護膜９０はエッチングされることになるが、第２の保護膜９０は第１の保護膜７０よりも薄いのでエッチングが容易であり、第２の保護膜９０に起因した段差部がホール内面に顕著に形成されることはない。よって、ホール内面の段差部が原因でバリア膜７５に膜厚が薄い部分が形成されることはなく、水素や水分等に対するバリア膜７５のバリア性を十分に維持することが可能となる。

以上説明した各実施形態に関し、更に以下の付記を開示する。

（付記１） 半導体基板の上方に、下部電極と、前記下部電極上に形成される強誘電体膜と、前記強誘電体膜上に形成される上部電極とを有するキャパシタを形成する工程と、
前記キャパシタ上に第１の保護膜を形成する工程と、
前記第１の保護膜に、前記上部電極に達する第１の開口を形成する工程と、
前記第１の開口を形成した後に、前記第１の保護膜及び前記第１の開口から露出する前記上部電極の上方に絶縁膜を形成する工程と、
前記絶縁膜に、前記第１の開口の内側で前記上部電極に達する第１のホールを形成する工程と、
前記第１のホールに第１の導体プラグを埋め込む工程と、
を含むことを特徴とする半導体装置の製造方法。

（付記２） 付記１に記載の半導体装置の製造方法において、
前記第１の導体プラグを埋め込む工程は、
前記第１のホールの内面にバリア膜を形成する工程と、
前記バリア膜上に導電膜を形成して、前記第１のホールを埋め込む工程と、
を含むことを特徴とする半導体装置の製造方法。

（付記３） 付記１又は付記２に記載の半導体装置の製造方法において、
前記第１の開口を形成した後、前記絶縁膜を形成する前に、前記第１の開口から露出する前記上部電極上に、前記第１の保護膜よりも薄い第２の保護膜を形成する工程を更に含むことを特徴とする半導体装置の製造方法。

（付記４） 付記３に記載の半導体装置の製造方法において、
前記第２の保護膜は、前記第１の保護膜と同じ材料からなることを特徴とする半導体装置の製造方法。

（付記５） 付記１〜４のいずれかに記載の半導体装置の製造方法において、
前記第１の開口を形成する工程は、
前記第１の保護膜上にレジストパターンを形成する工程と、
前記レジストパターンの側面が後退するエッチング条件で、前記第１の保護膜をエッチングして前記第１の開口を形成する工程と、
を更に含むことを特徴とする半導体装置の製造方法。

（付記６） 前記エッチング条件は、塩素ガスを含むエッチングガスを用いる条件であることを特徴とする付記５に記載の半導体装置の製造方法。

（付記７） 付記１〜６のいずれかに記載の半導体装置の製造方法において、
前記第１の保護膜に、前記下部電極に達する第２の開口を形成する工程と、
前記絶縁膜に、前記第２の開口の内側で前記下部電極に達する第２のホールを形成する工程と、
前記第２のホールに第２の導体プラグを埋め込む工程と、
を更に含むことを特徴とする半導体装置の製造方法。

（付記８） 半導体基板と、
前記半導体基板の上方に形成され、下部電極と、前記下部電極上に形成される強誘電体膜と、前記強誘電体膜上に形成される上部電極とを有するキャパシタと、
前記キャパシタ上に形成され、前記上部電極に達する第１の開口を有する第１の保護膜と、
前記キャパシタを覆うように形成される絶縁膜と、
前記絶縁膜に埋め込まれ、前記第１の開口の内部で前記上部電極に接続される第１の導体プラグと、
を含むことを特徴とする半導体装置。

（付記９） 付記８に記載の半導体装置において、
前記第１の導体プラグは、
前記絶縁膜に形成された第１のホールの内面に形成されるバリア膜と、
前記バリア膜上に形成され、前記ホールを埋め込む導電膜と、
を含むことを特徴とする半導体装置。

（付記１０） 付記８又は付記９に記載の半導体装置において、
前記第１の保護膜と前記第１の導体プラグの間であって、前記上部電極上に形成され、前記第１の保護膜よりも薄い第２の保護膜を更に含むことを特徴とする半導体装置。

図１（ａ）、（ｂ）は、強誘電体キャパシタのサンプルの作製方法を示す断面図（その１）である。 図２（ａ）、（ｂ）は、強誘電体キャパシタのサンプルの作製方法を示す断面図（その２）である。 図３は、強誘電体キャパシタのサンプルの作製方法を示す断面図（その３）である。 図４（ａ）〜（ｃ）は、第１実施形態に係る半導体装置の製造途中の断面図（その１）である。 図５（ａ）〜（ｃ）は、第１実施形態に係る半導体装置の製造途中の断面図（その２）である。 図６（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その３）である。 図７（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その４）である。 図８（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その５）である。 図９（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その６）である。 図１０（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その７）である。 図１１（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その８）である。 図１２（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その９）である。 図１３（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その１０）である。 図１４（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その１１）である。 図１５（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その１２）である。 図１６（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その１３）である。 図１７（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その１４）である。 図１８は、第１実施形態に係る半導体装置の製造途中の断面図（その１４）である。 図１９（ａ）、（ｂ）は、第２実施形態に係る半導体装置の製造途中の断面図（その１）である。 図２０は、第２実施形態に係る半導体装置の製造途中の断面図（その２）である。 図２１は、第２実施形態に係る半導体装置の製造途中の断面図（その３）である。 図２２は、第２実施形態に係る半導体装置の製造途中の断面図（その４）である。

符号の説明

１、３０…シリコン基板、２…第１の層間絶縁膜、３…下部電極、４…キャパシタ誘電体膜、５…上部電極、６…保護膜、７…第２の層間絶縁膜、７ａ、７ｂ…第１及び第２のホール、１０…バリア膜、１１…タングステン膜、１２…導体プラグ、３１…素子分離絶縁膜、３２…pウェル、３３…ゲート絶縁膜、３４…ゲート電極、３５ａ、３５ｂ…第１、第２のソース／ドレインエクステンション、３６ａ、３６ｂ…第１、第２のソース／ドレイン領域、３７…絶縁性スペーサ、３８…高融点シリサイド層、４１…カバー絶縁膜、４２…第１の層間絶縁膜、４２ａ…コンタクトホール、４３…第１の導体プラグ、４５…酸化防止絶縁膜、４６…絶縁性密着膜、４７…下部電極密着膜、４８…第１の導電膜、４９…第１の強誘電体膜、５０…第２の強誘電体膜、５１…第２の導電膜、５２…導電性保護膜、５３…ハードマスク、５７…第１のレジストパターン、５９…第５のレジストパターン、５９ａ…窓、６０…第６のレジストパターン、６０ａ…窓、６１…下部電極、６２…キャパシタ誘電体膜、６３…上部電極、６５…エンキャップ膜、６８…第４のレジストパターン、６８ａ…窓、７０…第１の保護膜、７０ａ、７０ｂ…第１及び第２の開口、７１…第２の層間絶縁膜、７１ａ〜７１ｃ…第１〜第３のホール、７４…プラグ用の導電膜、７５…バリア膜、７７ａ〜７７ｃ…第２〜第４の導電性プラグ、７８〜６２…一層目〜五層目金属配線、８３〜８６…第３〜第６の層間絶縁膜、８７、８８…第１、第２のパッシベーション膜、９０…第２の保護膜。

Claims (6)

1. 半導体基板の上方に、下部電極と、前記下部電極上に形成される強誘電体膜と、前記強誘電体膜上に形成される上部電極とを有するキャパシタを形成する工程と、
   前記キャパシタ上に第１の保護膜を形成する工程と、
   前記第１の保護膜に、前記上部電極に達する第１の開口を形成する工程と、
   前記第１の開口を形成した後に、前記第１の保護膜及び前記第１の開口から露出する前記上部電極の上方に絶縁膜を形成する工程と、
   前記絶縁膜に、前記第１の開口の内側で前記上部電極に達する第１のホールを形成する工程と、
   前記第１のホールに第１の導体プラグを埋め込む工程と、
   を含むことを特徴とする半導体装置の製造方法。
2. 請求項１に記載の半導体装置の製造方法において、
   前記第１の導体プラグを埋め込む工程は、
   前記第１のホールの内面にバリア膜を形成する工程と、
   前記バリア膜上に導電膜を形成して、前記第１のホールを埋め込む工程と、
   を含むことを特徴とする半導体装置の製造方法。
3. 請求項１又は請求項２に記載の半導体装置の製造方法において、
   前記第１の開口を形成した後、前記絶縁膜を形成する前に、前記第１の開口から露出する前記上部電極上に、前記第１の保護膜よりも薄い第２の保護膜を形成する工程を更に含むことを特徴とする半導体装置の製造方法。
4. 請求項１〜３のいずれか１項に記載の半導体装置の製造方法において、
   前記第１の保護膜に、前記下部電極に達する第２の開口を形成する工程と、
   前記絶縁膜に、前記第２の開口の内側で前記下部電極に達する第２のホールを形成する工程と、
   前記第２のホールに第２の導体プラグを埋め込む工程と、
   を更に含むことを特徴とする半導体装置の製造方法。
5. 半導体基板と、
   前記半導体基板の上方に形成され、下部電極と、前記下部電極上に形成される強誘電体膜と、前記強誘電体膜上に形成される上部電極とを有するキャパシタと、
   前記キャパシタ上に形成され、前記上部電極に達する第１の開口を有する第１の保護膜と、
   前記キャパシタを覆うように形成される絶縁膜と、
   前記絶縁膜に埋め込まれ、前記第１の開口の内部で前記上部電極に接続される第１の導体プラグと、
   を含むことを特徴とする半導体装置。
6. 請求項５に記載の半導体装置において、
   前記第１の保護膜と前記第１の導体プラグの間であって、前記上部電極上に形成され、前記第１の保護膜よりも薄い第２の保護膜を更に含むことを特徴とする半導体装置。

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