JP4882548B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は半導体装置及びその製造方法に関する。
近年、デジタル技術の進展に伴い、大容量のデータを高速に保存することが可能な不揮発性メモリの開発が進められている。
そのような不揮発性メモリとしては、フラッシュメモリや強誘電体メモリが知られている。
このうち、フラッシュメモリは、絶縁ゲート型電界効果トランジスタ（IGFET）のゲート絶縁膜中に埋め込んだフローティングゲートを有し、記憶情報を表す電荷をこのフローティングゲートに蓄積することによって情報を記憶する。しかし、このようなフラッシュメモリでは、情報の書き込みや消去の際に、ゲート絶縁膜にトンネル電流を流す必要があり、比較的高い電圧が必要であるという欠点がある。
これに対し、強誘電体メモリは、FeRAM (Ferroelectric Random Access Memory)とも呼ばれ、強誘電体キャパシタが備える強誘電体膜のヒステリシス特性を利用して情報を記憶する。その強誘電体膜は、キャパシタの上部電極と下部電極の間に印加される電圧に応じて分極を生じ、その電圧を取り去っても自発分極が残留する。印加電圧の極性を反転すると、この自発分極も反転し、その自発分極の向きを「１」と「０」に対応させることで、強誘電体膜に情報が書き込まれる。この書き込みに必要な電圧はフラッシュメモリにおけるよりも低く、また、フラッシュメモリよりも高速で書き込みができるという利点がFeARMにはある。
この利点を活かし、ロジック回路とFeRAMとを組み合わせたロジック混載チップ(SOC: System on Chop)のICカードへの応用が検討されている。
ところで、強誘電体キャパシタを構成する上部電極と強誘電体膜とには相性があるため、強誘電体キャパシタの強誘電体特性は上部電極の構造に大きく依存する。
例えば、特許文献１では、上部電極のSRO(SrRuO3)膜をプラチナ膜で覆い、SRO膜と酸化シリコンとの相互反応をプラチナ膜で抑制している。
また、特許文献２では、上部電極として酸化イリジウム膜、イリジウム膜、及びプラチナ膜をこの順に形成している。このように上部電極の最下層として酸化イリジウム膜を形成することによりキャパシタの疲労特性が改善され、また、最上層のプラチナ膜により、上部電極と配線とのコンタクト抵抗が低減される。そして、中間のイリジウム膜により、酸化イリジウム膜とプラチナ膜との密着性が改善される。
一方、特許文献３には、上部電極として酸化イリジウム膜とイリジウム膜とをこの順に形成することが開示されている。
そして、特許文献４には、プラチナやイリジウム等の貴金属、酸化イリジウム(IrOx)、SRO、酸化プラチナ(PtO)等の酸化物導電膜の単層膜又は積層膜で上部電極を構成することが開示されている。
更に、特許文献５には、上部電極として酸化イリジウム膜、プラチナ膜、又はSRO膜を形成することが開示されている。
特開平１１−１９５７６８号公報 特開２０００−９１５３９号公報 特開２０００−１７３９９９号公報 特開２００３−２５８２０１号公報 特開２００３−１５２１６５号公報
本発明の目的は、強誘電体キャパシタの電気的特性を向上させることが可能な半導体装置及びその製造方法を提供することにある。
本発明の一観点によれば、半導体基板の上方に形成された第１層間絶縁膜と、前記第１層間絶縁膜の上に形成された結晶性導電膜と、前記結晶性導電膜の上に形成された下部電極と、前記下部電極の上に形成された強誘電体材料よりなるキャパシタ誘電体膜と、前記キャパシタ誘電体膜の上に順に形成された第１導電性酸化金属膜及び第２導電性酸化金属膜を備え、前記キャパシタ誘電体膜及び前記下部電極と共にキャパシタを構成する上部電極と、前記第２導電性酸化金属膜の上に形成され、金属元素よりなる導電性向上膜と、前記導電性向上膜の上に形成され、イリジウム以外の白金族元素であって前記導電性向上膜を構成する前記金属元素とは異なる金属元素よりなる導電性カバー膜と、前記キャパシタを覆う第２層間絶縁膜とを有し、前記第１導電性酸化金属膜を構成する第１の金属酸化物と前記第２導電性酸化金属膜を構成する第２の金属酸化物のそれぞれの化学量論的な組成をAOx1、BOy1（AとBは金属元素）、前記第１の金属酸化物と前記第２の金属酸化物の実際の組成をAOx2、BOy2とすると、関係y2／y1＞x2／x1が成り立ち、前記上部電極の上の前記導電性カバー膜と前記第２層間絶縁膜に、前記導電性向上膜に至る深さの第１ホールが形成され、前記第１ホール内に、グルー膜とプラグ用導電膜とを順に形成してなる第１導電性プラグが形成された半導体装置が提供される。
本発明によれば、キャパシタの上部電極が、組成がAOx2の第１導電性酸化金属膜と組成がBOy2第２導電性酸化金属膜とを有する。比x2／x1と比y2／y1をそれぞれ酸化の割合と考えると、上記の関係y2／y1＞x2／x1により、第２導電性酸化金属膜は第１導電性酸化金属膜と比較して酸化の割合が大きいことになる。
このように第２導電性酸化金属膜の酸化の割合を大きくすることで、第２導電性酸化金属膜を構成する金属元素Bの触媒作用が弱められる。これにより、外部の水分が金属元素Bに触れることで発生する水素の量が抑えられるので、水素によるキャパシタ誘電体膜の劣化が防止され、キャパシタの残留分極電荷量を大きくすることができる。
一方、第１導電性酸化金属膜は、キャパシタ誘電体膜との界面を平坦化する役割を担う。
ここで、第２導電性酸化金属膜の上に、上記の導電性カバー膜を構成する金属元素とは異なる金属元素よりなる導電性向上膜が形成され、該導電性向上膜の上に導電性カバー膜を形成するようにしてもよい。
その場合、キャパシタを覆う第２層間絶縁膜を形成し、上部電極の上の第２層間絶縁膜に形成された第１ホール内に、グルー膜とプラグ用導電膜とを順に形成してなる第１導電性プラグを形成してもよい。
上記の導電性向上膜を形成することにより、第１導電性プラグと上部電極とのコンタクト抵抗を低減することが可能となる。
また、本発明の別の観点によれば、半導体基板の上方に第１層間絶縁膜を形成する工程と、前記第１層間絶縁膜の上に結晶性導電膜を形成する工程と、前記結晶性導電膜の上に第１導電膜を形成する工程と、前記第１導電膜の上に強誘電体膜を形成する工程と、前記強誘電体膜の上に第１導電性酸化金属膜を形成する工程と、前記第１導電性酸化金属膜の上に第２導電性酸化金属膜を形成する工程と、
前記第２導電性酸化金属膜の上に、金属元素よりなる導電性向上膜を形成する工程と、前記導電性向上膜の上に、イリジウム以外の白金族元素であって、前記導電性向上膜を構成する前記金属元素とは異なる金属元素よりなる導電性カバー膜を形成する工程と、前記導電性カバー膜の上にハードマスクを形成する工程と、前記ハードマスクをエッチングマスクとして用いながら、該ハードマスクから露出する領域の前記導電性カバー膜、導電性向上膜、前記第１導電性酸化金属膜、前記第２導電性酸化金属膜、前記強誘電体膜、及び前記第１導電膜をエッチングして、前記第１導電性酸化金属膜と前記第２導電性酸化金属膜よりなる上部電極、前記強誘電体膜よりなるキャパシタ誘電体膜、及び前記第１導電膜よりなる下部電極を備えたキャパシタを形成する工程と、前記ハードマスクがエッチングされるエッチング条件を用い、該ハードマスクと、前記下部電極から露出する領域の前記結晶性導電膜とをエッチングする工程と、前記ハードマスクと前記結晶性導電膜とをエッチングする工程の後に、前記キャパシタの側面を、前記導電性カバー膜の材料を溶解するエッチング液に曝す工程と、前記側面を前記エッチング液に曝した後、前記キャパシタを覆う第２層間絶縁膜を形成する工程と、前記上部電極の上の前記導電性カバー膜と前記第２層間絶縁膜に、前記導電性向上膜に至る深さの第１ホールを形成する工程と、前記第１ホール内に、グルー膜とプラグ用導電膜とを順に形成してなる第１導電性プラグを形成する工程とを有し、前記第１導電性酸化金属膜を構成する第１の金属酸化物と前記第２導電性酸化金属膜を構成する第２の金属酸化物のそれぞれの化学量論的な組成をAO x1 、BO y1 （AとBは金属元素）、前記第１の金属酸化物と前記第２の金属酸化物の実際の組成をAO x2 、BO y2 とすると、関係y2／y1＞x2／x1が成り立つ半導体装置の製造方法が提供される。
本発明によれば、ハードマスクがエッチングされるエッチング条件を用いて、下部電極から露出する領域の結晶性導電膜をエッチングする。このエッチングによりハードマスクは除去されるが、上部電極の上に導電性カバー膜が形成されているので、このエッチングの雰囲気に上部電極の表面は曝されない。よって、上部電極の構成元素、例えばウエットエッチングによっても除去が困難なイリジウムが粒状にエッチング雰囲気に放出されるのが防止される。その結果、イリジウム粒がキャパシタ誘電体膜の側面に再付着することに起因するリークパスの発生を防止でき、キャパシタのリーク電流を低減することが可能となる。
更に、下部電極となる第１導電膜を結晶性導電膜の上に形成するので、結晶性導電膜の配向の作用によって下部電極とその上のキャパシタ誘電体膜の結晶性が良好になり、残留分極電荷量等といったキャパシタ誘電体膜の強誘電体特性が高められる。
なお、上記のハードマスクと結晶性導電膜とをエッチングする工程の後に、キャパシタの側面をエッチング液に曝す工程を行ってもよい。このようなウエット処理により、上記の結晶性導電膜をエッチングした時に導電性カバー膜の上面から飛び出してキャパシタの側面に付着した僅かな金属粒が除去され、この金属粒によってリークパスが形成される可能性を排除することができる。
ここで、第２導電膜を形成する工程は、強誘電体膜の上に第１導電性酸化金属膜を形成する工程と、この第１導電性酸化金属膜の上に第２導電性酸化金属膜を形成する工程とを有するのが好ましい。
この場合、第１導電性酸化金属膜を構成する第１の金属酸化物と第２導電性酸化金属膜を構成する第２の金属酸化物のそれぞれの化学量論的な組成をAOx1、BOy1（AとBは金属元素）、第１の金属酸化物と第２の金属酸化物の実際の組成をAOx2、BOy2とすると、関係y2／y1＞x2／x1が成り立つのが好ましい。
これによれば、既述のように、第２導電性酸化金属膜を構成する金属元素Bの触媒作用が弱められので、外部の水分が金属元素Bに触れることで発生する水素の量が抑えられ、水素によるキャパシタ誘電体膜の劣化を防止することが可能になる。
また、上記の第１導電性酸化金属膜を形成する工程の後であって第２導電性酸化金属膜を形成する工程の前に、酸素含有雰囲気中において第１導電性酸化金属膜をアニールしてもよい。このアニールにより、第１、第２強誘電体膜の酸素欠損が補償されると共に、第１導電性酸化金属膜と強誘電体膜との界面の凹凸が平坦化される。
本発明に係る半導体装置によれば、キャパシタの上部電極が第１導電性酸化金属膜と第２導電性酸化金属膜とを備え、且つ、第２導電性酸化金属膜における酸化の割合が第１導電性酸化金属膜のそれよりも大きいので、第２導電性酸化金属膜の触媒作用が弱められ、外部の水分が第２導電性酸化金属膜に触れることで発生する水素の量を抑えることができ、水素によるキャパシタ誘電体膜の劣化を防ぐことができる。これにより、キャパシタの残留分極電荷量が増大する等、キャパシタの電気的特性を向上することが可能となる。
更に、本発明に係る半導体装置の製造方法によれば、上部電極となる第２導電膜の上に導電性カバー膜を形成するので、エッチング雰囲気に上部電極の上面が曝されない。よって、その上部電極の構成元素よりなる金属粒がエッチング雰囲気に放出されず、金属粒がキャパシタ誘電体膜の側面に再付着することに起因するリークパスの発生を抑止することが可能となる。その結果、リーク電流が低く抑えられて電気的特性に優れたキャパシタを提供することが可能となる。
次に、本発明の実施の形態について、添付図面を参照しながら詳細に説明する。
（１）調査結果についての説明
本発明の実施の形態に先立ち、本願発明者が行った調査について説明する。
図１の左側の図は、調査に使用されたサンプルのTEM(Transmission Electron Microscope)断面像である。
このサンプルは、酸化シリコン(SiO2)膜よりなる下地絶縁膜１００の上にスタック型のキャパシタQを形成してなり、同図ではそのキャパシタQの側面が拡大されている。キャパシタQは、窒化チタンアルミニウム(TiAlN)膜よりなる導電性酸素バリア膜１０１、イリジウム膜よりなる下部電極１０２、PZTよりなるキャパシタ誘電体膜１０３を有する。
また、このキャパシタQの上部電極１０４としては、酸化イリジウム膜よりなる導電性酸化金属膜１０４ａと、イリジウム膜よりなる導電性向上膜１０４ｂとの二層構造を採用した。
酸化イリジウムよりなる導電性酸化金属膜１０４ａは、膜中の酸素の作用により、キャパシタ誘電体膜１０３を還元して劣化させ得る水素が外部からキャパシタQに入るのをブロックするように機能する。
また、導電性向上膜１０４ｂは、上部電極１０４の上に形成される導電性プラグ（不図示）との間のコンタクト抵抗を下げる機能とを有する。
更に、水素透過防止能力に優れたアルミナよりなるキャパシタ保護絶縁膜１０６でこのキャパシタQを覆うと共に、キャパシタ保護絶縁膜１０６の上に酸化シリコンよりなる層間絶縁膜１０７を形成した。
そして、この例では、下部電極１０２、キャパシタ誘電体膜１０３、及び上部電極１０４を一括エッチングして形成した。このような一括エッチングにより形成されるキャパシタQは、スタック型のキャパシタとも呼ばれ、占有面積が小さく高集積化に有利である。
なお、量産工程で採用されているキャパシタQの形成方法としては、このような一括エッチングの他に、下部電極１０２、キャパシタ誘電体膜１０３、及び上部電極１０４を別々にパターニングしてこれらをひな壇状にする方法もある（例えば、特許文献５の図２〜図１２を参照）。このようなひな壇状のキャパシタはプレーナ型のキャパシタとも呼ばれる。
但し、プレーナ型のキャパシタは占有面積が広くなり易いので、スタック型に比べて高集積化に不利である。
ここで、本願発明者が行った調査によると、プレーナ型のキャパシタに比べ、上記のような一括エッチングで形成されたスタック型のキャパシタQでは、下部電極１０２と上部電極１０４との間のリーク電流が２〜３桁程度も大きくなった。
つまり、スタック型のキャパシタQは、高集積化に有利である反面、リーク電流を低減するという点において改善の余地があることが分かった。
本願発明者は、スタック型のキャパシタQにおいてリーク電流が増大する理由を探るため上記のTEM像を詳しく観察したところ、キャパシタ誘電体膜１０３の側面に白い粒が多数存在しているのを発見した。
そして、この白い粒をEDX(Energy Dispersive X-ray Fluorescence Spectrometer)で調べたところ、図１の右上に示すグラフが得られた。
このグラフに示されるように、イリジウムの存在を示すピークが多数現れた。
比較のために、白い粒の無い所をEDXで調べたところ、図１の右下のようなグラフが得られ、白い粒が無い所ではイリジウムが存在しないことが分かった。
この結果より、白い粒はイリジウム粒であることが確認できた。
このイリジウム粒は、一括エッチングによりキャパシタQを形成する際に、イリジウム膜よりなる導電性向上膜１０４ｂの上面がエッチング雰囲気に曝され、導電性向上膜１０４ｂの上面から飛び出たものであると考えられる。
そのイリジウム粒はキャパシタQのリークパスを形成するので、イリジウム粒を低減するのがリーク電流を低減するのに有効であると考えられる。
但し、イリジウムは他の白金族元素と比較してウエットエッチングが困難なので、ウエットエッチングに頼らずにイリジウム粒を除去する必要がある。
なお、本願発明者は、上記のサンプルにおいて、導電性酸素バリア膜１０１の側面に付着している白い粒についてもEDXで調べた。
その結果を図２に示す。
図２の右上のグラフは、導電性酸素バリア膜１０１の側面付近の白い粒をEDXで調査して得られたものである。一方、右下のグラフは、白い粒の無いところを調査して得られたものである。
これらの二つのグラフを比較すれば明らかなように、白い粒がある所ではイリジウムのピークが現れるのに対し、白い粒が無いところではイリジウムのピークが無く、白い粒がイリジウム粒であることが分かる。
本願発明者は、このような調査結果に基づき、以下のような本発明の実施形態に想到した。
（２）第１実施形態
図３〜図１２は、本実施形態に係る半導体装置の製造途中の断面図である。
この半導体装置は、微細化に有利なスタック型のFeRAMであり、以下のようにして作成される。
最初に、図３（ａ）に示す断面構造を得るまでの工程について説明する。
まず、n型又はp型のシリコン（半導体）基板１表面に、トランジスタの活性領域を画定するSTI(Shallow Trench Isolation)用の溝を形成し、その中に酸化シリコン等の絶縁膜を埋め込んで素子分離絶縁膜２とする。なお、素子分離構造はSTIに限られず、LOCOS(Local Oxidation of Silicon)法で素子分離絶縁膜２を形成してもよい。
次いで、シリコン基板１の活性領域にp型不純物を導入してpウェル３を形成した後、その活性領域の表面を熱酸化することにより、ゲート絶縁膜４となる熱酸化膜を形成する。
続いて、シリコン基板１の上側全面に非晶質又は多結晶のシリコン膜を形成し、これらの膜をフォトリソグラフィによりパターニングして二つのゲート電極５を形成する。
pウェル３上には、上記の２つのゲート電極５が間隔をおいて平行に配置され、それらのゲート電極５はワード線の一部を構成する。
次いで、ゲート電極５をマスクにするイオン注入により、ゲート電極５の横のシリコン基板１にn型不純物を導入し、第１、第２ソース／ドレインエクステンション６ａ、６ｂを形成する。
その後に、シリコン基板１の上側全面に絶縁膜を形成し、その絶縁膜をエッチバックしてゲート電極５の横に絶縁性サイドウォール７を形成する。その絶縁膜として、例えばCVD法により酸化シリコン膜を形成する。
続いて、絶縁性サイドウォール７とゲート電極５をマスクにしながら、シリコン基板１にn型不純物を再びイオン注入することにより、二つのゲート電極５の側方のシリコン基板１の表層に、互いに間隔がおかれた第１、第２ソース／ドレイン領域（第１、第２不純物拡散領域）８ａ、８ｂを形成する。
ここまでの工程により、シリコン基板１の活性領域には、ゲート絶縁膜４、ゲート電極５、及び第１、第２ソース／ドレイン領域８ａ、８ｂによって構成される第１、第２MOSトランジスタTR1、TR2が形成されたことになる。
次に、シリコン基板１の上側全面に、スパッタ法によりコバルト層等の高融点金属層を形成した後、この高融点金属層を加熱してシリコンと反応させ、シリコン基板１上に高融点金属シリサイド層９を形成する。その高融点金属シリサイド層９はゲート電極５の表層部分にも形成され、それによりゲート電極５が低抵抗化されることになる。
その後、素子分離絶縁膜２の上等で未反応となっている高融点金属層をウエットエッチングして除去する。
続いて、プラズマCVD法により、シリコン基板１の上側全面に窒化シリコン（SiN）膜を厚さ約２００nmに形成し、それをカバー絶縁膜１０とする。次いで、このカバー絶縁膜１０の上に、TEOSガスを使用するプラズマCVD法により第１層間絶縁膜１１として酸化シリコン膜を厚さ約１０００nmに形成する。
次いで、第１層間絶縁膜１１の上面をCMP(Chemical Mechanical Polishing)法により研磨して平坦化する。このCMPの結果、第１層間絶縁膜１１の厚さは、シリコン基板１の平坦面上で約７００nmとなる。
そして、フォトリソグラフィによりカバー絶縁膜１０と第１層間絶縁膜１１とをパターニングして第１、第２ソース／ドレイン領域８ａ、８ｂの上に直径が０．２５μmのコンタクトホールを形成する。更に、このコンタクトホール内にグルー膜（密着膜）とタングステン膜とを順に形成した後、第１層間絶縁膜１１上の余分なグルー膜とタングステン膜とをCMP法により研磨して除去し、これらの膜をコンタクトホール内にのみ第１、第２導電性プラグ３２ａ、３２ｂとして残す。
これらの第１、第２導電性プラグ３２ａ、３２ｂは、それぞれ第１、第２ソース／ドレイン領域８ａ、８ｂと電気的に接続される。
なお、上記のグルー膜は、厚さ約３０nmのチタン膜と厚さ約２０nmの窒化チタン膜とをこの順に形成してなる。また、CMP前のタングステン膜は、第１層間絶縁膜１１上で約３００nmの厚さを有する。
ここで、第１、第２導電性プラグ３２ａ、３２ｂは、酸化され易いタングステンを主にして構成され、プロセス中で酸化されるとコンタクト不良を起こす恐れがある。
そこで、各導電性プラグ３２ａ、３２ｂの酸化を防ぐ酸化防止絶縁膜１４として、これらのプラグ３２ａ、３２ｂと第１層間絶縁膜１１の上にプラズマCVD法により酸窒化シリコン（SiON）膜を厚さ約２００nmに形成する。
なお、酸窒化シリコン膜に代えて、窒化シリコン（SiN）膜やアルミナ膜を酸化防止絶縁膜１４として形成してもよい。
その後に、TEOSガスを使用するプラズマCVD法により、酸化防止絶縁膜１４の上に酸化シリコン膜を厚さ約３００nmに形成し、この酸化シリコン膜を下地絶縁膜１５とする。
次に、図３（ｂ）に示す断面構造を得るまでの工程について説明する。
まず、下地絶縁膜１５と酸化防止絶縁膜１４とをパターニングすることにより、第１導電性プラグ３２ａの上方のこれらの絶縁膜に第１ホール１５ａを形成する。
次いで、この第１ホール１５ａ内と下地絶縁膜１５の上にスパッタ法によりグルー膜３５として窒化チタン膜を形成する。
更に、CVD法を用いて、このグルー膜３５の上にプラグ用導電膜３６としてタングステン膜を形成し、このプラグ用導電膜３６で第１ホール１５ａを完全に埋め込む。
続いて、図３（ｃ）に示すように、下地絶縁膜１５の上の余分なグルー膜３５とプラグ用導電膜３６とをCMP法により研磨して除去する。これにより、グルー膜３５とプラグ用導電膜３６は、第１導電性プラグ３２ａと電気的に接続された第３導電性プラグ３６ａとして第１ホール１５ａ内に残される。
このCMPでは、研磨対象であるグルー膜３５とプラグ用導電膜３６の研磨速度が下地絶縁膜１５よりも速くなるようなスラリ、例えばCabot Microelectronics Corporation製のW2000を使用する。そして、下地絶縁膜１５上に研磨残を残さないために、このCMPの研磨量は各膜３５、３６の合計膜厚よりも厚く設定され、このCMPはオーバー研磨となる。
次に、図４（ａ）に示すように、酸化シリコンよりなる下地絶縁膜１５を窒素含有プラズマ、例えばアンモニア（NH3）プラズマに曝し、下地絶縁膜１５の表面の酸素原子にNH基を結合させる。
このアンモニアプラズマ処理では、例えば、シリコン基板１に対して約９mm（３５０mils）だけ離れた位置に対向電極を有する平行平板型のプラズマ処理装置が使用される。そして、２６６Pa（２Torr）の圧力下において基板温度を４００℃に保持しながら、チャンバ内にアンモニアガスを３５０sccmの流量で供給し、シリコン基板１側に１３．５６MHzの高周波電力を１００Wのパワーで、また上記の対向電極に３５０kHzの高周波電力を５５Wのパワーで６０秒間供給することにより処理が行われる。
続いて、図４（ｂ）に示すように、下地絶縁膜１５と第３導電性プラグ３６ａのそれぞれの上にチタン膜を厚さ約２０nmに形成し、このチタン膜を結晶性導電膜２１とする。
この結晶性導電膜２１の成膜条件は特に限定されないが、本実施形態では、シリコン基板１とチタンターゲットとの距離が６０mmに設定されたスパッタチャンバを用いて、０．１５Paのアルゴン雰囲気中で基板温度を２０℃にする。そして、２．６kWのDC電力をチャンバに５秒間供給することにより、チタンよりなる上記の結晶性導電膜２１を形成する。
ここで、アンモニアプラズマ処理（図４（ａ）参照）を予め行い、下地絶縁膜１５の表面の酸素原子にNH基を結合させておいたので、下地絶縁膜１５上に堆積したチタン原子は下地絶縁膜１５表面の酸素原子に捕獲され難くい。そのため、チタン原子が下地絶縁膜１５の表面を自在に移動できるようになり、（００２）方向に強く自己組織化したチタンよりなる結晶性導電膜２１を形成することが可能となる。
その後に、下地絶縁膜２１に対し、窒素雰囲気中において基板温度を６５０℃、処理時間を６０秒とするRTAを行う。これにより、チタンよりなる結晶性導電膜２１が窒化され、（１１１）方向に配向した窒化チタンで結晶性導電膜２１が構成されることになる。
次に、図４（ｃ）に示すように、この結晶性導電膜２１の上に導電性酸素バリア膜２２として窒化チタンアルミニウム（TiAlN）膜を反応性スパッタ法で１００nmの厚さに形成する。
窒化チタンアルミニウムよりなる導電性酸素バリア膜２２は、酸素透過防止機能に優れており、その下の第３導電性プラグ３６ａが酸化してコンタクト不良が発生するのを防止する役割を担う。
この導電性酸素バリア膜２２の成膜条件は特に限定されないが、本実施形態では、チタンとアルミニウムとの合金ターゲットを使用し、アルゴンガスと窒素ガスとの混合ガスをスパッタガスとして用いる。そして、アルゴンガスと窒素ガスのそれぞれの流量を４０sccm、１００sccmにし、２５３．３Paの圧力下、４００℃の基板温度、そして１．０ｋＷのスパッタパワーで導電性酸素バリア膜２２を形成する。
次に、図５（ａ）に示すように、導電性酸素バリア膜２２の上に、スパッタ法により第１導電膜２３としてイリジウム膜を厚さ約１００nmに形成する。そのイリジウム膜は、例えば、圧力が０．１１Paのアルゴン雰囲気中で基板温度を５００℃にし、スパッタパワーを０．５kWにして形成される。
ここで、既述のように、結晶性導電膜２１を構成する窒化チタン膜が（１１１）方向に配向しているため、この配向の作用によって第１導電膜２３の結晶性は良好になる。
なお、第１導電膜２３はイリジウム膜に限定されない。第１導電膜２３としては、イリジウム膜、ルテニウム膜、ロジウム膜、及びパラジウム膜のいずれかを形成し得る。
次いで、第１導電膜２３の上に、シリコン基板１の縁から３．５mm程度だけ後退するように、アルミナよりなるハードマスク（不図示）を形成する。そして、このハードマスクをエッチングマスクとして用いながら第１導電膜２３をドライエッチングすることにより、シリコン基板１の縁から３．５mm以内にある第１導電膜２３を除去する。
そして、ドライエッチングによりこのハードマスクを除去した後、アルゴン雰囲気中で基板温度を６５０℃以上にするRTAを第１導電膜２３に対して６０秒間行う。このRTAにより、第１導電膜２３と導電性酸素バリア膜２２との密着性が向上すると共に、第１導電膜２３の結晶性も改善される。
なお、第１導電膜２３はイリジウム膜に限定されない。イリジウムに代えて、プラチナなどの白金族の金属、あるいはPtO、IrOx、SrRuO3等よりなる導電性酸化物で第１導電膜２３を構成してもよい。更に、上記の金属あるいは金属酸化物の積層膜を第１導電膜２３として形成してもよい。
続いて、図５（ｂ）に示すように、MOCVD法により第１導電膜２３の上にペロブスカイト構造のPZT(Lead Zirconate Titanate: PbZrTiO3)膜を形成し、このPZT膜を第１強誘電体膜２４ｂとする。MOCVD法で形成された第１強誘電体膜２４ｂは、成膜の時点で既に結晶化しているため、第１強誘電体膜２４ｂを結晶化させるための結晶化アニールは不要である。
そのMOCVD法は次のようにして行われる。
まず、Pb(DPM)2（化学式Pb(C11H19O2)2)）、Zr(dmhd)4（化学式Zr(C9H15O2)4）、及びTi(O−iOr)2(DPM)2（化学式Ti(C3H7O)2(C11H19O2)2）のそれぞれをTHF(Tetra Hydro Furan: C4H8O)溶媒中にいずれも０．３mol／lの濃度で溶解し、Pb、Zr、及びTiの各液体原料を作成する。次いで、これらの液体原料をMOCVD装置の気化器にそれぞれ０．３２６ml／分、０．２００ml／分、および０．２００ml／分の流量で供給して気化させることにより、Pb、Zr、及びTiの原料ガスを得る。なお、上記の気化器には、各液体原料と共に、流量が０．４７４ml／分のTHF溶媒も供給される。
更に、上記の原料ガスをチャンバに供給しながら、チャンバ内の圧力を６６５Pa（５Torr）にし、基板温度を６２０℃に維持する。そして、このような状態を６２０秒間維持することにより、上記したPZT膜が１００nmの厚さに形成される。
なお、第１強誘電体膜２４ｂはPZT膜に限定されない。ランタン、カルシウム、ストロンチウム、及びシリコンの少なくとも一つをPZTにドープした材料で第１強誘電体膜２４ｂを構成してもよい。更に、(Bi1-xRx)Ti3O12（Rは希土類元素で０＜x＜１）、SrBi2Ta2O9、及びSrBi4Ti4O15等のBi層状構造化合物で第１強誘電体膜２４ｂを構成してもよい。
また、強誘電体材料に代えて、ジルコニウムや鉛を含む金属酸化物高誘電体材料で第１強誘電体膜２４ｂを形成してもよい。
ここで、既述のように、（１１１）方向に配向した窒化チタンよりなる結晶性導電膜２１の作用により第１導電膜２３の結晶性は良好である。そのため、第１導電膜２３の上に形成される第１強誘電体膜２４ｂの結晶性も良好となり、第１強誘電体膜２４ｂの強誘電体特性、例えば残留分極電荷量等が高められる。
次に、第１強誘電体膜２４ｂの上に第２強誘電体膜２４ｃとしてスパッタ法でPZT膜を１〜３０nmの厚さ、例えば２０nmに形成し、これら第１、第２強誘電体膜２４ｂ、２４ｃを強誘電体膜２４とする。
なお、MOCVD法で形成された第１強誘電体膜２４ｂと異なり、スパッタ法で形成された第２強誘電体膜２４ｃは、成膜の時点で結晶化しておらず、アモルファス状態となっている。
また、第２強誘電体膜２４ｃはPZTに限定されない。
PZTのようにABO3型ペロブスカイト構造（A＝Bi、Pb、Ba、Sr、Ca、Na、K、及び希土類元素のいずれか一つ、B＝Ti、Zr、Nb、Ta、W、Mn、Fe、Co、及びCrのいずれか一つ）を有する強誘電体材料で第２強誘電体膜２４ｃを構成してもよい。
更に、ランタン、カルシウム、ストロンチウム、及びシリコンの少なくとも一つをPZTにドープした材料で第２強誘電体膜２４ｃを構成してもよい。これらの元素をPZT膜にドープすることで、第２強誘電体膜２４ｃの疲労損失とインプリント特性が改善されると共に、キャパシタへの書き込み電圧や読み出し電圧を低くすることができる。
また、(Bi1-xRx)Ti3O12（Rは希土類元素で０＜x＜１）、SrBi2Ta2O9、及びSrBi4Ti4O15等のBi層状構造化合物で第２強誘電体膜２４ｃを構成してもよい。
また、第２強誘電体膜２４ｃの成膜方法もスパッタ法に限定されない。ゾル・ゲル法やMOCVD法で第２強誘電体膜２４ｃを形成してもよい。MOCVD法を採用する場合、その成膜条件としては、第１強誘電体膜２４ｂと同様の条件が採用され得る。
但し、後述の理由により、第２強誘電体膜２４ｃはアモルファス状態又は微結晶からなる膜であるのが好ましく、アモルファスな第２強誘電体膜２４ｃを成膜できるスパッタ法を採用するのが最も好ましい。
続いて、図５（ｃ）に示すように、シリコン基板１を加熱しながら強誘電体膜２４の上に第１導電性酸化金属膜２５ｄとして反応性スパッタ法で酸化イリジウム（IrOx）膜を厚さ約５０nmに形成する。なお、このようにシリコン基板１を加熱するスパッタ法で形成された酸化イリジウム膜は、結晶化のためのプロセスを行わなくても、成膜の時点で既に結晶化している。
その第１導電性酸化金属膜２５ｄの成膜条件は特に限定されない。本実施形態では、基板温度を３００℃にすると共に、流量が１４０sccmのアルゴンガスと、流量が１０〜９０sccm、例えば６０nmの酸素ガスとの混合ガスをスパッタガスとして用い、更にスパッタパワーを１kW〜２kWとする。
ここで、上記した酸化イリジウムのスパッタでは、イリジウムターゲットから飛来したイリジウム原子がスパッタ雰囲気中で酸化されることで基板上に酸化イリジウムが堆積する。そのため、堆積した酸化イリジウムの中には、雰囲気中における酸化が不十分なものも含まれ、酸化イリジウム膜全体としては化学量論組成（IrO2）よりも酸素が少ない状態になり易い。
そのため、化学量論的組成の酸化イリジウムの化学式をIrOx1と書くとx1は２であるのに対し、上記の条件で従って形成された第１導電性酸化金属膜２５ｄでは、酸化イリジウムの化学式をIrOx2と書くとx2が１．３〜１．４程度の値となり、比x2／x1は１よりかなり小さくなる。
ここで、第１強誘電体膜２４ｂは、第２強誘電体膜２４ｃや第１導電性酸化金属膜２５ｄをスパッタ法で形成した際にスパッタガスによってダメージを受けていると共に、膜中の酸素濃度が欠乏し、その強誘電体特性が劣化している恐れがある。
そこで、上記の第１導電性酸化金属膜２５ｄを形成した後に、酸化性ガス含有雰囲気中、例えばアルゴンと酸素との混合雰囲気中でRTAを行うことにより、スパッタにより受けた第１強誘電体膜２４ｂのダメージを回復させると共に、第１強誘電体膜２４ｂの酸素欠損を補償する。
このRTAの条件は特に限定されないが、基板温度は６５０℃以上、より好ましくは７００℃〜７５０℃とするのが好ましい。本実施形態では、基板温度を７２５℃とする。また、アルゴンと酸素の流量をそれぞれ２０００sccm、２０sccmとし、処理時間を６０秒とする。
なお、このRTAの雰囲気は、不活性ガスと酸化性ガスとの混合雰囲気であれば特に限定されない。このうち、不活性ガスとしては、アルゴン、窒素（N2）、及び二酸化窒素（N2O）のいずれかを採用し得る。
図１３（ａ）は、このRTA前における第１導電性酸化金属膜２５ｄと強誘電体膜２４との界面付近の拡大断面図であり、図１３（ｂ）はアニール後の拡大断面図である。
図１３（ａ）に示されるように、第１導電性酸化金属膜２５ｄが成膜の時点で結晶化しているため、その結晶粒を反映して第１導電性酸化金属膜２５ｄと第２強誘電体膜２４ｃとの界面には凹凸が形成されている。
これに対し、RTAの後では、図１３（ｂ）に示されるように、上記の凹凸が平坦化され、第１導電性酸化金属膜２５ｄと第２強誘電体膜２４ｃとの界面がフラットになる。
このように界面がフラットになると、キャパシタに印加される電圧の大部分が強誘電体膜２４に印加され、キャパシタの低電圧動作に有利になるという利点が得られる。第１導電性酸化金属膜２５ｄは、このように第２強誘電体膜２４ｃとの界面を平坦化する役割を担う。
これに対し、上記の界面に凹凸が形成されたままだと、界面における電圧降下が大きくなるので、強誘電体膜２４に印加される正味の電圧が小さくなり、キャパシタのスイッチング電荷量Qswが小さくなってしまう。そのため、キャパシタへの書き込みや読み出しに高い電圧が必要となり、キャパシタの動作電圧の低電圧化という点で不利になる。但し、低電圧化を望まない場合は、上記のRTAを省略してもよい。
更に、第２強誘電体膜２４ｃをアモルファスに形成したので、このRTAによって第１導電性酸化金属膜２５ｄから強誘電体膜２４に拡散するイリジウム原子は、第２強誘電体膜２４ｃ中に留まるようになり、第１強誘電体膜２４ｂに至り難くなる。その結果、結晶化して優れた強誘電体特性を呈する第１強誘電体膜２４の粒界にイリジウムが拡散し難くなるため、そのイリジウムによってリークパスが形成されるのが抑制され、強誘電体キャパシタのリーク電流を効果的に防止することが可能となる。
このような利点は、微結晶からなる膜で第２強誘電体膜２４ｃを構成しても得られる。
再び図５（ｃ）を参照する。
上記のようにして第１導電性酸化金属膜２５ｄを形成した後は、基板温度を室温とする反応性スパッタ法を用いて、第１導電性酸化金属膜２５ｄの上に第２導電性酸化金属膜２５ｅとして酸化イリジウム膜を厚さ約１００〜３００nm、例えば２００nmに形成する。その第２導電性酸化金属膜２５ｅは、圧力が０．８Paのスパッタ雰囲気中、スパッタパワーを１．０kWにし、成膜時間を７９秒とすることで形成される。
ここで、高い成膜温度で結晶化された第１導電性酸化金属膜２５ｄとは異なり、基板温度を室温とするスパッタ法で形成された第２導電性酸化金属膜２５ｅはアモルファス状態になる。
ところで、第２導電性酸化金属膜２５ｅにおいて酸素が不足すると、第２導電性酸化金属膜２５ｅの触媒作用が高まるため、外部の水分が第２導電性酸化金属膜２５ｅに触れて水素が発生するようになる。水素は、強誘電体膜２４を還元してその強誘電体特性を劣化させるという問題があるため、FeRAMの製造工程では水素の発生を極力抑える必要がある。
従って、水素の発生を防止するという観点からすると、第２導電性酸化金属膜２５ｅを構成するイリジウムの酸化数は、第１導電性酸化金属膜２５ｄのそれよりも大きいのが好ましい。
そこで、本実施形態では、第２導電性酸化金属膜２５ｅを形成するときに、スパッタガスに占める酸素の流量比を、第１導電性酸化金属膜２５ｄを形成する工程におけるよりも多くすることで、酸化イリジウムの組成を化学量論組成（IrO2）に近づけ、第２導電性酸化金属膜２４ｅの触媒作用を抑えるようにする。このときのスパッタガスの流量は、例えばアルゴンが１００sccm、酸素が１００sccmとされる。
第２導電性酸化金属膜２４ｅを構成する酸化イリジウムの化学式をIrOy2と書くと、上記の条件に従った場合y2は略２になる。化学量論的組成の酸化イリジウムの化学式をIrOy1と書くとy1は２であるため、比y2／y1は１に近い値となり、第１導電性酸化金属膜２５ｄの比x2／x1との大小関係はy2／y1＞x2／x1となる。
このような第２導電性酸化金属膜２５ｅと第１導電性酸化金属膜２５ｄにより、図示のような導電性酸化金属膜２５ｂが構成される。
その第１導電性酸化金属膜２５ｄは、膜中の酸素の作用により水素をブロックする機能を有し、水素からキャパシタ誘電体膜２４を保護する役割も担う。
なお、第１、第２導電性酸化金属膜２５ｄ、２５ｅの構成材料は酸化イリジウムに限定されない。
但し、第１強誘電体膜２４ｂをMOCVD法で形成する場合は、第１、第２導電性酸化金属膜２５ｄ、２５ｅとしてプラチナの酸化膜を採用すると、強誘電体膜２４を構成するPZTの鉛とプラチナとが反応するため、強誘電体膜２４の強誘電体特性が劣化し、強誘電体膜２４のスイッチング電荷量が低減してしまう。よって、この場合は、第１、第２導電性酸化金属膜２５ｄ、２５ｅの構成材料として、イリジウム(Ir)、ルテニウム(Ru)、ロジウム(Rh)、レニウム(Re)、オスミウム(Os)、及びパラジウム(Pd)のいずれかの酸化物を採用するのが好ましい。
また、上記したように、第２導電性酸化金属膜２５ｅでの水素の発生を防止するために、第２導電性酸化金属膜２５ｅを構成する金属酸化物は、第１導電性酸化金属膜２５ｄのそれよりも多く酸化されているのが好ましい。第１導電性酸化金属膜２５ｄと第２導電性酸化金属膜２５ｅのそれぞれを構成する金属酸化物の化学量論的な組成をAOx1、BOy1（AとBは金属元素）、成膜後のこれらの実際の組成をAOx2、BOy2と書くと、上記の条件はy2／y1＞x2／x1となる。
更に、第１、第２導電性酸化金属膜２５ｄ、２５ｅの膜厚については、第１導電性酸化金属膜２５ｄの方が第２導電性酸化金属膜２５ｅよりも薄いのが好ましい。
これは、第１導電性酸化金属膜２５ｄの形成後に行われる既述のRTAにおいて、第１導電性酸化金属膜２５ｄが薄い方が強誘電体膜２４の全体に酸素が行き渡り易くなり、強誘電体膜２４のダメージの回復が効果的に図られるためである。更に、第２導電性酸化金属膜２５ｅが後で形成される第２層間絶縁膜からの水分や水素等の還元性物質をブロックする役割も担っているので、その厚さが厚いほうが還元性物質に対するブロック性が高まるためでもある。
また、第１導電性酸化金属膜２５ｄと第２強誘電体膜２４ｃとの界面を平坦化し易くするという観点からも、第１導電性酸化金属膜２５ｄの厚さは薄い方が好ましい。
更に、第２導電性酸化金属膜２５ｅを形成した後に、酸化性ガス含有雰囲気中において第２導電性酸化金属膜２５ｅに対してRTAを行ってもよい。そのRTAは、例えば、アルゴンと酸素との混合雰囲気中において、基板温度を約７００℃にし、約１分間行われる。
そのようなRTAにより、第２導電性酸化金属膜２５ｅにおける酸素が補われると共に、アモルファス状態となっていた第２導電性酸化金属膜２５ｅが結晶化する。
このRTAを省く場合、第２導電性酸化金属膜２５ｅの上に別の膜を形成する工程において第２導電性酸化金属膜２５ｅに熱が加わって結晶化することになる。そのような工程としては、後述のハードマスクの形成工程がある。しかし、これでは、結晶化の際に第２導電性酸化金属膜２５ｅから酸素が抜け、第２導電性酸化金属膜２５ｅに空孔が形成されてしまう。その空孔は、第２導電性酸化金属膜２５ｅで構成される後述の上部電極を劣化させるので好ましくない。
よって、膜質のよい上部電極を得るには、上記のように第２導電性酸化金属膜２５ｅの上面が露出している状態で、酸化性ガス含有雰囲気中において第２導電性酸化金属膜２５ｅに対してRTAをするのが好ましい。
但し、上部電極の膜質を問わない場合は、このアニールを省いてよい。
続いて、図６（ａ）に示すように、導電性酸化金属膜２５ｂの上に、導電性向上膜２５ｃとしてイリジウム膜をスパッタ法により厚さ５０nmに形成する。そのスパッタ法は、圧力が１Paのアルゴン雰囲気中で行われ、１．０kWのスパッタパワーがスパッタ雰囲気に投入される。
導電性向上膜２５ｃは、その下の導電性酸化金属膜２５ｂと共に第２導電膜２５を構成し、導電性酸化金属膜２５ｂだけでは不足しがちな第２導電膜２５の導電性を補う役割を担う。更に、導電性向上膜２５ｃは、その材料であるイリジウムが水素に対するバリア性に富むため、外部の水素をブロックして強誘電体膜２４の劣化を防止する役割も担う。
なお、イリジウム膜に代えて、ルテニウム膜、ロジウム膜、及びパラジウム膜のいずれかを導電性向上膜２５ｃとして形成してもよい。
次に、図６（ｂ）に示すように、第２導電膜２５の上に導電性カバー膜１８としてプラチナ膜をスパッタ法で厚さ約３０〜１００nmに形成する。そのスパッタ法では、スパッタガスとしてアルゴンガスが用いられる。そして、成膜圧力が１Paの下、スパッタ雰囲気に１．０kWのスパッタパワーが印加される。
なお、導電性カバー膜１８はプラチナ膜に限定されない。導電性カバー膜１８としては、導電性向上膜２５ｃを構成する金属元素とは異なる金属元素であって、且つイリジウム以外の白金族元素よりなる膜であってよい。例えば、導電性向上膜２５ｃがイリジウム膜の場合、導電性カバー膜１８としてプラチナ膜、ルテニウム膜、ロジウム膜、及びパラジウム膜のいずれかを形成してよい。
この後に、シリコン基板１の背面を洗浄する。
次に、図７（ａ）に示すように、導電性カバー膜１８の上にスパッタ法により窒化チタン膜を形成し、その窒化チタン膜を第１マスク材料層２６とする。
更に、TEOSガスを使用するプラズマCVD法を用いて、第１マスク材料層２６の上に第２マスク材料層２７として酸化シリコン膜を形成する。
次いで、図７（ｂ）に示すように、第２マスク材料層２７を島状にパターニングすることにより第２ハードマスク２７ａを形成する。
次に、図８（ａ）に示す断面構造を得るまでの工程について説明する。
まず、第２ハードマスク２７ａをマスクにして第１マスク材料層２６をエッチングすることにより第１ハードマスク２６ａを形成する。
次いで、第１、第２ハードマスク２６ａ、２７ａで覆われていない領域の導電性カバー膜１８、第２導電膜２５、強誘電体膜２４、及び第１導電膜２３をドライエッチングし、下部電極２５ａ、キャパシタ誘電体膜２４ａ、及び上部電極２３ａで構成されるキャパシタQを形成する。
そのドライエッチングのガスは特に限定されないが、導電性カバー膜１８、第１導電膜２３、及び第２導電膜２５に対するエッチングガスとしてはHBrと酸素との混合ガスが使用される。一方、強誘電体膜２４に対するエッチングガスとしては塩素とアルゴンとの混合ガスが使用される。
また、第１導電膜２３用のエッチングガスに対して導電性酸素バリア膜２２はエッチング耐性を有するので、キャパシタQを形成した後でも結晶性導電膜２１の全面に導電性酸素バリア膜２２は残存する。
このようにして形成されたキャパシタQは、導電性酸素バリア膜２２、結晶性導電膜２１、及び第３導電性プラグ３６ａを介して第１導電性プラグ３２ａと電気的に接続されると共に、その上面が導電性カバー膜１８で保護される。
更に、上記のように強誘電体膜２４と第２導電膜２５とを一括エッチングすることにより、キャパシタ誘電体膜２４ａと上部電極２５ａのそれぞれの側面は同一面内に存在することになる。
続いて、図８（ｂ）に示すように、過酸化水素（H2O2）、アンモニア、及び水の混合溶液をエッチング液として用い、酸化シリコンよりなる第２ハードマスク２７ａをウエットエッチングにより除去する。なお、ドライエッチングにより第２ハードマスク２７ａを除去してもよい。
次に、図９（ａ）に示す断面構造を得るまでの工程について説明する。
まず、第１ハードマスク２６ａ（図８（ｂ）参照）をマスクとして用いながら、結晶性導電膜２１と導電性酸素バリア膜２２とをエッチングし、これらの膜をキャパシタQの下にのみ残す。このエッチングはドライエッチングにより行われ、そのエッチングガスとしては例えばアルゴンと塩素との混合ガスが使用される。
また、このエッチングガスに対し第１ハードマスク２６ａもエッチングされるため、エッチングの終了時には第１ハードマスク２６ａは除去される。
ここで、導電性カバー膜１８を形成したことで、このエッチングの雰囲気に上部電極２５ａの上面は曝されず、その上面がエッチングされることは無い。従って、上部電極２５ａの構成元素、例えば導電性向上膜２５ｃのイリジウムが上部電極２５ａの上面からエッチング雰囲気中に粒状に飛び出すのが防止される。これにより、キャパシタ誘電体膜２４ａの側面に付着するイリジウム粒を低減することができ、そのイリジウム粒によって下部電極２３ａと上部電極２５ａとの間にリークパスが形成されるのを抑制できる。
なお、プラチナよりなる導電性カバー膜１８の上面は、上記のエッチング雰囲気に曝されることで僅かにエッチングされるが、そのエッチング量はイリジウム膜に比べて非常に少ない。よって、導電性カバー膜１８の上面からエッチング雰囲気中にプラチナ粒が飛散し、そのプラチナ粒がキャパシタ誘電体膜２４ａの側面に付着しても、デバイスの動作に支障をきたすようなリークパスがプラチナ粒によって構成されることは無い。
但し、そのプラチナ粒が問題になるなら、上記の工程を終了した後に、過酸化水素、アンモニア、及び水の混合溶液よりなるエッチング液にキャパシタQを浸漬し、プラチナ粒をウエットエッチングして除去するのが好ましい。このようなウエット処理により、プラチナ粒によってリークパスが形成される可能性を排除することができる。
続いて、図９（ｂ）に示すように、キャパシタQを覆うアルミナ（Al2O3）膜を厚さ約２０nmに形成し、そのアルミナ膜を第１キャパシタ保護絶縁膜３９とする。第１キャパシタ保護絶縁膜３９を構成するアルミナは、水素の透過防止能力に優れているため、外部の水素はこの第１キャパシタ保護絶縁膜３９によってブロックされ、水素によるキャパシタ誘電体膜２４ａの劣化を防止することができる。
ここで、キャパシタ誘電体膜２４ａは、キャパシタQを形成する際のドライエッチング（図８（ｂ）参照）や、スパッタ法による第１キャパシタ保護絶縁膜３９の成膜によってダメージを受けている。
そこで、このダメージからキャパシタ誘電体膜２４ａを回復させる目的で、図１０（ａ）に示すように、酸素含有雰囲気中においてキャパシタ誘電体膜２４ａに対して回復アニールを施す。この回復アニールの条件は特に限定されないが、本実施形態では、炉内において基板温度を５５０℃〜７００℃、例えば６５０℃とし、約６０分間行われる。
続いて、図１０（ｂ）に示すように、第１キャパシタ保護絶縁膜３９の上に、CVD法によりアルミナ膜を厚さ約２０nmに形成し、このアルミナ膜を第２キャパシタ保護絶縁膜４０とする。
次に、図１１（ａ）に示す断面構造を得るまでの工程について説明する。
まず、TEOSガスを反応ガスとするプラズマCVDにより、第２キャパシタ保護絶縁膜４０の上に第２層間絶縁膜４１として酸化シリコン膜を形成する。その反応ガスには、酸素ガスとヘリウムガスも含まれる。また、第２層間絶縁膜４１の膜厚は特に限定されないが、本実施形態では、シリコン基板１の平坦面上での厚さを１５００nmとする。
なお、酸化シリコン膜に代えて、絶縁性の無機膜を第２層間絶縁膜４１として形成してもよい。
その後に、CMP法により第２層間絶縁膜４１の表面を研磨して平坦化する。
更に、第２層間絶縁膜４１に対する脱水処理として、第２層間絶縁膜４１の表面をN2Oプラズマに曝す。このN2Oプラズマにより、第２層間絶縁膜４１内に残留する水分が除去されると共に、第２層間絶縁膜４１への水分の再吸収が防止される。
なお、この脱水処理としてN2プラズマ処理を行ってもよい。
続いて、第２層間絶縁膜４１の上に、スパッタ法により平坦なアルミナ膜を厚さ約２０nm〜１００nmに形成し、そのアルミナ膜を第３キャパシタ保護絶縁膜４２とする。この第３キャパシタ保護絶縁膜４２は、平坦化された第２層間絶縁膜４１上に形成されるため優れたカバレッジ特性が要求されず、上記のように安価なスパッタ法で形成される。但し、第３キャパシタ保護絶縁膜４２の成膜方法はスパッタ法に限定されず、CVD法であってもよい。
その後に、図１１（ｂ）に示すように、TEOSガスを使用するプラズマCVD法を用いて、第３キャパシタ保護絶縁膜４２の上に、キャップ絶縁膜４３として酸化シリコン膜を８００〜１０００nm程度の厚さに形成する。なお、このキャップ絶縁膜４３として、酸窒化シリコン膜又は窒化シリコン膜を形成してもよい。
更に、このキャップ絶縁膜４３に対してCMPを行いその表面を平坦化してもよい。
次に、図１２（ａ）に示す断面構造を得るまでの工程について説明する。
まず、導電性カバー膜１８、第１〜第３キャパシタ保護絶縁膜３９、４０、４２、第２層間絶縁膜４１、キャップ絶縁膜４３をパターニングすることにより、上部電極２５ａ上のこれらの膜に導電性向上膜２５ｃ（図６（ａ）参照）に至る深さの第２ホール４１ａを形成する。
次いで、ここまでの工程でキャパシタ誘電体膜２４ａが受けたダメージを回復させるため、不図示の炉内にシリコン基板１を入れ、酸素雰囲気中で基板温度を５５０℃とする回復アニールを行う。
次に、第２導電性プラグ３２ｂの上の第１〜第３キャパシタ保護絶縁膜３９、４０、４２、第２層間絶縁膜４１、キャップ絶縁膜４３、下地絶縁膜１５、及び酸化防止絶縁膜１４をパターニングして、これらの膜に第３ホール４１ｂを形成する。
なお、このパターニングの際、第２ホール４１ａは、レジストパターンで覆われており、そのレジストパターンによってエッチング雰囲気から保護されている。
ここで、もし、これらのホール４１ａ、４１ｂを同時に形成しようとすると、深い第３ホール４１ｂが開口されるまで第２ホール４１ａ内の上部電極２５ａが長時間にわたってエッチング雰囲気に曝され、キャパシタ誘電体膜２４ａが劣化するという問題が発生する。
本実施形態では、上記のように深さの異なる第２、第３ホール４１ａ、４１ｂを別々に形成するので、このような問題を回避することができる。
更に、第２ソース／ドレイン領域８ｂ上の第２導電性プラグ３２ｂは、本工程が終了するまで、酸化防止絶縁膜１４によって覆われているので、第２導電性プラグ３２ｂを構成するタングステンが酸化してコンタクト不良を起こすのが防止される。
続いて、キャップ絶縁膜４３上と第２、第３ホール４１ａ、４１ｂ内に、グルー膜としてスパッタ法によりチタン膜と窒化チタン膜とをこの順に形成する。
なお、窒化チタン膜についてはMOCVD法で形成してもよい。その場合、窒化チタン膜から炭素を除去するため、窒素と水素とをプラズマ化してなる雰囲気中で窒化チタン膜をアニールするのが好ましい。このように水素含有雰囲気中でアニールを行っても、上部電極２５ａの最上層に形成されたイリジウムよりなる導電性向上膜２５ｃ（図６（ｂ）参照）が水素をブロックするので、水素によって導電性酸化金属膜２５ｂが還元されることは無い。
また、グルー膜はチタン膜と窒化チタン膜との積層膜に限定されず、チタン膜、窒化チタン膜、窒化タンタル膜、及び窒化チタンアルミニウム膜のいずれかよりなる単層膜、又はこれらの積層膜でグルー膜を構成してもよい。
更に、CVD法によりグルー膜の上にタングステン膜を形成し、このタングステン膜で第２、第３ホール４１ａ、４１ｂを完全に埋め込む。
そして、キャップ絶縁膜４３上の不要なグルー膜とタングステン膜とをCMP法により研磨して除去し、これらの膜を第２、第３ホール４１ａ、４１ｂ内にのみ第４、第５導電性プラグ４７ａ、４７ｂとして残す。
これらのプラグのうち、第４導電性プラグ４７ａは、キャパシタQの上部電極２５ａと電気的に接続される。一方、第５導電性プラグ４７ｂは、第２導電性プラグ３２ｂに電気的に接続され、その第２導電性プラグ３２ｂと共にビット線の一部を構成する。
ここで、第４導電性プラグ４７ａのグルー膜を構成する窒化チタン膜が、上部電極２５ａを構成する導電性酸化金属膜２５ｂに触れると、上部電極２５ａと第４導電性プラグ４７ａとの間のコンタクト抵抗が高くなるという不都合がある。この点に鑑み、本実施形態では、上部電極２５ａの最上層に、イリジウムよりなる導電性向上膜２５ｃを形成したので、上部電極２５ａと第４導電性プラグ４７ａとの間のコンタクト抵抗を低くすることができる。
その後に、図１２（ｂ）に示すように、キャップ絶縁膜４３と各導電性プラグ４７ａ、４７ｂのそれぞれの上にスパッタ法で金属積層膜を形成し、この金属積層膜をパターニングして金属配線４９ａとビット線用の導電性パッド４９ｂとを形成する。
その金属積層膜として、厚さ６０nmのチタン膜、厚さ３０nmの窒化チタン膜、厚さ３６０nmの銅含有アルミニウム膜、厚さ５nmのチタン膜、及び厚さ７０nmの窒化チタン膜をこの順に形成する。
以上により、本実施形態に係る半導体装置の基本構造が完成したことになる。
上記した本実施形態によれば、上部電極２５ａの上に導電性カバー膜１８を形成する。これにより、図９（ａ）に示した結晶性導電膜２１のドライエッチング工程において、上部電極２５ａの上面がエッチング雰囲気から保護され、該上面に露出するイリジウムがエッチングされるのが防止される。これにより、上部電極２５ａの上面からエッチング雰囲気中に放出されるイリジウム粒がキャパシタ誘電体膜２４ａの側面に再付着するのを抑制でき、そのイリジウム粒に起因するリークパスが形成されるのを防ぐことが可能となる。
（２）第２実施形態
図１４〜図１９は、本発明の第２実施形態に係る半導体装置の製造途中の断面図である。なお、これらの図において第１実施形態で説明した要素には第１実施形態と同じ符号を付し、以下ではその説明を省略する。
第１実施形態の図３（ｃ）の工程では、グルー膜３５とプラグ用導電膜３６とをCMP法により研磨することで第３導電性プラグ３６ａを形成した。
しかしながら、そのCMPで使用されるスラリに対し、グルー膜３５とプラグ用導電膜３６の研磨速度は下地の下地絶縁膜１５よりも速いので、CMPを終了した時点で第３導電性プラグ３６ａと下地絶縁膜１５のそれぞれの上面の高さを合わせるのは難しい。
そのため、実際には、図１４（ａ）に示されるように、上記のCMPの後には下地絶縁膜１５にリセス１５ｂが形成され、第３導電膜３６ａの上面の高さが下地絶縁膜１５のそれよりも低くなる。そのリセス１５ｂの深さは２０〜５０nmであり、典型的には５０nm程度になる。
ところが、このようなリセス１５ｂが存在すると、下部電極とキャパシタ誘電体膜の配向が乱れ、キャパシタ誘電体膜の強誘電体特性が劣化するという問題が発生する。
この問題を解決するため、本実施形態では以下のような工程を行う。
まず、図１４（ｂ）に示すように、下地絶縁膜１５に対してアンモニアプラズマ処理を行い、下地絶縁膜１５の表面の酸素原子にNH基を結合させる。
このアンモニアプラズマ処理は、例えばシリコン基板１に対して約９mm（３５０mils）だけ離れた位置に対向電極を有する平行平板型のプラズマ処理装置が使用される。そして、２６６Pa（２Torr）の圧力下において基板温度を４００℃に保持しながら、チャンバ内にアンモニアガスを３５０sccmの流量で供給し、シリコン基板１側に１３．５６MHzの高周波電力を１００Wのパワーで、また上記の対向電極に３５０kHzの高周波電力を５５Wのパワーで６０秒間供給することにより処理が行われる。
次に、図１５（ａ）に示すように、下地絶縁膜１５と第３導電性プラグ３６ａの上に平坦化用導電膜５０としてチタン膜を１００〜３００nm、例えば約１００nmに形成し、この平坦化用導電膜５０でリセス１５ｂを完全に埋め込む。
この平坦化用導電膜５０の成膜条件は特に限定されないが、本実施形態では、シリコン基板１とチタンターゲットとの距離が６０mmに設定されたスパッタ装置を用い、圧力が０．１５Paのアルゴン雰囲気において、２．６kWのスパッタ用のDCパワーを３５秒間印加し、基板温度が２０℃の条件下において平坦化用導電膜５０を形成する。
また、平坦化用導電膜５０を形成する前に、アンモニアプラズマ処理（図１４（ｂ））により下地絶縁膜１５の表面の酸素原子にNH基を結合させておいたので、下地絶縁膜１５上に堆積したチタン原子は酸素原子に捕獲され難くい。その結果、チタン原子が下地絶縁膜１５の表面を自在に移動できるようになり、（００２）方向に強く自己組織化されたチタンよりなる平坦化用導電膜５０を形成することが可能となる。
なお、平坦化用導電膜５０はチタン膜に限定されず、タングステン膜、シリコン膜、及び銅膜のいずれかを平坦化用導電膜５０として形成してもよい。
その後に、平坦化用導電膜５０に対し、窒素雰囲気中で基板温度を６５０℃とするRTAを行うことで、チタンよりなる平坦化用導電膜５０を窒化して、（１１１）方向に配向した窒化チタンで平坦化用導電膜５０を構成する。
ここで、第３導電性プラグ３６ａの周囲の下地絶縁膜１５に既述のように形成されたリセス１５ｂを反映して、上記の平坦化用導電膜５０の上面には凹部が形成される。しかし、このような凹部が形成されていると、平坦化用導電膜５０の上方に後で形成される強誘電体膜の結晶性が劣化する恐れがある。
そこで、本実施形態では、図１５（ｂ）に示すように、CMP法により平坦化用導電膜５０の上面を研磨して平坦化し、上記した凹部を除去する。このCMPで使用されるスラリは特に限定されないが、本実施形態ではCabot Microelectronics Corporation製のSSW2000を使用する。
なお、CMP後の平坦化用導電膜５０の厚さは、研磨誤差に起因して、シリコン基板の面内や、複数のシリコン基板間でばらつく。そのばらつきを考慮して、本実施形態では、研磨時間を制御することにより、CMP後の平坦化用導電膜５０の厚さの目標値を５０〜１００nm、より好ましくは５０nmとする。
ところで、上記のように平坦化用導電膜５０に対してCMPを行った後では、平坦化用導電膜５０の上面付近の結晶が研磨によって歪んだ状態となっている。しかし、このように結晶に歪が発生している平坦化用導電膜５０の上方にキャパシタの下部電極を形成すると、その歪みを下部電極が拾ってしまって下部電極の結晶性が劣化し、ひいてはその上の強誘電体膜の強誘電体特性が劣化することになる。
このような不都合を回避するために、次の工程では、図１６（ａ）に示すように、平坦化用導電膜５０の上面をアンモニアプラズマに曝すことで、平坦化用導電膜５０の結晶の歪みがその上の膜に伝わらないようにする。
次に、図１６（ｂ）に示すように、上記のアンモニアプラズマ処理によって結晶の歪みが解消された平坦化用導電膜５０の上に、スパッタ法で導電性密着膜５１としてイリジウム膜を形成する。その導電性密着膜５１は、上下の膜同士の密着強度を高める膜として機能し、その厚さはなるべく薄く、例えば２０nm以下、より好ましくは５nm〜１０nmの厚さに形成するのが望ましい。
続いて、第１実施形態で説明した図４（ｂ）〜図６（ｂ）の工程を行うことにより、図１７（ａ）に示すように、結晶性導電膜２１〜導電性カバー膜１８までを積層する。
続いて、図７（ａ）、（ｂ）で説明した工程を行うことにより、図１７（ｂ）に示すように、導電性カバー膜１８の上に第１マスク材料層２６と第２ハードマスク２７ａとを形成する。
次に、図１８（ａ）に示すように、第２ハードマスク２７ａをマスクにして第１マスク材料層２６をエッチングすることにより第１ハードマスク２６ａを形成する。
その後、第１、第２ハードマスク２６ａ、２７ａで覆われていない領域の導電性カバー膜１８、第２導電膜２５、強誘電体膜２４、及び第１導電膜２３をドライエッチングし、下部電極２５ａ、キャパシタ誘電体膜２４ａ、及び上部電極２３ａで構成されるキャパシタQを形成する。
そのエッチングでは、第１実施形態と同様に、導電性カバー膜１８、第１導電膜２３、及び第２導電膜２５に対するエッチングガスとしてHBrと酸素との混合ガスを使用し、強誘電体膜２４に対するエッチングガスとして塩素とアルゴンとの混合ガスを使用する。
続いて、図１８（ｂ）に示すように、過酸化水素、アンモニア、及び水の混合溶液をエッチング液とするウエットエッチングにより、酸化シリコンよりなる第２ハードマスク２７ａを除去する。なお、ドライエッチングにより第２ハードマスク２７ａを除去してもよい。
次に、図１９（ａ）に示す断面構造を得るまでの工程について説明する。
まず、第１ハードマスク２６ａ（図１８（ｂ））をマスクとして用いながら、下部電極２３ａから露出した領域の導電性酸素バリア膜２２、結晶性導電膜２１、導電性密着膜５１、及び平坦化用導電膜５０をエッチングし、これらの膜をキャパシタQの下にのみ残す。このエッチングはドライエッチングにより行われ、そのエッチングガスとしては例えばアルゴンと塩素との混合ガスが使用される。
また、このエッチングガスに対し第１ハードマスク２６ａもエッチングされるため、エッチングの終了時には第１ハードマスク２６ａは除去される。
ここで、第１実施形態と同様に、導電性カバー膜１８を形成したことにより、上記のエッチングの雰囲気に上部電極２５ａの上面は曝されない。従って、上部電極２５ａの上面がエッチングされるのが防止され、その上面からエッチング雰囲気中にイリジウム粒が飛び出さない。その結果、キャパシタ誘電体膜２４ａの側面に再付着するイリジウム粒を低減でき、そのイリジウム粒によってリークパスが形成されるのを抑制することができる。
なお、このドライエッチングの後に、エッチング液中にキャパシタQを浸漬することにより、上記のドライエッチング時に導電性カバー膜１８からキャパシタQの側面に付着した僅かなプラチナ粒を除去してもよい。そのエッチング液としては、例えば、過酸化水素、アンモニア、及び水の混合溶液が使用される。このようなウエットエッチングにより、キャパシタQの側面にリークパスが形成されるのをより確実に防止することが可能となる。
この後は、第１実施形態で説明した図９（ｂ）〜図１２（ｂ）の工程を行うことにより、図２９（ｂ）に示すような本実施形態に係る半導体装置の基本構造を完成させる。
以上説明した本実施形態によれば、図１５（ａ）、（ｂ）を参照して説明したように、CMPにより第３導電性プラグ３６ａの周囲に発生したリセス１５ｂを平坦化用導電膜５０で埋め込み、更にCMPによりその平坦化用導電膜５０を平坦化した。
これにより、平坦化導電膜５０の上方に形成される下部電極２３ａ（図１９（ａ）参照）の平坦性が良好になり、下部電極２３ａの配向が良好になる。そして、下部電極２３ａの配向の作用によりキャパシタ誘電体膜２４ａの配向も向上し、スイッチング電荷量等のキャパシタ誘電体膜２４ａの強誘電体特性が高められる。
しかも、第１実施形態と同様に、上部電極２５ａの上面を導電性カバー膜１８で覆うので、図１９（ａ）に示した結晶性導電膜２１のドライエッチング工程において、上部電極２５ａの上面がエッチング雰囲気から保護され、該上面に露出するイリジウムがエッチングされるのが防止される。これにより、上部電極２５ａの上面からエッチング雰囲気中に放出されるイリジウム粒がキャパシタ誘電体膜２４ａの側面に再付着するのを抑制でき、そのイリジウム粒に起因するリークパスが形成されるのを防ぐことが可能となる。
（３）第３実施形態
図２０は、本実施形態に係る半導体装置の断面図である。
本実施形態が第２実施形態と異なる点は、本実施形態では図１５（ｂ）のCMP工程において下地絶縁膜１５の上面から平坦化用導電膜５０を除去し、リセス１５ｂ内にのみ平坦化用導電膜５０を残す点である。これ以外の点は、本実施形態も第２実施形態も同じである。
本実施形態でも、上部電極２５ａの上面を導電性カバー膜１８で覆う。これにより、結晶性導電膜２１をエッチングする際に、上部電極２５ａの上面からイリジウム粒が飛び出すのが防止され、キャパシタ誘電体膜２４ａの側面に再付着するイリジウム粒に起因してキャパシタQのリーク電流が増大するのを防止できる。
（４）第４実施形態
図２１〜図２７は、本実施形態に係る半導体装置の製造途中の断面図である。なお、これらの図において、第１実施形態で説明した要素には第１実施形態と同じ符号を付し、以下ではその説明を省略する。
最初に、図２１（ａ）に示す断面構造を得るまでの工程について説明する。
まず、第１実施形態の図３（ａ）で説明した工程に従い、シリコン基板１の上にカバー絶縁膜１０と第１層間絶縁膜１１とを形成する。そして、これらの絶縁膜をパターニングすることにより、第１ソース／ドレイン領域８ａの上にコンタクトホールを形成する。
更に、このコンタクトホール内にグルー膜とタングステン膜とを順に形成した後、第１層間絶縁膜１１上の余分なグルー膜とタングステン膜とをCMP法により研磨して除去し、これらの膜をコンタクトホール内にのみ第１導電性プラグ３２ａとして残す。
次に、図２１（ｂ）に示すように、第１層間絶縁膜１１と第１導電性プラグ３２ａのそれぞれの上にチタン膜を厚さ約２０nmに形成し、このチタン膜を結晶性導電膜２１とする。
なお、この結晶性導電膜２１を形成する前に、第１層間絶縁膜１１と第１導電性プラグ３２ａのそれぞれの上面に対しアンモニアプラズマ処理を予め行ってもよい。このアンモニアプラズマ処理を行うことで、第１層間絶縁膜１１上に堆積したチタン原子が絶縁膜１１表面の酸素原子に捕獲され難くなるので、チタン原子が第１層間絶縁膜１１の表面を自在に移動できるようになり、（００２）方向に強く自己組織化したチタンよりなる結晶性導電膜２１を形成することが可能となる。
その後に、下地絶縁膜２１に対し、窒素雰囲気中において基板温度を６５０℃、処理時間を６０秒とするRTAを行う。これにより、チタンよりなる結晶性導電膜２１が窒化され、（１１１）方向に配向した窒化チタンで結晶性導電膜２１が構成されることになる。
更に、この結晶性導電膜２１の上に導電性酸素バリア膜２２として窒化チタンアルミニウム膜を反応性スパッタ法で１００nmの厚さに形成する。
そして、導電性酸素バリア膜２２の上に、スパッタ法により第１導電膜２３としてイリジウム膜を厚さ約１００nmに形成する。
その後に、第１導電膜２３の結晶性と密着性を向上させる目的で、アルゴン雰囲気中で基板温度を６５０℃以上にするRTAを第１導電膜２３に対して６０秒間行う。
続いて、図２１（ｃ）に示すように、MOCVD法により第１導電膜２３の上にPZT膜を形成し、このPZT膜を第１強誘電体膜２４ｂとする。
第１強誘電体膜２４ｂはPZT膜に限定されず、熱処理により結晶構造がBi層状構造又はペロブスカイト構造となる膜を第１強誘電体膜２４ｂとして形成してもよい。そのうち、ペロブスカイト構造となる膜としては、ランタン、カルシウム、ストロンチウム、及びシリコンのいずれかを微量ドープしたPZT膜がある。
また、Bi層状構造となる膜としては、(Bi1-xRx)Ti3O12（Rは希土類元素で０＜x＜１）膜、SrBi2Ta2O9膜、及びSrBi4Ti4O15膜がある。
次いで、第１強誘電体膜２４ｂの上に第２強誘電体膜２４ｃとしてスパッタ法でアモルファス状態のPZT膜を形成し、これら第１、第２強誘電体膜２４ｂ、２４ｃを強誘電体膜２４とする。
第２強誘電体膜２４ｃはPZT膜に限定されない。第１強誘電体膜２４ｂと同様に、ランタン、カルシウム、ストロンチウム、及びシリコンのいずれかを微量ドープしたPZT膜を第２強誘電体膜２４ｃとして形成してよい。更に、(Bi1-xRx)Ti3O12（Rは希土類元素で０＜x＜１）、SrBi2Ta2O9、及びSrBi4Ti4O15等のBi層状構造を有する材料で第２強誘電体膜２４ｃを構成してもよい。
続いて、図２２（ａ）に示すように、第１実施形態で説明した図５（ｃ）の工程を行うことにより、共に酸化イリジウムよりなる第１、第２導電性酸化金属膜２５ｄ、２５ｅを強誘電体膜２４上に形成し、これらの膜を導電性酸化金属膜２５ｂとする。
更に、図２２（ｂ）に示すように、第１実施形態の図６（ａ）の工程を行うことにより、イリジウムよりなる導電性向上膜２５ｃを導電性酸化金属膜２５ｂの上に形成する。これにより、強誘電体膜２４の上には、導電性酸化金属膜２５ｂと導電性向上膜２５ｃとで構成される第２導電膜２５が形成されたことになる。
続いて、図２３（ａ）に示すように、第２導電膜２５の上にスパッタ法でプラチナ膜を厚さ約３０〜１００nmに形成し、そのプラチナ膜を導電性カバー膜１８とする。
次に、図２３（ｂ）に示すように、スパッタ法で導電性カバー膜１８の上に窒化チタンよりなる第１マスク材料層２６を形成する。
更に、TEOSガスを使用するプラズマCVD法を用いて第１マスク材料層２６の上に酸化シリコン膜を形成し、その酸化シリコンマスクをパターニングして第２ハードマスク２７ａを形成する。
続いて、図２４（ａ）に示すように、第２ハードマスク２７ａをマスクにして第１マスク材料層２６をエッチングすることにより第１ハードマスク２６ａを形成する。
次いで、第１、第２ハードマスク２６ａ、２７ａで覆われていない領域の導電性カバー膜１８、第２導電膜２５、強誘電体膜２４、及び第１導電膜２３をドライエッチングし、下部電極２５ａ、キャパシタ誘電体膜２４ａ、及び上部電極２３ａで構成されるキャパシタQを形成する。
なお、このドライエッチングの条件は、第１実施形態で図８（ａ）を参照して説明したので省略する。
また、上記のドライエッチングを行っても、導電性酸素バリア膜２２はエッチングされずに結晶性導電膜２１の全面に残存する。
次に、図２４（ｂ）に示すように、ウエットエッチング又はドライエッチングにより第２ハードマスク２７ａを除去する。ウエットエッチングの場合は、過酸化水素、アンモニア、及び水の混合溶液がエッチング液として用いられる。
続いて、図２５（ａ）に示す断面構造を得るまでの工程について説明する。
まず、第１ハードマスク２６ａ（図２４（ｂ）参照）をマスクにしながら、アルゴンと塩素との混合ガスをエッチングガスとして用い、結晶性導電膜２１と導電性酸素バリア膜２２とをドライエッチングし、これらの膜をキャパシタQの下にのみ残す。
なお、このエッチングガスに対し第１ハードマスク２６ａもエッチングされるため、エッチングの終了時には第１ハードマスク２６ａは除去され、導電性カバー膜１８の上面が露出する。
ここで、上部電極２５ａの上面を導電性カバー膜１８で覆ったことにより、該上面が上記のエッチング雰囲気に曝されない。従って、上部電極２５ａの上面からエッチング雰囲気中にイリジウム粒が飛び出さず、キャパシタ誘電体膜２４ａの側面に再付着するイリジウム粒によってリークパスが形成されるのを抑止することができる。
次に、図２５（ｂ）に示すように、水素等の還元性物質からキャパシタQを保護するために、シリコン基板１の上側全面に、第１キャパシタ保護絶縁膜３９としてアルミナ膜を厚さ約２０nmに形成する。
そして、キャパシタQを形成する際のドライエッチング（図２４（ｂ）参照）や、スパッタ法による第１キャパシタ保護絶縁膜３９の成膜時にキャパシタ誘電体膜２４ａが受けたダメージを回復させるため、酸素含有雰囲気中においてキャパシタ誘電体膜２４ａに対して回復アニールを施す。この回復アニールの条件は、炉内において基板温度を５５０℃〜７００℃、例えば６５０℃とし、約６０分間行われる。
その後に、第１キャパシタ保護絶縁膜３９の上に、CVD法によりアルミナ膜を厚さ約２０nmに形成し、このアルミナ膜を第２キャパシタ保護絶縁膜４０とする。
次いで、図２６（ａ）に示すように、TEOSガスを反応ガスとするプラズマCVDにより、第２キャパシタ保護絶縁膜４０の上に第２層間絶縁膜４１として酸化シリコン膜を形成する。その反応ガスには、酸素ガスとヘリウムガスも含まれる。また、第２層間絶縁膜４１は、シリコン基板１の平坦面上で１５００nmの厚さを有する。
なお、酸化シリコン膜に代えて、絶縁性の無機膜を第２層間絶縁膜４１として形成してもよい。
その後に、CMP法により第２層間絶縁膜４１の表面を研磨して平坦化する。
次に、図２６（ｂ）に示す断面構造を得るまでの工程について説明する。
まず、第２層間絶縁膜４１の表面をN2Oプラズマに曝すことにより、第２層間絶縁膜４１内に残留する水分を除去すると共に、第２層間絶縁膜４１への水分の再吸収を防止する。
なお、この脱水処理としてN2プラズマ処理を行ってもよい。
次いで、カバー絶縁膜１０、第１、第２層間絶縁膜１１、４１、及び第１、第２キャパシタ保護絶縁膜３９、４０をパターニングすることにより、第２ソース／ドレイン領域８ｂの上のこれらの絶縁膜に第１ホール４１ｃを形成する。
そして、この第１ホール４１ｃ内にグルー膜とタングステン膜とを順に形成した後、第２層間絶縁膜４１上の余分なグルー膜とタングステン膜とをCMP法により研磨して除去し、これらの膜を第１ホール４１ｃ内にのみ第２導電性プラグ５４として残す。
その第２導電性プラグ５４は、ビット線の一部を構成し、第２ソース／ドレイン領域８ｂと電気的に接続される。
ところで、第２導電性プラグ５４は、酸化され易いタングステンを主にして構成されるため、プロセス中で酸化されるとコンタクト不良を起こし易い。
そこで、第２導電性プラグ５４の酸化を防止するため、第２層間絶縁膜４１と第２導電性プラグ５４のそれぞれの上面に酸窒化シリコン膜を厚さ約１００nmに形成し、この酸窒化シリコン膜を酸化防止絶縁膜５５とする。
次に、図２７（ａ）に示すように、導電性カバー膜１８、第１、第２キャパシタ保護絶縁膜３９、４０、第２層間絶縁膜４１、及び酸化防止絶縁膜５５をパターニングすることにより、上部電極２５ａの上のこれらの膜に第２ホール４１ｄを形成する。
この第２ホール４１ｄを形成した後、ここまでの工程でキャパシタ誘電体膜２４ａが受けたダメージを回復させるため、酸素含有雰囲気中でアニールを行ってもよい。このようにアニールをしても、第２導電性プラグ５４の酸化は酸化防止絶縁膜５５によって防止される。
この後に、酸化防止絶縁膜５５をエッチバックして除去する。
続いて、図２７（ｂ）に示すように、第２層間絶縁膜４１と第２導電性プラグ５４のそれぞれの上面にスパッタ法で金属積層膜を形成し、この金属積層膜をパターニングして金属配線５７ａとビット線用の導電性パッド５７ｂとを形成する。
その金属積層膜は、例えば、厚さ６０nmのチタン膜、厚さ３０nmの窒化チタン膜、厚さ４００nmの銅含有アルミニウム膜、厚さ５nmのチタン膜、及び厚さ７０nmの窒化チタン膜をこの順に形成してなる。
以上により、本実施形態に係る半導体装置の基本構造が完成したことになる。
上記した本実施形態では、第１実施形態の第３導電性プラグ３６ａや下地絶縁膜１５を形成しないので、第１実施形態と比較して工程の簡略化が図られる。
更に、第２ソース／ドレイン領域８ｂ上でビット線の一部を構成する第２導電性プラグ５４が一段しかないので、二段の導電性プラグ３２ｂ、４７ｂを形成する第１実施形態よりも簡単な構造となる。
しかも、第１実施形態と同様に、上部電極２５ａの上面を導電性カバー膜１８で覆う。そのため、結晶性導電膜２１をエッチングする際（図２５（ａ））のエッチング雰囲気に上部電極２５ａの上面が曝されない。従って、そのエッチング雰囲気によって上部電極２５ａの上面がエッチングされるのが防止され、該上面からイリジウム粒がエッチング雰囲気中に飛び出さない。これにより、キャパシタ誘電体膜２４ａの側面に再付着するイリジウム粒の数を低減することができ、そのイリジウム粒によってリークパスが形成されるのを防ぐことができる。
以下に、本発明の特徴を付記する。
（付記１） 半導体基板の上方に形成された第１層間絶縁膜と、
前記第１層間絶縁膜の上に形成された下部電極と、
前記下部電極の上に形成された強誘電体材料よりなるキャパシタ誘電体膜と、
前記キャパシタ誘電体膜の上に順に形成された第１導電性酸化金属膜及び第２導電性酸化金属膜を備え、前記キャパシタ誘電体膜及び前記下部電極と共にキャパシタを構成する上部電極と、
前記上部電極の上に形成され、イリジウム以外の白金族元素よりなる導電性カバー膜とを有し、
前記第１導電性酸化金属膜を構成する第１の金属酸化物と前記第２導電性酸化金属膜を構成する第２の金属酸化物のそれぞれの化学量論的な組成をAOx1、BOy1（AとBは金属元素）、前記第１の金属酸化物と前記第２の金属酸化物の実際の組成をAOx2、BOy2とすると、関係y2／y1＞x2／x1が成り立つことを特徴とする半導体装置。
（付記２） 前記第２導電性酸化金属膜の上に、前記導電性カバー膜を構成する金属元素とは異なる金属元素よりなる導電性向上膜が形成され、該導電性向上膜の上に前記導電性カバー膜が形成されたことを特徴とする付記１に記載の半導体装置。
（付記３） 前記キャパシタを覆う第２層間絶縁膜を更に有し、
前記上部電極の上の前記導電性カバー膜と前記第２層間絶縁膜に、前記導電性向上膜に至る深さの第１ホールが形成され、
前記第１ホール内に、グルー膜とプラグ用導電膜とを順に形成してなる第１導電性プラグが形成されたことを特徴とする付記２に記載の半導体装置。
（付記４） 前記グルー膜は、チタン膜、窒化チタン膜、窒化タンタル膜、及び窒化チタンアルミニウム膜のいずれかよりなる単層膜、又はこれらの積層膜であることを特徴とする付記３に記載の半導体装置。
（付記５） 前記導電性向上膜は、イリジウム膜、ルテニウム膜、ロジウム膜、及びパラジウム膜のいずれかであることを特徴とする付記２に記載の半導体装置。
（付記６） 前記第１層間絶縁膜の上に形成された結晶性導電膜を有し、
前記結晶性導電膜の上に前記下部電極が形成されたことを特徴とする付記１に記載の半導体装置。
（付記７） 前記結晶性導電膜は窒化チタン膜であることを特徴とする付記６に記載の半導体装置。
（付記８） 前記金属元素Aと前記金属元素Bの少なくとも一方はイリジウムであることを特徴とする付記１に記載の半導体装置。
（付記９） 前記導電性カバー膜は、プラチナ膜、ルテニウム膜、ロジウム膜、及びパラジウム膜のいずれかであることを特徴とする付記１に記載の半導体装置。
（付記１０） 前記半導体基板に形成された不純物拡散領域を更に有し、
前記不純物拡散領域の上の前記第１層間絶縁膜に第２ホールが形成され、
前記第２ホール内に前記不純物拡散領域と電気的に接続された第２導電性プラグが形成されて、
前記第２導電性プラグの上方に、該第２導電性プラグと電気的に接続されるように前記下部電極が形成されたことを特徴とする付記１に記載の半導体装置。
（付記１１） 半導体基板の上方に第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜の上に結晶性導電膜を形成する工程と、
前記結晶性導電膜の上に第１導電膜を形成する工程と、
前記第１導電膜の上に強誘電体膜を形成する工程と、
前記強誘電体膜の上に第２導電膜を形成する工程と、
前記第２導電膜の上に、イリジウム以外の白金族元素よりなる導電性カバー膜を形成する工程と、
前記導電性カバー膜の上にハードマスクを形成する工程と、
前記ハードマスクをエッチングマスクとして用いながら、該ハードマスクから露出する領域の前記導電性カバー膜、前記第２導電膜、前記強誘電体膜、及び前記第１導電膜をエッチングして、前記第２導電膜よりなる上部電極、前記強誘電体膜よりなるキャパシタ誘電体膜、及び前記第１導電膜よりなる下部電極を備えたキャパシタを形成する工程と、
前記ハードマスクがエッチングされるエッチング条件を用い、該ハードマスクと、前記下部電極から露出する領域の前記結晶性導電膜とをエッチングする工程と、
を有することを特徴とする半導体装置の製造方法。
（付記１２） 前記ハードマスクと前記結晶性導電膜とをエッチングする工程の後に、前記キャパシタの側面をエッチング液に曝す工程を有することを特徴とする付記１１に記載の半導体装置の製造方法。
（付記１３） 前記導電性カバー膜として、プラチナ膜、ルテニウム膜、ロジウム膜、及びパラジウム膜のいずれかを採用することを特徴とする付記１１に記載の半導体装置の製造方法。
（付記１４） 前記第２導電膜を形成する工程は、前記強誘電体膜の上に第１導電性酸化金属膜を形成する工程と、前記第１導電性酸化金属膜の上に第２導電性酸化金属膜を形成する工程とを有し、
前記第１導電性酸化金属膜を構成する第１の金属酸化物と前記第２導電性酸化金属膜を構成する第２の金属酸化物のそれぞれの化学量論的な組成をAOx1、BOy1（AとBは金属元素）、前記第１の金属酸化物と前記第２の金属酸化物の実際の組成をAOx2、BOy2とすると、関係y2／y1＞x2／x1が成り立つことを特徴とする付記１１に記載の半導体装置の製造方法。
（付記１５） 前記第１導電性酸化金属膜を形成する工程は、酸素と不活性ガスとをスパッタガスとする反応性スパッタ法により行われ、
前記第２導電性酸化金属膜を形成する工程は、酸素と不活性ガスとをスパッタガスとし、且つ前記スパッタガスに占める酸素の流量比が、前記第１導電性酸化金属膜を形成する工程におけるよりも多い反応性スパッタ法により行われることを特徴とする付記１４に記載の半導体装置の製造方法。
（付記１６） 前記第２導電性酸化金属膜を形成する工程の前に、酸化性ガス含有雰囲気中において前記第１導電性酸化金属膜をアニールする工程を更に有することを特徴とする付記１４に記載の半導体装置の製造方法。
（付記１７） 前記第２導電性酸化金属膜の上面が露出している状態で、該第２導電性酸化金属膜をアニールする工程を更に有することを特徴とする付記１４に記載の半導体装置の製造方法。
（付記１８） 前記第２導電性酸化金属膜を形成する工程において、前記第１導電性酸化金属膜よりも厚く前記第２導電性酸化金属膜を形成することを特徴とする付記１４に記載の半導体装置の製造方法。
（付記１９） 前記第２導電性酸化金属膜の上に、前記導電性カバー膜を構成する金属元素とは異なる金属元素よりなる導電性向上膜を形成する工程を更に有し、
前記導電性向上膜の上に前記導電性カバー膜を形成することを特徴とする付記１４に記載の半導体装置の製造方法。
（付記２０） 前記キャパシタを覆う第２層間絶縁膜を形成する工程と、
前記上部電極の上の前記導電性カバー膜と前記第２層間絶縁膜に、前記導電性向上膜に至る深さのホールを形成する工程と、
前記ホール内に、グルー膜とプラグ用導電膜とを順に形成してなる導電性プラグを形成する工程とを更に有することを特徴とする付記１７に記載の半導体装置の製造方法。
図１は、本願発明者が行った調査で使用されたサンプルのTEM断面像とEDXのグラフ（その１）である。 図２は、本願発明者が行った調査で使用されたサンプルのTEM断面像とEDXのグラフ（その２）である。 図３（ａ）〜（ｃ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１）である。 図４（ａ）〜（ｃ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その２）である。 図５（ａ）〜（ｃ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その３）である。 図６（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その４）である。 図７（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その５）である。 図８（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その６）である。 図９（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その７）である。 図１０（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その８）である。 図１１（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その９）である。 図１２（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１０）である。 図１３（ａ）は、第１導電性金属膜に対するRTAを行う前における第１導電性酸化金属膜と強誘電体膜との界面付近の拡大断面図であり、図１３（ｂ）はRTA後の拡大断面図である。 図１４（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その１）である。 図１５（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その２）である。 図１６（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その３）である。 図１７（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その４）である。 図１８（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その５）である。 図１９（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その６）である。 図２０は、本発明の第３実施形態に係る半導体装置の断面図である。 図２１（ａ）〜（ｃ）は、本発明の第４実施形態に係る半導体装置の製造途中の断面図（その１）である。 図２２（ａ）、（ｂ）は、本発明の第４実施形態に係る半導体装置の製造途中の断面図（その２）である。 図２３（ａ）、（ｂ）は、本発明の第４実施形態に係る半導体装置の製造途中の断面図（その３）である。 図２４（ａ）、（ｂ）は、本発明の第４実施形態に係る半導体装置の製造途中の断面図（その４）である。 図２５（ａ）、（ｂ）は、本発明の第４実施形態に係る半導体装置の製造途中の断面図（その５）である。 図２６（ａ）、（ｂ）は、本発明の第４実施形態に係る半導体装置の製造途中の断面図（その６）である。 図２７（ａ）、（ｂ）は、本発明の第４実施形態に係る半導体装置の製造途中の断面図（その７）である。
符号の説明
１…シリコン基板、２…素子分離絶縁膜、３…pウェル、４…ゲート絶縁膜、５…ゲート電極、６ａ、６ｂ…第１、第２ソース／ドレインエクステンション、７…絶縁性サイドウォール、８ａ、８ｂ…第１、第２ソース／ドレイン領域、１０…カバー絶縁膜、１１…第１層間絶縁膜、１４…酸化防止絶縁膜、１５…下地絶縁膜、１８…導電性カバー膜、２１…結晶性導電膜、２２…導電性酸素バリア膜、２３…第１導電膜、２３ａ…下部電極、２４…強誘電体膜、２４ａ…キャパシタ誘電体膜、２４ｂ…第１強誘電体膜、２４ｃ…第２強誘電体膜、２５…第２導電膜、２５ａ…上部電極、２５ｂ…導電性酸化金属膜、２５ｃ…導電性向上膜、２５ｄ…第１導電性酸化金属膜、２５ｅ…第２導電性酸化金属膜、２６…第１マスク材料層、２６ａ…第１ハードマスク、２７…第２マスク材料層、２７ａ…第２ハードマスク、３２ａ、３２ｂ…第１、第２導電性プラグ、３５…グルー膜、３６…プラグ用導電膜、３６ａ…第３導電性プラグ、３９…第１キャパシタ保護絶縁膜、４０…第２キャパシタ保護絶縁膜、４１…第２層間絶縁膜、４２…第３キャパシタ保護絶縁膜、４３…キャップ絶縁膜、４７ａ、４７ｂ…第４、第５導電性プラグ、４９ａ、５７ａ…金属配線、４９ｂ、５７ｂ…導電性パッド、５０…平坦化用導電膜、５１…導電性密着膜、５４…第２導電性プラグ、５５…酸化防止絶縁膜。

Claims (6)

  1. 半導体基板の上方に形成された第１層間絶縁膜と、
    前記第１層間絶縁膜の上に形成された結晶性導電膜と、
    前記結晶性導電膜の上に形成された下部電極と、
    前記下部電極の上に形成された強誘電体材料よりなるキャパシタ誘電体膜と、
    前記キャパシタ誘電体膜の上に順に形成された第１導電性酸化金属膜及び第２導電性酸化金属膜を備え、前記キャパシタ誘電体膜及び前記下部電極と共にキャパシタを構成する上部電極と、
    前記第２導電性酸化金属膜の上に形成され、金属元素よりなる導電性向上膜と、
    前記導電性向上膜の上に形成され、イリジウム以外の白金族元素であって前記導電性向上膜を構成する前記金属元素とは異なる金属元素よりなる導電性カバー膜と、
    前記キャパシタを覆う第２層間絶縁膜とを有し、
    前記第１導電性酸化金属膜を構成する第１の金属酸化物と前記第２導電性酸化金属膜を構成する第２の金属酸化物のそれぞれの化学量論的な組成をAOx1、BOy1（AとBは金属元素）、前記第１の金属酸化物と前記第２の金属酸化物の実際の組成をAOx2、BOy2とすると、関係y2／y1＞x2／x1が成り立ち、
    前記上部電極の上の前記導電性カバー膜と前記第２層間絶縁膜に、前記導電性向上膜に至る深さの第１ホールが形成され、
    前記第１ホール内に、グルー膜とプラグ用導電膜とを順に形成してなる第１導電性プラグが形成されたことを特徴とする半導体装置。
  2. 半導体基板の上方に第１層間絶縁膜を形成する工程と、
    前記第１層間絶縁膜の上に結晶性導電膜を形成する工程と、
    前記結晶性導電膜の上に第１導電膜を形成する工程と、
    前記第１導電膜の上に強誘電体膜を形成する工程と、
    前記強誘電体膜の上に第１導電性酸化金属膜を形成する工程と、
    前記第１導電性酸化金属膜の上に第２導電性酸化金属膜を形成する工程と、
    前記第２導電性酸化金属膜の上に、金属元素よりなる導電性向上膜を形成する工程と、
    前記導電性向上膜の上に、イリジウム以外の白金族元素であって、前記導電性向上膜を構成する前記金属元素とは異なる金属元素よりなる導電性カバー膜を形成する工程と、
    前記導電性カバー膜の上にハードマスクを形成する工程と、
    前記ハードマスクをエッチングマスクとして用いながら、該ハードマスクから露出する領域の前記導電性カバー膜、導電性向上膜、前記第１導電性酸化金属膜、前記第２導電性酸化金属膜、前記強誘電体膜、及び前記第１導電膜をエッチングして、前記第１導電性酸化金属膜と前記第２導電性酸化金属膜よりなる上部電極、前記強誘電体膜よりなるキャパシタ誘電体膜、及び前記第１導電膜よりなる下部電極を備えたキャパシタを形成する工程と、
    前記ハードマスクがエッチングされるエッチング条件を用い、該ハードマスクと、前記下部電極から露出する領域の前記結晶性導電膜とをエッチングする工程と、
    前記ハードマスクと前記結晶性導電膜とをエッチングする工程の後に、前記キャパシタの側面を、前記導電性カバー膜の材料を溶解するエッチング液に曝す工程と、
    前記側面を前記エッチング液に曝した後、前記キャパシタを覆う第２層間絶縁膜を形成する工程と、
    前記上部電極の上の前記導電性カバー膜と前記第２層間絶縁膜に、前記導電性向上膜に至る深さの第１ホールを形成する工程と、
    前記第１ホール内に、グルー膜とプラグ用導電膜とを順に形成してなる第１導電性プラグを形成する工程とを有し、
    前記第１導電性酸化金属膜を構成する第１の金属酸化物と前記第２導電性酸化金属膜を構成する第２の金属酸化物のそれぞれの化学量論的な組成をAO x1 、BO y1 （AとBは金属元素）、前記第１の金属酸化物と前記第２の金属酸化物の実際の組成をAO x2 、BO y2 とすると、関係y2／y1＞x2／x1が成り立つことを特徴とする半導体装置の製造方法。
  3. 前記第１導電性酸化金属膜を形成する工程は、酸素と不活性ガスとをスパッタガスとする反応性スパッタ法により行われ、
    前記第２導電性酸化金属膜を形成する工程は、酸素と不活性ガスとをスパッタガスとし、且つ前記スパッタガスに占める酸素の流量比が、前記第１導電性酸化金属膜を形成する工程におけるよりも多い反応性スパッタ法により行われることを特徴とする請求項２に記載の半導体装置の製造方法。
  4. 前記第２導電性酸化金属膜を形成する工程の前に、酸化性ガス含有雰囲気中において前記第１導電性酸化金属膜をアニールする工程を更に有することを特徴とする請求項２に記載の半導体装置の製造方法。
  5. 前記第２導電性酸化金属膜の上面が露出している状態で、該第２導電性酸化金属膜をアニールする工程を更に有することを特徴とする請求項２に記載の半導体装置の製造方法。
  6. 前記第２導電性酸化金属膜を形成する工程において、前記第１導電性酸化金属膜よりも厚く前記第２導電性酸化金属膜を形成することを特徴とする請求項２に記載の半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8124490B2 (en) 2006-12-21 2012-02-28 Stats Chippac, Ltd. Semiconductor device and method of forming passive devices
JP5109395B2 (ja) * 2007-02-14 2012-12-26 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP4320679B2 (ja) * 2007-02-19 2009-08-26 セイコーエプソン株式会社 強誘電体メモリ装置の製造方法
WO2008114423A1 (ja) 2007-03-20 2008-09-25 Fujitsu Microelectronics Limited 半導体装置およびその製造方法
JP2009283658A (ja) * 2008-05-22 2009-12-03 Elpida Memory Inc キャパシタ素子用の絶縁膜、キャパシタ素子及び半導体装置
JP2012151292A (ja) 2011-01-19 2012-08-09 Fujitsu Semiconductor Ltd 半導体装置及びその製造方法
US9349849B2 (en) * 2012-03-28 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device including the semiconductor device
US9876018B2 (en) * 2015-12-03 2018-01-23 Micron Technology, Inc. Ferroelectric capacitor, ferroelectric field effect transistor, and method used in forming an electronic component comprising conductive material and ferroelectric material
KR102645021B1 (ko) 2019-03-06 2024-03-06 삼성전자주식회사 반도체 장치

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11195768A (ja) 1997-10-22 1999-07-21 Fujitsu Ltd ペロブスカイト型酸化物膜を含む電子装置とその製造方法及び強誘電体キャパシタ
JP2000091539A (ja) 1998-07-16 2000-03-31 Fujitsu Ltd 半導体装置及びその製造方法
JP3159257B2 (ja) 1998-12-07 2001-04-23 日本電気株式会社 半導体装置の製造方法
US6600185B1 (en) * 1999-03-10 2003-07-29 Oki Electric Industry Co., Ltd. Ferroelectric capacitor with dielectric lining, semiconductor memory device employing same, and fabrication methods thereof
JP3676958B2 (ja) * 1999-12-28 2005-07-27 株式会社日立製作所 半導体集積回路装置の製造方法
JP3661850B2 (ja) * 2001-04-25 2005-06-22 富士通株式会社 半導体装置およびその製造方法
JP2003152165A (ja) 2001-11-15 2003-05-23 Fujitsu Ltd 半導体装置およびその製造方法
KR100450669B1 (ko) * 2002-01-30 2004-10-01 삼성전자주식회사 산소 침투 경로 및 캡슐화 장벽막을 구비하는 강유전체메모리 소자 및 그 제조 방법
JP2003257942A (ja) * 2002-02-28 2003-09-12 Fujitsu Ltd 半導体装置の製造方法
JP3994017B2 (ja) 2002-02-28 2007-10-17 富士通株式会社 半導体装置の製造方法
JP4014902B2 (ja) * 2002-03-15 2007-11-28 富士通株式会社 半導体装置の製造方法
KR100473113B1 (ko) * 2002-04-04 2005-03-08 삼성전자주식회사 반도체 장치의 커패시터 제조 방법
JP2004006593A (ja) * 2002-04-22 2004-01-08 Fujitsu Ltd 強誘電体キャパシタ及び強誘電体キャパシタの形成方法
US6847073B2 (en) * 2002-11-07 2005-01-25 Kabushiki Kaisha Toshiba Semiconductor device using ferroelectric film in cell capacitor, and method for fabricating the same
JP2005093605A (ja) * 2003-09-16 2005-04-07 Toshiba Corp 半導体装置およびその製造方法
JP2005183841A (ja) 2003-12-22 2005-07-07 Fujitsu Ltd 半導体装置の製造方法
US7220600B2 (en) 2004-12-17 2007-05-22 Texas Instruments Incorporated Ferroelectric capacitor stack etch cleaning methods

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