JP2004006593A - 強誘電体キャパシタ及び強誘電体キャパシタの形成方法 - Google Patents
強誘電体キャパシタ及び強誘電体キャパシタの形成方法 Download PDFInfo
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Abstract
【課題】強誘電体キャパシタに関し、強誘電体膜の膜質を良好にすること。
【解決手段】絶縁膜10bの上に順に形成されるチタン膜12とイリジウム膜13の積層構造を有する下部電極15aと、下部電極15aの上に形成された強誘電体膜16aと、強誘電体膜16a上に形成された上部電極17aとを含む。
【選択図】 図5
【解決手段】絶縁膜10bの上に順に形成されるチタン膜12とイリジウム膜13の積層構造を有する下部電極15aと、下部電極15aの上に形成された強誘電体膜16aと、強誘電体膜16a上に形成された上部電極17aとを含む。
【選択図】 図5
Description
【0001】
【発明の属する技術分野】
本発明は、強誘電体キャパシタ及び強誘電体キャパシタの形成方法にする。
【0002】
【従来の技術】
強誘電体キャパシタを用いた半導体メモリが実用化され、その構造として現在ではプレーナー型が使用されているが、強誘電体キャパシタの集積度を高めるためにスタック型に移行しつつある。
【0003】
プレーナー型は、ストライプ形状の下部電極の上に複数の上部電極が強誘電体膜を介して形成され、上部電極及び下部電極への配線接続を上側とする構造を有している。これに対して、スタック型は、下部電極、誘電体膜及び上部電極がほぼ同じ形状を有し、且つ下部電極の下に導電性プラグが接続される構造を有している。
【0004】
スタック型強誘電体キャパシタは、例えば図1(a),(b) に示すような工程によって形成される。
【0005】
図1(a) において、シリコン基板101の表層には、MOSトランジスタを構成する不純物拡散領域102が素子分離絶縁膜103により囲まれて形成され、また、素子分離絶縁膜103及び不純物拡散領域102の上には層間絶縁膜104が形成されている。層間絶縁膜104のうち不純物拡散領域102の上にはコンタクトホール105が形成され、その中には導電性プラグ106が形成されている。
【0006】
このような状態で、層間絶縁膜104の上に下部電極膜107、強誘電体膜108及び上部電極膜109を順に形成し、さらに、上部電極膜109の上であって導電性プラグ106の上方及びその周辺にマスク110を形成する。
【0007】
そして、マスク110に覆われていない上部電極膜109、強誘電体膜108及び下部電極膜107を一括でエッチングする。
【0008】
その後に、図1(b) に示すように、マスク110を除去することにより、導電性プラグ106の上に残された上部電極膜109、強誘電体膜108及び下部電極膜107をキャパシタ111とする。キャパシタ111の下部電極膜107は、導電性プラグ106に直に接続されている。
【0009】
ところで、強誘電体膜108の形成方法としては現在ではスパッタ法が用いられているが、その他に、ゾルゲル法、CVD法が知られている。
【0010】
スパッタ法により強誘電体膜108、例えばPZT膜を形成する場合には、下地となる下部電極膜107の材料としてプラチナ(Pt)が用いられる。これは、PZT膜の結晶の自発分極を大きくするためには、その下地となる下部電極膜が(111)面に強く配向している必要があるからである。そのような(111)面に強く配向する材料としてプラチナがある。
【0011】
しかし、スパッタ法により形成されたPZT膜はそのままでは結晶性が悪いので、膜の形成後に酸素雰囲気中でアニールして結晶化する必要がある。この場合、特開平10−303398号公報にあるように、タングステンプラグは非常に速い速度でかつ低い温度で酸化する。これを防ぐために、種々の試みかなされている。例えば、特開平10−303398号公報、特開2000−349255号公報、特開2001−44377号公報、特開平10−150155号公報、特開2000−349252号公報には、キャパシタとタングステンプラグの間に酸素バリアメタル層を形成する構造が記載されている。
【0012】
【特許文献1】
特開平10−303398号公報
【特許文献2】
特開2000−349255号公報
【特許文献3】
特開2001−44377号公報
【特許文献4】
特開平10−150155号公報
【特許文献5】
特開2000−349252号公報
【0013】
これに対して、PZT膜をMOCVD法により形成すれば、PZT膜は成長過程において下部電極膜上で結晶化されるので、結晶化アニールが不要となってスループットの向上が期待できる。
【0014】
しかし、PZT膜をMOCVD法により形成する場合に下部電極膜の構成材料としてPtを用いると、PZT膜中の鉛(Pb)がPtと反応してPtPbx を形成してしまい、下部電極膜とPZT膜の界面に荒れが生じ、膜質が劣化する。従って、MOCVD法によりPZT膜を形成する場合に下部電極膜としてPtを採用することはできない。
【0015】
そこで、MOCVD法により強誘電体膜を形成する場合には、下部電極膜としてPt以外の貴金属材料や導電性貴金属酸化物の採用を考える。それらの材料のうち、酸化イリジウム(IrO x )などの酸化物導電材を下部電極膜として用いると、MOCVD法によりPZT膜を形成する際に酸化物導電材が還元されるので採用するのは難しい。
【0016】
そこで、下部電極の材料としてイリジウム(Ir)のようなPZT膜と反応しにくい貴金属を採用する。
【0017】
【発明が解決しようとする課題】
下部電極膜に用いられるIr膜は一般に(111)面配向を示すが、Pt膜に比べると(111)面の配向性は劣っているので、その上に形成されるPZT膜の配向性も悪くなってランダムな結晶方位を持ってしまう。
【0018】
また、MOCVDによりPZT膜を形成する工程においては、原料ガスと酸化性ガスを混合した直後に有機金属原料の分解が始まってしまうので、無配向な結晶成長を促進する2次成長核が形成されてしまう。これによっても、PZT膜の配向性が悪くなり、ランダムな結晶方位を持ってしまう。
【0019】
酸素ガスを混合しなければ、ウェハに到達する前の原料分解は抑制できるが、酸素不足により半導体ウェハ上にPZT膜が形成されなくなる。
【0020】
これに対し、半導体ウェハ直上にて原料ガスと酸化性ガスを混合して、反応ガスがウェハ表面に到達する前のガス同士の反応を抑制する方法も考えられるが、原料ガスと酸素ガスを半導体ウェハ表面で十分に混合することが難しく、半導体ウェハ上での膜厚や組成についての面内分布が不均一になりやすいし、再現性も乏しくなりやすい。
【0021】
また、PZT膜などの強誘電体膜をスパッタ法により下部電極の上に形成する場合であっても、プラチナなどの触媒作用の大きな材料により下部電極を形成したくない場合があるが、プラチナのようにそれ自身で下部電極の(111)配向強度に優れた材料は見つかっていない。
【0022】
本発明の目的は、強誘電体膜の膜質が良好な強誘電体キャパシタ及びその形成方法を提供することにある。
【0023】
【課題を解決するための手段】
上記した課題は、絶縁膜の上に順に形成されるチタン膜とイリジウム膜とを含む積層構造を有する下部電極と、前記下部電極の上に形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極とからなる強誘電体キャパシタによって解決される。
【0024】
上記した課題は、絶縁膜の上にチタン膜とイリジウム膜を順に形成して第1導電膜とする工程と、成膜雰囲気中に有機ソースと酸化ガスを導入してMOCVD法により強誘電体膜を前記第1導電膜上に形成する工程と、前記強誘電体膜の上に第2導電膜を形成する工程と、前記第2導電膜をパターニングしてキャパシタ上部電極を形成する工程と、前記強誘電体膜をパターニングしてキャパシタ誘電体膜を形成する工程と、前記第1導電膜をパターニングしてキャパシタ下部電極を形成する工程とを有することを特徴とする強誘電体キャパシタの形成方法によって解決される。
【0025】
上記した課題は、絶縁膜の上に第1導電膜を形成する工程と、成膜雰囲気中に有機ソースと酸化ガスを導入するとともに前記酸化ガスの分圧を1Torr以上で3Torr以下としてMOCVD法により強誘電体膜を前記第1導電膜上に形成する工程と、前記強誘電体膜の上に第2導電膜を形成する工程と、前記第2導電膜をパターニングしてキャパシタ上部電極を形成する工程と、前記強誘電体膜をパターニングしてキャパシタ誘電体膜を形成する工程と、前記第1導電膜をパターニングしてキャパシタ下部電極を形成する工程とを有することを特徴とする強誘電体キャパシタの形成方法により解決される。
【0026】
本発明によれば、チタンとイリジウムの積層構造を有する下部電極の上に強誘電体膜と上部電極を形成してキャパシタを構成している。
【0027】
そのような下部電極によれば、イリジウムの(111)強度はプラチナの(111)強度に近くなるので、その上に形成される強誘電体膜、特にMOCVD法により形成される強誘電体膜の膜質は改善される。
【0028】
従って、そのような構造のキャパシタの特性は、従来のイリジウム単層の下部電極を有するキャパシタの特性に比べて良くなる。
【0029】
また、イリジウムの下のチタン膜は、酸化されるおそれがあるが、その膜厚が5nm以上であって20nm以下、特に10nm以下であれば、抵抗が低いので下部電極の下面に導電性プラグを直に接続する場合であっても、導電性プラグと下部電極のコンタクトは良好になる。
【0030】
さらに、酸化ガスと有機ソースを用いてMOCVD法によりキャパシタ用強誘電体膜を形成する場合に、酸化ガスの分圧を1Torr以上で3Torr以下にすることにより、有機ソースと酸化ガスの反応をウェハ表面で行わせることが可能になり、強誘電体膜の膜質が従来に比べて良好になる。
【0031】
そのような酸化ガスの分圧の調整は、窒素、アルゴンなどの不活性ガスを酸素ガスに混合させることにより容易になる。
【0032】
【発明の実施の形態】
以下に本発明の実施形態を図面に基づいて説明する。
(第1実施形態)
図2〜図5は、本発明の第1実施形態に係る半導体装置の製造工程を示す断面図である。
【0033】
まず、図2(a) に示す断面構造を形成するまでの工程を説明する。
【0034】
図2(a) に示すように、n型又はp型のシリコン(半導体)基板1のトランジスタ形成領域の周囲にフォトリソグラフィー法により素子分離用溝を形成した後に、素子分離用溝の中に酸化シリコン(SiO2)を埋め込んで素子分離絶縁膜2を形成する。そのような構造の素子分離絶縁膜2は、STI(Shallow Trench Isolation)と呼ばれる。なお、LOCOS(Local Oxidation of Silicon)法により形成した絶縁膜を素子分離絶縁膜として採用してもよい。
【0035】
続いて、シリコン基板1のトランジスタ形成領域にp型不純物を導入してpウェル1aを形成する。さらに、シリコン基板1のトランジスタ形成領域表面を熱酸化して、ゲート絶縁膜3となるシリコン酸化膜を形成する。
【0036】
次に、シリコン基板1の上側全面に非晶質又は多結晶のシリコン膜及びタングステンシリサイド膜を順次形成し、これらのシリコン膜及びタングステンシリサイド膜をフォトリソグラフィ法によりパターニングして、ゲート電極4a,4bを形成する。
【0037】
なお、1つのpウェル1a上には2つのゲート電極4a,4bが並列に形成され、それらのゲート電極4a,4bはワード線の一部を構成する。ゲート電極4a,4bの幅は、例えば0.18μmである。
【0038】
次に、pウェル1aのうちゲート電極4a,4bの両側にn型不純物をイオン注入してソース/ドレインとなる第1〜第3のn型不純物拡散領域5a〜5cを形成する。
【0039】
さらに、CVD法により絶縁膜、例えば酸化シリコン(SiO2)膜をシリコン基板1の全面に形成した後に、その絶縁膜をエッチバックしてゲート電極4a,4bの両側部分に絶縁性のサイドウォールスペーサ6として残す。
【0040】
続いて、ゲート電極4a,4bとサイドウォールスペーサ6をマスクに使用して、第1〜第3のn型不純物拡散領域5a〜5cに再びn型不純物をイオン注入することにより、第1〜第3のn型不純物拡散領域5a〜5cをLDD構造にする。
【0041】
なお、1つのトランジスタ形成領域における2つのゲート電極4a,4bの間の第1のn型不純物拡散領域5aはビット線に電気的に接続され、トランジスタ形成領域の両端側の第2、第3のn型不純物拡散領域5b,5cはキャパシタの下部電極に電気的に接続される。
【0042】
以上の工程により、pウェル1aにはゲート電極4a,4bとLDD構造のn型不純物拡散層5a〜5cを有する2つのMOSトランジスタT1 ,T2 が形成される。
【0043】
次に、MOSトランジスタT1 ,T2 を覆うカバー絶縁膜7として約200nmの厚さの酸窒化シリコン(SiON)膜をプラズマCVD法によりシリコン基板1の全面に形成する。その後、TEOSガスを用いるプラズマCVD法により、厚さ1.0μm程度の酸化シリコン(SiO2)を第1層間絶縁膜8としてカバー膜7の上に形成する。
【0044】
続いて、第1層間絶縁膜8の緻密化処理として、例えば常圧の窒素雰囲気中で第1層間絶縁膜8を700℃の温度で30分間熱処理する。その後に、第1層間絶縁膜8の上面を化学機械研磨(CMP)法により平坦化する。
【0045】
次に、図2(b) に示す構造を形成するまでの工程を説明する。
【0046】
まず、フォトリソグラフィ法によりカバー絶縁膜7と第1層間絶縁膜8をパターニングして、第1の不純物拡散領域5aに到達する深さの第1のコンタクトホール8aを形成する。その後、第1層間絶縁膜8上面とコンタクトホール8a内面に、グルー膜として厚さ30nmのチタン(Ti)膜と厚さ50nmの窒化チタン(TiN )膜をスパッタ法により順に形成する。さらに、WF6 を用いるCVD法によってタングステン(W)膜をTiN 膜上に成長して第1のコンタクトホール8a内を完全に埋め込む。
【0047】
続いて、W膜、TiN 膜及びTi膜をCMP法により研磨して第1層間絶縁膜8の上面上から除去する。第1のコンタクトホール8a内に残されたタングステン膜、TiN 膜及びTi膜は第1導電性プラグ9として使用される。
【0048】
その後に、図2(c) に示すように、第1層間絶縁膜8上と第1導電性プラグ9上に、厚さ100nmの窒化シリコン(Si3N4)よりなる酸化防止膜10a膜と厚さ100nmのSiO2よりなる下地絶縁膜10bをプラズマCVD法により順に形成する。そのSiO2膜はTEOSを用いてプラズマCVDにより成長される。酸化防止絶縁膜10aは、後のアニール等による熱処理の際にプラグ9が異常酸化してコンタクト不良を起こさないようにするために形成され、その厚さを例えば70nm以上にすることが望ましい。
【0049】
次に、レジストパターン(不図示)を用いて、図3(a) に示すように酸化防止絶縁膜10a、下地絶縁膜10b及び第1層間絶縁膜8をエッチングすることにより、第2及び第3の不純物拡散領域5b,5cの上に第2及び第3のコンタクトホール8b,8cを形成する。
【0050】
さらに、下地絶縁膜10b上面と第2、第3のコンタクトホール8b,8c内面に、グルー膜として厚さ30nmのTi膜と厚さ50nmのTiN 膜をスパッタ法により順に形成する。さらに、CVD法によりW膜をTiN 膜上に成長して第2、第3のコンタクトホール8b,8c内を完全に埋め込む。
【0051】
続いて、図3(b) に示すように、W膜、TiN 膜及びTi膜をCMP法により研磨して下地絶縁膜10bの上面上から除去する。これにより第2、第3のコンタクトホール8b,8c内に残されたタングステン膜、TiN 膜及びTi膜をそれぞれ第2、第3導電性プラグ11a,11bとする。
【0052】
次に、図3(c) に示す構造を形成するまでの工程を説明する。
【0053】
まず、第2、第3導電性プラグ11a,11b上と下地絶縁膜10b上に、例えば厚さ5nm以上で20nm以下、例えば10nmのチタン(Ti)膜(結晶性改善層)12をスパッタ法により形成する。さらに、Ti膜12の上に厚さ300nmのイリジウム(Ir)膜13をスパッタ法により形成する。そして、Ti膜12及びIr膜13を第1導電膜15とする。なお、Ir膜13の厚さは300nmに限られるものではなく、酸素アニールの際に、酸素を透過しない膜厚とする。
【0054】
なお、第1導電膜15を形成する前又は後に例えば膜剥がれ防止のために下地絶縁膜10bをアニールする。アニール方法として、例えば、アルゴン雰囲気中において600〜750℃で加熱するRTA(rapid thermal annealing) を採用する。
【0055】
次に、第1導電膜15上に、強誘電体膜16として例えば厚さ100nmのPZT膜をMOCVD( 有機金属CVD)法により形成する。
【0056】
MOCVD法によりPZTを形成する場合に用いるソースとして例えば以下のような液体状の有機ソースを用いる。
【0057】
鉛(Pb)供給用の有機ソースとして、Pb(DPM)2( Pb(C11H19O2)2) を濃度0.3mol/litterでTHF(TetraHydroFuran :C4H8O )液に溶かした材料が用いられる。また、ジルコニウム(Zr)供給用の有機ソースとして、Zr(DMHD)4 ( Zr((C9H15O2)4)を濃度0.3mol/litterでTHF液に溶かした材料が用いられる。チタン(Ti)供給用の有機ソースとして、Ti(O−iPr)2(DPM)2(Ti(C3H7O)2(C11H1 9O2)2 )を濃度0.3mol/litterでTHF液に溶かした材料が用いられる。
【0058】
それらの有機ソースは、特に図示しないが、気化器によって気化されて酸素(O2) ガスとともに強誘電体膜成長雰囲気内に導入される。強誘電体膜成長雰囲気(反応室)内では、酸素ガスの分圧を1Torr以上で3Torr以下、例えば2Torrとすることが好ましい。また、酸素ガス分圧を制御するために酸素ガスと不活性ガス、例えばアルゴン又は窒素を混合することが好ましい。酸素ガスと不活性ガスの混合ガスのうち酸素ガスの流量比を20%以上で60%以下の範囲、例えば40%とすることが好ましい。
【0059】
なお、強誘電体膜16と第1導電膜15の関係や、強誘電体膜16形成時の酸素ガスの分圧の詳細については後述する。
【0060】
PT系強誘電体材料として、PZTの他に、PT(PbTiO3) があり、さらにPZTにランタン(La)、カルシウム(Ca)、ストロンチウム(Sr)から選択した材料を含有させたPLZT、PLCSZTなどがある。PLZTは、PZTにLaをドープした構造を有する。また、PLCSZTは、PZTにLa、Ca、Srをドープした構造を有する。この場合、ランタン(La)供給用の有機ソースとしてLa(DPM)3があり、カルシウム(Ca)供給用の有機ソースとしてCa(DPM)2があり、ストロンチウム(Sr)供給用の有機ソースとしてSr(DPM)2がある。
【0061】
強誘電体膜16の材料としては、PT系の他に、SrBi2Ta2O9、SrBi2(Ta,Nb)2O9 等のBi層状構造化合物材料などがある。
【0062】
そのような強誘電体膜16はMOCVD法により形成されているので、成膜過程で結晶成長する。しかも、Ti膜12により、第1導電膜15表面の(111)面の配向強度も高くなっているので、強誘電体膜16の結晶性は向上する。従って、成長後には結晶化アニールを省略してもよい。
【0063】
次に、強誘電体膜16の上に第2導電膜17として例えば厚さ200nmのPt膜、酸化イリジウム(IrO2)等の貴金属又は貴金属酸化物をスパッタ法により形成する。
【0064】
この後に、第2導電膜17上に、ハードマスク18としてTiN 膜18aとSiO2膜18bを順に形成する。SiO2膜18bはソースとしてTEOSを用いるプラズマCVDにより形成される。そのハードマスク18は、フォトリソグラフィー法により第2及び第3導電性プラグ11a,11bの上方にキャパシタ平面形状となるようにパターンされる。
【0065】
次に、図4(a) に示すように、ハードマスク18に覆われない領域の第2導電膜17、強誘電体膜16、第1導電膜15を順次エッチングする。この場合、強誘電体膜16は、塩素とアルゴンを含む雰囲気中でスパッタ反応によりエッチングされる。また、第2導電膜17と第1導電膜15は、臭素(Br2)導入雰囲気中でスパッタ反応によりエッチングされる。
【0066】
以上により、下地絶縁膜10bの上には、第1導電膜15よりなるキャパシタQの下部電極15aと、強誘電体膜16よりなるキャパシタQの誘電体膜16aと、第2導電膜17よりなるキャパシタQの上部電極17aが形成される。そして、1つのトランジスタ形成領域において、1つの下部電極15aは第2導電性プラグ11aを介して第2不純物拡散領域5bに電気的に接続され、また、別の下部電極15aは第3導電性プラグ11bを介して第3不純物拡散領域5cに電気的に接続される。
【0067】
その後に、ハードマスク18を除去する。
【0068】
なお、下部電極15aとなる第1導電膜15を構成するIr膜13は酸素透過防止機能を有するのでその下のTi膜12の酸化は抑制される。しかし、パターニングにより下部電極15aを形成した後にTi膜12が酸化雰囲気に曝されることにより側部から酸化されるおそれがある。このような場合でも、Ti膜12の膜厚を20nm以下で5nm以上、好ましくは10nm以下で5nm以上に形成することによって、Ti膜12の酸化による電気抵抗の増加は抑制される。その詳細については後述する。
【0069】
続いて、エッチングによる強誘電体膜16のダメージを回復するために、回復アニールを行う。この場合の回復アニールは、例えば、基板温度650℃、60分間の条件で酸素雰囲気中で行われる。
【0070】
次に、図4(b) に示すように、キャパシタQを覆う保護膜19として厚さ50nmのアルミナをスパッタにより下地絶縁膜10b上に形成した後に、酸素雰囲気中で650℃で60分間の条件でキャパシタQをアニールする。この保護膜19は、プロセスダメージからキャパシタQを保護するものである。
【0071】
その後、TEOSガスを用いるプラズマCVD法により、第2層間絶縁膜20として厚さ1.0μm程度の酸化シリコン(SiO2)を保護膜19上に形成する。さらに、第2層間絶縁膜20の上面をCMP法により平坦化する。この例では、CMP後の第2層間絶縁膜20の残りの厚さは、キャパシタQの上部電極17a上で300nm程度とする。
【0072】
次に、レジストマスク(不図示)を用いて、図5(a) に示すように、第2層間絶縁膜20、保護膜19、酸化防止絶縁膜10a及び下地絶縁膜10bをエッチングすることにより第1導電プラグ9の上にホール20aを形成する。
【0073】
さらに、ホール20a内と第2層間絶縁膜20上に、グルー膜として厚さ50nmのTiN 膜をスパッタ法により順に形成する。さらに、CVD法によりタングステン(W)膜をグルー膜上に成長するとともにホール20a内を完全に埋め込む。
【0074】
続いて、W膜及びTiN 膜をCMP法により研磨して第2層間絶縁膜20の上面上から除去する。そして、ホール20a内に残されたW膜及びグルー膜を、第4導電性プラグ21とする。この第4導電性プラグ21は、第1導電性プラグ9を介して第1不純物拡散領域5aに電気的に接続される。
【0075】
次に、図5(b) に示す構造を形成するまでの工程を説明する。
【0076】
まず、第4導電性プラグ21上と第2層間絶縁膜20上に、第2の酸化防止膜(不図示)としてSiON膜をCVD法により形成する。さらに、第2の酸化防止膜(不図示)と第2層間絶縁膜20をフォトリソグラフィー法によりパターニングしてキャパシタQの上部電極17a上にコンタクトホール20bを形成する。
【0077】
コンタクトホール20bを形成することによりダメージを受けたキャパシタQはアニールによって回復される。そのアニールは、例えば酸素雰囲気中で基板温度550℃として60分間行われる。
【0078】
その後に、第2層間絶縁膜20上に形成された酸化防止膜をエッチバックによって除去するとともに、第4導電性プラグ21の上面を露出させる。
【0079】
次に、キャパシタQの上部電極17a上のコンタクトホール20b内と第2層間絶縁膜20の上に多層金属膜を形成する。その後に、多層金属膜をパターニングすることにより、コンタクトホール20bを通して上部電極17aに接続される一層目金属配線21aと第4導電性プラグ21に接続される導電性パッド21bを形成する。その多層金属膜として、例えば、厚さ60nmのTi、厚さ30nmのTiN 、厚さ400nmのAl−Cu 、厚さ50nmのTi、及び厚さ70nmのTiN を順に形成した構造を採用する。
【0080】
なお、多層金属膜のパターニング方法としては、多層金属膜の上に反射防止膜(不図示)を形成し、さらに反射防止膜上にレジストを塗布した後に、レジストを露光、現像して配線形状等のレジストパターンを形成し、そのレジパターンを用いて反射防止膜と多層金属膜をエッチングする方法を採用する。なお、多層金属膜のパターニング後には、反射防止膜を除去してもよいし、そのまま残してもよい。
【0081】
さらに、第2層間絶縁膜20、一層目金属配線21a及び導電性パッド21bの上に第3層間絶縁膜22を形成する。続いて、第3層間絶縁膜22をパターニングして導電性パッド21bの上にホール22aを形成し、そのホール22a内に下から順にTiN 膜及びW膜からなる第5導電性プラグ23を形成する。
【0082】
その後に、特に図示しないが、ビット線を含む二層目配線を第3層間絶縁膜22上に形成する。そのビット線は、第5導電性プラグ23、導電性パッド21b、第4導電性プラグ21及び第1導電性プラグ9を介して第1不純物拡散領域5aに電気的に接続される。それに続いて、二層目配線層を覆う絶縁膜等が形成されるが、その詳細は省略する。
【0083】
以上の工程は、FeRAMのメモリセル領域の形成工程である。
【0084】
次に、強誘電体キャパシタを構成する第1導電膜15、強誘電体膜16について詳細に説明する。
【0085】
まず、図6(a) に示すように、シリコン基板31を覆うSiO2膜32の上に厚さ150nmのPt膜33を形成してなるサンプルを第1のサンプルとする。また、図6(b) に示すように、シリコン基板31を覆うSiO2膜32の上に厚さ150nmのIr膜34を形成してなるサンプルを第2のサンプルとする。さらに、図6(c) に示すように、シリコン基板31を覆うSiO2膜32の上に厚さ5〜40nmのTi膜35aと厚さ150nmのIr膜35bを順に形成してなるサンプルを第3のサンプルとして、Ti膜35aとIr膜35bの積層構造を以下にIr/Ti積層膜35ともいう。
【0086】
それら第1、第2及び第3のサンプルについて、XRD法を用いてPt膜33、Ir膜34、Ir/Ti積層膜35のそれぞれの(111)ピークのロッキングカーブの半値幅(以下、(111)半値幅)を測定したところ図7に示すような結果が得られた。ただし、第3のサンプルにおいてIr膜35bの下のTi膜35aの厚さを10nmとした。
【0087】
図7によれば、第2のサンプルのIr膜34は、第1のサンプルのPt膜33に比べて(111)半値幅が5倍以上大きく、配向性が悪いことがわかる。これに対し、第3のサンプルのIr膜35bは、(111)半値幅が第2のサンプルのIr膜34に比べて激減しており、Ir/Ti積層膜35とすることによってIr膜35bの配向性が著しく改善されていることがわかる。
【0088】
次に、第3のサンプルにおけるIr/Ti 積層膜35のIr膜35bの(111)ピーク強度に対してTi膜35aの厚さがどのように依存するかを調べたところ、図8に示すような結果が得られた。
【0089】
図8において、Ti膜35aが厚くなるに従ってIr(111)ピーク強度が大きくなり、5nmより厚いTi膜35aによってIr膜35bの結晶性が向上することがわかる。
【0090】
以上のことから、Ir膜の下地としてTi膜を用いることによりIr膜の結晶性が著しく改善されることがわかったが、メモリ形成のプロセス上懸念点がある。
【0091】
例えば、図4(b) 、図5(a),(b) に示したように、スタック型の強誘電体キャパシタを形成した後のキャパシタ保護膜19、層間絶縁膜20或いは配線21aなどの各形成工程において、Ti膜13の酸化により下部電極15aが絶縁体となる懸念である。
【0092】
そこで、Ti膜の酸化による影響を調べるために以下の調査を行った。
【0093】
まず、図9(a) に示すように、シリコンウェハ41上のSiO2膜42の上にスパッタにより第1Pt膜43とTi膜をスパッタ法により順に形成し、この状態で酸素中で650℃のアニールを行ってTi膜を酸化させてTiO2膜44を形成した後に、TiO2膜44上に第2Pt膜45を形成して、この後、再び、酸素中で650℃のアニールを行った。このように形成したPt/TiO2/Pt構造の抵抗に対するTi膜の膜厚依存性を測定したところ、図9(b) に示すような結果が得られた。
【0094】
図9(b) によれば、Ti膜の厚さが20nm以上では抵抗が大きく、電極として機能しないことがわかる。ここでのTi膜の厚さはスパッタ直後のものである。
【0095】
以上のような実験結果によれば、下部電極15aを構成するIr/Ti積層構造のTi膜12の厚さは、Ti膜の酸化を考慮すれば、5nm以上かつ20nm以下である必要があり、望ましくは10nm程度又は10nm以下に調整すべきであることが分かった。
【0096】
なお、下部電極を構成するTi膜は必ずしも全てが酸化されるわけではなく、最悪の場合を考慮してTi膜の膜厚を設定することになる。
【0097】
Ir/Ti積層構造の下部電極15aの効果を確認するために、そのTi膜の厚さを10nmとして下部電極15a上にCVD法を用いてPZT膜を形成した。
【0098】
PZT成膜温度は580℃であり、Pb原料としてPb(DPM)2を0.32ml/min、Zr原料としてZr(dmhd)4 を0.2ml/min、Ti原料としてTi(O−iPr)2(DPM)2を0.2ml/min導入し、酸素分圧を5Torrとした。有機原料はTHFに0.3mol/litterの濃度で溶解させ、液体の状態で気化器まで輸送した。また、気化器温度を260℃としてTHFおよび有機ソースを気化し、これにより発生したガスを酸素と混合した後に、シリコンウェハ上にシャワーヘッドを介して吹き付けた。シリコンウェハ上での成膜時間を420秒とした。
【0099】
これにより、得られたPZT膜の膜厚は120nmであり、組成は、Pb/(Zr+Ti)= 1.15、Zr/(Zr+Ti)= 0.45であった。このようにして成膜されたPZT膜の2θ/θ法でのXRDパターンを図10(a) に示す。比較例として、Ir単層からなる従来の下部電極上に形成したPZT膜の結果を図10(b) 示す。図10(a) と図10(b) を比較すると、Ir/Ti 積層構造の下部電極を用いることにより、38°付近のPZT(111)ピーク強度(図中矢印)が増加していることが分かる。
【0100】
これらのPZT膜上にそれぞれスパッタ法によりPtからなる上部電極を形成してパターニングを経て強誘電体キャパシタを完成させ、650℃での酸素アニールを行った後に、各強誘電体キャパシタの電気的特性を評価したところ、図11に示すような自発分極の駆動電圧依存性が表れた。
【0101】
従って、Ir/Ti 積層構造の下部電極を用いることにより、Ir単層構造の下部電極に比べて自発分極が増加することがわかる。例えば、1.8V駆動の場合に、Ir単層構造の下部電極上のPZT膜のヒステリシス特性の自発分極(残留分極)量2Prが36μC/cm2 となるのに対し、Ir/Ti 積層構造の下部電極を用いることにより45μC/cm2 となって25%程度増加することがわかった。
【0102】
従って、下部電極としてIr/Ti 積層電極を用いることにより、PZT膜の配向性が向上し、その結果、自発分極が増加することがわかった。
【0103】
なお、本実施例では、PZT膜(強誘電体膜)の形成にMOCVD法を用いたが、下部電極の配向性が向上することによりPZT膜の配向性および電気的特性の改善にも有効であることは、他のPZT成膜法でも同様であるため、スパッタ法、ゾルゲル法を用いて成膜したPZT膜にも適用可能である。例えば、下部電極材料として触媒作用の大きなプラチナを用いたくない場合に、Ir/Ti 積層構造を採用することは好ましい。
【0104】
次に、PZT膜をMOCVD法で成膜する際の、酸化ガス分圧の制御方法についての例を示す。
【0105】
従来技術の欄でも述べた通り、有機原料がシリコンウェハに到達する前に酸化ガスと反応して分解すればPZT結晶の配向性が劣化する。しかし、酸化ガスを導入しないと、正常なPZT膜の結晶成長が行われない。このため、酸化ガスの分圧を精密に制御しなければ、ウェハ到達前の原料分解を抑制し、かつウェハ上でのPZT結晶成長を促進させることはできない。
【0106】
そこで、MOCVD法を用いてPZT膜を形成する場合の酸化ガス分圧を変化させてPZT膜を第1導電膜上に形成した。なお、PZT成膜温度は580℃であり、Pb原料としてPb(DPM)2、Zr原料としてZr(dmhd)4 、Ti原料としてTi(O−iPr)2(DPM)2を用い、酸素分圧は0.5〜5Torrの範囲で変化させ、それぞれ厚さ120nmのPZT膜を得た。酸素分圧の制御は、不活性ガスと酸素を混合し、その混合ガスの全流量を固定して、その流量比を変化させることで行った。これは、ガス全流量を変化させると、膜厚や組成の面内分布が変化してしまうからである。
【0107】
酸素ガスと不活性ガスの混合は、気化器と成膜チャンバの間に設けられた混合器の中で行われる。
【0108】
不活性ガスは薄膜堆積中に反応に寄与しないガスであり、窒素やアルゴン等が挙げられる。本実施形態では、不活性ガスとして窒素を用い、窒素と酸素の混合ガスの全流量を2500sccmと一定にして、かつ酸素流量比をその全流量の10%〜100%で変化させて実験を行った。この際の、チャンバ内のその混合ガスの圧力を5Torrとした。原料の流量は、組成がPb/(Zr+Ti)=1.15、 Zr/(Zr+Ti) =0.45となるように調整した。このようにして成膜されたPZT膜の2θ/θ法でのXRDパターンを図12に示す。
【0109】
図12からわかるように、酸素分圧が1〜4Torrの時、38°付近のPZT(111)ピーク強度は最大となり、その範囲で酸素分圧を制御しないと、PZT(111)ピーク強度は急激に減少してしまう。
【0110】
このPZT膜上にPt上部電極をスパッタ法により形成した。そして、650℃での酸素アニールを行った後に、駆動電圧1.8VにてPZTキャパシタの電気的特性を評価したところ、図13に示すような結果が得られた。
【0111】
図13は、自発分極の酸素分圧依存性を示す。PZT(111)ピーク強度と同様に、酸素分圧が2Torrの時の自発分極は最大となり、それを中心として±1Torrの範囲に酸素分圧を制御しないと、自発分極は急激に減少してしまうことがわかる。これを考慮すると、図12に示した酸素分圧は、2Torrを中心として±1Torrの範囲に酸素分圧を制御する必要がある。
【0112】
以上から、MOCVD法を用いて、PZT膜を形成する際の酸化ガス分圧は1Torr以上かつ3Torr以下であり、安定性やプロセスマージンを考慮に入れると、望ましくは酸化ガス分圧を2Torrに設定すべきであることがわかった。
【0113】
なお、PZT膜を形成する際には、酸素ガスの代わりにその他の酸化ガス、例えばN2O やO3、NO2 を用いてもよい。
【0114】
以上の第1実施形態の説明ではPZT膜の形成を中心に述べたが、その他のPT系膜の形成でも効果は同じである。さらにPZT/PTの積層構造でも同様の効果が得られる。
【0115】
強誘電体メモリの動作マージンは、強誘電体キャパシタの自発分極と強い関係があり、自発分極が大きい本発明の強誘電体キャパシタを用いて強誘電体メモリを作製することは、そのデバイスの動作マージンを拡大させ、動作を安定化するのに寄与する。
(第2実施形態)
以下に、図14〜図18を参照して、本発明の第2実施形態に係る半導体装置の製造方法について説明する。図14〜図18はその半導体装置の製造工程を示す断面図である。
【0116】
第2実施形態により作成される半導体装置において、第1実施形態により作成される半導体装置と異なるところは、図17(a)に示すように、強誘電体キャパシタQの下部電極のIr膜65bとTi膜61の間に酸素バリアメタル層62が設けられ、かつ、Ti膜61及び酸素バリアメタル層62はIr膜65bよりも小さくパターニングされている点である。さらに、Ti膜61及び酸素バリアメタル層62の側面は酸化防止絶縁膜63により被覆されている点も第1実施形態と異なっている。Ti膜61及び酸素バリアメタル層62は強誘電体キャパシタQの下部電極65aの一部を構成する。この場合、Ti膜61により酸素バリアメタル層62の結晶性が改善される。
【0117】
この実施形態に係る半導体装置の製造方法に関し、最初に、図14(a)に示す断面構造を形成するまでの工程を説明する。
【0118】
図14(a)の構造を得るための製造工程のうち、平坦化された層間絶縁膜8を形成する工程までは、図2(a)の構造を得るために第1実施形態で説明した工程と同じ工程を経る。即ち、その工程を経て、MOSトランジスタT1、T2と、MOSトランジスタT1、T2を覆うカバー絶縁膜7と、平坦化された第1層間絶縁膜8とが形成される。図14(a)において、図2(a)と同じ符号は図2(a)と同じ要素を示している。
【0119】
平坦化された第1層間絶縁膜8を形成した後、レジストパターン(不図示)を用いて第1層間絶縁膜8とカバー絶縁膜7をエッチングすることにより、メモリセル領域の第1、第2及び第3のn型不純物拡散領域5a,5b,5cの上にそれぞれ第1,第2及び第3のコンタクトホール58a,58b,58cを形成する。
【0120】
次に、第1層間絶縁膜8上面と第1〜第3のコンタクトホール58a〜58c内面に、グルー膜59aとして厚さ20nmのチタン(Ti)膜と厚さ50nmの窒化チタン(TiN )膜をスパッタ法により順に形成する。さらに、WF6 を用いるCVD法によって、タングステン(W)膜59bをグルー膜59a上に成長してコンタクトホール58a〜58c内を完全に埋め込む。
【0121】
続いて、タングステン膜59bとグルー膜59aをCMP法により研磨して第1層間絶縁膜8の上面上から除去する。これにより、第1、第2及び第3のコンタクトホール58a,58b,58c内にそれぞれ残されたタングステン膜59b及びグルー膜59aは、第1、第2及び第3の導電性プラグ60a,60b,60cとして使用される。第1、第2及び第3の導電性プラグ60a,60b,60cは、それぞれ第1、第2及び第3のn型不純物拡散領域5a,5b,5cに接続される。また、第1の導電性プラグ60aは、後述するビット線に電気的に接続され、第2及び第3の導電性プラグ60b,60cはそれぞれ後述するキャパシタに接続される。
【0122】
その後に、基板温度350℃、120秒の条件で第1層間絶縁膜8を窒素プラズマ雰囲気中に曝す。
【0123】
次に、図14(b)に示すように、第1〜第3の導電性プラグ60a〜60cの上と第1層間絶縁膜8の上に、5nm以上で20nm以下、例えば10nmの厚さのチタン(Ti)膜を結晶性改善層61としてスパッタにより形成する。結晶性改善層61はこの上に形成される酸素バリアメタル層62及びイリジウム膜65b等の結晶性を改善し、イリジウム膜65b等の上に形成されるキャパシタ強誘電体膜66の膜質を良好に保つ。なお、結晶性改善層61として、窒化チタン(TiN) 膜の単層構造、又は、TiN 上側層とTi下側層の2層構造を採用してもよい。
【0124】
さらに、結晶性改善層61上に導電性の酸素バリアメタル層62としてイリジウム膜をスパッタにより形成する。酸素バリアメタル層62は、第2,第3の導電性プラグ60b,60cの異常酸化を防止するために十分な厚さに形成される。ここでは、その膜厚を200nmとする。
【0125】
次に、図15(a)に示すように、マスク(不図示)を用いて、酸素バリアメタル層62と結晶性改善層61をエッチングすることにより、酸素バリアメタル層62と結晶性改善層61を第2、第3の導電性プラグ60b,60cの上とその周辺に島状に残す。これにより、第1の導電性プラグ60aは露出する。その後に、マスクは除去される。
【0126】
次に、図15(b)に示すように、結晶性改善層61、酸素バリアメタル層62、及び第1層間絶縁膜58の上に酸化防止絶縁膜63としてSiON膜又はSi3N4 膜をCVD法により例えば100nmの厚さに形成する。続いて、酸化防止絶縁膜63の上に絶縁性密着層64を形成する。絶縁性密着層64として、例えばTEOSを用いるCVD法により100nmの厚さのSiO2膜を形成する。絶縁性密着層64は後述するキャパシタ下部電極との密着性を向上させるために形成される。
【0127】
次に、図16(a)に示すように、酸素バリアメタル層62をストッパー層として機能させて、絶縁性密着層64と酸化防止絶縁膜63をCMPにより研磨して酸素バリアメタル層62の上面を露出させる。この状態で、結晶性改善層61は酸素バリアメタル層62と酸化防止絶縁膜63によって覆われているので、酸化が防止される。
【0128】
次に、図16(b)に示すように、酸素バリアメタル層62、酸化防止絶縁膜63及び絶縁性密着層64の上に第1導電膜65bを形成する。第1導電膜65bとして、例えば、厚さ150nmのIr膜をスパッタにより形成する。なお、第1導電膜65bを形成する前又は後に例えば膜剥がれ防止のために絶縁性密着層64をアニールする。アニール方法として例えば、アルゴン雰囲気中で750℃,60秒のRTA(Rapid thermal Annealing)を採用する。
【0129】
続いて、第1導電膜65b上に、第1実施形態と同様に、強誘電体膜66を形成する。この場合、強誘電体膜66はMOCVD法により形成されているので、成膜過程で結晶成長する。しかも、Ti膜(結晶性改善層)61により、第1導電膜65b表面の(111)面の配向強度も高くなっているので、強誘電体膜66の結晶性は向上する。従って、MOCVD法を用いた場合、成長後の結晶化アニール処理は省略してもよい。
【0130】
さらに、強誘電体膜66の上に、第1実施形態と同様に、第2導電膜67をスパッタ法により形成する。
【0131】
その後に、第2導電膜67上に、キャパシタ平面形状のハードマスク18を形成する。
【0132】
次に、ハードマスク18に覆われない領域の第2導電膜67、強誘電体膜66、第1導電膜65bを順次エッチングすることにより、酸素バリアメタル層62、絶縁性密着層64及び酸化防止絶縁膜63の上にキャパシタQを形成する。ハードマスク18は、キャパシタQのパターン形成後に除去される。
【0133】
キャパシタQは、図17(a)に示すように、Ti膜61、酸素バリアメタル層62及び第1導電膜65bよりなる下部電極65aと、強誘電体膜66よりなる誘電体膜66aと、第2導電膜67よりなる上部電極67aから構成される。続いて、エッチングによる強誘電体膜66のダメージを回復するために、回復アニールを行う。この場合の回復アニールは、例えば、基板温度650℃、60分間の条件で酸素を含む炉内で行われる。
【0134】
上記の酸素雰囲気でのアニール処理において、酸化防止絶縁膜63及び酸素バリアメタル層62によって覆われた結晶性改善層61は酸化されず、その抵抗の上昇は抑えられる。また、下部電極65a直下の第2,第3の導電性プラグ60b、60cの耐熱性は、第1導電膜65b及び酸素バリアメタル層62を構成するIr膜の総厚の酸素透過性で決まる。なお、上部電極が酸素透過を防止し得る膜を有している場合、上部電極も下方への酸素の透過を抑制し得る。また、下部電極65a直下に位置しない第1の導電性プラグ60aの耐酸化性は、絶縁性密着層64と酸化防止絶縁膜63の酸素透過性で決まる。
【0135】
この場合、第1の導電性プラグ60aは絶縁性密着層64と酸化防止絶縁膜63の酸素に対する十分な耐性によって酸化が防止される。
【0136】
また、第2、第3の導電性プラグ60b、60cは酸素バリアメタル層62と第一導電膜65bを構成する総厚400nm以上のイリジウム膜により覆われている。ところで、イリジウム膜は、酸素含有雰囲気中で550℃の基板温度でアニールする際に下方への酸素の透過を防止するために例えば200nmの厚さを必要とし、さらに基板温度が100℃上がる毎に膜厚100nmずつを必要とする。
【0137】
従って、酸素雰囲気中、基板温度650℃でのアニール処理において、総厚400nm以上のイリジウム膜は下方への酸素の透過を有効に防止し得る。更に加えて、酸素バリアメタル層62の側面及びその周辺部が酸化防止絶縁膜63により覆われているため、第2、第3の導電性プラグ60b,60cの異常酸化をより一層防止することができる。
【0138】
次に、図17(b)に示すように、キャパシタ保護膜19をキャパシタQ及び絶縁性密着層64の上に形成する。続いて、キャパシタQを酸素雰囲気内でアニールする。その後、プラズマCVD法により、第2層間絶縁膜20をキャパシタ保護膜19上に形成する。さらに、第2層間絶縁膜20の上面をCMP法により平坦化する。
【0139】
この後には、図18に示すように、第1実施形態と同じ工程によってキャパシタ保護膜19、第2層間絶縁膜20、第4導電性プラグ21、導電性パッド21b、一層目配線21a、第3層間絶縁膜22、第5の導電性プラグ23、ビット線68等を形成する。なお、図18において、図5(b)と同じ符号は同じ要素を示している。
【0140】
上記したように本実施形態によれば、図16(b)に示すように、結晶性改善層61としてのTi膜上に酸素バリアメタル層62が形成されているため、酸素バリアメタル層62の(111)面の配向強度が高くなるので、酸素バリアメタル層62の上に形成された第1導電膜65bの(111)面の配向強度も高くなり、その上の強誘電体膜66の結晶性を向上させることができる。
(第3実施形態)
次に、図19〜図22を参照して、本発明の第3実施形態に係る半導体装置の製造工程を説明する。図19〜図22はその製造工程断面図である。
【0141】
第3実施形態により作成される半導体装置において、第2実施形態により作成される半導体装置と異なるところは、Ti膜61と、その上に形成されて、導電性プラグ60b、60cを構成するタングステンの酸化を防止する酸素バリアメタル層62aとが、Ir膜65bの大きさと同じ大きさにパターン形成されている点である。Ti膜61及び酸素バリアメタル層62aはキャパシタQの下部電極65aの一部を構成している。
【0142】
図19(a)に示す構造を形成するまでの工程を説明する。
【0143】
まず、第1実施形態及び第2実施形態に示した工程に従って、シリコン基板1にMOSトランジスタT1 ,T2 を形成し、さらに、カバー膜7、第1層間絶縁膜8、第1〜第3の導電性プラグ60a〜60cを形成する。
【0144】
この後に、第1〜第3の導電性プラグ60a〜60cの上と第1層間絶縁膜8の上に、チタン(Ti)膜を結晶性改善層61としてスパッタにより形成する。チタン膜の膜厚は酸化されても導電性を確保できる厚さが好ましく、5nm以上で20nm以下、例えば10nmの厚さとする。結晶性改善層61としてTiN 膜の単層構造、又は、TiN 上側層とTi下側層の2層構造を採用してもよい。
【0145】
さらに、結晶性改善層61上に導電性の酸素バリアメタル層62aとしてイリジウム膜をスパッタにより形成する。酸素バリアメタル層62aは、酸素雰囲気中でのアニールの際に第2,第3の導電性プラグ60b,60cの異常酸化を防止するため、十分な厚さに形成される。この実施形態では、その膜厚を400nmとする。これらの結晶性改善層61及び酸素バリアメタル層62aは、後述するキャパシタQの下部電極65aの一部を構成する。
【0146】
続いて、酸素バリアメタル層62aのうち第2、第3の導電性プラグ60b,60cの上とその周辺の領域にマスクM2 として窒化チタン、酸化シリコン等のハードマスクを形成する。マスクM2 の平面形状は後述するキャパシタの下部電極65aの形状とする。
【0147】
次に、図19(b)に示すように、マスクM2 に覆われない領域の酸素バリアメタル層62a及び結晶性改善層61をエッチングすることにより、酸素バリアメタル層62a及び結晶性改善層61を第2、第3の導電性プラグ60b,60cの上とその周辺にキャパシタの大きさに残す。ここで、第1の導電性プラグ60aは露出する。続いて、マスクM2 は除去される。
【0148】
その後に、図20(a)に示すように、第1の導電性プラグ60a、結晶性改善層61、酸素バリアメタル層62a及び第1層間絶縁膜8の上に、第2実施形態と同様な条件で、酸化防止絶縁膜63と絶縁性密着層64を順に形成する。さらに、図20(b)に示すように、酸素バリアメタル層62aをストッパー膜として機能させて、CMPにより絶縁性密着層64と酸化防止絶縁膜63を研磨することにより酸素バリアメタル層62aの上面を露出させる。これにより、酸素バリアメタル層62a、酸化防止絶縁膜63及び絶縁性密着層64の上面はほぼ平坦になる。
【0149】
この後に、図21(a)に示すように、第2実施形態と同様に、酸素バリアメタル層62a、酸化防止絶縁膜63及び絶縁性密着層64の上に、第1導電膜65bとして例えば厚さ150nmのIr膜をスパッタにより形成する。なお、第1導電膜65bを形成する前又は後に膜剥がれ防止のために絶縁性密着層64をアニールする。
【0150】
続いて、第1実施形態で示した条件により、第1導電膜65b上に強誘電体膜66を形成する。この場合、強誘電体膜66はMOCVD法により形成されているので、成膜過程で結晶成長する。しかも、Ti膜(結晶性改善層)61により、第1導電膜65b表面の(111)面の配向強度も高くなっているので、強誘電体膜66の結晶性は向上する。従って、MOCVD法を用いた場合、成長後の結晶化アニール処理は省略してもよい。
【0151】
さらに、強誘電体膜66の上に、第2導電膜67として例えば厚さ200nmのIrO2膜をスパッタ法により形成する。
【0152】
次いで、第2導電膜67上にTiN 膜とSiO2膜を順に形成し、これらの膜をパターニングして、ハードマスク18を形成する。ハードマスク18は、第2、第3の導電性プラグ60b,60cの上方で酸素バリアメタル層62aとほぼ同じキャパシタ形状にパターニングされる。
【0153】
続いて、第1実施形態と同じ条件によって、ハードマスク18に覆われない領域の第2導電膜67、強誘電体膜66及び第1導電膜65bを順次エッチングする。その後に、ハードマスク18を除去する。
【0154】
以上により、図21(b)に示すように、第1層間絶縁膜8上にはキャパシタQが形成される。キャパシタQの下部電極65aは第1導電膜65b、酸素バリアメタル層62a及びTi膜61によって構成される。また、キャパシタQの誘電体膜66aは強誘電体膜66から構成され、さらにキャパシタQの上部電極67aは第2導電膜67から構成される。
【0155】
次いで、エッチングによる強誘電体膜66のダメージを回復するために、酸素雰囲気中、基板温度650℃、60分間の条件でアニールを行う。この場合、導電性プラグ60b、60cを覆う酸素バリアメタル層62aの厚さが400nm以上となっており、かつ酸素バリアメタル層62aの側面及びその周辺部が酸化防止絶縁膜63により覆われているため、下層への酸素の透過が有効に防止されて導電性プラグ60b、60cの異常酸化が防止される。
【0156】
この後には、図22に示すように、第1実施形態と同じ工程によってキャパシタ保護膜19、第2層間絶縁膜20、第4導電性プラグ21、導電性パッド21b、一層目配線21a、第3層間絶縁膜22、第5の導電性プラグ23、ビット線68等を形成する。なお、図22において、図5(b)と同じ符号は図5(b)と同じ要素を示している。
【0157】
上記したように本実施形態によれば、結晶性改善層61としてTi膜を採用することにより、酸素バリアメタル層62aを通して下部電極65a上面での(111)面の配向強度が高くなるので、下部電極65a上に形成される強誘電体膜66の結晶性が改善される。
(付記1)絶縁膜の上に順に形成されるチタン膜とイリジウム膜の積層構造を有する下部電極と、
前記下部電極の上に形成された強誘電体膜と、
前記強誘電体膜上に形成された上部電極と
からなる強誘電体キャパシタ。
(付記2)前記チタン膜の膜厚は、5nm以上であって20nm以下であることを特徴とする付記1に記載の強誘電体キャパシタ。
(付記3)前記チタン膜は酸化されていることを特徴とする付記1に記載の強誘電体キャパシタ。
(付記4)前記下部電極の積層構造は前記イリジウム膜の上に他の導電膜を有し、かつ前記チタン膜及び前記イリジウム膜の側面は酸化防止絶縁膜により被覆されていることを特徴とする付記1乃至3のいずれか一に記載の誘電体キャパシタ。
(付記5)前記イリジウム膜の膜厚が前記強誘電体膜のアニール温度で下方への酸素の透過を防止し得る厚さに形成されていることを特徴とする付記4記載の誘電体キャパシタ。
(付記6)前記下部電極のチタン膜とイリジウム膜の間に酸素バリアメタル層が設けられ、かつ前記チタン膜と前記酸素バリアメタル層の側面は、酸化防止絶縁膜により被覆されていることを特徴とする付記1乃至3のいずれか一に記載の誘電体キャパシタ。
(付記7)前記チタン膜及び前記酸素バリアメタル層はその上の前記イリジウム膜よりも小さくパターン形成されていることを特徴とする付記6記載の誘電体キャパシタ。
(付記8)前記酸素バリアメタル層の材料はイリジウムであり、かつ前記酸素バリアメタル層と前記その上のイリジウム膜との総厚が前記強誘電体膜のアニール温度で下方への酸素の透過を防止し得る厚さに形成されていることを特徴とする付記6又は7記載の誘電体キャパシタ。
(付記9) 前記絶縁膜は半導体基板上方に形成され、
前記半導体基板の表層には不純物拡散領域が形成され、
前記絶縁膜には前記下部電極の下面に接続されて前記不純物拡散領域に電気的に接続される導電性プラグが形成されている
ことを特徴とする付記1乃至8のいずれか一に記載の強誘電体キャパシタ。
(付記10)付記1乃至9のいずれか一に記載の強誘電体キャパシタを有することを特徴とする強誘電体メモリ。
(付記11)絶縁膜の上にチタン膜とイリジウム膜を順に形成して第1導電膜とする工程と、
成膜雰囲気中に有機ソースと酸化ガスを導入してMOCVD法により強誘電体膜を前記第1導電膜上に形成する工程と、
前記強誘電体膜の上に第2導電膜を形成する工程と、
前記第2導電膜をパターニングしてキャパシタ上部電極を形成する工程と、
前記強誘電体膜をパターニングしてキャパシタ誘電体膜を形成する工程と、
前記第1導電膜をパターニングしてキャパシタ下部電極を形成する工程と
を有することを特徴とする強誘電体キャパシタの形成方法。
(付記12)絶縁膜の上に第1導電膜を形成する工程と、
成膜雰囲気中に有機ソースと酸化ガスを導入するとともに前記酸化ガスの分圧を1Torr以上で3Torr以下としてMOCVD法により強誘電体膜を前記第1導電膜上に形成する工程と、
前記強誘電体膜の上に第2導電膜を形成する工程と、
前記第2導電膜をパターニングしてキャパシタ上部電極を形成する工程と、
前記強誘電体膜をパターニングしてキャパシタ誘電体膜を形成する工程と、
前記第1導電膜をパターニングしてキャパシタ下部電極を形成する工程と
を有することを特徴とする強誘電体キャパシタの形成方法。
(付記13)前記酸化ガスの分圧は2Torrであることを特徴とする付記12に記載の強誘電体キャパシタの形成方法。
(付記14)前記酸化ガスは、不活性ガスを混合することによって前記酸化ガス分圧を制御することを特徴とする付記12又は13に記載の強誘電体キャパシタの形成方法。
(付記15)前記酸化ガスと前記不活性ガスの混合ガスにおいて、前記酸化ガスの流量比を20%以上60%以下とすることを特徴とする付記14に記載の強誘電体キャパシタの形成方法。
(付記16)前記酸化ガスの前記流量比は40%であることを特徴とする付記14又は15に記載の強誘電体キャパシタの形成方法。
(付記17)前記不活性ガスは、窒素又はアルゴンであることを特徴とする付記14乃至16のいずれか一に記載の強誘電体キャパシタの形成方法。
(付記18)前記酸化ガスは酸素であることを特徴とする付記11乃至17のいずれか一に記載の強誘電体キャパシタの形成方法。
(付記19)前記強誘電体膜は、PZTとPTの積層膜、PZT膜、PT膜のいずれかであることを特徴とする付記11乃至18のいずれか一に記載の強誘電体キャパシタの形成方法。
(付記20)前記絶縁膜は半導体基板の上に形成されていることを特徴とする付記11乃至19のいずれか一に記載の強誘電体キャパシタの形成方法。
【0158】
【発明の効果】
以上述べたように本発明によれば、チタンとイリジウムの積層構造を有する下部電極の上に強誘電体膜と上部電極を形成してキャパシタを構成しているので、チタン膜上のイリジウム膜の(111)強度はプラチナの(111)強度に近くなるので、その上に形成される強誘電体膜、特にMOCVD法により形成される強誘電体膜の膜質を良くすることができる。
【0159】
また、イリジウム膜の下のチタン膜の膜厚を5nm以上であって20nm以下、特に10nm以下としたので、チタン膜が酸化されても抵抗の上昇が抑制されるので、下部電極の下面に導電性プラグを直に接続する場合であっても、導電性プラグと下部電極を良好にコンタクトすることができる。
【0160】
さらに、酸化ガスと有機ソースを用いてMOCVD法によりキャパシタ用強誘電体膜を形成する場合に、酸化ガスの分圧を1Torr以上で3Torr以下にするようにしたので、有機ソースと酸化ガスの反応をウェハ表面で行わせることが可能になり、強誘電体膜の膜質を従来よりも良好にすることができる。
【0161】
そのような酸化ガスの分圧の調整は、窒素、アルゴンなどの不活性ガスを酸素ガスに混合させることにより容易になる。
【図面の簡単な説明】
【図1】図1(a)、(b)は、強誘電体キャパシタの一般的形成工程を示す断面図である。
【図2】図2(a)〜(c)は、本発明の第1実施形態に係る半導体装置の形成工程を示す断面図(その1)である。
【図3】図3(a)〜(c)は、本発明の第1実施形態に係る半導体装置の形成工程を示す断面図(その2)である。
【図4】図4(a)、(b)は、本発明の第1実施形態に係る半導体装置の形成工程を示す断面図(その3)である。
【図5】図5(a)、(b)は、本発明の第1実施形態に係る半導体装置の形成工程を示す断面図(その4)である。
【図6】図6(a)〜(c)は、従来の下部電極として用いられる金属膜を有する第1、第2のサンプルと、本発明の第1実施形態の下部電極として用いられるIr/Ti積層膜を有する第3のサンプルを示す断面図である。
【図7】図7は、強誘電体キャパシタの下部電極として従来用いられているPt、Irの(111)半値幅と、本発明の第1実施形態に用いられるIr/Tiの(111)半値幅を示す図である。
【図8】図8は、本発明の下部電極に用いられるIr/TiのIr(111)ピーク強度の膜厚依存性を示す図である。
【図9】図9(a)、(b)は、本発明の第1実施形態のキャパシタ下部電極の一部を構成するTi膜の酸化による抵抗値測定のためのサンプルとその測定結果を示す図である。
【図10】図10(a)、(b)は、本発明の第1実施形態の下部電極上のPZT膜と、従来の下部電極上のPZT膜のそれぞれの2θ/θ法でのXRDパターンを示す図である。
【図11】図11は、本発明の第1実施形態の強誘電体キャパシタと従来の強誘電体キャパシタのそれぞれの自発分極特性を示す図である。
【図12】図12は、本発明の第1実施形態に係る強誘電体キャパシタを構成するPZT膜をCVD法により形成する場合の酸素分圧に対する(111)面の強度の相違を示す図である。
【図13】図13は、本発明の第1実施形態に係る強誘電体キャパシタを構成するPZT膜をCVD法により形成する場合の酸素分圧に対する自発分極特性を示す図である。
【図14】図14(a)、(b)は、本発明の第2実施形態に係る半導体装置の形成工程を示す断面図(その1)である。
【図15】図15(a)、(b)は、本発明の第2実施形態に係る半導体装置の形成工程を示す断面図(その2)である。
【図16】図16(a)、(b)は、本発明の第2実施形態に係る半導体装置の形成工程を示す断面図(その3)である。
【図17】図17(a)、(b)は、本発明の第2実施形態に係る半導体装置の形成工程を示す断面図(その4)である。
【図18】図18は、本発明の第2実施形態に係る半導体装置の形成工程を示す断面図(その5)である。
【図19】図19(a)、(b)は、本発明の第3実施形態に係る半導体装置の形成工程を示す断面図(その1)である。
【図20】図20(a)、(b)は、本発明の第3実施形態に係る半導体装置の形成工程を示す断面図(その2)である。
【図21】図21(a)、(b)は、本発明の第3実施形態に係る半導体装置の形成工程を示す断面図(その3)である。
【図22】図22は、本発明の第3実施形態に係る半導体装置の形成工程を示す断面図(その4)である。
【符号の説明】
1…シリコン(半導体)基板、2…素子分離絶縁膜、3…ゲート絶縁膜、4a,4b…ゲート電極、5a,5b,5c…不純物拡散領域、6…サイドウォールスペーサ、7…カバー絶縁膜、8…第1層間絶縁膜、9、60a…第1導電性プラグ、10a,63…酸化防止絶縁膜、11a,60b…第2導電性プラグ、11b,60c…第3導電性プラグ、12,61…Ti膜(結晶性改善層)、13,65w…Ir膜、15,65…第1導電膜、15a,65a…下部電極、16,66…強誘電体膜、16a,66a…誘電体膜、17,67…第2導電膜、17a,67a…上部電極、18…ハードマスク、19…保護膜、20…第2層間絶縁膜、21…第4導電性プラグ、22…第3層間絶縁膜、23…第5導電性プラグ、62…酸素バリアメタル層。
【発明の属する技術分野】
本発明は、強誘電体キャパシタ及び強誘電体キャパシタの形成方法にする。
【0002】
【従来の技術】
強誘電体キャパシタを用いた半導体メモリが実用化され、その構造として現在ではプレーナー型が使用されているが、強誘電体キャパシタの集積度を高めるためにスタック型に移行しつつある。
【0003】
プレーナー型は、ストライプ形状の下部電極の上に複数の上部電極が強誘電体膜を介して形成され、上部電極及び下部電極への配線接続を上側とする構造を有している。これに対して、スタック型は、下部電極、誘電体膜及び上部電極がほぼ同じ形状を有し、且つ下部電極の下に導電性プラグが接続される構造を有している。
【0004】
スタック型強誘電体キャパシタは、例えば図1(a),(b) に示すような工程によって形成される。
【0005】
図1(a) において、シリコン基板101の表層には、MOSトランジスタを構成する不純物拡散領域102が素子分離絶縁膜103により囲まれて形成され、また、素子分離絶縁膜103及び不純物拡散領域102の上には層間絶縁膜104が形成されている。層間絶縁膜104のうち不純物拡散領域102の上にはコンタクトホール105が形成され、その中には導電性プラグ106が形成されている。
【0006】
このような状態で、層間絶縁膜104の上に下部電極膜107、強誘電体膜108及び上部電極膜109を順に形成し、さらに、上部電極膜109の上であって導電性プラグ106の上方及びその周辺にマスク110を形成する。
【0007】
そして、マスク110に覆われていない上部電極膜109、強誘電体膜108及び下部電極膜107を一括でエッチングする。
【0008】
その後に、図1(b) に示すように、マスク110を除去することにより、導電性プラグ106の上に残された上部電極膜109、強誘電体膜108及び下部電極膜107をキャパシタ111とする。キャパシタ111の下部電極膜107は、導電性プラグ106に直に接続されている。
【0009】
ところで、強誘電体膜108の形成方法としては現在ではスパッタ法が用いられているが、その他に、ゾルゲル法、CVD法が知られている。
【0010】
スパッタ法により強誘電体膜108、例えばPZT膜を形成する場合には、下地となる下部電極膜107の材料としてプラチナ(Pt)が用いられる。これは、PZT膜の結晶の自発分極を大きくするためには、その下地となる下部電極膜が(111)面に強く配向している必要があるからである。そのような(111)面に強く配向する材料としてプラチナがある。
【0011】
しかし、スパッタ法により形成されたPZT膜はそのままでは結晶性が悪いので、膜の形成後に酸素雰囲気中でアニールして結晶化する必要がある。この場合、特開平10−303398号公報にあるように、タングステンプラグは非常に速い速度でかつ低い温度で酸化する。これを防ぐために、種々の試みかなされている。例えば、特開平10−303398号公報、特開2000−349255号公報、特開2001−44377号公報、特開平10−150155号公報、特開2000−349252号公報には、キャパシタとタングステンプラグの間に酸素バリアメタル層を形成する構造が記載されている。
【0012】
【特許文献1】
特開平10−303398号公報
【特許文献2】
特開2000−349255号公報
【特許文献3】
特開2001−44377号公報
【特許文献4】
特開平10−150155号公報
【特許文献5】
特開2000−349252号公報
【0013】
これに対して、PZT膜をMOCVD法により形成すれば、PZT膜は成長過程において下部電極膜上で結晶化されるので、結晶化アニールが不要となってスループットの向上が期待できる。
【0014】
しかし、PZT膜をMOCVD法により形成する場合に下部電極膜の構成材料としてPtを用いると、PZT膜中の鉛(Pb)がPtと反応してPtPbx を形成してしまい、下部電極膜とPZT膜の界面に荒れが生じ、膜質が劣化する。従って、MOCVD法によりPZT膜を形成する場合に下部電極膜としてPtを採用することはできない。
【0015】
そこで、MOCVD法により強誘電体膜を形成する場合には、下部電極膜としてPt以外の貴金属材料や導電性貴金属酸化物の採用を考える。それらの材料のうち、酸化イリジウム(IrO x )などの酸化物導電材を下部電極膜として用いると、MOCVD法によりPZT膜を形成する際に酸化物導電材が還元されるので採用するのは難しい。
【0016】
そこで、下部電極の材料としてイリジウム(Ir)のようなPZT膜と反応しにくい貴金属を採用する。
【0017】
【発明が解決しようとする課題】
下部電極膜に用いられるIr膜は一般に(111)面配向を示すが、Pt膜に比べると(111)面の配向性は劣っているので、その上に形成されるPZT膜の配向性も悪くなってランダムな結晶方位を持ってしまう。
【0018】
また、MOCVDによりPZT膜を形成する工程においては、原料ガスと酸化性ガスを混合した直後に有機金属原料の分解が始まってしまうので、無配向な結晶成長を促進する2次成長核が形成されてしまう。これによっても、PZT膜の配向性が悪くなり、ランダムな結晶方位を持ってしまう。
【0019】
酸素ガスを混合しなければ、ウェハに到達する前の原料分解は抑制できるが、酸素不足により半導体ウェハ上にPZT膜が形成されなくなる。
【0020】
これに対し、半導体ウェハ直上にて原料ガスと酸化性ガスを混合して、反応ガスがウェハ表面に到達する前のガス同士の反応を抑制する方法も考えられるが、原料ガスと酸素ガスを半導体ウェハ表面で十分に混合することが難しく、半導体ウェハ上での膜厚や組成についての面内分布が不均一になりやすいし、再現性も乏しくなりやすい。
【0021】
また、PZT膜などの強誘電体膜をスパッタ法により下部電極の上に形成する場合であっても、プラチナなどの触媒作用の大きな材料により下部電極を形成したくない場合があるが、プラチナのようにそれ自身で下部電極の(111)配向強度に優れた材料は見つかっていない。
【0022】
本発明の目的は、強誘電体膜の膜質が良好な強誘電体キャパシタ及びその形成方法を提供することにある。
【0023】
【課題を解決するための手段】
上記した課題は、絶縁膜の上に順に形成されるチタン膜とイリジウム膜とを含む積層構造を有する下部電極と、前記下部電極の上に形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極とからなる強誘電体キャパシタによって解決される。
【0024】
上記した課題は、絶縁膜の上にチタン膜とイリジウム膜を順に形成して第1導電膜とする工程と、成膜雰囲気中に有機ソースと酸化ガスを導入してMOCVD法により強誘電体膜を前記第1導電膜上に形成する工程と、前記強誘電体膜の上に第2導電膜を形成する工程と、前記第2導電膜をパターニングしてキャパシタ上部電極を形成する工程と、前記強誘電体膜をパターニングしてキャパシタ誘電体膜を形成する工程と、前記第1導電膜をパターニングしてキャパシタ下部電極を形成する工程とを有することを特徴とする強誘電体キャパシタの形成方法によって解決される。
【0025】
上記した課題は、絶縁膜の上に第1導電膜を形成する工程と、成膜雰囲気中に有機ソースと酸化ガスを導入するとともに前記酸化ガスの分圧を1Torr以上で3Torr以下としてMOCVD法により強誘電体膜を前記第1導電膜上に形成する工程と、前記強誘電体膜の上に第2導電膜を形成する工程と、前記第2導電膜をパターニングしてキャパシタ上部電極を形成する工程と、前記強誘電体膜をパターニングしてキャパシタ誘電体膜を形成する工程と、前記第1導電膜をパターニングしてキャパシタ下部電極を形成する工程とを有することを特徴とする強誘電体キャパシタの形成方法により解決される。
【0026】
本発明によれば、チタンとイリジウムの積層構造を有する下部電極の上に強誘電体膜と上部電極を形成してキャパシタを構成している。
【0027】
そのような下部電極によれば、イリジウムの(111)強度はプラチナの(111)強度に近くなるので、その上に形成される強誘電体膜、特にMOCVD法により形成される強誘電体膜の膜質は改善される。
【0028】
従って、そのような構造のキャパシタの特性は、従来のイリジウム単層の下部電極を有するキャパシタの特性に比べて良くなる。
【0029】
また、イリジウムの下のチタン膜は、酸化されるおそれがあるが、その膜厚が5nm以上であって20nm以下、特に10nm以下であれば、抵抗が低いので下部電極の下面に導電性プラグを直に接続する場合であっても、導電性プラグと下部電極のコンタクトは良好になる。
【0030】
さらに、酸化ガスと有機ソースを用いてMOCVD法によりキャパシタ用強誘電体膜を形成する場合に、酸化ガスの分圧を1Torr以上で3Torr以下にすることにより、有機ソースと酸化ガスの反応をウェハ表面で行わせることが可能になり、強誘電体膜の膜質が従来に比べて良好になる。
【0031】
そのような酸化ガスの分圧の調整は、窒素、アルゴンなどの不活性ガスを酸素ガスに混合させることにより容易になる。
【0032】
【発明の実施の形態】
以下に本発明の実施形態を図面に基づいて説明する。
(第1実施形態)
図2〜図5は、本発明の第1実施形態に係る半導体装置の製造工程を示す断面図である。
【0033】
まず、図2(a) に示す断面構造を形成するまでの工程を説明する。
【0034】
図2(a) に示すように、n型又はp型のシリコン(半導体)基板1のトランジスタ形成領域の周囲にフォトリソグラフィー法により素子分離用溝を形成した後に、素子分離用溝の中に酸化シリコン(SiO2)を埋め込んで素子分離絶縁膜2を形成する。そのような構造の素子分離絶縁膜2は、STI(Shallow Trench Isolation)と呼ばれる。なお、LOCOS(Local Oxidation of Silicon)法により形成した絶縁膜を素子分離絶縁膜として採用してもよい。
【0035】
続いて、シリコン基板1のトランジスタ形成領域にp型不純物を導入してpウェル1aを形成する。さらに、シリコン基板1のトランジスタ形成領域表面を熱酸化して、ゲート絶縁膜3となるシリコン酸化膜を形成する。
【0036】
次に、シリコン基板1の上側全面に非晶質又は多結晶のシリコン膜及びタングステンシリサイド膜を順次形成し、これらのシリコン膜及びタングステンシリサイド膜をフォトリソグラフィ法によりパターニングして、ゲート電極4a,4bを形成する。
【0037】
なお、1つのpウェル1a上には2つのゲート電極4a,4bが並列に形成され、それらのゲート電極4a,4bはワード線の一部を構成する。ゲート電極4a,4bの幅は、例えば0.18μmである。
【0038】
次に、pウェル1aのうちゲート電極4a,4bの両側にn型不純物をイオン注入してソース/ドレインとなる第1〜第3のn型不純物拡散領域5a〜5cを形成する。
【0039】
さらに、CVD法により絶縁膜、例えば酸化シリコン(SiO2)膜をシリコン基板1の全面に形成した後に、その絶縁膜をエッチバックしてゲート電極4a,4bの両側部分に絶縁性のサイドウォールスペーサ6として残す。
【0040】
続いて、ゲート電極4a,4bとサイドウォールスペーサ6をマスクに使用して、第1〜第3のn型不純物拡散領域5a〜5cに再びn型不純物をイオン注入することにより、第1〜第3のn型不純物拡散領域5a〜5cをLDD構造にする。
【0041】
なお、1つのトランジスタ形成領域における2つのゲート電極4a,4bの間の第1のn型不純物拡散領域5aはビット線に電気的に接続され、トランジスタ形成領域の両端側の第2、第3のn型不純物拡散領域5b,5cはキャパシタの下部電極に電気的に接続される。
【0042】
以上の工程により、pウェル1aにはゲート電極4a,4bとLDD構造のn型不純物拡散層5a〜5cを有する2つのMOSトランジスタT1 ,T2 が形成される。
【0043】
次に、MOSトランジスタT1 ,T2 を覆うカバー絶縁膜7として約200nmの厚さの酸窒化シリコン(SiON)膜をプラズマCVD法によりシリコン基板1の全面に形成する。その後、TEOSガスを用いるプラズマCVD法により、厚さ1.0μm程度の酸化シリコン(SiO2)を第1層間絶縁膜8としてカバー膜7の上に形成する。
【0044】
続いて、第1層間絶縁膜8の緻密化処理として、例えば常圧の窒素雰囲気中で第1層間絶縁膜8を700℃の温度で30分間熱処理する。その後に、第1層間絶縁膜8の上面を化学機械研磨(CMP)法により平坦化する。
【0045】
次に、図2(b) に示す構造を形成するまでの工程を説明する。
【0046】
まず、フォトリソグラフィ法によりカバー絶縁膜7と第1層間絶縁膜8をパターニングして、第1の不純物拡散領域5aに到達する深さの第1のコンタクトホール8aを形成する。その後、第1層間絶縁膜8上面とコンタクトホール8a内面に、グルー膜として厚さ30nmのチタン(Ti)膜と厚さ50nmの窒化チタン(TiN )膜をスパッタ法により順に形成する。さらに、WF6 を用いるCVD法によってタングステン(W)膜をTiN 膜上に成長して第1のコンタクトホール8a内を完全に埋め込む。
【0047】
続いて、W膜、TiN 膜及びTi膜をCMP法により研磨して第1層間絶縁膜8の上面上から除去する。第1のコンタクトホール8a内に残されたタングステン膜、TiN 膜及びTi膜は第1導電性プラグ9として使用される。
【0048】
その後に、図2(c) に示すように、第1層間絶縁膜8上と第1導電性プラグ9上に、厚さ100nmの窒化シリコン(Si3N4)よりなる酸化防止膜10a膜と厚さ100nmのSiO2よりなる下地絶縁膜10bをプラズマCVD法により順に形成する。そのSiO2膜はTEOSを用いてプラズマCVDにより成長される。酸化防止絶縁膜10aは、後のアニール等による熱処理の際にプラグ9が異常酸化してコンタクト不良を起こさないようにするために形成され、その厚さを例えば70nm以上にすることが望ましい。
【0049】
次に、レジストパターン(不図示)を用いて、図3(a) に示すように酸化防止絶縁膜10a、下地絶縁膜10b及び第1層間絶縁膜8をエッチングすることにより、第2及び第3の不純物拡散領域5b,5cの上に第2及び第3のコンタクトホール8b,8cを形成する。
【0050】
さらに、下地絶縁膜10b上面と第2、第3のコンタクトホール8b,8c内面に、グルー膜として厚さ30nmのTi膜と厚さ50nmのTiN 膜をスパッタ法により順に形成する。さらに、CVD法によりW膜をTiN 膜上に成長して第2、第3のコンタクトホール8b,8c内を完全に埋め込む。
【0051】
続いて、図3(b) に示すように、W膜、TiN 膜及びTi膜をCMP法により研磨して下地絶縁膜10bの上面上から除去する。これにより第2、第3のコンタクトホール8b,8c内に残されたタングステン膜、TiN 膜及びTi膜をそれぞれ第2、第3導電性プラグ11a,11bとする。
【0052】
次に、図3(c) に示す構造を形成するまでの工程を説明する。
【0053】
まず、第2、第3導電性プラグ11a,11b上と下地絶縁膜10b上に、例えば厚さ5nm以上で20nm以下、例えば10nmのチタン(Ti)膜(結晶性改善層)12をスパッタ法により形成する。さらに、Ti膜12の上に厚さ300nmのイリジウム(Ir)膜13をスパッタ法により形成する。そして、Ti膜12及びIr膜13を第1導電膜15とする。なお、Ir膜13の厚さは300nmに限られるものではなく、酸素アニールの際に、酸素を透過しない膜厚とする。
【0054】
なお、第1導電膜15を形成する前又は後に例えば膜剥がれ防止のために下地絶縁膜10bをアニールする。アニール方法として、例えば、アルゴン雰囲気中において600〜750℃で加熱するRTA(rapid thermal annealing) を採用する。
【0055】
次に、第1導電膜15上に、強誘電体膜16として例えば厚さ100nmのPZT膜をMOCVD( 有機金属CVD)法により形成する。
【0056】
MOCVD法によりPZTを形成する場合に用いるソースとして例えば以下のような液体状の有機ソースを用いる。
【0057】
鉛(Pb)供給用の有機ソースとして、Pb(DPM)2( Pb(C11H19O2)2) を濃度0.3mol/litterでTHF(TetraHydroFuran :C4H8O )液に溶かした材料が用いられる。また、ジルコニウム(Zr)供給用の有機ソースとして、Zr(DMHD)4 ( Zr((C9H15O2)4)を濃度0.3mol/litterでTHF液に溶かした材料が用いられる。チタン(Ti)供給用の有機ソースとして、Ti(O−iPr)2(DPM)2(Ti(C3H7O)2(C11H1 9O2)2 )を濃度0.3mol/litterでTHF液に溶かした材料が用いられる。
【0058】
それらの有機ソースは、特に図示しないが、気化器によって気化されて酸素(O2) ガスとともに強誘電体膜成長雰囲気内に導入される。強誘電体膜成長雰囲気(反応室)内では、酸素ガスの分圧を1Torr以上で3Torr以下、例えば2Torrとすることが好ましい。また、酸素ガス分圧を制御するために酸素ガスと不活性ガス、例えばアルゴン又は窒素を混合することが好ましい。酸素ガスと不活性ガスの混合ガスのうち酸素ガスの流量比を20%以上で60%以下の範囲、例えば40%とすることが好ましい。
【0059】
なお、強誘電体膜16と第1導電膜15の関係や、強誘電体膜16形成時の酸素ガスの分圧の詳細については後述する。
【0060】
PT系強誘電体材料として、PZTの他に、PT(PbTiO3) があり、さらにPZTにランタン(La)、カルシウム(Ca)、ストロンチウム(Sr)から選択した材料を含有させたPLZT、PLCSZTなどがある。PLZTは、PZTにLaをドープした構造を有する。また、PLCSZTは、PZTにLa、Ca、Srをドープした構造を有する。この場合、ランタン(La)供給用の有機ソースとしてLa(DPM)3があり、カルシウム(Ca)供給用の有機ソースとしてCa(DPM)2があり、ストロンチウム(Sr)供給用の有機ソースとしてSr(DPM)2がある。
【0061】
強誘電体膜16の材料としては、PT系の他に、SrBi2Ta2O9、SrBi2(Ta,Nb)2O9 等のBi層状構造化合物材料などがある。
【0062】
そのような強誘電体膜16はMOCVD法により形成されているので、成膜過程で結晶成長する。しかも、Ti膜12により、第1導電膜15表面の(111)面の配向強度も高くなっているので、強誘電体膜16の結晶性は向上する。従って、成長後には結晶化アニールを省略してもよい。
【0063】
次に、強誘電体膜16の上に第2導電膜17として例えば厚さ200nmのPt膜、酸化イリジウム(IrO2)等の貴金属又は貴金属酸化物をスパッタ法により形成する。
【0064】
この後に、第2導電膜17上に、ハードマスク18としてTiN 膜18aとSiO2膜18bを順に形成する。SiO2膜18bはソースとしてTEOSを用いるプラズマCVDにより形成される。そのハードマスク18は、フォトリソグラフィー法により第2及び第3導電性プラグ11a,11bの上方にキャパシタ平面形状となるようにパターンされる。
【0065】
次に、図4(a) に示すように、ハードマスク18に覆われない領域の第2導電膜17、強誘電体膜16、第1導電膜15を順次エッチングする。この場合、強誘電体膜16は、塩素とアルゴンを含む雰囲気中でスパッタ反応によりエッチングされる。また、第2導電膜17と第1導電膜15は、臭素(Br2)導入雰囲気中でスパッタ反応によりエッチングされる。
【0066】
以上により、下地絶縁膜10bの上には、第1導電膜15よりなるキャパシタQの下部電極15aと、強誘電体膜16よりなるキャパシタQの誘電体膜16aと、第2導電膜17よりなるキャパシタQの上部電極17aが形成される。そして、1つのトランジスタ形成領域において、1つの下部電極15aは第2導電性プラグ11aを介して第2不純物拡散領域5bに電気的に接続され、また、別の下部電極15aは第3導電性プラグ11bを介して第3不純物拡散領域5cに電気的に接続される。
【0067】
その後に、ハードマスク18を除去する。
【0068】
なお、下部電極15aとなる第1導電膜15を構成するIr膜13は酸素透過防止機能を有するのでその下のTi膜12の酸化は抑制される。しかし、パターニングにより下部電極15aを形成した後にTi膜12が酸化雰囲気に曝されることにより側部から酸化されるおそれがある。このような場合でも、Ti膜12の膜厚を20nm以下で5nm以上、好ましくは10nm以下で5nm以上に形成することによって、Ti膜12の酸化による電気抵抗の増加は抑制される。その詳細については後述する。
【0069】
続いて、エッチングによる強誘電体膜16のダメージを回復するために、回復アニールを行う。この場合の回復アニールは、例えば、基板温度650℃、60分間の条件で酸素雰囲気中で行われる。
【0070】
次に、図4(b) に示すように、キャパシタQを覆う保護膜19として厚さ50nmのアルミナをスパッタにより下地絶縁膜10b上に形成した後に、酸素雰囲気中で650℃で60分間の条件でキャパシタQをアニールする。この保護膜19は、プロセスダメージからキャパシタQを保護するものである。
【0071】
その後、TEOSガスを用いるプラズマCVD法により、第2層間絶縁膜20として厚さ1.0μm程度の酸化シリコン(SiO2)を保護膜19上に形成する。さらに、第2層間絶縁膜20の上面をCMP法により平坦化する。この例では、CMP後の第2層間絶縁膜20の残りの厚さは、キャパシタQの上部電極17a上で300nm程度とする。
【0072】
次に、レジストマスク(不図示)を用いて、図5(a) に示すように、第2層間絶縁膜20、保護膜19、酸化防止絶縁膜10a及び下地絶縁膜10bをエッチングすることにより第1導電プラグ9の上にホール20aを形成する。
【0073】
さらに、ホール20a内と第2層間絶縁膜20上に、グルー膜として厚さ50nmのTiN 膜をスパッタ法により順に形成する。さらに、CVD法によりタングステン(W)膜をグルー膜上に成長するとともにホール20a内を完全に埋め込む。
【0074】
続いて、W膜及びTiN 膜をCMP法により研磨して第2層間絶縁膜20の上面上から除去する。そして、ホール20a内に残されたW膜及びグルー膜を、第4導電性プラグ21とする。この第4導電性プラグ21は、第1導電性プラグ9を介して第1不純物拡散領域5aに電気的に接続される。
【0075】
次に、図5(b) に示す構造を形成するまでの工程を説明する。
【0076】
まず、第4導電性プラグ21上と第2層間絶縁膜20上に、第2の酸化防止膜(不図示)としてSiON膜をCVD法により形成する。さらに、第2の酸化防止膜(不図示)と第2層間絶縁膜20をフォトリソグラフィー法によりパターニングしてキャパシタQの上部電極17a上にコンタクトホール20bを形成する。
【0077】
コンタクトホール20bを形成することによりダメージを受けたキャパシタQはアニールによって回復される。そのアニールは、例えば酸素雰囲気中で基板温度550℃として60分間行われる。
【0078】
その後に、第2層間絶縁膜20上に形成された酸化防止膜をエッチバックによって除去するとともに、第4導電性プラグ21の上面を露出させる。
【0079】
次に、キャパシタQの上部電極17a上のコンタクトホール20b内と第2層間絶縁膜20の上に多層金属膜を形成する。その後に、多層金属膜をパターニングすることにより、コンタクトホール20bを通して上部電極17aに接続される一層目金属配線21aと第4導電性プラグ21に接続される導電性パッド21bを形成する。その多層金属膜として、例えば、厚さ60nmのTi、厚さ30nmのTiN 、厚さ400nmのAl−Cu 、厚さ50nmのTi、及び厚さ70nmのTiN を順に形成した構造を採用する。
【0080】
なお、多層金属膜のパターニング方法としては、多層金属膜の上に反射防止膜(不図示)を形成し、さらに反射防止膜上にレジストを塗布した後に、レジストを露光、現像して配線形状等のレジストパターンを形成し、そのレジパターンを用いて反射防止膜と多層金属膜をエッチングする方法を採用する。なお、多層金属膜のパターニング後には、反射防止膜を除去してもよいし、そのまま残してもよい。
【0081】
さらに、第2層間絶縁膜20、一層目金属配線21a及び導電性パッド21bの上に第3層間絶縁膜22を形成する。続いて、第3層間絶縁膜22をパターニングして導電性パッド21bの上にホール22aを形成し、そのホール22a内に下から順にTiN 膜及びW膜からなる第5導電性プラグ23を形成する。
【0082】
その後に、特に図示しないが、ビット線を含む二層目配線を第3層間絶縁膜22上に形成する。そのビット線は、第5導電性プラグ23、導電性パッド21b、第4導電性プラグ21及び第1導電性プラグ9を介して第1不純物拡散領域5aに電気的に接続される。それに続いて、二層目配線層を覆う絶縁膜等が形成されるが、その詳細は省略する。
【0083】
以上の工程は、FeRAMのメモリセル領域の形成工程である。
【0084】
次に、強誘電体キャパシタを構成する第1導電膜15、強誘電体膜16について詳細に説明する。
【0085】
まず、図6(a) に示すように、シリコン基板31を覆うSiO2膜32の上に厚さ150nmのPt膜33を形成してなるサンプルを第1のサンプルとする。また、図6(b) に示すように、シリコン基板31を覆うSiO2膜32の上に厚さ150nmのIr膜34を形成してなるサンプルを第2のサンプルとする。さらに、図6(c) に示すように、シリコン基板31を覆うSiO2膜32の上に厚さ5〜40nmのTi膜35aと厚さ150nmのIr膜35bを順に形成してなるサンプルを第3のサンプルとして、Ti膜35aとIr膜35bの積層構造を以下にIr/Ti積層膜35ともいう。
【0086】
それら第1、第2及び第3のサンプルについて、XRD法を用いてPt膜33、Ir膜34、Ir/Ti積層膜35のそれぞれの(111)ピークのロッキングカーブの半値幅(以下、(111)半値幅)を測定したところ図7に示すような結果が得られた。ただし、第3のサンプルにおいてIr膜35bの下のTi膜35aの厚さを10nmとした。
【0087】
図7によれば、第2のサンプルのIr膜34は、第1のサンプルのPt膜33に比べて(111)半値幅が5倍以上大きく、配向性が悪いことがわかる。これに対し、第3のサンプルのIr膜35bは、(111)半値幅が第2のサンプルのIr膜34に比べて激減しており、Ir/Ti積層膜35とすることによってIr膜35bの配向性が著しく改善されていることがわかる。
【0088】
次に、第3のサンプルにおけるIr/Ti 積層膜35のIr膜35bの(111)ピーク強度に対してTi膜35aの厚さがどのように依存するかを調べたところ、図8に示すような結果が得られた。
【0089】
図8において、Ti膜35aが厚くなるに従ってIr(111)ピーク強度が大きくなり、5nmより厚いTi膜35aによってIr膜35bの結晶性が向上することがわかる。
【0090】
以上のことから、Ir膜の下地としてTi膜を用いることによりIr膜の結晶性が著しく改善されることがわかったが、メモリ形成のプロセス上懸念点がある。
【0091】
例えば、図4(b) 、図5(a),(b) に示したように、スタック型の強誘電体キャパシタを形成した後のキャパシタ保護膜19、層間絶縁膜20或いは配線21aなどの各形成工程において、Ti膜13の酸化により下部電極15aが絶縁体となる懸念である。
【0092】
そこで、Ti膜の酸化による影響を調べるために以下の調査を行った。
【0093】
まず、図9(a) に示すように、シリコンウェハ41上のSiO2膜42の上にスパッタにより第1Pt膜43とTi膜をスパッタ法により順に形成し、この状態で酸素中で650℃のアニールを行ってTi膜を酸化させてTiO2膜44を形成した後に、TiO2膜44上に第2Pt膜45を形成して、この後、再び、酸素中で650℃のアニールを行った。このように形成したPt/TiO2/Pt構造の抵抗に対するTi膜の膜厚依存性を測定したところ、図9(b) に示すような結果が得られた。
【0094】
図9(b) によれば、Ti膜の厚さが20nm以上では抵抗が大きく、電極として機能しないことがわかる。ここでのTi膜の厚さはスパッタ直後のものである。
【0095】
以上のような実験結果によれば、下部電極15aを構成するIr/Ti積層構造のTi膜12の厚さは、Ti膜の酸化を考慮すれば、5nm以上かつ20nm以下である必要があり、望ましくは10nm程度又は10nm以下に調整すべきであることが分かった。
【0096】
なお、下部電極を構成するTi膜は必ずしも全てが酸化されるわけではなく、最悪の場合を考慮してTi膜の膜厚を設定することになる。
【0097】
Ir/Ti積層構造の下部電極15aの効果を確認するために、そのTi膜の厚さを10nmとして下部電極15a上にCVD法を用いてPZT膜を形成した。
【0098】
PZT成膜温度は580℃であり、Pb原料としてPb(DPM)2を0.32ml/min、Zr原料としてZr(dmhd)4 を0.2ml/min、Ti原料としてTi(O−iPr)2(DPM)2を0.2ml/min導入し、酸素分圧を5Torrとした。有機原料はTHFに0.3mol/litterの濃度で溶解させ、液体の状態で気化器まで輸送した。また、気化器温度を260℃としてTHFおよび有機ソースを気化し、これにより発生したガスを酸素と混合した後に、シリコンウェハ上にシャワーヘッドを介して吹き付けた。シリコンウェハ上での成膜時間を420秒とした。
【0099】
これにより、得られたPZT膜の膜厚は120nmであり、組成は、Pb/(Zr+Ti)= 1.15、Zr/(Zr+Ti)= 0.45であった。このようにして成膜されたPZT膜の2θ/θ法でのXRDパターンを図10(a) に示す。比較例として、Ir単層からなる従来の下部電極上に形成したPZT膜の結果を図10(b) 示す。図10(a) と図10(b) を比較すると、Ir/Ti 積層構造の下部電極を用いることにより、38°付近のPZT(111)ピーク強度(図中矢印)が増加していることが分かる。
【0100】
これらのPZT膜上にそれぞれスパッタ法によりPtからなる上部電極を形成してパターニングを経て強誘電体キャパシタを完成させ、650℃での酸素アニールを行った後に、各強誘電体キャパシタの電気的特性を評価したところ、図11に示すような自発分極の駆動電圧依存性が表れた。
【0101】
従って、Ir/Ti 積層構造の下部電極を用いることにより、Ir単層構造の下部電極に比べて自発分極が増加することがわかる。例えば、1.8V駆動の場合に、Ir単層構造の下部電極上のPZT膜のヒステリシス特性の自発分極(残留分極)量2Prが36μC/cm2 となるのに対し、Ir/Ti 積層構造の下部電極を用いることにより45μC/cm2 となって25%程度増加することがわかった。
【0102】
従って、下部電極としてIr/Ti 積層電極を用いることにより、PZT膜の配向性が向上し、その結果、自発分極が増加することがわかった。
【0103】
なお、本実施例では、PZT膜(強誘電体膜)の形成にMOCVD法を用いたが、下部電極の配向性が向上することによりPZT膜の配向性および電気的特性の改善にも有効であることは、他のPZT成膜法でも同様であるため、スパッタ法、ゾルゲル法を用いて成膜したPZT膜にも適用可能である。例えば、下部電極材料として触媒作用の大きなプラチナを用いたくない場合に、Ir/Ti 積層構造を採用することは好ましい。
【0104】
次に、PZT膜をMOCVD法で成膜する際の、酸化ガス分圧の制御方法についての例を示す。
【0105】
従来技術の欄でも述べた通り、有機原料がシリコンウェハに到達する前に酸化ガスと反応して分解すればPZT結晶の配向性が劣化する。しかし、酸化ガスを導入しないと、正常なPZT膜の結晶成長が行われない。このため、酸化ガスの分圧を精密に制御しなければ、ウェハ到達前の原料分解を抑制し、かつウェハ上でのPZT結晶成長を促進させることはできない。
【0106】
そこで、MOCVD法を用いてPZT膜を形成する場合の酸化ガス分圧を変化させてPZT膜を第1導電膜上に形成した。なお、PZT成膜温度は580℃であり、Pb原料としてPb(DPM)2、Zr原料としてZr(dmhd)4 、Ti原料としてTi(O−iPr)2(DPM)2を用い、酸素分圧は0.5〜5Torrの範囲で変化させ、それぞれ厚さ120nmのPZT膜を得た。酸素分圧の制御は、不活性ガスと酸素を混合し、その混合ガスの全流量を固定して、その流量比を変化させることで行った。これは、ガス全流量を変化させると、膜厚や組成の面内分布が変化してしまうからである。
【0107】
酸素ガスと不活性ガスの混合は、気化器と成膜チャンバの間に設けられた混合器の中で行われる。
【0108】
不活性ガスは薄膜堆積中に反応に寄与しないガスであり、窒素やアルゴン等が挙げられる。本実施形態では、不活性ガスとして窒素を用い、窒素と酸素の混合ガスの全流量を2500sccmと一定にして、かつ酸素流量比をその全流量の10%〜100%で変化させて実験を行った。この際の、チャンバ内のその混合ガスの圧力を5Torrとした。原料の流量は、組成がPb/(Zr+Ti)=1.15、 Zr/(Zr+Ti) =0.45となるように調整した。このようにして成膜されたPZT膜の2θ/θ法でのXRDパターンを図12に示す。
【0109】
図12からわかるように、酸素分圧が1〜4Torrの時、38°付近のPZT(111)ピーク強度は最大となり、その範囲で酸素分圧を制御しないと、PZT(111)ピーク強度は急激に減少してしまう。
【0110】
このPZT膜上にPt上部電極をスパッタ法により形成した。そして、650℃での酸素アニールを行った後に、駆動電圧1.8VにてPZTキャパシタの電気的特性を評価したところ、図13に示すような結果が得られた。
【0111】
図13は、自発分極の酸素分圧依存性を示す。PZT(111)ピーク強度と同様に、酸素分圧が2Torrの時の自発分極は最大となり、それを中心として±1Torrの範囲に酸素分圧を制御しないと、自発分極は急激に減少してしまうことがわかる。これを考慮すると、図12に示した酸素分圧は、2Torrを中心として±1Torrの範囲に酸素分圧を制御する必要がある。
【0112】
以上から、MOCVD法を用いて、PZT膜を形成する際の酸化ガス分圧は1Torr以上かつ3Torr以下であり、安定性やプロセスマージンを考慮に入れると、望ましくは酸化ガス分圧を2Torrに設定すべきであることがわかった。
【0113】
なお、PZT膜を形成する際には、酸素ガスの代わりにその他の酸化ガス、例えばN2O やO3、NO2 を用いてもよい。
【0114】
以上の第1実施形態の説明ではPZT膜の形成を中心に述べたが、その他のPT系膜の形成でも効果は同じである。さらにPZT/PTの積層構造でも同様の効果が得られる。
【0115】
強誘電体メモリの動作マージンは、強誘電体キャパシタの自発分極と強い関係があり、自発分極が大きい本発明の強誘電体キャパシタを用いて強誘電体メモリを作製することは、そのデバイスの動作マージンを拡大させ、動作を安定化するのに寄与する。
(第2実施形態)
以下に、図14〜図18を参照して、本発明の第2実施形態に係る半導体装置の製造方法について説明する。図14〜図18はその半導体装置の製造工程を示す断面図である。
【0116】
第2実施形態により作成される半導体装置において、第1実施形態により作成される半導体装置と異なるところは、図17(a)に示すように、強誘電体キャパシタQの下部電極のIr膜65bとTi膜61の間に酸素バリアメタル層62が設けられ、かつ、Ti膜61及び酸素バリアメタル層62はIr膜65bよりも小さくパターニングされている点である。さらに、Ti膜61及び酸素バリアメタル層62の側面は酸化防止絶縁膜63により被覆されている点も第1実施形態と異なっている。Ti膜61及び酸素バリアメタル層62は強誘電体キャパシタQの下部電極65aの一部を構成する。この場合、Ti膜61により酸素バリアメタル層62の結晶性が改善される。
【0117】
この実施形態に係る半導体装置の製造方法に関し、最初に、図14(a)に示す断面構造を形成するまでの工程を説明する。
【0118】
図14(a)の構造を得るための製造工程のうち、平坦化された層間絶縁膜8を形成する工程までは、図2(a)の構造を得るために第1実施形態で説明した工程と同じ工程を経る。即ち、その工程を経て、MOSトランジスタT1、T2と、MOSトランジスタT1、T2を覆うカバー絶縁膜7と、平坦化された第1層間絶縁膜8とが形成される。図14(a)において、図2(a)と同じ符号は図2(a)と同じ要素を示している。
【0119】
平坦化された第1層間絶縁膜8を形成した後、レジストパターン(不図示)を用いて第1層間絶縁膜8とカバー絶縁膜7をエッチングすることにより、メモリセル領域の第1、第2及び第3のn型不純物拡散領域5a,5b,5cの上にそれぞれ第1,第2及び第3のコンタクトホール58a,58b,58cを形成する。
【0120】
次に、第1層間絶縁膜8上面と第1〜第3のコンタクトホール58a〜58c内面に、グルー膜59aとして厚さ20nmのチタン(Ti)膜と厚さ50nmの窒化チタン(TiN )膜をスパッタ法により順に形成する。さらに、WF6 を用いるCVD法によって、タングステン(W)膜59bをグルー膜59a上に成長してコンタクトホール58a〜58c内を完全に埋め込む。
【0121】
続いて、タングステン膜59bとグルー膜59aをCMP法により研磨して第1層間絶縁膜8の上面上から除去する。これにより、第1、第2及び第3のコンタクトホール58a,58b,58c内にそれぞれ残されたタングステン膜59b及びグルー膜59aは、第1、第2及び第3の導電性プラグ60a,60b,60cとして使用される。第1、第2及び第3の導電性プラグ60a,60b,60cは、それぞれ第1、第2及び第3のn型不純物拡散領域5a,5b,5cに接続される。また、第1の導電性プラグ60aは、後述するビット線に電気的に接続され、第2及び第3の導電性プラグ60b,60cはそれぞれ後述するキャパシタに接続される。
【0122】
その後に、基板温度350℃、120秒の条件で第1層間絶縁膜8を窒素プラズマ雰囲気中に曝す。
【0123】
次に、図14(b)に示すように、第1〜第3の導電性プラグ60a〜60cの上と第1層間絶縁膜8の上に、5nm以上で20nm以下、例えば10nmの厚さのチタン(Ti)膜を結晶性改善層61としてスパッタにより形成する。結晶性改善層61はこの上に形成される酸素バリアメタル層62及びイリジウム膜65b等の結晶性を改善し、イリジウム膜65b等の上に形成されるキャパシタ強誘電体膜66の膜質を良好に保つ。なお、結晶性改善層61として、窒化チタン(TiN) 膜の単層構造、又は、TiN 上側層とTi下側層の2層構造を採用してもよい。
【0124】
さらに、結晶性改善層61上に導電性の酸素バリアメタル層62としてイリジウム膜をスパッタにより形成する。酸素バリアメタル層62は、第2,第3の導電性プラグ60b,60cの異常酸化を防止するために十分な厚さに形成される。ここでは、その膜厚を200nmとする。
【0125】
次に、図15(a)に示すように、マスク(不図示)を用いて、酸素バリアメタル層62と結晶性改善層61をエッチングすることにより、酸素バリアメタル層62と結晶性改善層61を第2、第3の導電性プラグ60b,60cの上とその周辺に島状に残す。これにより、第1の導電性プラグ60aは露出する。その後に、マスクは除去される。
【0126】
次に、図15(b)に示すように、結晶性改善層61、酸素バリアメタル層62、及び第1層間絶縁膜58の上に酸化防止絶縁膜63としてSiON膜又はSi3N4 膜をCVD法により例えば100nmの厚さに形成する。続いて、酸化防止絶縁膜63の上に絶縁性密着層64を形成する。絶縁性密着層64として、例えばTEOSを用いるCVD法により100nmの厚さのSiO2膜を形成する。絶縁性密着層64は後述するキャパシタ下部電極との密着性を向上させるために形成される。
【0127】
次に、図16(a)に示すように、酸素バリアメタル層62をストッパー層として機能させて、絶縁性密着層64と酸化防止絶縁膜63をCMPにより研磨して酸素バリアメタル層62の上面を露出させる。この状態で、結晶性改善層61は酸素バリアメタル層62と酸化防止絶縁膜63によって覆われているので、酸化が防止される。
【0128】
次に、図16(b)に示すように、酸素バリアメタル層62、酸化防止絶縁膜63及び絶縁性密着層64の上に第1導電膜65bを形成する。第1導電膜65bとして、例えば、厚さ150nmのIr膜をスパッタにより形成する。なお、第1導電膜65bを形成する前又は後に例えば膜剥がれ防止のために絶縁性密着層64をアニールする。アニール方法として例えば、アルゴン雰囲気中で750℃,60秒のRTA(Rapid thermal Annealing)を採用する。
【0129】
続いて、第1導電膜65b上に、第1実施形態と同様に、強誘電体膜66を形成する。この場合、強誘電体膜66はMOCVD法により形成されているので、成膜過程で結晶成長する。しかも、Ti膜(結晶性改善層)61により、第1導電膜65b表面の(111)面の配向強度も高くなっているので、強誘電体膜66の結晶性は向上する。従って、MOCVD法を用いた場合、成長後の結晶化アニール処理は省略してもよい。
【0130】
さらに、強誘電体膜66の上に、第1実施形態と同様に、第2導電膜67をスパッタ法により形成する。
【0131】
その後に、第2導電膜67上に、キャパシタ平面形状のハードマスク18を形成する。
【0132】
次に、ハードマスク18に覆われない領域の第2導電膜67、強誘電体膜66、第1導電膜65bを順次エッチングすることにより、酸素バリアメタル層62、絶縁性密着層64及び酸化防止絶縁膜63の上にキャパシタQを形成する。ハードマスク18は、キャパシタQのパターン形成後に除去される。
【0133】
キャパシタQは、図17(a)に示すように、Ti膜61、酸素バリアメタル層62及び第1導電膜65bよりなる下部電極65aと、強誘電体膜66よりなる誘電体膜66aと、第2導電膜67よりなる上部電極67aから構成される。続いて、エッチングによる強誘電体膜66のダメージを回復するために、回復アニールを行う。この場合の回復アニールは、例えば、基板温度650℃、60分間の条件で酸素を含む炉内で行われる。
【0134】
上記の酸素雰囲気でのアニール処理において、酸化防止絶縁膜63及び酸素バリアメタル層62によって覆われた結晶性改善層61は酸化されず、その抵抗の上昇は抑えられる。また、下部電極65a直下の第2,第3の導電性プラグ60b、60cの耐熱性は、第1導電膜65b及び酸素バリアメタル層62を構成するIr膜の総厚の酸素透過性で決まる。なお、上部電極が酸素透過を防止し得る膜を有している場合、上部電極も下方への酸素の透過を抑制し得る。また、下部電極65a直下に位置しない第1の導電性プラグ60aの耐酸化性は、絶縁性密着層64と酸化防止絶縁膜63の酸素透過性で決まる。
【0135】
この場合、第1の導電性プラグ60aは絶縁性密着層64と酸化防止絶縁膜63の酸素に対する十分な耐性によって酸化が防止される。
【0136】
また、第2、第3の導電性プラグ60b、60cは酸素バリアメタル層62と第一導電膜65bを構成する総厚400nm以上のイリジウム膜により覆われている。ところで、イリジウム膜は、酸素含有雰囲気中で550℃の基板温度でアニールする際に下方への酸素の透過を防止するために例えば200nmの厚さを必要とし、さらに基板温度が100℃上がる毎に膜厚100nmずつを必要とする。
【0137】
従って、酸素雰囲気中、基板温度650℃でのアニール処理において、総厚400nm以上のイリジウム膜は下方への酸素の透過を有効に防止し得る。更に加えて、酸素バリアメタル層62の側面及びその周辺部が酸化防止絶縁膜63により覆われているため、第2、第3の導電性プラグ60b,60cの異常酸化をより一層防止することができる。
【0138】
次に、図17(b)に示すように、キャパシタ保護膜19をキャパシタQ及び絶縁性密着層64の上に形成する。続いて、キャパシタQを酸素雰囲気内でアニールする。その後、プラズマCVD法により、第2層間絶縁膜20をキャパシタ保護膜19上に形成する。さらに、第2層間絶縁膜20の上面をCMP法により平坦化する。
【0139】
この後には、図18に示すように、第1実施形態と同じ工程によってキャパシタ保護膜19、第2層間絶縁膜20、第4導電性プラグ21、導電性パッド21b、一層目配線21a、第3層間絶縁膜22、第5の導電性プラグ23、ビット線68等を形成する。なお、図18において、図5(b)と同じ符号は同じ要素を示している。
【0140】
上記したように本実施形態によれば、図16(b)に示すように、結晶性改善層61としてのTi膜上に酸素バリアメタル層62が形成されているため、酸素バリアメタル層62の(111)面の配向強度が高くなるので、酸素バリアメタル層62の上に形成された第1導電膜65bの(111)面の配向強度も高くなり、その上の強誘電体膜66の結晶性を向上させることができる。
(第3実施形態)
次に、図19〜図22を参照して、本発明の第3実施形態に係る半導体装置の製造工程を説明する。図19〜図22はその製造工程断面図である。
【0141】
第3実施形態により作成される半導体装置において、第2実施形態により作成される半導体装置と異なるところは、Ti膜61と、その上に形成されて、導電性プラグ60b、60cを構成するタングステンの酸化を防止する酸素バリアメタル層62aとが、Ir膜65bの大きさと同じ大きさにパターン形成されている点である。Ti膜61及び酸素バリアメタル層62aはキャパシタQの下部電極65aの一部を構成している。
【0142】
図19(a)に示す構造を形成するまでの工程を説明する。
【0143】
まず、第1実施形態及び第2実施形態に示した工程に従って、シリコン基板1にMOSトランジスタT1 ,T2 を形成し、さらに、カバー膜7、第1層間絶縁膜8、第1〜第3の導電性プラグ60a〜60cを形成する。
【0144】
この後に、第1〜第3の導電性プラグ60a〜60cの上と第1層間絶縁膜8の上に、チタン(Ti)膜を結晶性改善層61としてスパッタにより形成する。チタン膜の膜厚は酸化されても導電性を確保できる厚さが好ましく、5nm以上で20nm以下、例えば10nmの厚さとする。結晶性改善層61としてTiN 膜の単層構造、又は、TiN 上側層とTi下側層の2層構造を採用してもよい。
【0145】
さらに、結晶性改善層61上に導電性の酸素バリアメタル層62aとしてイリジウム膜をスパッタにより形成する。酸素バリアメタル層62aは、酸素雰囲気中でのアニールの際に第2,第3の導電性プラグ60b,60cの異常酸化を防止するため、十分な厚さに形成される。この実施形態では、その膜厚を400nmとする。これらの結晶性改善層61及び酸素バリアメタル層62aは、後述するキャパシタQの下部電極65aの一部を構成する。
【0146】
続いて、酸素バリアメタル層62aのうち第2、第3の導電性プラグ60b,60cの上とその周辺の領域にマスクM2 として窒化チタン、酸化シリコン等のハードマスクを形成する。マスクM2 の平面形状は後述するキャパシタの下部電極65aの形状とする。
【0147】
次に、図19(b)に示すように、マスクM2 に覆われない領域の酸素バリアメタル層62a及び結晶性改善層61をエッチングすることにより、酸素バリアメタル層62a及び結晶性改善層61を第2、第3の導電性プラグ60b,60cの上とその周辺にキャパシタの大きさに残す。ここで、第1の導電性プラグ60aは露出する。続いて、マスクM2 は除去される。
【0148】
その後に、図20(a)に示すように、第1の導電性プラグ60a、結晶性改善層61、酸素バリアメタル層62a及び第1層間絶縁膜8の上に、第2実施形態と同様な条件で、酸化防止絶縁膜63と絶縁性密着層64を順に形成する。さらに、図20(b)に示すように、酸素バリアメタル層62aをストッパー膜として機能させて、CMPにより絶縁性密着層64と酸化防止絶縁膜63を研磨することにより酸素バリアメタル層62aの上面を露出させる。これにより、酸素バリアメタル層62a、酸化防止絶縁膜63及び絶縁性密着層64の上面はほぼ平坦になる。
【0149】
この後に、図21(a)に示すように、第2実施形態と同様に、酸素バリアメタル層62a、酸化防止絶縁膜63及び絶縁性密着層64の上に、第1導電膜65bとして例えば厚さ150nmのIr膜をスパッタにより形成する。なお、第1導電膜65bを形成する前又は後に膜剥がれ防止のために絶縁性密着層64をアニールする。
【0150】
続いて、第1実施形態で示した条件により、第1導電膜65b上に強誘電体膜66を形成する。この場合、強誘電体膜66はMOCVD法により形成されているので、成膜過程で結晶成長する。しかも、Ti膜(結晶性改善層)61により、第1導電膜65b表面の(111)面の配向強度も高くなっているので、強誘電体膜66の結晶性は向上する。従って、MOCVD法を用いた場合、成長後の結晶化アニール処理は省略してもよい。
【0151】
さらに、強誘電体膜66の上に、第2導電膜67として例えば厚さ200nmのIrO2膜をスパッタ法により形成する。
【0152】
次いで、第2導電膜67上にTiN 膜とSiO2膜を順に形成し、これらの膜をパターニングして、ハードマスク18を形成する。ハードマスク18は、第2、第3の導電性プラグ60b,60cの上方で酸素バリアメタル層62aとほぼ同じキャパシタ形状にパターニングされる。
【0153】
続いて、第1実施形態と同じ条件によって、ハードマスク18に覆われない領域の第2導電膜67、強誘電体膜66及び第1導電膜65bを順次エッチングする。その後に、ハードマスク18を除去する。
【0154】
以上により、図21(b)に示すように、第1層間絶縁膜8上にはキャパシタQが形成される。キャパシタQの下部電極65aは第1導電膜65b、酸素バリアメタル層62a及びTi膜61によって構成される。また、キャパシタQの誘電体膜66aは強誘電体膜66から構成され、さらにキャパシタQの上部電極67aは第2導電膜67から構成される。
【0155】
次いで、エッチングによる強誘電体膜66のダメージを回復するために、酸素雰囲気中、基板温度650℃、60分間の条件でアニールを行う。この場合、導電性プラグ60b、60cを覆う酸素バリアメタル層62aの厚さが400nm以上となっており、かつ酸素バリアメタル層62aの側面及びその周辺部が酸化防止絶縁膜63により覆われているため、下層への酸素の透過が有効に防止されて導電性プラグ60b、60cの異常酸化が防止される。
【0156】
この後には、図22に示すように、第1実施形態と同じ工程によってキャパシタ保護膜19、第2層間絶縁膜20、第4導電性プラグ21、導電性パッド21b、一層目配線21a、第3層間絶縁膜22、第5の導電性プラグ23、ビット線68等を形成する。なお、図22において、図5(b)と同じ符号は図5(b)と同じ要素を示している。
【0157】
上記したように本実施形態によれば、結晶性改善層61としてTi膜を採用することにより、酸素バリアメタル層62aを通して下部電極65a上面での(111)面の配向強度が高くなるので、下部電極65a上に形成される強誘電体膜66の結晶性が改善される。
(付記1)絶縁膜の上に順に形成されるチタン膜とイリジウム膜の積層構造を有する下部電極と、
前記下部電極の上に形成された強誘電体膜と、
前記強誘電体膜上に形成された上部電極と
からなる強誘電体キャパシタ。
(付記2)前記チタン膜の膜厚は、5nm以上であって20nm以下であることを特徴とする付記1に記載の強誘電体キャパシタ。
(付記3)前記チタン膜は酸化されていることを特徴とする付記1に記載の強誘電体キャパシタ。
(付記4)前記下部電極の積層構造は前記イリジウム膜の上に他の導電膜を有し、かつ前記チタン膜及び前記イリジウム膜の側面は酸化防止絶縁膜により被覆されていることを特徴とする付記1乃至3のいずれか一に記載の誘電体キャパシタ。
(付記5)前記イリジウム膜の膜厚が前記強誘電体膜のアニール温度で下方への酸素の透過を防止し得る厚さに形成されていることを特徴とする付記4記載の誘電体キャパシタ。
(付記6)前記下部電極のチタン膜とイリジウム膜の間に酸素バリアメタル層が設けられ、かつ前記チタン膜と前記酸素バリアメタル層の側面は、酸化防止絶縁膜により被覆されていることを特徴とする付記1乃至3のいずれか一に記載の誘電体キャパシタ。
(付記7)前記チタン膜及び前記酸素バリアメタル層はその上の前記イリジウム膜よりも小さくパターン形成されていることを特徴とする付記6記載の誘電体キャパシタ。
(付記8)前記酸素バリアメタル層の材料はイリジウムであり、かつ前記酸素バリアメタル層と前記その上のイリジウム膜との総厚が前記強誘電体膜のアニール温度で下方への酸素の透過を防止し得る厚さに形成されていることを特徴とする付記6又は7記載の誘電体キャパシタ。
(付記9) 前記絶縁膜は半導体基板上方に形成され、
前記半導体基板の表層には不純物拡散領域が形成され、
前記絶縁膜には前記下部電極の下面に接続されて前記不純物拡散領域に電気的に接続される導電性プラグが形成されている
ことを特徴とする付記1乃至8のいずれか一に記載の強誘電体キャパシタ。
(付記10)付記1乃至9のいずれか一に記載の強誘電体キャパシタを有することを特徴とする強誘電体メモリ。
(付記11)絶縁膜の上にチタン膜とイリジウム膜を順に形成して第1導電膜とする工程と、
成膜雰囲気中に有機ソースと酸化ガスを導入してMOCVD法により強誘電体膜を前記第1導電膜上に形成する工程と、
前記強誘電体膜の上に第2導電膜を形成する工程と、
前記第2導電膜をパターニングしてキャパシタ上部電極を形成する工程と、
前記強誘電体膜をパターニングしてキャパシタ誘電体膜を形成する工程と、
前記第1導電膜をパターニングしてキャパシタ下部電極を形成する工程と
を有することを特徴とする強誘電体キャパシタの形成方法。
(付記12)絶縁膜の上に第1導電膜を形成する工程と、
成膜雰囲気中に有機ソースと酸化ガスを導入するとともに前記酸化ガスの分圧を1Torr以上で3Torr以下としてMOCVD法により強誘電体膜を前記第1導電膜上に形成する工程と、
前記強誘電体膜の上に第2導電膜を形成する工程と、
前記第2導電膜をパターニングしてキャパシタ上部電極を形成する工程と、
前記強誘電体膜をパターニングしてキャパシタ誘電体膜を形成する工程と、
前記第1導電膜をパターニングしてキャパシタ下部電極を形成する工程と
を有することを特徴とする強誘電体キャパシタの形成方法。
(付記13)前記酸化ガスの分圧は2Torrであることを特徴とする付記12に記載の強誘電体キャパシタの形成方法。
(付記14)前記酸化ガスは、不活性ガスを混合することによって前記酸化ガス分圧を制御することを特徴とする付記12又は13に記載の強誘電体キャパシタの形成方法。
(付記15)前記酸化ガスと前記不活性ガスの混合ガスにおいて、前記酸化ガスの流量比を20%以上60%以下とすることを特徴とする付記14に記載の強誘電体キャパシタの形成方法。
(付記16)前記酸化ガスの前記流量比は40%であることを特徴とする付記14又は15に記載の強誘電体キャパシタの形成方法。
(付記17)前記不活性ガスは、窒素又はアルゴンであることを特徴とする付記14乃至16のいずれか一に記載の強誘電体キャパシタの形成方法。
(付記18)前記酸化ガスは酸素であることを特徴とする付記11乃至17のいずれか一に記載の強誘電体キャパシタの形成方法。
(付記19)前記強誘電体膜は、PZTとPTの積層膜、PZT膜、PT膜のいずれかであることを特徴とする付記11乃至18のいずれか一に記載の強誘電体キャパシタの形成方法。
(付記20)前記絶縁膜は半導体基板の上に形成されていることを特徴とする付記11乃至19のいずれか一に記載の強誘電体キャパシタの形成方法。
【0158】
【発明の効果】
以上述べたように本発明によれば、チタンとイリジウムの積層構造を有する下部電極の上に強誘電体膜と上部電極を形成してキャパシタを構成しているので、チタン膜上のイリジウム膜の(111)強度はプラチナの(111)強度に近くなるので、その上に形成される強誘電体膜、特にMOCVD法により形成される強誘電体膜の膜質を良くすることができる。
【0159】
また、イリジウム膜の下のチタン膜の膜厚を5nm以上であって20nm以下、特に10nm以下としたので、チタン膜が酸化されても抵抗の上昇が抑制されるので、下部電極の下面に導電性プラグを直に接続する場合であっても、導電性プラグと下部電極を良好にコンタクトすることができる。
【0160】
さらに、酸化ガスと有機ソースを用いてMOCVD法によりキャパシタ用強誘電体膜を形成する場合に、酸化ガスの分圧を1Torr以上で3Torr以下にするようにしたので、有機ソースと酸化ガスの反応をウェハ表面で行わせることが可能になり、強誘電体膜の膜質を従来よりも良好にすることができる。
【0161】
そのような酸化ガスの分圧の調整は、窒素、アルゴンなどの不活性ガスを酸素ガスに混合させることにより容易になる。
【図面の簡単な説明】
【図1】図1(a)、(b)は、強誘電体キャパシタの一般的形成工程を示す断面図である。
【図2】図2(a)〜(c)は、本発明の第1実施形態に係る半導体装置の形成工程を示す断面図(その1)である。
【図3】図3(a)〜(c)は、本発明の第1実施形態に係る半導体装置の形成工程を示す断面図(その2)である。
【図4】図4(a)、(b)は、本発明の第1実施形態に係る半導体装置の形成工程を示す断面図(その3)である。
【図5】図5(a)、(b)は、本発明の第1実施形態に係る半導体装置の形成工程を示す断面図(その4)である。
【図6】図6(a)〜(c)は、従来の下部電極として用いられる金属膜を有する第1、第2のサンプルと、本発明の第1実施形態の下部電極として用いられるIr/Ti積層膜を有する第3のサンプルを示す断面図である。
【図7】図7は、強誘電体キャパシタの下部電極として従来用いられているPt、Irの(111)半値幅と、本発明の第1実施形態に用いられるIr/Tiの(111)半値幅を示す図である。
【図8】図8は、本発明の下部電極に用いられるIr/TiのIr(111)ピーク強度の膜厚依存性を示す図である。
【図9】図9(a)、(b)は、本発明の第1実施形態のキャパシタ下部電極の一部を構成するTi膜の酸化による抵抗値測定のためのサンプルとその測定結果を示す図である。
【図10】図10(a)、(b)は、本発明の第1実施形態の下部電極上のPZT膜と、従来の下部電極上のPZT膜のそれぞれの2θ/θ法でのXRDパターンを示す図である。
【図11】図11は、本発明の第1実施形態の強誘電体キャパシタと従来の強誘電体キャパシタのそれぞれの自発分極特性を示す図である。
【図12】図12は、本発明の第1実施形態に係る強誘電体キャパシタを構成するPZT膜をCVD法により形成する場合の酸素分圧に対する(111)面の強度の相違を示す図である。
【図13】図13は、本発明の第1実施形態に係る強誘電体キャパシタを構成するPZT膜をCVD法により形成する場合の酸素分圧に対する自発分極特性を示す図である。
【図14】図14(a)、(b)は、本発明の第2実施形態に係る半導体装置の形成工程を示す断面図(その1)である。
【図15】図15(a)、(b)は、本発明の第2実施形態に係る半導体装置の形成工程を示す断面図(その2)である。
【図16】図16(a)、(b)は、本発明の第2実施形態に係る半導体装置の形成工程を示す断面図(その3)である。
【図17】図17(a)、(b)は、本発明の第2実施形態に係る半導体装置の形成工程を示す断面図(その4)である。
【図18】図18は、本発明の第2実施形態に係る半導体装置の形成工程を示す断面図(その5)である。
【図19】図19(a)、(b)は、本発明の第3実施形態に係る半導体装置の形成工程を示す断面図(その1)である。
【図20】図20(a)、(b)は、本発明の第3実施形態に係る半導体装置の形成工程を示す断面図(その2)である。
【図21】図21(a)、(b)は、本発明の第3実施形態に係る半導体装置の形成工程を示す断面図(その3)である。
【図22】図22は、本発明の第3実施形態に係る半導体装置の形成工程を示す断面図(その4)である。
【符号の説明】
1…シリコン(半導体)基板、2…素子分離絶縁膜、3…ゲート絶縁膜、4a,4b…ゲート電極、5a,5b,5c…不純物拡散領域、6…サイドウォールスペーサ、7…カバー絶縁膜、8…第1層間絶縁膜、9、60a…第1導電性プラグ、10a,63…酸化防止絶縁膜、11a,60b…第2導電性プラグ、11b,60c…第3導電性プラグ、12,61…Ti膜(結晶性改善層)、13,65w…Ir膜、15,65…第1導電膜、15a,65a…下部電極、16,66…強誘電体膜、16a,66a…誘電体膜、17,67…第2導電膜、17a,67a…上部電極、18…ハードマスク、19…保護膜、20…第2層間絶縁膜、21…第4導電性プラグ、22…第3層間絶縁膜、23…第5導電性プラグ、62…酸素バリアメタル層。
Claims (5)
- 絶縁膜の上に順に形成されたチタン膜とイリジウム膜の積層構造を有する下部電極と、
前記下部電極の上に形成された強誘電体膜と、
前記強誘電体膜上に形成された上部電極とからなる強誘電体キャパシタ。 - 前記チタン膜の膜厚は、5nm以上であって20nm以下であることを特徴とする請求項1に記載の強誘電体キャパシタ。
- 前記下部電極の積層構造は前記イリジウム膜の上に他の導電膜を有し、かつ前記チタン膜及び前記イリジウム膜の側面は酸化防止絶縁膜により被覆されていることを特徴とする請求項1又は2記載の誘電体キャパシタ。
- 絶縁膜の上にチタン膜とイリジウム膜を順に形成して第1導電膜とする工程と、
成膜雰囲気中に有機ソースと酸化ガスを導入してMOCVD法により強誘電体膜を前記第1導電膜上に形成する工程と、
前記強誘電体膜の上に第2導電膜を形成する工程と、
前記第2導電膜をパターニングしてキャパシタ上部電極を形成する工程と、
前記強誘電体膜をパターニングしてキャパシタ誘電体膜を形成する工程と、
前記第1導電膜をパターニングしてキャパシタ下部電極を形成する工程と
を有することを特徴とする強誘電体キャパシタの形成方法。 - 絶縁膜の上に第1導電膜を形成する工程と、
成膜雰囲気中に有機ソースと酸化ガスを導入するとともに前記酸化ガスの分圧を1Torr以上で3Torr以下としてMOCVD法により強誘電体膜を前記第1導電膜上に形成する工程と、
前記強誘電体膜の上に第2導電膜を形成する工程と、
前記第2導電膜をパターニングしてキャパシタ上部電極を形成する工程と、
前記強誘電体膜をパターニングしてキャパシタ誘電体膜を形成する工程と、
前記第1導電膜をパターニングしてキャパシタ下部電極を形成する工程とを有することを特徴とする強誘電体キャパシタの形成方法。
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