JP2003347517A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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Abstract

(57)【要約】 【課題】 キャパシタ下部電極とコンタクトプラグとの
コンタクトを良好にすることができる半導体装置及びそ
の製造方法を提供すること。 【解決手段】 シリコン基板（半導体基板）１に形成さ
れた第１不純物拡散領域５ａと、シリコン基板１の上方
に形成された第１層間絶縁膜（第１絶縁膜）９と、第１
層間絶縁膜９に形成された第１ホール９ａと、第１ホー
ル９ａ内に形成されて第１ｎ型不純物拡散領域５ａと電
気的に接続され且つ第１層間絶縁膜９の上面から出る端
部を有する第１導電性プラグ１２ａと、第１導電性プラ
グ１２ａの端部を包み込む導電性酸素バリア膜１３と、
キャパシタ下部電極１７ａとキャパシタ誘電体膜１８ａ
とキャパシタ上部電極１９ａとを導電性酸素バリア膜１
３上に順に積層してなるキャパシタＱ１とを有すること
を特徴とする半導体装置による。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、より詳しくは、キャパシタを有する
半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】現在量産されているＦｅＲＡＭ（Ferroe
lectric Random Access Memory）の強誘電体キャパシタ
はプレーナー構造である。
【０００３】しかし、今後高集積化の要請から、セル面
積をより小さくできるスタック構造のキャパシタが必要
となる。スタック構造は、強誘電体キャパシタの下部電
極の直下に半導体基板とのコンタクトのための導電性プ
ラグを有している。その導電性プラグの材料として、例
えば特開２００１−４４３７６号公報に記載されている
ように、タングステン又はポリシリコンを用いるのが一
般的である。
【０００４】一方、ＦｅＲＡＭは、ロジック品と混載す
る商品が多い。ロジックの半導体装置では、下側導電パ
ターンと上側導電パターンの接続にタングステンプラグ
を用いたプロセスを使用するのが一般的であり、回路を
設計するためのスパイスパラメータももちろんタングス
テンプラグ抵抗の値を用いている。
【０００５】従って、蓄積された回路設計資産を生か
し、且つ開発工数・コストを下げる意味を考慮して、ロ
ジック混載ＦｅＲＡＭにおけるコンタクトプラグとして
は従来どおりタングステンプラグを用いるのが好まし
い。
【０００６】次に、ＦｅＲＡＭのメモリセルにおいて、
タングステンプラグの上に接続されるスタックキャパシ
タの形成工程を説明する。
【０００７】まず、図１（ａ）に示す構造になるまでの
工程を説明する。
【０００８】シリコン基板１０１の素子形成領域の周囲
に素子分離絶縁膜１０２を形成し、その後に素子形成領
域にウェル１０３を形成する。さらに、ウェル１０３に
２つのＭＯＳトランジスタ１０４を形成する。
【０００９】ＭＯＳトランジスタ１０４は、ウェル１０
３上にゲート絶縁膜１０４ａを介して形成されたゲート
電極１０４ｂと、ゲート電極１０４ｂの両側のウェル領
域１０３内に形成されてソース／ドレインとなる不純物
拡散領域１０４ｃ、１０４ｄを有している。また、ゲー
ト電極１０４ｂの両側面には、不純物拡散領域１０４ｃ
内に不純物高濃度領域１０４ｄを形成するためのサイド
ウォールスペーサ１０５が形成される。
【００１０】その後に、ＭＯＳトランジスタ１０４を覆
う層間絶縁膜１０７をシリコン基板１０１上に形成す
る。
【００１１】続いて、層間絶縁膜１０７のうちＭＯＳト
ランジスタ１０４の一方の不純物拡散領域１０４ｃ上に
コンタクトホール１０７ａを形成した後に、コンタクト
ホール１０７ａ内と層間絶縁膜１０７上にタングステン
膜１０８を形成する。
【００１２】次に、図１（ｂ）に示すように、層間絶縁
膜１０７上に形成されたタングステン膜１０８は、化学
機械研磨（ＣＭＰ）法によって除去される。そして、コ
ンタクトホール１０７ａ内に残されたタングステン膜１
０８をコンタクトプラグ１０８ａとして用いる。
【００１３】次に、図１（ｃ）に示すように、コンタク
トプラグ１０８ａと層間絶縁膜１０７の上に、第１金属
膜１０９、強誘電体膜１１０、第２金属膜１１１を順に
形成する。
【００１４】さらに、第１金属膜１０９、強誘電体膜１
１０及び第２金属膜１１１をフォトリソグラフィー法に
よりパターニングすることにより強誘電体キャパシタ１
１２を形成する。強誘電体キャパシタ１１２において、
第１金属膜１０９を下部電極とし、第２金属膜１１１を
上部電極とする。強誘電体キャパシタ１１２はスタック
型であり、下部電極１０９ａはその下のコンタクトプラ
グ１０８ａを介してＭＯＳトランジスタ１０４の一方の
不純物拡散層１０４ｃに接続される。
【００１５】
【発明が解決しようとする課題】ここで、強誘電体キャ
パシタ直下のプラグ１０８ａについて考える。
【００１６】コンタクトプラグ形成時にＣＭＰ処理を行
うが、そのＣＭＰ後に層間絶縁膜１０７上にタングステ
ン膜１０８が残存するとコンタクトプラグ１０８ａ同士
が短絡する危険性があるので、そのＣＭＰはオーバーエ
ッチ気味に行われる。その結果、図１（ｂ）に示したよ
うに、コンタクトプラグ１０８ａの周囲にエロージョン
やリセスが発生して段差が生じ、同時にコンタクトプラ
グ１０８ａの上面も研磨されてしまう。この段差は、下
部電極１０９に僅かな凹部を生じさせてその上の強誘電
体膜１１０の結晶化に悪影響を及ぼして分極特性を劣化
させることがある。
【００１７】また、強誘電体キャパシタ１１２を形成す
る工程やその後の工程では、結晶化アニールあるいは回
復アニールなど数々の熱工程を必要とする。
【００１８】ところで、特開平１０−３０３３９８号公
報に記載されているように、強誘電体キャパシタ直下の
コンタクトプラグの材料にタングステンを用いた場合、
タングステンプラグは非常に速い速度で且つ低い温度で
酸化して下部電極とのコンタクト不良を生じさせる。ま
た、強誘電体キャパシタ直下のコンタクトプラグの材料
にポリシリコンを用いる場合でも、タングステンほどで
はないにしろやはり酸化してしまう。一旦酸化が始まる
とプラグ全体まで広がり、容易にコンタクト不良を起こ
し、ＦｅＲＡＭデバイスの歩留まりの低下を引き起こ
す。
【００１９】このように、強誘電体キャパシタの性能を
向上させるには、さまざまなアニールを必要とするのだ
が、強誘電体キャパシタ直下のコンタクトプラグを正常
に機能させるためにはある程度温度を下げる必要があ
る。
【００２０】従って、強誘電体のキャパシタの性能向上
とプラグのコンタクトの性能向上はトレードオフの関係
にあった。
【００２１】また、従来の強誘電体キャパシタの性能を
維持するための技術として、バリアメタルを介してコン
タクトプラグと下部電極を接続するとともに下部電極の
下でバリアメタルを酸化防止用の絶縁膜で覆う構造が特
開２０００−１３８３４９号公報、特開２０００−３４
９２５２号公報に記載されている。そのような構造を形
成するために、バリアメタルとその周囲の絶縁膜の双方
の上面を平坦化する研磨工程が加えられているが、絶縁
膜とバリアメタルとの研磨速度の違いから、図１（ｂ）
に示したと同様にエロージョンやリセスが発生するおそ
れがある。しかも、バリアメタルと絶縁膜の成膜工程や
絶縁膜とバリアメタルの研磨工程が加わり、さらにコン
タクトプラグに対するバリアメタルの位置合わせマージ
ンを考えなくてはならず、微細化には不向きである。
【００２２】また、コンタクトプラグの酸化防止構造と
して、コンタクトホール内であって導電性プラグの上部
に酸化防止用のバリアメタル層を形成することが、特開
２０００−３４９２５５号公報、特表２００１−５０１
３７５号公報に記載されている。しかし、そのような構
造では、コンタクトホールの上部にバリアメタル層を埋
め込むためのスペースを選択的に確保することが難し
い。
【００２３】本発明の目的は、キャパシタ下部電極とコ
ンタクトプラグとのコンタクトを良好にすることができ
る半導体装置及びその製造方法を提供することにある。
【００２４】
【課題を解決するための手段】上記した課題は、半導体
基板の表層に形成された第１不純物拡散領域と、前記半
導体基板の上方に形成された第１絶縁膜と、前記第１絶
縁膜に形成された第１ホールと、前記第１ホール内に形
成されて前記第１不純物拡散領域と電気的に接続され且
つ前記第１絶縁膜の上面から出ている端部を有する第１
導電性プラグと、前記第１絶縁膜上と前記第１導電性プ
ラグ上とに形成されて該第１導電性プラグの前記端部を
包み込み且つ上面が平坦な導電性酸素バリア膜と、キャ
パシタ下部電極とキャパシタ誘電体膜とキャパシタ上部
電極とを前記導電性酸素バリア膜上に順に積層してなる
キャパシタとを有することを特徴とする半導体装置によ
り解決する。
【００２５】次に、本発明の作用について説明する。
【００２６】本発明によれば、第１導電性プラグの端部
が導電性酸素バリア膜で覆われているので、その第１導
電性プラグに酸素が侵入し難くなり、種々のアニール工
程で第１導電性プラグが異常酸化するのが防止される。
【００２７】しかも、その導電性酸素バリア膜は、第１
導電性プラグの端部を包み込むようにして形成されるの
で、該１導電性プラグとのコンタクト面積が広くなり、
それらのコンタクト特性が良好にされる。
【００２８】また、第１絶縁膜に第２ホールを形成し、
端部が第１絶縁膜の上面よりも上に出る第２導電性プラ
グをその第２ホール内に形成しても良い。この場合は、
この第２導電性プラグの端部を覆う絶縁性酸素バリア膜
を形成することで、第２導電性プラグの異常酸化が防止
される。
【００２９】更に、導電性酸素バリア膜の側面を絶縁性
酸素バリア膜の側面で覆うことで、導電性酸素バリア膜
の大きさを第１導電性プラグとほぼ同じに形成しても、
側方からの酸素の侵入が防止されて第１導電性プラグの
異常酸化が発生しなくなる。
【００３０】また、上記絶縁性酸素バリア膜を複数の膜
の積層膜で構成してもよい。その場合、最上層の膜とし
て絶縁性密着膜を形成し、その絶縁性密着膜上にキャパ
シタの下部電極の一部が形成されるようにすると、下部
電極と絶縁性酸素バリア膜との膜剥がれが防止される。
【００３１】上記した課題は、半導体基板の表層に第１
不純物拡散領域を形成する工程と、前記半導体基板の上
方に第１絶縁膜を形成する工程と、前記第１絶縁膜をパ
ターニングして前記第１不純物拡散領域の上方に第１ホ
ールを形成する工程と、前記第１不純物拡散領域と電気
的に接続されると共に上端部が前記第１絶縁膜の上面よ
りも上に出る第１導電性プラグを前記第１ホール内に形
成する工程と、前記第１導電性プラグ上及び前記第１絶
縁膜上に導電性酸素バリア膜を形成する工程と、前記導
電性酸素バリア膜をパターニングして前記第１導電性プ
ラグの前記上端部を覆うように残す工程と、前記第１絶
縁膜上と前記導電性酸素バリア膜上とに絶縁性酸素バリ
ア膜を形成する工程と、前記絶縁性酸素バリア膜を研磨
して前記導電性酸素バリア膜の表面を露出させ、前記導
電性酸素バリア膜と前記絶縁性酸素バリア膜との各上面
を連続した平坦面にする工程と、前記平坦面上にキャパ
シタ下部電極用導電膜を形成する工程と、前記キャパシ
タ下部電極用導電膜上に強誘電体膜を形成する工程と、
前記強誘電体膜上にキャパシタ上部電極用導電膜を形成
する工程と、前記キャパシタ上部電極用導電膜、前記強
誘電体膜、及び前記下部電極用導電膜をパターニングす
ることにより、キャパシタ下部電極、キャパシタ誘電体
膜、及びキャパシタ上部電極を順に積層してなるキャパ
シタを形成する工程とを有することを特徴とする半導体
装置の製造方法により解決する。
【００３２】次に、本発明の作用について説明する。
【００３３】本発明によれば、導電性酸素バリア膜と絶
縁性酸素バリア膜の各上面を連続した平坦面にし、その
平坦面上にキャパシタ下部電極用導電膜を形成するの
で、該キャパシタ下部電極用導電膜の上面も平坦形状と
なる。そのため、キャパシタ下部電極用導電膜がその上
に形成される強誘電体膜の結晶化に悪影響を与えないの
で、強誘電体膜の分極特性が劣化するのが防止される。
【００３４】しかも、第１導電性プラグの端部が第１絶
縁膜の上面から出ている状態で導電性酸素バリア膜を形
成するので、該導電性酸素バリア膜の結晶の割れが防止
される。
【００３５】更に、絶縁性酸素バリア膜を研磨する際、
導電性酸素バリア膜は既にパターニングされて各第１導
電性の上において電気的に孤立しているので、導電性酸
素バリア膜を研磨ストッパー膜に用いて、該導電性酸素
バリア膜と絶縁性酸素バリア膜の各上面を平坦化でき
る。
【００３６】なお、導電性酸素バリア膜をパターニング
する前に、該導電性酸素バリア膜の上に犠牲膜を形成
し、該犠牲膜と導電性酸素バリア膜とをエッチバックし
て導電性バリア膜を平坦化するのが好適である。このよ
うにすると、絶縁性酸素バリア膜を研磨する際、該絶縁
性酸素バリア膜と導電性酸素バリア膜との各上面をより
一層平坦にすることができる。
【００３７】そのような犠牲膜は、回転塗布により形成
することでその下の導電性酸素バリア膜の凹凸を吸収す
るので、犠牲膜の上面が平坦化され易くなり、エッチバ
ック後の導電性酸素バリア膜の上面も平坦化され易くな
る。
【００３８】更に、犠牲膜を回転塗布により複数回に分
けて成膜することで、各回の膜厚を薄くできて各回の膜
厚分布の悪化が防止され、最終的な犠牲膜の膜厚分布の
悪化が防止される。
【００３９】また、犠牲膜として導電性酸素バリア膜と
のエッチング選択比が約１：１となるものを使用するこ
とで、エッチバック前の犠牲膜の平坦な上面が導電性酸
素バリア膜に転写される。
【００４０】なお、第１導電性プラグの端部を第１絶縁
膜の上面から出すには、第１絶縁膜上とその第１ホール
内にプラグ用導電膜を形成した後、そのプラグ用導電膜
を第１の研磨条件で選択的に研磨して第１絶縁膜上から
除去する第１研磨工程を行い、その後、第２の研磨条件
で第１絶縁膜を選択的に研磨する第２研磨工程を行えば
よい。
【００４１】上記第２の研磨条件としては、第１絶縁膜
の研磨速度がプラグ形成用導電膜の研磨速度よりも速く
なるものを採用するのが好適である。
【００４２】そして、そのような研磨速度を得るには、
第２の研磨条件で使用されるスラリーとして、第１の研
磨条件で使用されるスラリーとは別のものを採用すれば
よい。
【００４３】
【発明の実施の形態】以下に、本発明の実施形態を図面
に基づいて説明する。
【００４４】図２〜図９は、本発明の実施形態に係る半
導体装置の製造工程を示す断面図である。
【００４５】まず、図２（ａ）に示す断面構造を形成す
るまでの工程を説明する。
【００４６】図２（ａ）に示すように、ｎ型又はｐ型の
シリコン（半導体）基板１のトランジスタ形成領域の周
囲にフォトリソグラフィー法により素子分離用溝を形成
した後に、その中に酸化シリコン(SiO2)を埋め込んで素
子分離絶縁膜２を形成する。そのような構造の素子分離
絶縁膜２は、ＳＴＩ(Shallow Trench Isolation)と呼ば
れる。なお、ＬＯＣＯＳ（Local Oxidation of Silico
n）法により形成した絶縁膜を素子分離絶縁膜として採
用してもよい。
【００４７】続いて、シリコン基板１の所定のトランジ
スタ形成領域にｐ型不純物を選択的に導入してｐウェル
３を形成し、さらに、シリコン基板１のｐウェル３の表
面を熱酸化して、ゲート絶縁膜４となるシリコン酸化膜
を形成する。
【００４８】次に、シリコン基板１の上側全面に非晶質
又は多結晶のシリコン膜とタングステンシリサイド膜を
順次形成する。その後に、シリコン膜とタングステンシ
リサイド膜をフォトリソグラフィー法によりパターニン
グして、ゲート絶縁膜４の上にゲート電極６ａ、６ｂと
して残す。なお、それらのゲート電極６ａ、６ｂはワー
ド線（ＷＬ）の一部を構成する。
【００４９】次に、ゲート電極６ａ、６ｂの両側のｐウ
ェル３にｎ型不純物、例えばリンをイオン注入してソー
ス／ドレインとなる第１〜第３のｎ型不純物拡散領域５
ａ〜５ｃを形成する。さらに、ＣＶＤ法により絶縁膜、
例えば酸化シリコン（SiO2）膜をシリコン基板１の全面
に形成した後に、その絶縁膜をエッチバックしてゲート
電極６ａ、６ｂの両側部分に絶縁性のサイドウォールス
ペーサ７として残す。
【００５０】続いて、ゲート電極６ａ、６ｂとサイドウ
ォールスペーサ７とをマスクに使用して、第１〜第３の
ｎ型不純物拡散領域５ａ〜５ｃに再びｎ型不純物をイオ
ン注入する。これにより、第１〜第３のｎ型不純物拡散
領域５ａ〜５ｃのそれぞれに高濃度不純物領域が形成さ
れ、該第１〜第３のｎ型不純物拡散領域５ａ〜５ｃはＬ
ＤＤ（Lightly Doped Drain）構造となる。
【００５１】上記の拡散領域のうち、第１、第３のｎ型
不純物拡散領域５ａ、５ｃは後述するキャパシタの下部
電極に電気的に接続され、第２のｎ型不純物拡散領域５
ｂは後述するビット線に電気的に接続される。
【００５２】以上の工程により、ｐウェル３上にはゲー
ト電極６ａ、６ｂとｎ型不純物拡散領域５ａ〜５ｃを有
する２つのｎ型のＭＯＳトランジスタＴ1、Ｔ2が１つの
ｎ型不純物拡散領域５ｂを共通にして形成されたことに
なる。
【００５３】次いで、ＭＯＳトランジスタＴ1、Ｔ2を覆
うカバー絶縁膜８として約２００ｎｍの厚さの酸窒化シ
リコン（SiON）膜をプラズマＣＶＤ法によりシリコン基
板１の全面に形成する。その後、ＴＥＯＳガスを用いる
プラズマＣＶＤ法により、第１層間絶縁膜（第１絶縁
膜）９として厚さが１．０μｍ程度の酸化シリコン（Si
O2）をカバー絶縁膜８の上に形成する。
【００５４】続いて、第１層間絶縁膜９の上面を化学機
械研磨（ＣＭＰ）法により平坦化する。その後、N2雰囲
気中、約６５０℃で第１層間絶縁膜９をアニールして脱
ガスを十分に行う。
【００５５】次に、図２（ｂ）に示す構造を得るまでの
工程について説明する。
【００５６】まず、フォトリソグラフィー法によりカバ
ー絶縁膜８と第１層間絶縁膜９とをパターニングして、
第１〜第３のｎ型不純物拡散領域５ａ〜５ｃに至る深さ
のコンタクトホール９ａ〜９ｃを形成する。
【００５７】次いで、第１層間絶縁膜９の上面とコンタ
クトホール９ａ〜９ｃの内面にグルー膜１０として厚さ
約２０nmのチタン（Ti）と厚さ約５０nmの窒化チタン
（TiN）とをスパッタ法によりこの順に形成する。更
に、六フッ化タングステン（WF6）を用いるＣＶＤ法に
よりタングステン（W）膜（プラグ形成用導電膜）１１
をグルー膜１０上に成長させて各コンタクトホール９ａ
〜９ｃ内を完全に埋め込む。
【００５８】次いで、図２（ｃ）に示すように、第１層
間絶縁膜９を研磨ストッパー膜として使用しながら、タ
ングステン膜１１とグルー膜１０とをＣＭＰ法により選
択的に研磨して第１層間絶縁膜９の上面上から除去す
る。以下、この工程を第１研磨工程と言う。
【００５９】その第１研磨工程の研磨条件としては、タ
ングステン膜１１の研磨速度が第１絶縁膜９の研磨速度
よりも早くなるものを採用する。そのような研磨は、例
えば、タングステン膜１１の研磨速度が第１絶縁膜９の
研磨速度よりも速くなるスラリーを使用することで実現
される。そのようなタングステンＣＭＰ（Ｗ−ＣＭＰ）
用のスラリーとしては、例えば、ＣＡＢＯＴ社製の商品
名ＳＳＷ２０００がある。このＳＳＷ２０００では、タ
ングステンの研磨速度が約３００nm/minであり、酸化シ
リコンの研磨速度が約１２nm/minであるので、研磨選択
比（＝タングステンの研磨速度：酸化シリコンの研磨速
度）は凡そ２５：１となる。
【００６０】そして、この第１研磨工程により、タング
ステン膜１１とグルー膜１０とがコンタクトホール９ａ
〜９ｃ内に第１導電性プラグ１２ａ、１２ｃ、及び第２
導電性プラグ１２ｂとして残される。これらの導電性プ
ラグは、それぞれ第１〜第３のｎ型不純物拡散領域５ａ
〜５ｃと電気的に接続される。
【００６１】次に、図３（ａ）に示すように、第１研磨
工程で使用されたＣＭＰ装置を引き続き使用し、第１層
間絶縁膜９の研磨速度がタングステン膜１１の研磨速度
よりも速くなるような研磨条件で第１層間絶縁膜９をＣ
ＭＰ法で研磨する。そのような研磨速度の違いにより、
第１層間絶縁膜９は選択的に研磨されてその上面が削れ
るのに対し、各導電性プラグ１２ａ〜１２ｃは殆ど研磨
されないので、各導電性プラグ１２ａ〜１２ｃの上端部
は第１層間絶縁膜９の上面から突出することになる。以
下、この工程を第２研磨工程と言う。
【００６２】その第２研磨工程では、スラリーとして例
えばＣＡＢＯＴ社製の商品名ＳＳ２５が使用される。こ
のＳＳ２５では、酸化シリコンの研磨速度が約３３０nm
/minであり、タングステンの研磨速度が約９nm/minであ
るので、研磨選択比（＝タングステンの研磨速度：酸化
シリコンの研磨速度）は凡そ０．０３：１となる。
【００６３】その後、基板温度を約３５０℃にし、第１
層間絶縁膜９をN2プラズマに約１２０秒間曝す。
【００６４】続いて、図３（ｂ）に示すように、突出し
ている各導電性プラグ１２ａ〜１２ｃ上と第１層間絶縁
膜９上とに、導電性酸素バリア膜１３として酸素透過防
止能力が優れているイリジウム（Ir）膜を厚さ約２００
nmの厚さにスパッタ法により形成する。そのような導電
性酸素バリア膜１３としては、Ir膜の他に、ルテニウム
（Ru）等の白金族金属よりなる膜を使用しても良い。
【００６５】次に、図３（ｃ）に示すように、犠牲膜１
４としてＰＺＴ膜をゾル・ゲル法で形成する。そのゾル
・ゲル法では、まず、鉛アセテートトリハイドレイト
（Pb(OAc)2・3H2O）とジルコンテトラヌブトキシド（Zr
(O-n-Bu)4）とチタンテトライソプロポキシド（Ti(O-j-
Pr)4）とを２メトキシエタノール（CH3OC2H4OH）に溶解
させることにより、１０wt/%のＰＺＴ((Pb(Zr1-xTix)
O3))溶液を作製する。次いで、シリコン基板１を不図示
のスピンコータ内に入れ、導電性酸素バリア膜１３上に
上記のＰＺＴ溶液を回転塗布することにより、厚さ約７
０nmのＰＺＴ塗布膜を形成する。
【００６６】続いて、基板温度約３６０℃で約２分間の
仮焼ベークを行い、上記のＰＺＴ塗布膜中の溶媒成分を
乾燥させる。その後、ＰＺＴ塗布膜の形成とその仮焼ベ
ークとを上記と同じ方法で更に２回繰り返し、ＰＺＴ塗
布膜の積層膜のトータル膜厚を約２００nmにする。な
お、二回目のＰＺＴ塗布膜の厚さは約７０nmであり、三
回目のＰＺＴ塗布膜の厚さは約６０nmである。そして、
そのようなＰＺＴ塗布膜の積層膜を犠牲膜１４として使
用する。
【００６７】上記のように回転塗布で犠牲膜１４を形成
することで、犠牲膜１４が下地の導電性酸素バリア膜１
３の凹凸を吸収し、犠牲膜１４の上面は略平坦となる。
【００６８】なお、犠牲膜１４を上記のように複数回に
分けて成膜するのではなく一回で成膜してもよい。しか
し、犠牲膜１４の厚さが約２００nmと比較的厚いので、
回転塗布により一回で成膜するとその膜厚分布が悪くな
る恐れがある。それに対し、上記のように犠牲膜１４を
複数回に分けて成膜すると、各回の膜厚を薄くでき、各
回の膜厚分布が悪くならないので、犠牲膜１４の膜厚分
布も悪くならない。
【００６９】また、上記のＰＺＴ膜に代えて、ＰＬＣＳ
ＺＴ、ＰＬＺＴのような他のＰＺＴ系材料を犠牲膜１４
として使用してもよい。
【００７０】次に、図４（ａ）に示す構造を得るまでの
工程を説明する。
【００７１】まず、シリコン基板１をエッチングチャン
バ（不図示）の下部電極上に載せ、基板温度を約２５℃
にする。次いで、そのチャンバ内に塩素（Cl2）とアル
ゴン（Ar）とを流量比１０：４０（＝Cl2：Ar）で導入
すると共にチャンバ内のガスを不図示のポンプで排気
し、チャンバ内の圧力を約０．５Paに保持する。そし
て、下部電極に周波数４６０kHz、パワー１０００Wの低
周波電力を印加し、且つ、下部電極と対向する上部電極
に周波数１３．５６MHz、パワー１４００Wの高周波電力
を印加して、上下の電極間にプラズマを発生させる。こ
れにより、エッチングチャンバ内は、犠牲膜１４と導電
性酸素バリア膜１３とのエッチング選択比が凡そ１：１
となるようなエッチング雰囲気となる。
【００７２】そして、上記のような状態を約３０秒間保
持することにより、犠牲膜１４の上面からエッチバック
を行う。このエッチバックでは、犠牲膜１４と導電性酸
素バリア膜１３とのエッチング選択比が凡そ１：１なの
で、犠牲膜１４のエッチングから導電性酸素バリア膜１
３のエッチングに移行する際に被エッチング面の形状が
変化することはない。そのため、エッチバック前の犠牲
膜１４の平坦な上面形状が導電性酸素バリア膜１３に転
写され、エッチバック終了後には導電性バリア膜１３の
上面は平坦形状となる。
【００７３】なお、犠牲膜１４としてＳＯＧ（Spin on
Glass）を使用することも考えられる。しかし、ＳＯＧ
と導電性酸素バリア膜１３とのエッチング速度は異なる
ので、上記のようにエッチバックにより犠牲膜１４の平
坦な上面を導電性酸素バリア膜１４に転写できないので
好ましくない。
【００７４】次に、図４（ｂ）に示す構造を得るまでの
工程を説明する。
【００７５】まず、平坦化された導電性酸素バリア膜１
３の上面上にレジストパターン（不図示）を形成する。
次いで、先の図３（ａ）の工程で使用したエッチングチ
ャンバ内の下部電極上にシリコン基板１を載せ、基板温
度を約２５０℃にする。次いで、そのチャンバ内にArと
HBrとO2とを流量比１：０．８（＝ HBr：O2）で導入す
ると共にチャンバ内のガスを不図示のポンプで排気し、
チャンバ内の圧力を約０．５Paに保持する。そして、下
部電極に周波数４６０kHz、パワー８００Wの低周波電力
を印加し、且つ、上部電極に周波数１３．５６MHz、パ
ワー３００Wの高周波電力を印加して、上下の電極間に
プラズマを発生させる。
【００７６】そして、この状態を約１６０秒間保持し、
レジストパターンをエッチングマスクに使用して、導電
性酸素バリア膜１３を選択的にエッチングする。これに
より、導電性酸素バリア膜１３は、第１導電性プラグ１
２ａ、１２ｃの端部を覆うようにしてパターニングされ
る。
【００７７】このように導電性酸素バリア膜１３により
第１導電性プラグ１２ａ、１２ｃの端部が覆われること
で、該第１導電性プラグ１２ａ、１２ｃに酸素が侵入し
難くなり、第１導電性プラグ１２ａ、１２ｃが後述の種
々のアニール工程で酸化されるのを防止できる。
【００７８】しかも、その導電性酸素バリア膜１３は、
第１導電性プラグ１２ａ、１２ｃの端部を包み込むよう
にして形成されるので、該１導電性プラグ１２ａ、１２
ｃとのコンタクト面積が広くなり、それらのコンタクト
特性を良好にすることができる。
【００７９】なお、単に導電性プラグの酸化を防止する
だけなら、図１０に示すように、従来例の図１（ｂ）の
工程の後にIrよりなる導電性酸素バリア膜１３をコンタ
クトプラグ１０８ａ上と層間絶縁膜１０８上とに形成す
ることも考えられる。しかし、この方法では、コンタク
トプラグ１０８ａ周囲のリセスの形状にそってIrの結晶
が割れやすくなり、コンタクト特性が悪化する恐れがあ
る。
【００８０】これに対し、本実施形態のように第１導電
性プラグ１２ａ、１２ｃの端部が突出している状態で導
電性酸素バリア膜１３を形成すると、上記のような結晶
の割れは生じず、コンタクト特性も悪化しない。
【００８１】その後に、図４（ｃ）に示すように、導電
性酸素バリア膜１３上及び第１層間絶縁膜９の上に、酸
化防止絶縁膜１５ａとして酸窒化シリコン（SiON）膜又
は窒化シリコン(Si3N4)膜をＣＶＤ法により例えば１０
０ｎｍの厚さに形成する。続いて、酸化防止絶縁膜１５
ａ上に、絶縁性密着膜１５ｂとして例えばＴＥＯＳを用
いるＣＶＤ法により厚さ３００ｎｍの酸化シリコン（Si
O2）層を形成する。
【００８２】さらに、図５（ａ）に示すように、導電性
酸素バリア膜１３を研磨ストッパー膜とするＣＭＰによ
り絶縁性密着膜１５ｂと酸化防止絶縁膜１５ａを研磨し
てそれらを二層構造の絶縁性酸素バリア膜１６にすると
共に、導電性酸素バリア膜１３の上面を露出させる。
【００８３】この際、導電性酸素バリア膜１３は既にパ
ターニングされて各第１導電性プラグ１２ａ、１２ｃの
上において電気的に孤立しているので、従来のようにこ
のＣＭＰをオーバーエッチ気味に行う必要がない。その
ため、導電性酸素バリア膜１３を研磨ストッパー膜に用
いて、該導電性酸素バリア膜１３と絶縁性酸素バリア膜
１６の各上面を平坦化できる。
【００８４】また、そのＣＭＰでは、例えばスラリーに
純水を添加して研磨速度を遅くし、研磨時間を微調整し
て研磨量をコントロールすることにより、絶縁性酸素バ
リア膜１３の過剰研磨を防止でき、研磨面を平坦化し易
くすることができる。そのようなスラリーとしては、例
えばＣＡＢＯＴ社のＳＳ２５が使用される。
【００８５】しかも、上記のＣＭＰの前に、エッチバッ
クにより導電性酸素バリア膜１３を予め平坦化してある
ので、絶縁性酸素バリア膜１６と導電性酸素バリア膜１
３との各上面をより一層平坦にすることができる。
【００８６】上記により得られた二層構造の絶縁性酸素
バリア膜１６は、その下の第２導電性プラグ１２ｂが後
述の種々のアニール工程の際に酸化されるのを防止する
ように機能する。
【００８７】この後に、図５（ｂ）に示すように、導電
性酸素バリア膜１３上と絶縁性酸素バリア膜１６上と
に、下部電極用導電膜１７として例えば厚さ２００ｎｍ
のIr膜、厚さ３０ｎｍのIrO2膜、厚さ３０ｎｍのPtO
膜、及び厚さ５０ｎｍのPt膜をスパッタにより順に形成
する。
【００８８】この際、絶縁性酸素バリア膜１６を二層構
造にし、絶縁性密着膜１５ｂ上に下部電極膜１７を形成
したことで、該下部電極用導電膜１７が酸素バリア膜１
６から剥がれるのを防止することができる。
【００８９】また、その下部電極用導電膜１７は、絶縁
性酸素バリア膜１６と導電性酸素バリア膜１３の平坦化
された各上面に形成されるので、その下部電極用導電膜
１７の上面もやはり平坦となる。
【００９０】なお、下部電極用導電膜１７を形成する前
又は後に例えば膜剥がれ防止のために絶縁性密着膜１５
ｂをアニールする。アニール方法として、例えば、アル
ゴン雰囲気中で７５０℃、６０秒のＲＴＡ（Rapid Ther
mal Anneal）を採用する。
【００９１】続いて、下部電極用導電膜１７上に、強誘
電体膜１８として例えば厚さ１８０ｎｍのＰＺＴ膜をス
パッタ法により形成する。強誘電体膜１８の形成方法
は、その他に、ＭＯＤ法、ＭＯＣＶＤ法、ゾル・ゲル法
などがある。また、強誘電体膜１８の材料としては、Ｐ
ＺＴ以外に、ＰＬＣＳＺＴ、ＰＬＺＴのような他のＰＺ
Ｔ系材料や、SrBi2Ta2O9、SrBi2(Ta,Nb)2O9 等のBi層状
構造化合物材料、その他の金属酸化物強誘電体を採用し
てもよい。
【００９２】続いて、酸素含有雰囲気中で強誘電体膜１
８をアニールにより結晶化する。そのアニールとして、
例えばArとO2の混合ガス雰囲気中で基板温度６００℃、
時間９０秒の条件を第１ステップ、酸素雰囲気中で基板
温度７５０℃、時間６０秒の条件を第２ステップとする
２ステップのＲＴＡ処理を採用する。
【００９３】このとき、下部電極用導電膜１７の上面は
平坦形状なので、その上の強誘電体膜１８の結晶化に悪
影響を与えることがなく、また、その分極特性を劣化さ
せることがない。
【００９４】さらに、強誘電体膜１８の上に、上部電極
用導電層１９として例えば厚さ２００ｎｍのIrO2層をス
パッタ法により形成する。
【００９５】次に、図６（ａ）に示す構造を得るまでの
工程について説明する。まず、上部電極用導電膜１９上
にTiN膜とSiO2膜を順に形成する。TiN膜はスパッタ法に
より形成され、また、SiO2膜はＴＥＯＳを用いるＣＶＤ
法により形成される。その後、フォトリソグラフィー法
によりこれらの積層膜をパターニングする。これによ
り、第１導電性プラグ１２ａ、１２ｃの上方でキャパシ
タの平面形状にパターニングされたハードマスク２０
ａ、２０ｃが形成される。
【００９６】続いて、ハードマスク２０ａ、２０ｃに覆
われない領域の上部電極用導電膜１９、強誘電体膜１
８、下部電極用導電膜１７を順次エッチングする。この
場合、強誘電体膜１８は、ハロゲン元素を含む雰囲気中
でスパッタ反応によりエッチングされる。なお、そのエ
ッチングにより絶縁性密着膜１５ｂがエッチングされて
も、酸化防止絶縁膜１５ａがエッチングストッパーとし
て機能するので、第２導電性プラグ１２ｂが露出するこ
とはない。
【００９７】以上により、図６（ｂ）に示すように、第
１層間絶縁膜９上にキャパシタＱ１、Ｑ２が形成され
る。キャパシタＱ１、Ｑ２の各下部電極１７ａは下部電
極用導電膜１７によって構成される。また、キャパシタ
Ｑ１、Ｑ２のキャパシタ誘電体層１８ａは強誘電体膜１
８から構成され、さらに上部電極１９ａは上部電極用導
電膜１９から構成される。
【００９８】そのキャパシタＱ１、Ｑ２の各下部電極１
７ａは、各々第１導電性プラグ１２ａ、１２ｃを介し
て、第１又は第３のｎ型不純物拡散領域５ａ、５ｃと電
気的に接続される。
【００９９】なお、ハードマスク２０ａ、２０ｃは、キ
ャパシタＱ１、Ｑ２を形成した後に除去される。
【０１００】次に、エッチングによる強誘電体膜１８の
ダメージを回復するために、回復アニールを行う。この
場合の回復アニールは、例えば、基板温度６５０℃、６
０分間の条件で酸素を含むファーネス内で行われる。
【０１０１】このように強誘電体膜１８のパターニング
直後に回復アニールなどの熱処理を施す場合、下部電極
１７ａ直下の第１導電性プラグ１２ａ、１２ｃの耐熱性
は、導電性酸素バリア膜１３の酸素透過性で決まり、ま
た、下部電極１７ａ直下に位置しない第２導電性プラグ
１２ｂの耐酸化性は、絶縁性酸素バリア膜１６の酸素透
過性で決まる。
【０１０２】上記のような熱プロセスがキャパシタＱ
１、Ｑ２を形成する際にはかかるが、酸化防止絶縁膜１
５ａとして窒化シリコン膜を用いた場合は、その窒化シ
リコン膜の厚さが７０ｎｍであれば、第２導電性プラグ
１２ａｂのタングステンは異常酸化しない。
【０１０３】また、Ir膜よりなる導電性酸素バリア膜１
３と、下部電極１７ａの最下層のIr膜との合計膜厚が４
００ｎｍであれば、酸素アニールにより第１導電性プラ
グ１２ａ、１２ｃ内のタングステンが異常酸化すること
は無い。本実施形態では、上記のIr膜の合計膜厚が約４
００ｎｍあるので、第１導電性プラグ１２ａ、１２ｃは
異常酸化しない。
【０１０４】また、酸素アニールの温度を約１００℃上
昇させるのに伴いIr膜の合計膜厚を約１００ｎｍ厚くす
ることで、アニール温度が上昇しても、第１導電性プラ
グ１２ａ、１２ｃの異常酸化を防止することができる。
【０１０５】次に、図７（ａ）に示すように、キャパシ
タＱ１、Ｑ２上、及び絶縁性酸素バリア膜１６上に、キ
ャパシタ保護絶縁膜２１として厚さ５０ｎｍのアルミナ
をスパッタにより形成する。このキャパシタ保護絶縁膜
２１は、プロセスダメージからキャパシタＱ１、Ｑ２を
保護するものであって、アルミナの他、ＰＺＴで構成し
てもよい。続いて、６５０℃で６０分間の条件でキャパ
シタＱ１、Ｑ２をファーネス内の酸素雰囲気内でアニー
ルする。
【０１０６】その後、ＨＤＰＣＶＤ(High Density Plas
ma CVD)により、第２層間絶縁膜（第２絶縁膜）２２と
して厚さ１．０μｍ程度の酸化シリコン（SiO2）をキャ
パシタ保護絶縁膜２１上に形成する。
【０１０７】さらに、第２層間絶縁膜２２の上面をＣＭ
Ｐ法により平坦化する。この例では、ＣＭＰ後の第２層
間絶縁膜２２の残りの厚さは、上部電極１９ａ上で３０
０ｎｍ程度とする。
【０１０８】次に、図７（ｂ）に示す構造を得るまでの
工程について説明する。
【０１０９】まず、レジストマスク（不図示）を用い
て、第２層間絶縁膜２２、キャパシタ保護絶縁膜２１、
絶縁性酸素バリア膜１６をエッチングすることにより、
第２導電性プラグ１０ｂの上にホール２２ｂを形成す
る。
【０１１０】次に、ホール２２ｂ内と第２層間絶縁膜２
２上に、グルー膜２３として厚さ５０ｎｍのTiN膜をス
パッタ法により形成する。さらに、六フッ化タングステ
ンを使用するＣＶＤ法によりタングステン（W）膜２４
をグルー膜２３の上に成長させ、ホール２２ｂ内を完全
に埋め込む。
【０１１１】続いて、タングステン層２４、グルー膜２
３をＣＭＰ法により研磨して第２層間絶縁膜２２の上面
上から除去する。そして、ホール２２ｂ内に残されたタ
ングステン膜２４及びグルー膜２３を第３導電性プラグ
２５とする。
【０１１２】これにより、第３導電性プラグ２５は、第
２導電性プラグ１２ｂに接続されてvia-to-viaコンタク
トとなり、第２の不純物拡散領域５ｂに電気的に接続さ
れる。
【０１１３】さらに、窒素プラズマ雰囲気中で第２層間
絶縁膜２２を３５０℃、１２０秒の条件でアニールす
る。
【０１１４】次に、図８（ａ）に示すように、第３導電
性プラグ２５上と第２層間絶縁膜２２上に、酸化防止膜
絶縁２６としてSiON層をＣＶＤ法により１００ｎｍの厚
さに形成する。
【０１１５】続いて、図８（ｂ）に示すように、酸化防
止絶縁膜２６、第２層間絶縁膜２２及びキャパシタ保護
絶縁膜２１をフォトリソグラフィー法によりパターニン
グしてキャパシタＱ１、Ｑ２の各上部電極１９ａ上にホ
ール２２ａ、２２ｃを形成する。ホール２２ａ、２２ｃ
を形成することによりダメージを受けたキャパシタＱ
１、Ｑ２はアニールによって回復される。そのアニール
は、例えば酸素含有雰囲気中で基板温度５５０℃として
６０分間行われる。
【０１１６】次に、図９（ａ）に示す構造を形成するま
での工程を説明する。
【０１１７】まず、第２層間絶縁膜２２上に形成された
酸化防止絶縁膜２６をエッチバックによって除去する。
これにより、第３導電性プラグ２５の表面が露出する。
【０１１８】続いて、キャパシタＱ１、Ｑ２の各上部電
極１９ａ上のホール２２ａ、２２ｃ内と第２層間絶縁膜
２２の上に多層金属膜を形成する。その多層金属膜とし
て、例えば、厚さ６０ｎｍのTi膜、厚さ３０ｎｍのTiN
膜、厚さ４００ｎｍのAl-Cu膜、厚さ５ｎｍのTi膜、及
び７０ｎｍのTiN膜をスパッタ法により順に形成する。
【０１１９】その後、この多層金属層をパターニングす
ることにより、第３導電性プラグ２５に接続される導電
性コンタクトパッド２７ｂと、ホール２２ａ、２２ｃを
通してキャパシタＱ１、Ｑ２の各上部電極１９ａに電気
的に接続される一層目金属配線２７ａ、２７ｃとを形成
する。
【０１２０】なお、多層金属層をパターニングする際に
露光光の反射によるパターン精度の低下を防止するため
に、多層金属層の上に酸窒化シリコン（SiON）などの反
射防止層（不図示）を３０ｎｍの厚さに形成し、さらに
反射防止層上にレジストを塗布した後に、レジストを露
光、現像して配線形状等のレジストパターンを形成し、
そのレジパターンを用いてエッチングする方法を採用す
る。反射防止層は、多層金属層のパターニング後にその
まま残してもよい。
【０１２１】さらに、第２層間絶縁膜２２と一層目金属
配線２７ａ、２７ｃと導電性コンタクトパッド２７ｂａ
との上に第３層間絶縁膜２８を形成する。
【０１２２】次に、図９（ｂ）に示す構造を得るまでの
工程を説明する。
【０１２３】まず、第３層間絶縁膜２８をパターニング
して導電性コンタクトパッド２７ｂの上にビット線コン
タクト用のホール２８ａを形成する。また、そのホール
２８ａの中に下から順にTiN膜３０及びＷ膜２９からな
る第４導電性プラグ３１を形成する。
【０１２４】次に、第３層間絶縁膜２８上に、ビット線
（ＢＬ）を含む二層目金属配線３２を形成する。二層目
金属配線３２は、一層目金属配線２７ａ、２７ｃと同様
の多層金属構造となっている。また、二層目金属配線３
２は、第４導電性プラグ３１に接続されることにより、
その下の導電性コンタクトパッド２７ｂ、第３導電性プ
ラグ２５及び第２導電性プラグ１２ｂを介して第２のｎ
型不純物拡散領域５ｂに電気的に接続される。
【０１２５】その後に、二層目金属配線３２を覆う絶縁
膜等が形成され、最後に窒化シリコン膜とＴＥＯＳによ
り形成される酸化シリコン膜との二層構造のカバー膜を
形成するが、その詳細は省略する。
【０１２６】上記した実施形態によれば、キャパシタＱ
１、Ｑ２の下方の第１導電性プラグ１２ａ、１２ｃは、
その端部が導電性酸素バリア膜１３で覆われる。従っ
て、それら第１導電性プラグ１２ａ、１２ｃに酸素が侵
入し難くなり、第１導電性プラグ１２ａ、１２ｃがアニ
ール工程で異常酸化するのを防止できる。
【０１２７】しかも、その導電性酸素バリア膜１３は、
第１導電性プラグ１２ａ、１２ｃの端部を包み込むよう
にして形成されるので、該１導電性プラグ１２ａ、１２
ｃとのコンタクト面積が広くなり、それらのコンタクト
特性を良好にすることができる。
【０１２８】さらに、第１導電性プラグ１２ａ、１２ｃ
の端部を第１絶縁膜９の上面から突出させた状態で導電
性酸素バリア膜１３を形成することで、該導電性酸素バ
リア膜１３の結晶が割れるのを防止できる。
【０１２９】そのうえ、パターニングされた導電性酸素
バリア膜１３の側面が絶縁性酸素バリア膜１６によって
覆われているので、導電性酸素バリア膜１３の大きさを
第１導電性プラグ１２ａ、１２ｃとほぼ同じに形成した
としても、側方からの酸素の侵入が防止されて第１導電
性プラグ１２ａ、１２ｃの異常酸化が発生しなくなる。
【０１３０】一方、第２導電性プラグ１２ｂは、その上
に形成される絶縁性酸素バリア膜１６により異常酸化が
防止できる。
【０１３１】その絶縁性酸素バリア膜１６は、それを酸
化防止絶縁膜１５ａと絶縁性密着膜１５ｂとの二層構造
にし、その絶縁性密着膜１５ｂ上に下部電極用導電膜１
７を形成することで、該下部電極用導電膜１７と絶縁性
酸素バリア膜１６との膜剥がれが防止できる。
【０１３２】更に、導電性酸素バリア膜１３と絶縁性酸
素バリア膜１６の各上面はＣＭＰにより連続した平坦面
となっているので、その上の下部電極用導電膜１７の上
面も平坦形状となる。従って、下部電極用導電膜１７が
その上に形成される強誘電体膜１８の結晶化に悪影響を
与えないので、強誘電体膜１８の分極特性が劣化するの
を防止することができる。
【０１３３】しかも、上記のＣＭＰにおいては、導電性
酸素バリア膜１３は既にパターニングされて各第１導電
性プラグ１２ａ、１２ｃの上において電気的に孤立して
いるので、従来のようにこのＣＭＰをオーバーエッチ気
味に行う必要が無い。これにより、導電性酸素バリア膜
１３を研磨ストッパー膜に用いて、該導電性酸素バリア
膜１３と絶縁性酸素バリア膜１６の各上面を平坦化でき
る。
【０１３４】そして、上記のＣＭＰの前に、犠牲膜１４
を導電性酸素バリア膜１３上に形成し、それらをエッチ
バックすることにより導電性酸素バリア膜１３を予め平
坦化してあるので、絶縁性酸素バリア膜１６と導電性酸
素バリア膜１３とのＣＭＰ後の各上面をより一層平坦に
することができる。
【０１３５】そして、その犠牲膜１４を回転塗布により
形成することで、該犠牲膜１４が下地の導電性酸素バリ
ア膜１３の凹凸を吸収し、犠牲膜１４の上面を平坦化し
易くすることができる。これにより、エッチバック後の
導電性酸素バリア膜１３の上面も平坦化され易くなる。
【０１３６】更に、犠牲膜１４を回転塗布で複数回に分
けて成膜することで、各回の膜厚を薄くできて各回の膜
厚分布が悪くならないので、最終的な犠牲膜１４の膜厚
分布が悪くなるのを防止できる。
【０１３７】そして、犠牲膜１４として導電性酸素バリ
ア膜１３とのエッチング選択比が約１：１となるものを
使用することで、エッチバック前の犠牲膜１４の平坦な
上面を導電性酸素バリア膜１３に転写することができ
る。
【０１３８】また、通常のロジック品に比べてＦｅＲＡ
Ｍは強誘電体キャパシタ分だけ第１層間絶縁層９上で段
差がある。従って、仮に、導電性コンタクトパッド２７
ｂから第２のｎ型不純物拡散領域４ｂに至るコンタクト
ホールを一括エッチングで形成すると、そのコンタクト
ホールのアスペクト比が大きくなり、コンタクトホール
内にグルー膜を埋め込むのが困難となる。その困難性を
克服するには、最新の設備が必要である。
【０１３９】これに対して、本実施形態では、第２のｎ
型不純物拡散領域５ｂと導電性コンタクトパッド２７ｂ
の間において、２つの導電性プラグ１２ｂ、２５が上下
に接続されたvia-to-viaコンタクトを形成している。こ
れにより、上述のような困難性が生じないので、ＦｅＲ
ＡＭ品の歩留まりを上げることができると共に、既存装
置を使いまわすことができ、開発費および工程コストの
削減が実現できるという利点が得られる。
【０１４０】以上、本発明の実施の形態について詳細に
説明したが、本発明は上記実施形態に限定されない。例
えば、上記では、第１導電性プラグ１２ａ、１２ｃ及び
第２導電性プラグ１２ｂはタングステンを主にして構成
されたが、ポリシリコンによりこれらの導電性プラグを
構成しても上記と同様の効果が得られる。また、上記で
はキャパシタの誘電体膜として強誘電体材料を使用した
が、これに代えて高誘電体材料を使用してもよい。
【０１４１】以下に、本発明の特徴を付記する。
【０１４２】（付記１） 半導体基板の表層に形成され
た第１不純物拡散領域と、前記半導体基板の上方に形成
された第１絶縁膜と、前記第１絶縁膜に形成された第１
ホールと、前記第１ホール内に形成されて前記第１不純
物拡散領域と電気的に接続され且つ前記第１絶縁膜の上
面から出ている端部を有する第１導電性プラグと、前記
第１絶縁膜上と前記第１導電性プラグ上とに形成されて
該第１導電性プラグの前記端部を包み込み且つ上面が平
坦な導電性酸素バリア膜と、キャパシタ下部電極とキャ
パシタ誘電体膜とキャパシタ上部電極とを前記導電性酸
素バリア膜上に順に積層してなるキャパシタとを有する
ことを特徴とする半導体装置。
【０１４３】（付記２） 前記半導体基板の表層に形成
された第２不純物拡散領域と、前記第１絶縁膜に形成さ
れた第２ホールと、前記第２ホール内に形成されて前記
第２不純物拡散領域と電気的に接続され、且つ、前記第
１絶縁膜の上面よりも上に出ている端部を有する第２導
電性プラグと、前記第１絶縁膜上に形成されて前記第２
導電性プラグの端部を覆う絶縁性酸素バリア膜とを更に
有することを特徴とする付記１に記載の半導体装置。
【０１４４】（付記３） 前記第１導電性プラグ上の前
記導電性酸素バリア膜と前記第２導電性プラグ上の前記
絶縁性酸素バリア膜との各上面は、連続した平坦面をな
すことを特徴とする付記２に記載の半導体装置。
【０１４５】（付記４） 前記導電性酸素バリア膜の側
面は、前記絶縁性酸素バリア膜の側面により覆われるこ
とを特徴とする付記２又は付記３に記載の半導体装置。
【０１４６】（付記５） 前記絶縁性酸素バリア膜は複
数の膜を積層してなり、その最上層の膜として絶縁性密
着膜が形成され、前記下部電極膜の一部が前記絶縁性密
着膜上に形成されることを特徴とする付記２乃至付記４
のいずれかに記載の半導体装置。
【０１４７】（付記６） 前記絶縁性密着膜は酸化シリ
コン膜であることを特徴とする付記５に記載の半導体装
置。
【０１４８】（付記７） 前記絶縁性酸素バリア膜は、
酸窒化シリコン膜又は窒化シリコン膜を含むことを特徴
とする付記５又は付記６に記載の半導体装置。
【０１４９】（付記８） 前記キャパシタと前記絶縁性
酸素バリア膜とを覆う第２絶縁膜と、前記第２絶縁膜に
形成され、前記第２導電性プラグに至る深さの第３ホー
ルと、前記第３ホール内に形成されて前記第２導電性プ
ラグと電気的に接続された第３導電性プラグとを更に有
することを特徴とする付記２に記載の半導体装置。
【０１５０】（付記９） 前記導電性酸素バリア膜は白
金族金属であることを特徴とする付記１乃至付記８のい
ずれかに記載の半導体装置。
【０１５１】（付記１０） 前記白金族金属は、イリジ
ウム及びルテニウムのいずれかであることを特徴とする
付記９に記載の半導体装置。
【０１５２】（付記１１） 前記第１導電性プラグはタ
ングステン又はポリシリコンを含むことを特徴とする付
記１乃至付記１０のいずれかに記載の半導体装置。
【０１５３】（付記１２） 前記第２導電性プラグはタ
ングステン又はポリシリコンを含むことを特徴とする付
記２に記載の半導体装置。
【０１５４】（付記１３） 半導体基板の表層に第１不
純物拡散領域を形成する工程と、前記半導体基板の上方
に第１絶縁膜を形成する工程と、前記第１絶縁膜をパタ
ーニングして前記第１不純物拡散領域の上方に第１ホー
ルを形成する工程と、前記第１不純物拡散領域と電気的
に接続されると共に上端部が前記第１絶縁膜の上面より
も上に出る第１導電性プラグを前記第１ホール内に形成
する工程と、前記第１導電性プラグ上及び前記第１絶縁
膜上に導電性酸素バリア膜を形成する工程と、前記導電
性酸素バリア膜をパターニングして前記第１導電性プラ
グの前記上端部を覆うように残す工程と、前記第１絶縁
膜上と前記導電性酸素バリア膜上とに絶縁性酸素バリア
膜を形成する工程と、前記絶縁性酸素バリア膜を研磨し
て前記導電性酸素バリア膜の表面を露出させ、前記導電
性酸素バリア膜と前記絶縁性酸素バリア膜との各上面を
連続した平坦面にする工程と、前記平坦面上にキャパシ
タ下部電極用導電膜を形成する工程と、前記キャパシタ
下部電極用導電膜上に強誘電体膜を形成する工程と、前
記強誘電体膜上にキャパシタ上部電極用導電膜を形成す
る工程と、前記キャパシタ上部電極用導電膜、前記強誘
電体膜、及び前記下部電極用導電膜をパターニングする
ことにより、キャパシタ下部電極、キャパシタ誘電体
膜、及びキャパシタ上部電極を順に積層してなるキャパ
シタを形成する工程とを有することを特徴とする半導体
装置の製造方法。
【０１５５】（付記１４） 前記第１不純物拡散領域を
形成する工程は、前記半導体基板の表層に第２不純物拡
散領域を形成する工程を有し、前記第１ホールを形成す
る工程において、前記第２不純物拡散領域の上方の前記
第１絶縁膜に第２ホールが形成され、前記第１導電性プ
ラグを形成する工程において、前記第２不純物拡散領域
と電気的に接続される第２導電性プラグが前記第２ホー
ル内に形成され、前記絶縁性酸素バリア膜を形成する工
程において、該絶縁性バリア膜が前記第２導電性プラグ
上にも形成されることを特徴とする付記１３に記載の半
導体装置の製造方法。
【０１５６】（付記１５） 前記第１導電性プラグを形
成する工程は、前記第１ホール内及び前記第１絶縁膜上
にプラグ用導電膜を形成する工程と、第１の研磨条件で
前記プラグ用導電膜を選択的に研磨して前記第１絶縁膜
上から除去する第１研磨工程と、前記第１研磨工程の
後、第２の研磨条件で前記第１絶縁膜を選択的に研磨す
る第２研磨工程とを含むことを特徴とする付記１３又は
付記１４に記載の半導体装置の製造方法。
【０１５７】（付記１６） 前記第２の研磨条件とし
て、前記第１絶縁膜の研磨速度が前記プラグ形成用導電
膜の研磨速度よりも速くなるものを採用することを特徴
とする付記１５に記載の半導体装置の製造方法。
【０１５８】（付記１７） 前記第１の研磨条件と前記
第２の研磨条件とで使用されるスラリーを変えることを
特徴とする付記１６に記載の半導体装置の製造方法。
【０１５９】（付記１８） 前記導電性酸素バリア膜を
パターニングする工程の前に、前記導電性酸素バリア膜
上に犠牲膜を形成し、該犠牲膜と前記導電性酸素バリア
膜とをエッチバックして前記犠牲膜を除去することによ
り、前記導電性酸素バリア膜を平坦化する工程が行われ
ることを特徴とする付記１３乃至付記１７のいずれかに
記載の半導体装置の製造方法。
【０１６０】（付記１９） 前記犠牲膜は回転塗布によ
り形成されることを特徴とする付記１８に記載の半導体
装置の製造方法。
【０１６１】（付記２０） 前記犠牲膜の形成は複数回
に分けて行われることを特徴とする付記１９に記載の半
導体装置の製造方法。
【０１６２】（付記２１） 前記犠牲膜として、前記導
電性酸素バリア膜とのエッチング選択比が約１：１とな
るものを使用することを特徴とする付記１８乃至付記２
０のいずれかに記載の半導体装置の製造方法。
【０１６３】（付記２２） 前記犠牲膜としてＰＺＴ系
材料よりなるものを使用することを特徴とする付記２１
に記載の半導体装置の製造方法。
【０１６４】（付記２３） 前記絶縁性酸素バリア膜を
形成する工程は絶縁性密着膜を形成する工程とを有する
ことを特徴とする付記１３乃至付記２２のいずれかに記
載の半導体装置の製造方法。
【０１６５】（付記２４） 前記キャパシタを形成する
工程は、前記キャパシタ下部電極の一部が前記絶縁性密
着膜上に形成されるように行われることを特徴とする付
記２３に記載の半導体装置の製造方法。
【０１６６】（付記２５） 前記絶縁性密着膜として、
酸化シリコン膜又は酸窒化シリコン膜を使用することを
特徴とする付記２３又は付記２４に記載の半導体装置の
製造方法。
【０１６７】（付記２６） 前記絶縁性酸素バリア膜を
形成する工程は、前記第１絶縁膜上と前記パターニング
された導電性酸素バリア膜上とに酸化防止絶縁膜を形成
する工程を有することを特徴とする付記１３乃至付記２
５のいずれかに記載の半導体装置の製造方法。
【０１６８】（付記２７） 前記酸化防止絶縁膜として
酸化シリコン膜を使用することを特徴とする付記２６に
記載の半導体装置の製造方法。
【０１６９】（付記２８） 前記キャパシタと前記絶縁
性酸素バリア膜とを覆う第２絶縁膜を形成する工程と、
前記第２絶縁膜をパターニングして前記第２導電性プラ
グの上方に第３ホールを形成する工程と、前記第２導電
性プラグと電気的に接続される第３導電性プラグを前記
第３ホール内に埋め込む工程とを有することを特徴とす
る付記１４に記載の半導体装置の製造方法。
【０１７０】
【発明の効果】以上説明したように、本発明によれば、
第１導電性プラグの端部を導電性酸素バリア膜で覆うよ
うにしたので、種々のアニール工程で第１導電性プラグ
が異常酸化するのを防止することができる。
【０１７１】しかも、第１導電性の端部を包み込むよう
にその導電性酸素バリア膜を形成することで、１導電性
プラグと導電性酸素バリア膜とのコンタクト特性が良好
になる。
【０１７２】また、第１導電性プラグの他に第２導電性
プラグを形成する場合は、その第２導電性プラグの端部
を覆う絶縁性酸素バリア膜を形成することで、第２導電
性プラグの異常酸化を防止することができる。
【０１７３】そして、そのように絶縁性酸素バリア膜を
形成する場合は、その側面で導電性酸素バリア膜の側面
を覆うことにより、導電性酸素バリア膜の大きさを第１
導電性プラグとほぼ同じに形成しても、第１導電性プラ
グの異常酸化を防止できる。
【０１７４】また、絶縁性酸素バリア膜を複数の膜の積
層膜で構成し、その最上層の膜として絶縁性密着膜を形
成することで、下部電極と絶縁性酸素バリア膜との膜剥
がれが防止される。
【０１７５】更に、本発明によれば、導電性酸素バリア
膜と絶縁性酸素バリア膜の各上面を連続した平坦面に
し、その平坦面上にキャパシタ下部電極用導電膜を形成
するので、キャパシタ下部電極用導電膜がその上に形成
される強誘電体膜の結晶化に悪影響を与えず、強誘電体
膜の分極特性が劣化するのを防止することができる。
【０１７６】しかも、第１導電性プラグの端部が第１絶
縁膜の上面から出ている状態で導電性酸素バリア膜を形
成するので、該導電性酸素バリア膜の結晶の割れを防止
できる。
【０１７７】また、絶縁性酸素バリア膜を研磨する際、
導電性酸素バリア膜は既にパターニングされて各第１導
電性の上において電気的に孤立しているので、導電性酸
素バリア膜を研磨ストッパー膜に用いて、該導電性酸素
バリア膜と絶縁性酸素バリア膜の各上面を平坦化でき
る。
【０１７８】更に、導電性酸素バリア膜をパターニング
する前に該導電性酸素バリア膜をエッチバックにより平
坦化しておくことで、絶縁性酸素バリア膜と導電性酸素
バリア膜との各上面をより一層平坦にすることができ
る。
【０１７９】そして、そのエッチバックに使用される犠
牲膜を回転塗布により形成することで、犠牲膜の上面が
平坦化され易くなるので、エッチバック後の導電性酸素
バリア膜の上面も平坦化し易くなる。
【０１８０】更に、犠牲膜を回転塗布により複数回に分
けて成膜することで、各回の膜厚を薄くできて各回の膜
厚分布の悪化が防止され、最終的な犠牲膜の膜厚分布の
悪化を防止できる。
【０１８１】また、上記の犠牲膜として導電性酸素バリ
ア膜とのエッチング選択比が約１：１となるものを使用
することで、エッチバック前の犠牲膜の平坦な上面を導
電性酸素バリア膜に転写することができる。
【図面の簡単な説明】
【図１】 図１（ａ）〜（ｃ）は、従来例に係る半導体
装置の製造方法について示す断面図である。
【図２】 図２（ａ）〜（ｃ）は、本発明の実施の形態
に係る半導体装置の製造方法について示す断面図（その
１）である。
【図３】 図３（ａ）〜（ｃ）は、本発明の実施の形態
に係る半導体装置の製造方法について示す断面図（その
２）である。
【図４】 図４（ａ）〜（ｃ）は、本発明の実施の形態
に係る半導体装置の製造方法について示す断面図（その
３）である。
【図５】 図５（ａ）、（ｂ）は、本発明の実施の形態
に係る半導体装置の製造方法について示す断面図（その
４）である。
【図６】 図６（ａ）、（ｂ）は、本発明の実施の形態
に係る半導体装置の製造方法について示す断面図（その
５）である。
【図７】 図７（ａ）、（ｂ）は、本発明の実施の形態
に係る半導体装置の製造方法について示す断面図（その
６）である。
【図８】 図８（ａ）、（ｂ）は、本発明の実施の形態
に係る半導体装置の製造方法について示す断面図（その
７）である。
【図９】 図９（ａ）、（ｂ）は、本発明の実施の形態
に係る半導体装置の製造方法について示す断面図（その
８）である。
【図１０】 比較例に係る半導体装置の製造方法につい
て示す断面図である。
【符号の説明】
１、１０１・・・シリコン基板（半導体基板）、２、１０
２・・・素子分離絶縁膜、３・・・ｐウェル、４、１０４ａ・・
・ゲート絶縁膜、５ａ〜５ｃ・・・第１〜第３のｎ型不純物
拡散領域、６ａ、６ｂ、１０４ｂ・・・ゲート電極、７、
１０５・・・サイドウォールスペーサ、８・・・カバー絶縁
膜、９・・・第１層間絶縁膜、９ａ〜９ｃ、１０７ａ・・・コ
ンタクトホール、１０、２３・・・グルー膜、１１、２
４、２９、１０８・・・タングステン膜、１２ａ、１２ｃ・
・・第１導電性プラグ、１２ｂ第２導電性プラグ、１３・・
・導電性酸素バリア膜、１４・・・犠牲膜、１５ａ・・・酸化
防止絶縁膜、１５ｂ・・・絶縁性密着膜、１６・・・絶縁性酸
素バリア膜、１７・・・下部電極用導電膜、１７ａ・・・下部
電極、１８、１１０・・・強誘電体膜、１８ａ・・・キャパシ
タ誘電体膜、１９・・・上部電極用導電膜、１９ａ・・・上部
電極、２０ａ、２０ｂ・・・ハードマスク、２１・・・キャパ
シタ保護絶縁膜、２２・・・第２層間絶縁膜、２２ａ、２
２ｃ・・・ホール、２５・・・第３導電性プラグ、２６・・・酸
化防止絶縁膜、２７ａ、２７ｃ・・・一層目金属配線、２
７ｂ・・・導電性コンタクトパッド、２８・・・第３層間絶縁
膜、３０・・・TiN膜、３１・・・第４導電性プラグ、３２・・・
二層目金属配線、１０３・・・ウェル、１０４・・・ＭＯＳト
ランジスタ、１０４ｃ、１０４ｄ・・・不純物拡散領域、
１０７・・・層間絶縁膜、１０８ａ・・・コンタクトプラグ、
１０９・・・第１金属膜、１１１・・・第２金属膜、１１２・・
・強誘電体キャパシタ。

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の表層に形成された第１不純
    物拡散領域と、 前記半導体基板の上方に形成された第１絶縁膜と、 前記第１絶縁膜に形成された第１ホールと、 前記第１ホール内に形成されて前記第１不純物拡散領域
    と電気的に接続され且つ前記第１絶縁膜の上面から出て
    いる端部を有する第１導電性プラグと、 前記第１絶縁膜上と前記第１導電性プラグ上とに形成さ
    れて該第１導電性プラグの前記端部を包み込み且つ上面
    が平坦な導電性酸素バリア膜と、 キャパシタ下部電極とキャパシタ誘電体膜とキャパシタ
    上部電極とを前記導電性酸素バリア膜上に順に積層して
    なるキャパシタとを有することを特徴とする半導体装
    置。
  2. 【請求項２】 前記半導体基板の表層に形成された第２
    不純物拡散領域と、 前記第１絶縁膜に形成された第２ホールと、 前記第２ホール内に形成されて前記第２不純物拡散領域
    と電気的に接続され、且つ、前記第１絶縁膜の上面より
    も上に出ている端部を有する第２導電性プラグと、 前記第１絶縁膜上に形成されて前記第２導電性プラグの
    端部を覆う絶縁性酸素バリア膜とを更に有することを特
    徴とする請求項１に記載の半導体装置。
  3. 【請求項３】 前記第１導電性プラグ上の前記導電性酸
    素バリア膜と前記第２導電性プラグ上の前記絶縁性酸素
    バリア膜との各上面は、連続した平坦面をなすことを特
    徴とする請求項２に記載の半導体装置。
  4. 【請求項４】 前記絶縁性酸素バリア膜は複数の膜を積
    層してなり、その最上層の膜として絶縁性密着膜が形成
    され、 前記下部電極膜の一部が前記絶縁性密着膜上に形成され
    ることを特徴とする請求項２又は請求項３に記載の半導
    体装置。
  5. 【請求項５】 半導体基板の表層に第１不純物拡散領域
    を形成する工程と、 前記半導体基板の上方に第１絶縁膜を形成する工程と、 前記第１絶縁膜をパターニングして前記第１不純物拡散
    領域の上方に第１ホールを形成する工程と、 前記第１不純物拡散領域と電気的に接続されると共に上
    端部が前記第１絶縁膜の上面よりも上に出る第１導電性
    プラグを前記第１ホール内に形成する工程と、 前記第１導電性プラグ上及び前記第１絶縁膜上に導電性
    酸素バリア膜を形成する工程と、 前記導電性酸素バリア膜をパターニングして前記第１導
    電性プラグの前記上端部を覆うように残す工程と、 前記第１絶縁膜上と前記導電性酸素バリア膜上とに絶縁
    性酸素バリア膜を形成する工程と、 前記絶縁性酸素バリア膜を研磨して前記導電性酸素バリ
    ア膜の表面を露出させ、前記導電性酸素バリア膜と前記
    絶縁性酸素バリア膜との各上面を連続した平坦面にする
    工程と、 前記平坦面上にキャパシタ下部電極用導電膜を形成する
    工程と、 前記キャパシタ下部電極用導電膜上に強誘電体膜を形成
    する工程と、 前記強誘電体膜上にキャパシタ上部電極用導電膜を形成
    する工程と、 前記キャパシタ上部電極用導電膜、前記強誘電体膜、及
    び前記下部電極用導電膜をパターニングすることによ
    り、キャパシタ下部電極、キャパシタ誘電体膜、及びキ
    ャパシタ上部電極を順に積層してなるキャパシタを形成
    する工程とを有することを特徴とする半導体装置の製造
    方法。
  6. 【請求項６】 前記第１不純物拡散領域を形成する工程
    は、前記半導体基板の表層に第２不純物拡散領域を形成
    する工程を有し、 前記第１ホールを形成する工程において、前記第２不純
    物拡散領域の上方の前記第１絶縁膜に第２ホールが形成
    され、 前記第１導電性プラグを形成する工程において、前記第
    ２不純物拡散領域と電気的に接続される第２導電性プラ
    グが前記第２ホール内に形成され、 前記絶縁性酸素バリア膜を形成する工程において、該絶
    縁性バリア膜が前記第２導電性プラグ上にも形成される
    ことを特徴とする請求項５に記載の半導体装置の製造方
    法。
  7. 【請求項７】 前記第１導電性プラグを形成する工程
    は、 前記第１ホール内及び前記第１絶縁膜上にプラグ用導電
    膜を形成する工程と、 第１の研磨条件で前記プラグ用導電膜を選択的に研磨し
    て前記第１絶縁膜上から除去する第１研磨工程と、 前記第１研磨工程の後、第２の研磨条件で前記第１絶縁
    膜を選択的に研磨する第２研磨工程とを含むことを特徴
    とする請求項５又は請求項６に記載の半導体装置の製造
    方法。
  8. 【請求項８】 前記第２の研磨条件として、前記第１絶
    縁膜の研磨速度が前記プラグ形成用導電膜の研磨速度よ
    りも速くなるものを採用することを特徴とする請求項７
    に記載の半導体装置の製造方法。
  9. 【請求項９】 前記導電性酸素バリア膜をパターニング
    する工程の前に、前記導電性酸素バリア膜上に犠牲膜を
    形成し、該犠牲膜と前記導電性酸素バリア膜とをエッチ
    バックして前記犠牲膜を除去することにより、前記導電
    性酸素バリア膜を平坦化する工程が行われることを特徴
    とする請求項５乃至請求項８のいずれか一項に記載の半
    導体装置の製造方法。
  10. 【請求項１０】 前記犠牲膜は回転塗布により形成され
    ることを特徴とする請求項９に記載の半導体装置の製造
    方法。
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