以下に本発明の実施形態を図面に基づいて説明する。
図2〜図9は、本発明の実施形態に係る半導体装置の製造工程を示す断面図である。
まず、図2(a)に示す断面構造を得るまでの工程を説明する。
図2(a)に示すように、n型又はp型のシリコン(半導体)基板1のトランジスタ形成領域の周囲にフォトリソグラフィー法により素子分離用溝を形成した後に、その中に酸化シリコン(SiO2)を埋め込んで素子分離絶縁膜2を形成する。そのような構造の素子分離絶縁膜2は、STI(Shallow Trench Isolation)と呼ばれる。なお、LOCOS(Local Oxidation of Silicon)法により形成した絶縁膜を素子分離絶縁膜として採用してもよい。
続いて、シリコン基板1のメモリセル領域Aとロジック領域Bのそれぞれにおける所定のトランジスタ形成領域にn型不純物とp型不純物のいずれかを選択的に導入してウェル1a,1bを形成する。なお、図において、メモリセル領域Aのウェル1aはp型であり、ロジック領域Bのウェル1bはn型を示しているが、ロジック領域BにおいてCMOSが形成される場合にはn型とp型の双方のウェルが形成される。n型のウェルとp型のウェルの打ち分けは、レジストパターンをマスクに用いて行われる。
さらに、シリコン基板1のウェル1a,1bの表面を熱酸化して、ゲート絶縁膜3となるシリコン酸化膜を形成する。
次に、シリコン基板1の上側全面に非晶質又は多結晶のシリコン膜とタングステンシリサイド膜を順次形成する。その後に、シリコン膜とタングステンシリサイド膜をフォトリソグラフィ法によりパターニングして、メモリセル領域Aのウェル1a上にゲート電極4a,4bを形成し、同時にロジック領域Bのウェル1b上にもゲート電極4cを形成する。それらのゲート電極4a,4b,4cは、ゲート絶縁膜3を介してシリコン基板1の上に形成される。
なお、メモリセル領域Aでは、1つのウェル1a上には2つのゲート電極4a,4bが並列に形成され、それらのゲート電極4a,4bはワード線の一部を構成する。
次に、メモリセル領域Aにおいて、p型のウェル1aのうちゲート電極4a,4bの両側にn型不純物、例えばリンをイオン注入してソース/ドレインとなる第1〜第3のn型不純物拡散領域5a〜5cを形成する。これと同時に、ロジック領域Bのp型のウェル(不図示)にもn型不純物をイオン注入してソース/ドレインとなるn型不純物拡散領域を形成する。
さらに、ロジック領域Bのn型のウェル1bでは、ゲート電極4cの両側にp型不純物、例えばホウ素がイオン注入されて第1及び第2のp型不純物拡散領域5d,5eが形成される。
なお、p型不純物とn型不純物の打ち分けは、レジストパターンを使用して行われる。
さらに、CVD法により絶縁膜、例えば酸化シリコン(SiO2)膜をシリコン基板1の全面に形成した後に、その絶縁膜をエッチバックしてゲート電極4a,4b,4cの両側部分に絶縁性のサイドウォールスペーサ6として残す。
続いて、メモリセル領域Aにおいてゲート電極4a,4bとサイドウォールスペーサ6をマスクに使用して、第1〜第3のn型不純物拡散領域5a〜5cに再びn型不純物をイオン注入することにより、第1〜第3のn型不純物拡散領域5a〜5cのそれぞれに不純物高濃度領域を形成する。これと同時に、ロジック領域Bにおけるn型不純物拡散領域にもn型不純物をイオン注入して不純物高濃度領域を形成する。
この後に、ロジック領域Bにおいてゲート電極4cとサイドウォールスペーサ6をマスクに使用して第1及び第2のp型不純物拡散領域5d,5eに再びp型不純物をイオン注入して不純物高濃度領域を形成する。
なお、メモリセル領域Aの1つのウェル1aにおいて、2つのゲート電極4a,4bの間の第1のn型不純物拡散領域5aは後述するビット線に電気的に接続され、ウェル1aの両端側寄りの第2、第3のn型不純物拡散領域5b,5cは後述するキャパシタの下部電極に電気的に接続される。
以上の工程により、メモリセル領域Aのp型のウェル1aにはゲート電極4a,4bとLDD構造のn型不純物拡散領域5a〜5cを有する2つのn型のMOSトランジスタT1,T2が1つのn型不純物拡散領域5aを共通にして形成される。また、ロジック領域Bにおいてもn型のウェル1bにはゲート電極4cとp型不純物拡散領域5d,5eを有するp型のMOSトランジスタT3が形成される。なお、ロジック領域内のp型のウェル(不図示)にもn型のMOSトランジスタが形成される。
次に、MOSトランジスタT1,T2,T3を覆うカバー絶縁膜7として約200nmの厚さの酸窒化シリコン(SiON)膜をプラズマCVD法によりシリコン基板1の全面に形成する。その後、TEOSガスを用いるプラズマCVD法により、膜厚1.0μm程度の酸化シリコン(SiO2)を第1層間絶縁膜8としてカバー絶縁膜7の上に形成する。
続いて、例えば常圧の窒素雰囲気中で第1層間絶縁膜8を700℃の温度で30分間加熱し、これにより第1層間絶縁膜8を緻密化する。その後に、第1層間絶縁膜8の上面を化学機械研磨(CMP)法により平坦化する。
次に、図2(b)に示す構造を形成するまでの工程を説明する。
まず、フォトリソグラフィ法により第1層間絶縁膜8とカバー絶縁膜7をパターニングして、メモリセル領域Aでは第1のn型不純物拡散領域5aに到達する深さの第1のコンタクトホール8aを形成し、同時に、ロジック領域Bでは第1及び第2のp型不純物拡散領域5d,5eの上に第2、第3のコンタクトホール8d,8eを形成する。
その後、第1層間絶縁膜8上面と第1〜第3のコンタクトホール8a,8d,8e内面に、グルー膜9aとして膜厚30nmのチタン(Ti)膜と膜厚50nmの窒化チタン(TiN)膜をスパッタ法により順に形成する。さらに、WF6 を用いるCVD法によってタングステン(W)膜9bをグルー膜9a上に成長してコンタクトホール8a,8d,8e内を完全に埋め込む。
続いて、タングステン膜9b、グルー膜9aをCMP法により研磨して第1層間絶縁膜8の上面上から除去する。
これにより、メモリセル領域Aにおいて第1のコンタクトホール8a内に残されたタングステン膜9b及びグルー膜9aは、第1のn型不純物拡散領域5aに接続される第1の導電性プラグ10aとして使用される。また、ロジック領域Bにおいて第2、第3のコンタクトホール8d,8e内に残されたタングステン膜9b及びグルー膜9aは、第1及び第2のp型不純物拡散領域5d,5eに接続される第2,第3の導電性プラグ10d,10eとして使用される。
その後に、図3(a)に示すように、第1層間絶縁膜8上と第1〜第3の導電性プラグ10a,10d,10e上に、膜厚100nmの窒化シリコン(Si3N4)よりなる酸化防止絶縁膜11aと膜厚100nmのSiO2よりなる下地絶縁膜11bをプラズマCVD法により順に形成する。そのSiO2膜はTEOSを用いてプラズマCVDにより成長される。
酸化防止絶縁膜11aは、後で行われる熱処理の際に第1〜第3の導電性プラグ10a,10d,10eが異常酸化してコンタクト不良を起こさないようにするために形成され、その膜厚を例えば70nm以上にすることが望ましい。第1〜第3の導電性プラグ10a,10d,10eを構成するタングステンが異常酸化すると電気抵抗が高くなるだけでなくその体積も増えてコンタクトホール8a,8b,8cから突出するおそれがある。
次に、レジストパターン(不図示)を用いて、図3(b)に示すように下地絶縁膜11b、酸化防止絶縁膜11a、第1層間絶縁膜8及びカバー絶縁膜7をエッチングすることにより、メモリセル領域Aにおける第2及び第3のn型不純物拡散領域5b,5cの上に、第4及び第5のコンタクトホール8b,8cを形成する。
さらに、図4(a)に示すように、下地絶縁膜10b上面と第4及び第5のコンタクトホール8b,8c内にCVD法によりリンがドープされたポリシリコン(半導体)膜12を形成する。第4及び第5のコンタクトホール8b,8c内はポリシリコン膜12により完全に埋め込まれる。
ポリシリコン膜12は、例えばシラン(SiH4)とホスフィン(PH3)を反応ガスを成長雰囲気中に導入し、基板温度を550℃とし、成長雰囲気を40Paとして成長される。この場合、PH3の流量はSiH4の流量の0.5%程度として、ポリシリコン膜12のリン濃度を1.4×1021/cm2とする。
続いて、図4(b)に示すように、ポリシリコン膜12をCMP法により研磨して下地絶縁膜11bの上面上から除去する。これにより第4及び第5のコンタクトホール8b,8c内に残されたポリシリコン膜12をそれぞれ第4、第5の導電性プラグ12a,12bとする。この状態では、タングステンからなる第1〜第3の導電性プラグ10a,10d,10eは酸化防止膜11aと下地絶縁膜11bに覆われた状態となっている。
次に、図5(a)に示す構造を形成するまでの工程を説明する。
まず、第4及び第5の導電性プラグ12a,12b上と下地絶縁膜11b上に第1導電膜13として、例えば膜厚200nmのイリジウム(Ir)膜13xと膜厚23nmの酸化プラチナ(PtO)膜13yと膜厚50nmのプラチナ(Pt)膜13zをスパッタにより順に形成する。
なお、第1導電膜13を形成する前又は後に例えば膜剥がれ防止のために下地絶縁膜11bをアニールする。アニール方法として、例えば、アルゴン雰囲気中で600〜750℃のRTA(rapid thermal annealing)を採用する。
次に、第1導電膜13上に、強誘電体膜14として例えば膜厚200nmのPZT膜をスパッタ法により形成する。強誘電体膜14の形成方法は、その他に、MOD(metal organic deposition)法、MOCVD(有機金属CVD)法、ゾル・ゲル法などがある。また、強誘電体膜14の材料としては、PZTの他に、PLCSZT、PLZTのような他のPZT系材料や、SrBi2Ta2O9、SrBi2(Ta,Nb)2O9等のBi層状構造化合物材料、その他の金属酸化物強誘電体であってもよい。
続いて、酸素含有雰囲気中で強誘電体膜14をアニールにより結晶化する。そのアニールとして、例えばアルゴン(Ar)と酸素(O2)の混合ガス雰囲気中で基板温度600℃、時間90秒の条件を第1ステップ、酸素雰囲気中で基板温度750℃、時間60秒の条件を第2ステップとする2ステップのRTA処理を採用する。
さらに、強誘電体膜14の上に、第2導電膜15として例えば膜厚200nmの酸化イリジウム(IrO2)をスパッタ法により形成する。
この後に、第2導電膜15上に、ハードマスク16としてTiN膜とSiO2膜を順に形成する。そのハードマスク16は、フォトリソグラフィー法により第4及び第5導電性プラグ12a,12bの上方にキャパシタ平面形状となるようにパターンされる。
そして、ハードマスク16に覆われない領域の第2導電膜15、強誘電体膜14、第1導電膜13を順次エッチングする。この場合、強誘電体膜14は、ハロゲン元素を含む雰囲気中でスパッタ反応によりエッチングされる。
その後に、ハードマスク16を除去する。
以上により、図5(b)に示すように、メモリセル領域Aにおける下地絶縁膜11bの上には、第1導電膜13よりなるキャパシタQ1,Q2の下部電極13a,13bと、強誘電体膜14よりなるキャパシタQ1,Q2の誘電体膜14a,14bと、第2導電膜15よりなるキャパシタQ1,Q2の上部電極15a,15bが形成される。そして、メモリセル領域Aの1つのウェル1aでは、第1つのキャパシタQ1の下部電極13aは第4の導電性プラグ12aを介して第2のn型不純物拡散領域5bに電気的に接続され、また、第2のキャパシタQ2の下部電極13bは第5の導電性プラグ12bを介して第3のn型不純物拡散領域5cに電気的に接続される。
続いて、エッチングによる強誘電体膜14のダメージを回復するために、回復アニールを行う。この場合の回復アニールは、例えば、基板温度650℃、60分間の条件で酸素を含む炉内で行われる。
次に、図6(a)に示すように、キャパシタQ1,Q2を覆うキャパシタ保護膜17として膜厚50nmのアルミナをスパッタにより下地絶縁膜11b上に形成する。その後に、酸素含有雰囲気中で650℃で60分間の条件でキャパシタQ1,Q2をアニールする。このキャパシタ保護膜17は、プロセスダメージからキャパシタQ1,Q2を保護するものであって、アルミナの他、PZTで構成してもよい。
その後、TEOSガスを用いるプラズマCVD法により、第2層間絶縁膜18として膜厚1.0μm程度の酸化シリコン(SiO2)をキャパシタ保護膜17上に形成する。さらに、第2層間絶縁膜18の上面をCMP法により平坦化する。この例では、CMP後の第2層間絶縁膜18の残りの膜厚は、上部電極15a,15b上で300nm程度とする。
次に、図6(b)に示す構造を形成するまでの工程を説明する。
まず、レジストマスク(不図示)を用いて、第2層間絶縁膜18、キャパシタ保護膜17、下地絶縁膜11b及び酸化防止絶縁膜11aをエッチングすることにより、メモリセル領域Aでは第1の導電性プラグ10aの上に第6のコンタクトホール19aを形成するとともに、ロジック領域Bでは、第2、第3の導電性プラグ10d、10eの上に第7、第8のコンタクトホール19b、19cを形成する。
次に、第6〜第8のコンタクトホール19a〜19c内と第2層間絶縁膜18上に、グルー膜20aとして膜厚50nmのTiN膜をスパッタ法により順に形成する。さらに、CVD法によりタングステン膜20bをグルー膜20aの上に成長して第6〜第8のコンタクトホール19a〜19c内を完全に埋め込む。
続いて、タングステン膜20b、グルー膜20aをCMP法により研磨して第2層間絶縁膜18の上面上から除去する。そして、第6〜第8のコンタクトホール19a〜19c内に残されたタングステン膜20b及びグルー膜20aを第6〜第8の導電性プラグ21a,21d,21eとする。
さらに、窒素プラズマ雰囲気中で第2層間絶縁膜18を350℃、120秒の条件でアニールする。
これにより、メモリセル領域Aにおいて、第6の導電性プラグ21aは第1の導電性プラグ10aに接続されてvia-to-viaコンタクトとなり、第1の不純物拡散領域5aに電気的に接続される。また、ロジック領域Bにおいても、第7及び第8の導電性プラグ21d,21eは、それぞれ第2,第3の導電性プラグ10b,10cに接続されてそれらの下のp型不純物拡散領域5d、5eに電気的に接続される。
次に、図7(a)に示すように、第6〜第8の導電性プラグ21a,21d,21e上と第2層間絶縁膜18上に、第2の酸化防止膜22としてSiON膜をCVD法により100nmの厚さに形成する。
続いて、図7(b)に示すように、第2の酸化防止膜22と第2層間絶縁膜18をフォトリソグラフィー法によりパターニングしてキャパシタQ1,Q2の上部電極15a,15b上にホール23a,23bを形成する。ホール23a,23bを形成することによりダメージを受けたキャパシタQ1,Q2はアニールによって回復される。そのアニールは、例えば酸素含有雰囲気中で基板温度550℃として60分間行われる。
その後に、第2層間絶縁膜18上に形成された第2の酸化防止膜22をエッチバックによって除去する。これにより、第6〜第8の導電性プラグ21a,21d,21eの表面が露出する。
次に、図8に示す構造を形成するまでの工程を説明する。
まず、キャパシタQ1,Q2の上部電極15a,15b上のホール23a,23b内と第2層間絶縁膜18の上に多層金属膜を形成する。その多層金属膜として、例えば、膜厚60nmのTi、膜厚30nmのTiN、膜厚400nmのAl-Cu 、膜厚5nmのTi、及び70nmのTiN膜を順に形成する。
その後に、多層金属膜をパターニングすることにより、メモリセル領域A内でホール23a,23bを通して上部電極15a,15bに接続される一層目金属配線24a,24bと、第6の導電性プラグ21aに接続される導電性パッド24cを形成する。これと同時に、ロジック領域Bでは、第7、第8の導電性プラグ21d,21eに接続される一層目配線24d,24eを形成する。
なお、多層金属膜をパターニングする際に露光光の反射によるパターン精度の低下を防止するために、多層金属膜の上に酸窒化シリコン(SiON)などの反射防止膜(不図示)を30nmの厚さに形成し、さらに反射防止膜上にレジストを塗布した後に、レジストを露光、現像して配線形状等のレジストパターンを形成し、そのレジパターンを用いてエッチングする方法を採用する。反射防止膜は、多層金属膜のパターニング後にそのまま残してもよい。
さらに、第2層間絶縁膜18と一層目金属配線24a,24b,24d,24eと導電性パッド24cの上に第3層間絶縁膜25を形成する。
続いて、第3層間絶縁膜25をパターニングしてメモリセル領域A内の導電性パッド24cの上にビット線コンタクト用のホール25aを形成し、同時に、ロジック領域Bの一層目配線24eの上にも配線コンタクト用のホール25bを形成する。また、それらのホール25a,25bのそれぞれの中に下から順にTi膜、TiN膜及びW膜からなる第9、第10の導電性プラグ26a,26bを形成する。
次に、ビット線BLを含む二層目金属配線27a,27bを第3層間絶縁膜25上に形成する。そのビット線27は、第9の導電性プラグ26aに接続されることにより、その下の第9の導電性プラグ26a、導電性パッド24c、第6の導電性プラグ21a及び第1の導電性プラグ10aを介して第1のn型不純物拡散領域5aに電気的に接続される。
その後、二層目金属配線27a,27bを覆う絶縁膜等が形成され、最後にTEOS原料酸化シリコン膜と窒化シリコン膜により構成されるカバー膜を形成するが、その詳細は省略する。
なお、ロジック領域Bにおいて、p型のMOSトランジスタT3と同様に、図示しないn型のMOSトランジスタの上にも導電性プラグが形成される。このことは、後述する他の実施形態においても同様である。
上記した実施形態において、メモリセル領域A及びロジック領域Bでは、キャパシタQ1,Q2の下部電極13a,13bの直下に形成されない第1〜第3の導電性プラグ10a,10b,10cの耐熱性は、それらの上の酸化防止膜11aの酸素透過性に依存するので、酸化防止膜11aの膜厚を70nm以上にすることにより、第1〜第3の導電性プラグ10a,10b,10cを構成するタングステンの酸化が防止される。
これに対し、キャパシタQ1,Q2を構成する強誘電体膜14の結晶化アニール、回復アニールなどの熱処理を行う際には、キャパシタQ1,Q2の下部電極13a,13b直下の第4、第5の導電性プラグ12a,12bの耐熱性は、それ自身の材質はもちろんのこと下部電極13a,13bの酸素透過性にも起因する。
従来技術のように、第4及び第5の導電性プラグ12a,12bを、ロジック領域Bの第2、第3の導電性プラグと同じタングステンから形成するとすれば、下部電極13a,13bの下のタングステンの酸化を防止するためには下部電極13a,13bの膜厚をかなり厚くしなければならない。
例えば、下部電極13a,13bの下のタングステンの酸化は、550℃程度で30分間の条件の酸素アニールでは防止される。しかし、そのタングステンの酸化を防止しながら酸素アニール温度を100℃上げるためには、経験的に、下部電極13a,13bを構成するイリジウム膜13xの膜厚を400nm程度にする必要がある。
イリジウム膜13xの膜厚を厚くすることは下部電極13a,13bの膜厚を増やすことになる。一方、キャパシタQ1 ,Q2 を形成する工程において、キャパシタQ1,Q2側面での導電材の付着を防止するためにはキャパシタQ1,Q2の側面をテーパー形成にする必要がある。従って、下部電極13a,13bの膜厚が厚いほど、キャパシタQ1,Q2の底の面積が大きくなる。
しかし、下部電極13a,13bの膜厚を増やすことは下部電極13a,13bのサイズが大きくなることをまねき、キャパシタの微細化という市場の要求とは逆行する。
これに対して、本実施形態では、キャパシタQ1,Q2の下部電極13a,13b直下の第4、第5の導電性プラグ12a,12bは、耐酸化性に優れたポリシリコンから構成されているので、その上に形成されるイリジウム膜13xの膜厚を400nmまで厚くする必要はない。
ところで、FeRAMは、ロジック品に比べてキャパシタの分だけ基板上の段差が大きいために、一層目金属配線24d,24e及び導電性パッド24cからシリコン基板1の不純物拡散領域5a,5d,5eへの接続のためのコンタクトホールのアスペクト比が大きくなる。これを、従来のように、第2層間絶縁膜18からカバー絶縁膜7までの複数の絶縁膜を一括してエッチングにより形成しようとすれば、エッチング自体が難しくなるだけでなく、コンタクトホール内でのグルー膜の埋込も難しくなるために、新たに最新設備を導入する必要がある。
これに対して、本実施形態のように、メモリセル領域Aにおいて二段の導電性プラグ10a,21aを形成し併せてロジック領域Bにおいて二段の導電性プラグ10d,24dを形成することは、FeRAM品又はロジック混載FeRAMの歩留まりを上げることにとどまらず、既存装置を使い回すことができ、開発費と製造コストの削減が実現できる。
また、本実施形態では、メモリセル領域AのキャパシタQ1,Q2直下の導電性プラグ12a,12bをシリコンから形成しているが、ロジック領域Bでは一層目の導電性プラグ10d,10eをタングステンから構成している。従って、従来のロジック品の設計ライブラリを使用することができ、設計コストの削減も実現できる。
(第2の実施の形態)
上記した第1実施形態では、図6、図7に示したように、第2層間絶縁膜18に形成されるホールのうち、キャパシタQ1,Q2の上部電極15a,15bの上のホール23a,23bとその他のホール19a,19b,19cを別工程によって形成しているが、以下に示すように同時に形成してもよい。
まず、第1実施形態に示した工程に従って図6(a)に示す構造を形成する。
次に、図10(a)に示すように、レジストパターン(不図示)を用いて第2層間絶縁膜18及びキャパシタ保護膜17をエッチングすることにより、メモリセル領域AのキャパシタQ1,Q2の上部電極15a,15bの上方にホール23a,23bを形成する。この場合、エッチングガスとしてArとC4F8とO2を用いて第2層間絶縁膜18とキャパシタ保護膜17をエッチングして上部電極15a,15bを露出させる。
その後、強誘電体膜14をエッチングによるダメージから回復させるために、例えば酸素含有雰囲気にて基板温度を550℃としてキャパシタQ1,Q2に対して60分間のアニールを施す。
次に、図10(b)に示すように、レジストパターン(不図示)を用いて、メモリセル領域Aの第1の導電性プラグ10aの上方とロジック領域Bの第2,第3の導電性プラグ10d,10eの上方にそれぞれコンタクトホール19a,19b,19cを形成する。コンタクトホール19a,19b,19cは、3ステップのエッチングによる形成される。第1ステップでは、エッチングガスとしてArとC4F8とO2を用いて第2層間絶縁膜18とアルミナからなるキャパシタ保護膜17と下地絶縁膜11bをエッチングする。第2ステップでは、エッチングガスとしてArとO2を用いて、酸化防止絶縁膜11a上のデポ膜を除去する。第3ステップでは、エッチングガスとしてArとC4F8とCF4とO2を用いて酸化防止絶縁膜11aをエッチングして第1〜第3の導電性プラグ10a,10d,10eを露出させる。なお、第3ステップのエッチングガスはArとCHF3とO2であってもよい。
次に、図11に示す構造になるまでの工程を説明する。
まず、ホール23a,23b内とコンタクトホール19a〜19c内と第2層間絶縁膜18上に、グルー膜20aとして膜厚50nmのTiN膜をスパッタ法により順に形成する。さらに、CVD法によりタングステン膜20bをグルー膜20aの上に成長することにより、ホール23a,23b内とコンタクトホール19a〜19c内を完全に埋め込む。
続いて、タングステン膜20b、グルー膜20aをCMP法により研磨して第2層間絶縁膜18の上面上から除去する。これにより、キャパシタQ1,Q2の上のホール23a,23b内に残されたタングステン膜20b及びグルー膜20aを第11,第12の導電性プラグ21b、21cとし、メモリセル領域A内の第1の導電性プラグ10a上のコンタクトホール19a内に残されたタングステン膜20b及びグルー膜20aを第6の導電性プラグ21aとする。さらに、ロジック領域B内の第2、第3の導電性プラグ10d,10eの上のコンタクトホール19b,19c内に残されたタングステン膜20b及びグルー膜20aを、それぞれ第7、第8の導電性プラグ21d、21eとする。
さらに、窒素プラズマ雰囲気中で第2層間絶縁膜18を350℃、120秒の条件でアニールする。
これにより、メモリセル領域Aにおいて2つのキャパシタQ1,Q2の上部電極15a,15bは、第1実施形態と異なり、それぞれタングステンを有する導電性プラグ21b,21cに接続される。その他の導電性プラグ21a,21d,213は、それぞれ、第1実施形態と同様に第1〜第3の導電性プラグ10a,10d,10eに接続される。
次に、図12に示す構造を形成するまでの工程を説明する。
まず、第6、第7、第8、第11及び第12の導電性プラグ21a〜21eと上と第2層間絶縁膜18上に、多層金属膜を形成する。その多層金属膜として、例えば、膜厚60nmのTi、膜厚30nmのTiN、膜厚400nmのAl-Cu、膜厚5nmのTi、及び70nmのTiN膜を順に形成する。
その後に、多層金属膜をパターニングすることにより、第7、第8、第11及び第12の導電性プラグ21b〜21eに接続される一層目金属配線24a,24b,24d,24eと、第6の導電性プラグ21aに接続される導電性パッド24cを形成する。
なお、多層金属膜をパターニングする際に露光光の反射によるパターン精度の低下を防止するために、第1実施形態と同様に酸窒化シリコン(SiON)などの反射防止膜(不図示)パターンを用いてもよい。
この後に、第1実施形態の図9に示したと同様に、第2層間絶縁膜18、一層目金属配線24a,24b,24d,24e及び導電性パッド24cの上に第3層間絶縁膜25を形成し、さらに導電性パッド24cの上に導電性プラグ25aを介してビット線を接続するが、その詳細は省略する。
以上のように第2層間絶縁膜18に形成されるホール23a,23bとコンタクトホール19a〜19cを同時に形成したので、パターニング工程が短縮化される。
しかも、第1実施形態において第2層間絶縁膜18上に形成している酸化防止膜は不要になるので、成膜工程とエッチバック工程を省くことができ、製造工程の低減が可能になる。
(第3の実施の形態)
第1、第2実施形態では、一層目配線24d,24e及び導電性パッド24cは、それぞれ上側と下側の2つの導電性プラグ10a,10d,10e、21a,21d,21eを介して不純物拡散領域5a,5d,5eに接続されている。
そこで、本実施形態では、第1実施形態で示した上下の導電性プラグの代わりに1つの導電性プラグを形成することについて説明する。
まず、図2(a) に示したと同様に、第1実施形態に示した方法に従ってシリコン基板1にMOSトランジスタT1,T2,T3を形成し、その上にカバー絶縁膜7、第1層間絶縁膜8を形成する。
次に、レジストパターン(不図示)を用いて、図13(a)に示すように、第1層間絶縁膜8とカバー絶縁膜7をエッチングすることにより、メモリセル領域Aの第2、第3のn型不純物拡散領域5b、5cの上にそれぞれ浅いコンタクトホール8b,8cを形成する。
続いて、第1実施形態で示した条件により、第1層間絶縁膜8上面とコンタクトホール8b,8c内にCVD法によりリンがドープされたポリシリコン膜を形成する。
次に、図13(b)に示すように、ポリシリコン(半導体)膜をCMP法により第1層間絶縁膜8の上面上から除去する。これにより、第2及び第3のn型不純物拡散領域5b,5c上のコンタクトホール8b,8c内に残されたポリシリコン膜をそれぞれ第1、第2の導電性プラグ12a,12bとする。
さらに、第1実施形態と同様に、導電性プラグ12a、12b上と第1層間絶縁膜8上に第1導電膜と強誘電体膜と第2導電膜を順に形成した後に、これらの膜をハードマスクを用いてパターニングしてキャパシタQ1,Q2を形成する。キャパシタQ1,Q2は、第1、第2の導電性プラグ12a,12bに接続され且つ第1導電膜よりなる下部電極13a,13bと、強誘電体材料よりなる誘電体膜14a,14bと、第2導電膜よりなる上部電極15a,15bとを積層した構造を有している。
なお、第1実施形態と同様に、強誘電体膜の形成後に結晶化アニールを行い、キャパシタQ1,Q2形成後に回復アニールを行う。
次に、第1実施形態と同様な方法により、キャパシタQ1,Q2と第1層間絶縁膜8の上に、アルミナ、PZTなどよりなるキャパシタ保護膜17を形成し、さらにキャパシタ絶縁膜17にSiO2よりなる第2層間絶縁膜18を形成する。
続いて、図14(b)に示すように、レジストパターン(不図示)を用いて、第2層間絶縁膜18、キャパシタ保護膜17、第1層間絶縁膜8及びカバー絶縁膜7を順にエッチングすることにより、メモリセル領域A内の第1不純物拡散層5aの上に深いコンタクトホール18aを形成し、同時に、ロジック領域B内の第4,第5の不純物拡散層5d、5eの上にも深いコンタクトホール18b,18cを形成する。それらのコンタクトホール18a〜18cのアスペクト比は7程度である。
次に、第2層間絶縁膜18上面と深いコンタクトホール18a,18b,18cの内面に、グルー膜28aとして膜厚30nmのチタン膜と膜厚50nmの窒化チタン膜をスパッタ法により形成する。さらに、六フッ化タングステンを用いるCVD法によってタングステン膜28bをグルー膜28a上に成長してコンタクトホール18a〜18cを完全に埋め込む。
続いて、図15(a)に示すように、タングステン膜28bとグルー膜28aをCMP法により研磨して第2層間絶縁膜8の上面上から除去する。これにより、メモリセル領域Aにおいて深いコンタクトホール18a内に残されたタングステン膜28bとグルー膜28aは、第1のn型不純物拡散領域5aに接続される金属製の第3の導電性プラグ29aとして使用される。また、ロジック領域Bにおいて深いコンタクトホール18b,18c内に残されたタングステン膜28bとグルー膜28aは、第1,第2のp型不純物拡散領域5d,5eに接続される金属製の第4,第5の導電性プラグ29b,29cとして使用される。第3〜第5の導電性プラグ29a〜29cは、第2層間絶縁膜8から露出する高さを有している。
さらに、窒素雰囲気中で第2層間絶縁膜18を350℃、120秒の条件でアニールする。
その後に、第2層間絶縁膜18上と第3〜第5の導電性プラグ29a〜29cの上に、膜厚100nmのSiONよりなる酸化防止膜22を形成する。
次に、図15(b)に示すように、酸化防止膜22と第2層間絶縁膜18をフォトリソグラフィー法によりパターニングしてキャパシタQ1,Q2の上部電極15a,15b上にホール23a,23bを形成する。ホール23a,23bの形成によってダメージを受けたキャパシタQ1,Q2はアニールによって回復される。そのアニールは、例えば酸素含有雰囲気中で基板温度550℃として60分間行われる。
その後に、第2層間絶縁膜18上に形成された酸化防止膜22をエッチバックによって除去する。これにより、第3〜第5の導電性プラグ29a〜29cの上面が露出する。
次に、図16に示す構造を形成する工程を説明する。
まず、キャパシタQ1,Q2の上部電極15a,15b上のホール23a,23b内と第2層間絶縁膜18の上に多層金属膜を形成する。その多層金属膜として、例えば、膜厚60nmのTi、膜厚30nmのTiN、膜厚400nmのAl-Cu、膜厚5nmのTi、及び70nmのTiN膜を順に形成する。
その後に、多層金属膜をパターニングすることにより、メモリセル領域A内でホール23a,23bを通して上部電極15a,15bに接続される一層目金属配線24a,24bと、第3の導電性プラグ29aに接続される導電性パッド24cを形成する。これと同時に、ロジック領域Bでは、第4、第5の導電性プラグ29b,29cに接続される一層目配線24d,24eを形成する。
なお、多層金属膜をパターニングする際に露光光の反射によるパターン精度の低下を防止するために、多層金属膜の上に酸窒化シリコン(SiON)などの反射防止膜(不図示)を形成してもよい。
この後に、第1実施形態の図9に示したと同様に、第2層間絶縁膜18、一層目金属配線24a,24b,24d,24e及び導電性パッド24cの上に第3層間絶縁膜25を形成し、さらに導電性パッド24cの上に導電性プラグ25aを介してビット線を接続するが、その詳細は省略する。
以上のように本実施形態において、キャパシタQ1,Q2の直下に形成される第1、第2の導電性プラグ12a,12bをシリコンから形成するとともに、その他の導電性プラグを金属から形成している。従って、そのような第1、第2の導電性プラグ12a,12bは、キャパシタQ1,Q2の側面から入る酸素によって酸化されにくく、コンタクト不良が防止される。
また、本実施形態においては、メモリセル領域Aにおいて、キャパシタQ1,Q2を覆う第2層間絶縁膜18上の導電性パッド24cとその下方の第1のn型不純物拡散領域5aを接続するためのコンタクトホール18aを1回のエッチングで形成し、その後に、コンタクトホール18a内に金属膜を形成して1段の導電性プラグ29aを形成している。また、ロジック領域Bにおいても、第2層間絶縁膜18上の一層目金属配線24d,24eとその下方のp型不純物拡散領域5d,5eを接続するためのコンタクトホール18b,18cを1回のエッチングで形成し、その後に、コンタクトホール18b,18c内に金属膜を形成して1段の導電性プラグ29b,29cを形成している。
従って、第2層間絶縁膜18上の導電性パッド24c、一層目金属配線24d,24eを不純物拡散層5a,5d,5eに接続するための導電性プラグを形成するために、第1実施形態、第2実施形態のように、第1層間絶縁膜8上に酸化防止膜を形成する必要がなくなり、工程を少なくしてスループットが向上し、コストダウンの利点がある。
(第4の実施の形態)
第1、第2及び第3の実施形態では、キャパシタQ1,Q2の直下の導電性プラグ12a,12bをドープトシリコンから形成することにより、その導電性プラグ12a,12bを酸化され難くしてコンタクト不良を防止している。
導電性プラグ12a,12bは、シリコンの他に、耐熱性に優れ、かつ酸化により特性変動が少ない酸化物導電材料を用いてもよい。
そのような酸化物導電材料としては、IrOx 、PtOx 、RuOx 、SrRuOx 、LaSrCoOx 、LaNiOx 等の貴金属酸化物、又は、ZuOx に代表される酸化物半導体に適切な不純物をドープして得られる酸化物などがある。なお、xは成分数である。酸化物半導体としてその他に、TiO2、Fe2O3がある。
酸化物導電材料を導電性プラグ12a,12bとして用いる場合には、n型不純物拡散領域5b,5cを構成するシリコンが酸化されるおそれがあるので、導電性プラグ12a,12bとn型不純物拡散領域5b,5cの間に導電性のコンタクト層を介在させるのが好ましい。コンタクト層は、シリコン基板1への元素の拡散を考慮して、純金属を用いることなく、金属窒化物、金属ケイ化物などの化合物を用いることが好ましい。
次に、酸化物導電材料を導電性プラグ12a,12bとして用いる第1例を図17を参照して説明し、第2例を図18を参照して説明する。なお、図17、図18において、図2〜図9と同じ符号は同じ構成要素を示している。
第1例
まず、図17(a)に示すように、シリコン基板1にMOSトランジスタT1,T2を形成した後に、メモリセル領域Aの第2、第3のn型不純物拡散領域5b,5cの表面にコンタクト層30としてコバルトシリサイド、チタンシリサイドのような金属ケイ化物(シリサイド)層をサリサイド技術により形成する。その金属ケイ化物は、メモリセル領域Aとロジック領域Bにおける他の不純物拡散領域5a,5d,5eの表面に形成してもよい。
その後に、MOSトランジスタT1,T2,T3を覆うカバー絶縁膜7、第1層間絶縁膜8を順に形成する。そして、第1実施形態と同様にして第1〜第3の導電性プラグ10a,10d,10eを形成した後に、第1の酸化防止膜11aと下地絶縁膜11bを第1〜第3の導電性プラグ10a,10d,10eと第1層間絶縁膜8の上に形成する。
この後に、メモリセル領域Aの第2、第3のn型不純物拡散領域5b,5cの上のコンタクトホール8b,8cを形成し、その中に酸化物導電材を形成する。そして、下地絶縁膜11bの上の酸化物導電材をCMP法により除去する。これにより、メモリセル領域Aの第2、第3のn型不純物拡散領域5b,5cの上にコンタクトホール8b,8c内に残った酸化物導電材を導電性プラグ12a,12bとして使用する。
続いて、図17(b)に示すように、第1実施形態と同様に、導電性プラグ12a,12bの上にキャパシタQ1 ,Q2 を形成し、その後の工程は第1実施形態に従う。
第2例
まず、図18(a)に示すように、シリコン基板1にMOSトランジスタT1,T2を形成した後に、MOSトランジスタT1,T2,T3を覆うカバー絶縁膜7、第1層間絶縁膜8を順に形成する。そして、第1実施形態と同様にして第1〜第3の導電性プラグ10a,10d,10eを形成した後に、第1の酸化防止膜11aと下地絶縁膜11bを第1〜第3の導電性プラグ10a,10d,10eと第1層間絶縁膜8の上に形成する。
この後に、メモリセル領域Aの第2、第3のn型不純物拡散領域5b,5cの上にコンタクトホール8b,8cを形成する。
続いて、コンタクトホール8b,8cの内面及び底面と下地絶縁膜11bの上に、コンタクト層31として窒化チタンなどの金属窒化物膜を形成する。さらにコンタクトホール8b,8c内を埋め込むようにして、コンタクト層31の上に酸化物導電材を形成する。そして、下地絶縁膜11bの上の酸化物導電材とコンタクト層31をCMP法により除去する。これにより、メモリセル領域Aの第2、第3のn型不純物拡散領域5b,5cの上のコンタクトホール8b,8c内に残った酸化物導電材を導電性プラグ12a,12bとして使用する。
続いて、図18(b)に示すように、第1実施形態と同様に、導電性プラグ12a,12bの上にキャパシタQ1,Q2を形成し、その後の工程は第1実施形態に従う。
以上のような酸化物導電材料からなる導電性プラグ12a,12bは、結晶化アニール、回復アニールの際に酸素に接触しても変化はなく、キャパシタQ1,Q2とn型不純物拡散領域5b,5cとのコンタクト不良が発生しない。
なお、上記したような酸化物導電材からなる導電性プラグ12a,12bとコンタクト層30,31は、第2、第3の実施形態で採用してもよい。
なお、上記した実施形態では、キャパシタの誘電膜として強誘電体から構成したが高誘電体材料から構成してもよい。
(付記1)半導体基板に形成されたトランジスタを構成する第1及び第2の不純物拡散領域と、
前記半導体基板の上方に形成された第1の絶縁膜と、
前記第1の絶縁膜のうち前記第1の不純物拡散領域の上に形成された第1のホールと、
前記第1のホール内に形成された金属膜よりなる第1の導電性プラグと、
前記第1の絶縁膜のうち前記第2の不純物拡散領域の上に形成された第2のホールと、
前記第2のホール内に形成され且つ前記金属膜よりも酸化されにくい導電材料よりなる第2の導電性プラグと、
前記第2の導電性プラグの上面に接続される下部電極と、強誘電体と高誘電体のいずれかの誘電体膜と、上部電極とからなるキャパシタと
を有することを特徴とする半導体装置。
(付記2)前記第2の導電性プラグを構成する前記導電材料は、ドープトシリコンと酸化物導電体材料のいずれかであることを特徴とする付記1に記載の半導体装置。
(付記3)前記酸化物導電体材料は、貴金属酸化物、又は、ドープト酸化物半導体であることを特徴とする付記2に記載の半導体装置。
(付記4)前記酸化物導電体材料からなる前記第2の導電性プラグと前記第2の不純物拡散領域の間には、金属窒化物、金属ケイ化物化合物のいずれかからなるコンタクト層が形成されていることを特徴とする付記3に記載の半導体装置。
(付記5)前記金属膜はタングステンを含むことを特徴とする付記1乃至付記4のいずれかに記載の半導体装置。
(付記6)前記半導体基板に形成された第3の不純物拡散領域と、
第1の絶縁膜のうち前記第3の不純物拡散領域の上に形成された第3のホールと、
前記第3のホール内に前記金属膜と同じ材料からなる第3の導電性プラグと
をさらに有することを特徴とする付記1乃至付記5のいずれかに記載の半導体装置。
(付記7)前記キャパシタ及び前記第1の絶縁膜の上に形成された第2の絶縁膜と、
前記第2の絶縁膜のうち前記第3の導電性プラグの上に形成された第4ホールと、
前記第4ホール内に形成されて前記第3の導電性プラグに接続される第4導電性プラグと
をさらに有することを特徴とする付記6に記載の半導体装置。
(付記8)前記キャパシタ及び前記第1の絶縁膜の上には第2の絶縁膜が形成され、
前記第3のホールは前記第1の絶縁膜と前記第2の絶縁膜に形成され、
前記第3のホール内の前記第3の導電性プラグは前記第2の絶縁膜から露出する高さに形成されている
ことを特徴とする付記6に記載の半導体装置。
(付記9)前記キャパシタ及び前記第1の絶縁膜の上に形成された第2の絶縁膜と、
前記第2の絶縁膜のうち前記第1の導電性プラグの上に形成された第5ホールと、
前記第5ホール内に形成されて前記第1の導電性プラグに接続される第5導電性プラグと
をさらに有することを特徴とする付記1乃至付記8のいずれかに記載の半導体装置。
(付記10)前記キャパシタ及び前記第1の絶縁膜の上には第2の絶縁膜が形成され、
前記第1のホールは前記第1の絶縁膜と前記第2の絶縁膜に形成され、
前記第1のホール内の前記第1の導電性プラグは前記第2の絶縁膜から露出する高さに形成されている
ことを特徴とする付記1乃至付記8のいずれかに記載の半導体装置。
(付記11)前記第2の絶縁膜のうち前記キャパシタの前記上部電極の上には第6のホールが形成され、
前記第2の絶縁膜の上には、前記第6のホールを通して前記上部電極に電気的に接続される配線が形成されている
ことを特徴とする付記7乃至付記10のいずれかに記載の半導体装置。
(付記12)前記第1の絶縁膜の上で、前記第1のホールの周囲であって前記キャパシタの下側には酸化防止膜が形成されていることを特徴とする付記1乃至付記11のいずれかに記載の半導体装置。
(付記13)前記第1及び第2の不純物拡散領域は前記半導体基板のメモリセル領域に形成され、前記第3の不純物拡散領域は前記半導体基板のロジック領域に形成されていることを特徴とする付記6乃至付記12のいずれかに記載の半導体装置。
(付記14)半導体基板に第1及び第2の不純物拡散領域を有するトランジスタを形成する工程と、
前記トランジスタを覆う第1の絶縁膜を前記半導体基板の上方に形成する工程と、
前記第1の絶縁膜のうち前記第1の不純物拡散領域の上に第1のホールを形成する工程と、
前記第1のホール内に金属膜からなる第1の導電性プラグを形成する工程と、
前記第1の絶縁膜のうち前記第2の不純物拡散領域の上に前記金属膜よりも酸化されにくい導電材料からなる第2の導電性プラグを形成する工程と、
前記第2の導電性プラグの上に第1導電膜と、強誘電体と高誘電体のいずれかの誘電体膜と、第2導電膜とを順に形成する工程と、
前記第2導電膜、前記誘電体膜及び前記第1導電膜をパターニングすることによりキャパシタを形成する工程と
を有することを特徴とする半導体装置の製造方法。
(付記15)前記第2の導電性プラグを構成する前記導電材料の形成は、ドープトシリコンと酸化物導電体材料のいずれかの形成であることを特徴とする付記14に記載の半導体装置の製造方法。
(付記16)前記第1の導電性プラグを構成する前記金属膜を形成する工程は、グルー膜とタングステン膜を順に形成する工程であることを特徴とする付記14又は付記15に記載の半導体装置の製造方法。
(付記17)前記キャパシタを形成した後に酸素含有雰囲気中で前記キャパシタをアニールする工程をさらに有することを特徴とする付記14乃至付記16のいずれかに記載の半導体装置の製造方法。
(付記18)前記第1の絶縁膜に覆われる第3の不純物拡散領域を前記半導体基板に形成する工程と、
前記第1の絶縁膜のうち前記第3の不純物拡散領域の上に第3のホールを形成する工程と、
前記第3のホールの中に前記金属膜と同じ材料からなる第3の導電性プラグを形成する工程と
をさらに有することを特徴とする付記14乃至付記17のいずれかに記載の半導体装置の製造方法。
(付記19)前記第1の導電性プラグを形成した後に、前記第1の導電性プラグと前記第1の絶縁膜の上に酸化防止絶縁膜を形成する工程と、
前記酸化防止絶縁膜及び前記第1の絶縁膜に前記第2のホールを形成する工程と、
前記第2の導電性プラグを前記第2のホール内に形成する工程と
を有することを特徴とする付記14乃至付記18のいずれかに記載の半導体装置の製造方法。
(付記20)前記キャパシタを覆う第2の絶縁膜を前記第1の絶縁膜の上に形成する工程と、
前記第2の絶縁膜のうち前記第1の導電性プラグの上に第4のホールを形成する工程と、
前記第4のホールの中に第4の導電性プラグを形成する工程と
をさらに有することを特徴とする付記14乃至付記19のいずれかに記載の半導体装置の製造方法。
(付記21)前記第4のホールを形成すると同時に、前記第2の絶縁膜のうち前記キャパシタの前記第2導電膜の上に第5のホールを形成する工程と、
前記第4の導電性プラグの形成と同時に、前記第5のホール内に第5の導電性プラグを形成する工程と
を有することを特徴とする付記20に記載の半導体装置の製造方法。
(付記22)前記第4の導電性プラグと前記第2の絶縁膜の上に酸化防止膜を形成する工程と、
前記酸化防止膜と前記第2の絶縁膜をパターニングすることにより、前記キャパシタの前記第2導電膜の上に第5のホールを形成する工程と、
前記酸化防止膜を除去する工程と、
前記第2の絶縁膜の上に前記第5のホールを通して前記キャパシタの前記第2導電膜に接続されるパターンを含む配線を前記第2の絶縁膜の上に形成する工程と
をさらに有することを特徴とする付記20に記載の半導体装置の製造方法。
(付記23)前記キャパシタを覆う第2の絶縁膜を前記第1の絶縁膜の上に形成する工程と、
前記第1のホールを前記第2の絶縁膜と前記第1の絶縁膜に形成する工程と、
前記第1のホール内に前記第1の導電性プラグを形成する工程と
を有することを特徴とする付記14乃至付記19のいずれかに記載の半導体装置の製造方法。
1…シリコン(半導体)基板、2…素子分離絶縁膜、3…ゲート絶縁膜、4a〜4c…ゲート電極、5a〜5e…不純物拡散領域、6…サイドウォールスペーサ、7…カバー絶縁膜、8…第1層間絶縁膜、9a…グルー膜、9b…タングステン膜、10a,10d,10e…導電性プラグ、11a…酸化防止膜、11b…下地絶縁膜、12…ポリシリコン、12a,12b…導電性プラグ、13…第1導電膜、14…強誘電体膜、15…第2導電膜、16…ハードマスク、17…キャパシタ保護膜、18…第2層間絶縁膜、19a〜19c…コンタクトホール、20a…グルー膜、20b…タングステン膜、21a〜21c…導電性プラグ、22…酸化防止膜、23a,23b…ホール、24a,24b,24d,24c…一層目金属配線、24c…導電性パッド、25…層間絶縁膜、25a,25b…ホール、26a,26b…導電性プラグ、27…ビット線、27a,27b…二層目金属配線、28a…グルー膜、28b…タングステン膜、29a〜29c…電性プラグ、30,31…コンタクト層。