JPWO2004047175A1 - 半導体装置および半導体装置の製造方法 - Google Patents

Abstract

従来のスタック型強誘電体キャパシタを備えた半導体装置では、基板面内方向のキャパシタの間隔を狭め面積効率を向上すると、下部電極膜／強誘電体膜／上部電極膜の積層膜を一括エッチングよるエッチング残渣によって上部電極と下部電極のリークが生じ、キャパシタ劣化の問題が生じていた。 本発明は、複数の下部電極と、下部電極の表面及び側壁面を被覆する強誘電体膜と、強誘電体膜上に下部電極と対向するように配置される上部電極を形成することにより、下部電極と上部電極とが短絡されてリークすることを防止する。さらに、強誘電体膜が下部電極を連続して被覆し、下部電極間の間隔と強誘電体膜の膜厚を所定の関係に設定することにより、強誘電体膜の表面を平坦面としてその側壁の露出を抑制し、キャパシタ劣化を防止する。

Description

本発明は半導体装置とその製造方法に関し、特に強誘電体キャパシタを有する半導体装置とその製造方法に関する。

高集積化の要請に応じ、強誘電体メモリを構成するＦｅＲＡＭ素子に対してもさらなる微細化が求められている。このため、プレーナ型に代わりスタック構造を持つＦｅＲＡＭデバイスの開発が進められている（たとえば特許文献１および２参照）。スタック構造の実現において、より集積度を上げるために、強誘電体メモリセルのキャパシタ部を形成する際に、下部電極膜、強誘電体膜、上部電極膜を一括してエッチングする手法が用いられている（たとえば特許文献２参照）。
図１は、本件特許出願と同一の出願人による特願２００２−２４９４４８で提案されている１Ｔ１Ｃスタック型強誘電体メモリの一例である。この例でも、下部電極膜１１１、強誘電体膜１１２、上部電極膜１１３を成膜した後に、これらの３層を一括してエッチングして、ＭＯＳトランジスタＴｒの上方にスタック型の強誘電体キャパシタ１０１を形成している。なお、ＭＯＳトランジスタＴｒの一方の不純物拡散領域１１６は、導電性プラグ１０５ａを介して強誘電体キャパシタ１０１の下部電極１１１に電気的に接続され、他方の不純物拡散領域１１６は、導電性プラグ１０５ｂ、１０６、１０８と導電性パッド１０７を介して、ビット線１０９に電気的に接続される。ＭＯＳトランジスタＴｒのゲート１１８はそのままワード線の配線となっている。
下部電極膜１１１、強誘電体膜１１２、上部電極膜１１３を一括してキャパシタ形状に加工する際に、面積効率を上げるため、垂直に近い角度でエッチングを行なう必要がある。このようなテーパーの少ないキャパシタ形状を得るには、ウエーハを４００℃程度の高温に維持し、化学反応などを利用する高温エッチング技術が必要になる。
また、テーパー角を垂直に近い状態にするとともに、側壁付着物を介して上部電極と下部電極が電気的に接触するのを防止する必要があり、このためにも、高温エッチング等の高度のエッチング技術が要求される。しかし、このような高温エッチング技術を用いても、上部電極と下部電極のリークのないキャパシタを安定して形成するのは困難である。
さらに、下部電極膜１１１、強誘電体膜１１２、上部電極膜１１３を一括してエッチングするので、各キャパシタセルにおいて強誘電体膜１１２の側壁が露出することになる。加工したキャパシタの表面および基板表面をキャパシタ保護膜１０４で被覆するが、キャパシタ保護膜１０４を設けても、その後の成膜、熱処理など還元雰囲気になる工程で、強誘電体膜１１２の側壁から保護膜１０４を通して水分が浸入するのを完全に防止することはできない。侵入した水素分子の還元作用でキャパシタの特性が劣化しやすくなるという問題も生じる。強誘電体材料にＰＺＴ系強誘電体材料を用いた場合は、酸素が離脱しやすいＰｂを含むため鉛抜けが生じ、特に劣化が激しい。
このようなキャパシタの劣化があると、垂直に近い角度での一括エッチングにより面積効率の向上を図ったにもかかわらず、最終的な有効キャパシタ領域が減少してしまう。
一括エッチングにより強誘電体キャパシタ１０１を形成した後は、孤立する上部電極１１３同士を接続するために、プレート線１０３を構成する配線層が必要になる。
特許文献１ 特開平１１−９７５３５号公報
特許文献２ 特開平１０−３０８５１５号公報

そこで、本発明は上記の課題を解決した新規かつ有用な半導体装置及びその製造方法を提供することを概括課題とする。
本発明のより具体的な目的は、面積効率が高く、キャパシタ劣化およびリークを防止した信頼性の高い強誘電体キャパシタを備えた半導体装置を提供することである。
本発明の他の具体的な目的は、高度な高温エッチングを要せずに、キャパシタの劣化を低減した半導体装置の製造方法を提供することを目的とする。
このような目的を達成するために、本発明の第１の側面では、半導体装置は、半導体基板上に形成されたトランジスタの一方の不純物拡散領域に電気的に接続される複数の下部電極と、前記複数の下部電極の表面及び側壁面を被覆する強誘電体膜と、前記強誘電体膜上に下部電極と対向するように配置される上部電極とを備えて構成される。
本発明によれば、下部電極の表面および側壁面が強誘電体膜に覆われているので、上部電極を形成する際に生じる導電性の残渣等により下部電極と上部電極とが短絡されてリークすることを防止することができる。また、下部電極／強誘電体膜／上部電極の積層体により形成される強誘電体キャパシタの基板面内方向の間隔を狭めることができるので面積効率を向上することができる。
このような半導体装置において、前記強誘電体膜は、所定の領域を除いて前記複数の下部電極を連続的に被覆する構成としてもよい。強誘電体膜側壁面の露出を抑制することができ、強誘電体膜側壁からのキャパシタ劣化を効果的に防止して、安定した強誘電体キャパシタセルを形成することができる。
また、このような半導体装置において、前記複数の下部電極は所定の間隔で配置され、下部電極間の間隔をＷ、強誘電体膜の膜厚をＴ_ＦＥＲとすると、下部電極は所定の領域を除いて、
Ｗ＜Ｔ_ＦＥＲ×２
を満たして配置される。
この配置関係を満たす領域では、下部電極を連続的に被覆する強誘電体膜の表面は、隣接する下部電極間において平坦面となり、所定の領域においてのみ側壁が露出する。露出する側壁領域を最小にすることにより、後工程での工程劣化の影響に起因するキャパシタ劣化を防止することができる。
また、連続して強誘電体膜を被覆する強誘電体膜の表面を平坦面とすることにより、上部電極の加工残を十分に低減することができる。
このような半導体装置において、前記トランジスタの他方の不純物拡散領域に接触する他の導電性プラグと、前記下部電極と同じ層に位置し、前記他の導電性プラグの表面およびその周辺を被覆する電極パッドとをさらに備え、前記電極パッドと前記下部電極との間隔をＷａ、強誘電体膜の膜厚をＴ_ＦＥＲとしたときに、電極パッドは、
Ｗａ＜Ｔ_ＦＥＲ×２
を満たして配置される。
この関係を満たすことにより、電極パッドおよび電極パッドに隣接する下部電極を覆う強誘電体膜の表面は平坦面となり、強誘電体膜の側壁の露出を一層抑制することができる。
このような半導体装置において、上部電極は、プレート線の形状を有し、上部電極とプレート線とを兼用する。これにより、孤立する上部電極を共通に接続するプレート線を設ける必要がない。
半導体装置はさらに、下部電極と前記一方の不純物拡散領域とを接続する導電性プラグと、導電性プラグと下部電極との間に挿入され導電性プラグの表面およびその周辺を被覆するプラグ酸化防止膜と、プラグ酸化防止膜と同じ層に位置し前記導電性プラグの表面およびその周辺以外の領域を被覆する絶縁膜と、絶縁膜と前記強誘電体膜との間に挿入される密着膜を備える。このとき、プラグ酸化防止膜の膜厚をｔ１、絶縁膜の膜厚をｔ２、密着膜の膜厚をｔ３とすると、
ｔ１≧ｔ２＋ｔ３
の関係を満たす。
このような膜厚関係を満たす密着膜の存在により、強誘電体膜が密着性よく安定して保持され、膜剥がれを防止することができる。
密着膜は、たとえば、アルミ酸化膜、チタン酸化膜、ＰＺＴ膜などを用いることができる。
本発明の第２の側面では、半導体装置の製造方法は、以下の工程を含む。
（ａ）半導体基板上に形成されたトランジスタの一方の不純物拡散領域に接続される導電性プラグを形成する、
（ｂ）前記導電性プラグに電気的に接続される下部電極を、所定の配置間隔で形成する、
（ｃ）前記下部電極を連続して被覆する強誘電体膜を全面に形成する、
（ｄ）前記強誘電体膜上に上部電極を所定の形状で形成する、
（ｅ）前記強誘電体膜を所定の領域においてのみ除去する、そして
（ｆ）前記所定の領域に、前記トランジスタの他方の不純物拡散領域と電気的に接続されるコンタクトを形成する。
この製造方法では、上部電極、強誘電体膜、下部電極を一括してエッチングする必要がなく、また、強誘電体膜の加工を最小限にすることができる。したがって、強誘電体膜の側壁露出を最小限に抑制することにより、強誘電体側壁からのキャパシタ劣化を防止することができる。また、一括エッチングにおける上下電極間のリークの懸念を排除することができる。
上記下部電極の形成工程において、下部電極の配置間隔をＷ、前記強誘電体膜の膜厚をＴ_ＦＥＲとすると、前記所定の領域を除いて、
Ｗ＜Ｔ_ＦＥＲ×２
を満たすように下部電極を形成する。
このような関係を満たすように下部電極を配置することによって、前記所定の領域を除いて、隣接する下部電極間で連続する強誘電体膜の表面が平坦面として形成される。したがって、上部電極膜も平坦面上に形成されることになり、上部電極加工時のエッチング残渣などの影響を低減することができる。
好ましくは、上部電極の形成工程は、上部電極をプレート線の形状に加工する工程を含む。これにより、孤立する上部電極を接続するプレート線を別途形成する工程が不要になり、工程を簡略化できる。
本発明のその他の特徴、効果は、以下で図面を参照して述べる詳細な説明によりいっそう明確になる。

図１はスタック型強誘電体メモリの一例を示す断面図である。
図２は本発明の第１実施形態に係る半導体装置の上面図である。
図３は図２に示す半導体装置のＡ−Ａ’断面図である。
図４Ａは第１実施形態に係る半導体装置の製造工程（その１）を示す上面図であり、図４Ｂは図４ＡのＡ−Ａ’断面図である。
図５は第１実施形態に係る半導体装置の製造工程（その２）を示す断面図である。
図６Ａは第１実施形態に係る半導体装置の製造工程（その３）を示す上面図であり、図６Ｂは図６ＡのＡ−Ａ’断面図である。
図７Ａは第１実施形態に係る半導体装置の製造工程（その４）を示す上面図であり、図７Ｂは図７ＡのＡ−Ａ’断面図である。
図８は第１実施形態に係る半導体装置の製造工程（その５）を示す断面図である。
図９は第１実施形態に係る半導体装置の第１変形例を示す断面図である。
図１０は第１実施形態の第１変形例の製造工程（その１）を示す断面図である。
図１１は第１実施形態の第１変形例の製造工程（その２）を示す断面図である。
図１２は第１実施形態の第１変形例の製造工程（その３）を示す断面図である。
図１３は第１実施形態の第１変形例の製造工程（その４）を示す断面図である。
図１４は第１実施形態に係る半導体装置の第２変形例を示す断面図である。
図１５は第１実施形態の第２変形例の製造工程（その１）を示す断面図である。
図１６は第１実施形態の第２変形例の製造工程（その２）を示す断面図である。
図１７は第１実施形態の第２変形例の製造工程（その３）を示す断面図である。
図１８は本発明の第２実施形態に係る半導体装置の上面図である。
図１９は図１８に示す半導体装置のＡ−Ａ’断面図である。
図２０は第２実施形態に係る半導体装置の変形例の上面図である。
図２１は、図２０に示す半導体装置のＡ−Ａ’断面図である。
図２２は本発明の第３実施形態に係る半導体装置の上面図である。
図２３は図２２に示す半導体装置のＡ−Ａ’断面図である。
図２４は第３実施形態に係る半導体装置の製造工程（その１）を示す断面図である。
図２５Ａは第３実施形態に係る半導体装置の製造工程（その２）を示す上面図であり、図２５Ｂは図２５ＡのＡ−Ａ’断面図である。
図２６は第３実施形態に係る半導体装置の第１変形例を示す断面図である。
図２７は第３実施形態の第１変形例の製造工程（その１）を示す断面図である。
図２８は第３実施形態の第１変形例の製造工程（その２）を示す断面図である。
図２９は第３実施形態に係る半導体装置の第２変形例を示す断面図である。
符号の説明：１１…半導体基板、 １２ａ、１２ｂ…導電性プラグ、 １３、６７…ビット線コンタクト、 １４、４０…プラグ酸化防止膜、 １６…不純物拡散領域、 １７…ゲート絶縁膜、 １８…ゲート（ワード線）、 １９…ビット線、 ２０、５０…強誘電体キャパシタ、 ２１…下部電極、 ２２…強誘電体膜、 ２３…上部電極（プレート線兼用）、 ２４…キャパシタ保護膜、 ４１…第１の絶縁膜、 ４２…密着膜、 ４３…第２の絶縁膜、 ５３…上部電極、 ６３、７３…プレート線、 Ｔｒ…トランジスタ
発明を実施するための最良の態様
以下、図面を参照して、本発明の実施の形態を説明する。
図２は、本発明の第１実施形態に係る半導体装置の上面図であり、図３は、図２のＡ−Ａ’ラインに沿った断面図である。第１実施形態に係る半導体装置は、図２および図３に示すように、半導体基板１１に形成されたトランジスタＴｒと、それぞれ対応するトランジスタＴｒの一方の拡散領域１６に電気的に接続される複数の下部電極２１と、所定の領域を除いて複数の下部電極２１を連続的に覆う強誘電体膜２２と、強誘電体膜２２上に下部電極２１と対向するように位置する上部電極２３とを備え、連続する強誘電体膜２２は、互いに隣接する下部電極２１の間隔Ｗが一定の条件を満たす領域において、平坦な表面を有する。下部電極２１と、下部電極２１に対応する領域の強誘電体膜２２と、下部電極に対向する上部電極２３とで、強誘電体キャパシタ２０を構成する。
強誘電体キャパシタ２０の下部電極２１は、導電性プラグ１２ａを介して、トランジスタＴｒの一方の不純物拡散領域１６に電気的に接続され、トランジスタＴｒの他方の不純物拡散領域１６は、導電性プラグ１２ｂおよびビット線コンタクト１３を介してビット線１９に電気的に接続される。
強誘電体膜２２は、ビット線コンタクト１３を挟んで位置する一対の強誘電体キャパシタ２０の間では連続しないが、それ以外の領域では、隣接する下部電極２１の間を連続して被覆する。
隣接する下部電極２１間の間隔をＷ（ｎｍ）、強誘電体膜２２の膜厚をＴＦＥＲとすると、
Ｗ＜Ｔ_ＦＥＲ×２ （１）
を満たす領域で、強誘電体膜２２の表面は平坦面となる。したがって、ビット線コンタクト１３を形成する領域を除いて、隣接する下部電極２１間の間隔が条件式（１）を満たすように配置することにより、下部電極２１を連続して被覆する強誘電体膜２２は平坦な表面を有する。結果として、強誘電体膜２２上に下部電極２１と対向して形成される上部電極２３の表面も平坦面となる。なお、ここでは、強誘電体膜２２はパターニングされた下部電極２１の上面と側面とにほぼ同じ膜厚で成膜される条件を選択するものとする。
第１実施形態では、上部電極２３は孤立せず、プレート線の形状を有する。上部電極２３がそのままプレート線としても機能するので、追加の接続配線を必要としない。
このように第１実施形態の半導体装置では、強誘電体キャパシタ２０の強誘電体膜２２は、ビット線コンタクト１３を取り巻く領域を除いて、連続して下部電極２１を覆うので、強誘電体膜２２の側壁露出が最小限に抑えられる。したがって、還元雰囲気中での種々の処理を経た後でも、鉛抜けなどの工程劣化に起因する強誘電体膜の劣化が少なく、動作の信頼性が向上する。
また、ビット線コンタクト１３を挟む領域を除いて、隣接する下部電極２１間の間隔と強誘電体膜２２の膜厚を、条件式（１）を満たすように設定することによって、連続して下部電極２１を覆う強誘電体膜２２の表面を段差のない平坦面にすることができる。この構成により、上部電極（あるいはプレート線）２３形成時のエッチング残渣を最小にすることができ、ショート等のおそれを低減することができる。
図４Ａ〜図８は、図２および３に示した第１実施形態に係る半導体装置の製造工程を示す図である。
まず、図４Ａおよび図４Ｂに示すように、半導体基板１１に形成されたトランジスタＴｒの上方に、所定のパターンの下部電極２１を形成する。図４Ａは、下部電極形成工程における上面図であり、図４Ｂは図４ＡのＡ−Ａ’ラインに沿った断面図である。
下部電極２１の形成に先立ち、半導体基板１１上に、ゲート絶縁膜１７を介してワード線の一部となるゲート１８を形成し、不純物拡散領域１６を形成してトランジスタＴｒを作製するが、このようなトランジスタの作製は任意であるので、ここでは、説明を省略する。また、トランジスタの一方の不純物拡散領域１６に接続される導電性プラグ１２ａと、後工程でビット線に接続されることになる導電性プラグ１２ｂの形成についても、任意の工程を採用できるので、ここでは説明を省略する。図４Ａ及び図４Ｂの例では、導電性プラグ１２ａおよび１２ｂは、たとえばＴｉ／ＴｉＮ薄膜を介したタングステン（Ｗ）プラグとする。
導電性プラグ１２ａ、１２ｂを形成後、導電性プラグ１２ａの露出面に導電性のプラグ酸化防止膜１４を形成する。プラグ酸化防止膜１４は、たとえばＩｒ膜、あるいはＩｒ酸化膜を全面にスパッタリングした後、フォトリソグラフィとエッチングにより形成する。その後、絶縁膜１５を堆積してプラグ酸化防止膜１４の表面が露出するまで表面研磨する。絶縁膜１５として、ＳｉＯＮ膜、アルミナ膜、あるいはチタニア膜を用いることができる。絶縁膜１５にＳｉＯＮ膜、アルミナ膜、あるいはチタニア膜を用いることにより、導電性プラグ１２ｂについても、後工程での熱処理に伴う酸化から保護することができる。その後、下部電極材料を全面に形成し、所定の形状にパターニングして下部電極２１を形成する。下部電極２１は、Ｐｔ、Ｉｒ、Ｉｒ酸化膜、あるいはこれらの積層により、１００ｎｍ程度の膜厚とする。
下部電極２１は、後工程でビット線コンタクトが形成される領域においては、隣接する下部電極間の間隔が比較的広く設定される。それ以外の領域では、隣接する下部電極２１間の間隔Ｗが、次工程で形成する強誘電体膜の膜厚Ｔ_ＦＥＲとの関係において、上述した条件式
Ｗ＜Ｔ_ＦＦＲ×２ （１）
の関係を満たすように設定される。
次に、図５に示すように、下部電極２１および基板全面を覆って、強誘電体膜２２および上部電極膜２３ａを形成する。強誘電体膜２２は、たとえばＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ_３）系強誘電体材料、ＳＢＴ（ＳｒＢｉ_２Ｔａ_２Ｏ_９）系強誘電体材料、あるいはその他の金属酸化物強誘電体材料を用いる。強誘電体膜を２００ｎｍの膜厚で形成し、酸素含有雰囲気中でアニールして結晶化する。
この強誘電体膜２２の形成において、下部電極２１間の距離が広く、後にビット線コンタクトが形成されることになる領域では段差ができるが、下部電極２１間の間隔Ｗが条件式（１）を満たして隣接する領域では、強誘電体膜２２の表面は平坦面となる。強誘電体膜２２として、たとえばＰＺＴ膜をスパッタリングにより形成した場合、図５に示すように、下部電極２１の間に間隙２７が生じるが、これはキャパシタの電気特性に特に影響しない。強誘電体膜２２の形成にＭＯ−ＣＶＤ、ＳＯＬ−ＧＥＬ法などを用いた場合は、間隙２７は生じない。
次に、図６Ａの上面図および図６ＢのＡ−Ａ’断面図に示すように、上部電極膜２３ａを、所定の形状にパターニングして、上部電極２３を形成する。上部電極膜２３ａは、下部電極２１と同一の材料であっても、異なる材料であってもよい。第１実施形態では、上部電極２３はプレート線を兼用する。上述したように、条件式（１）を満たすように下部電極２１が配置される領域では、強誘電体膜２２の表面は段差のない平坦面となっている。このような平坦面上に形成された上部電極膜２３ａをエッチングによりパターニングしても、上部電極膜２３ａのエッチング残渣は発生しない。
一方、条件式（１）式を満たしていない部分、すなわち、後工程でビット線コンタクトが形成されることになる領域では、強誘電体膜２２に段差が生じており、段差の側壁部で上部電極膜２３ａが若干残留する。しかし、この残留膜は電気的に他の上部電極（プレート線パターン）２３とは接触しないので、問題にはならない。
次に、図７Ａの上面図および図７ＢのＡ−Ａ’断面図に示すように、ビット線コンタクトを形成する領域の強誘電体膜２２を除去して、ビットコンタクト開口２８を形成し、上部電極２１、強誘電体膜２２、絶縁膜１５全体を覆うキャパシタ保護膜２４を形成する。強誘電体は一般にエッチングしにくいが、絶縁膜１５上に単層で位置するこの段階で除去することによって、後のビット線コンタクトホール形成時に支障がでないようにする。強誘電体膜２２の除去は、たとえばレジストマスクあるいはハードマスクを用いて、Ａｒ含有雰囲気中でのＲＩＥによって行う。ＲＩＥの後に、強誘電体膜２２のダメージ回復のためのアニールを行う。その後、全面を覆うキャパシタ保護膜２４を形成する。キャパシタ保護膜２４には、アルミ酸化膜、ＰＺＴ膜、チタン酸化膜等が用いられる。
強誘電体膜２２のエッチング、回復アニール、キャパシタ保護膜の形成を通して、導電性プラグ１２ｂの直上の絶縁膜１５の材料、あるいはキャパシタ保護膜２４の材料を最適化することによって、後工程でビット線コンタクトと接続されることになる導電性プラグ１２ｂの酸化を抑制することができる。上述したように、絶縁膜１５として、ＳｉＯＮあるいはアルミナ膜を用いており、キャパシタ保護膜２４とともに導電性プラグ１２ｂの酸化を防止して、良好な電気接続を保証する。
次に、図８に示すように、全面に層間絶縁膜２９をＣＶＤ等で堆積し、表面平坦化した後、導電性プラグ１２ｂに達するコンタクトホールを形成する。コンタクトホール内壁にＴｉＮ膜を形成した後、コンタクト内部をたとえばタングステン（Ｗ）で埋め込んで、ビット線コンタクト１３を形成する。その後、ビット線コンタクト１３に接続する多層金属配線１９をビット線１９として形成する。
第１実施形態の製造方法によれば、製造工程を通してキャパシタの強誘電体側壁の露出を最小限にするので、還元雰囲気中での処理を経た後でも、強誘電体膜２２の劣化を抑制することができる。
また、上部電極２３がプレート線を兼用するため、別途プレート線を形成する工程を省略することができる。
また、上部電極、強誘電体膜、下部電極を一括エッチングする際のキャパシタリークの懸念を排除することができる。
図９は、第１実施形態の半導体装置の第１変形例を示す図である。この第１変形例は、キャパシタの下地膜と強誘電体膜との密着性を考慮したものである。下地膜にＴＥＯＳ膜などを使用した場合など、強誘電体膜との密着性が悪く、最悪の場合は強誘電体膜に剥がれが生じる。このため、下地膜と強誘電体膜との密着性の高い構造が必要となる。そこで、強誘電体キャパシタ２０の下地層となる第１層間絶縁膜４１と、強誘電体膜２２との間に、絶縁性の密着膜４２および第２層間絶縁膜４３を挿入する。
図１０〜図１３は、図９に示す半導体装置の製造工程を示す。
まず、図１０に示すように、トランジスタＴｒの一方の不純物拡散領域１６に接続される導電性プラグ１２ａの表面に、厚さｔ１の導電性のプラグ酸化防止膜４０を形成する。プラグ酸化防止膜４０は、まず、表面平坦化した基板全面に、Ｉｒ膜、あるいはＩｒ酸化膜を膜厚ｔ１になるまで堆積し、レジストマスクあるいはハードマスクを用いて、導電性プラグ１２ａの露出面とその周辺を覆う孤立パターンにエッチングする。エッチングにより、トランジスタＴｒの他方の不純物拡散領域１６に接続される導電性プラグ１２ｂの表面は露出する。
次に、図１１に示すように、プラグ酸化防止膜４０と基板全面を覆って、第１層間絶縁膜４１、密着膜４２、第２層間絶縁膜４３を順次形成する。第１層間絶縁膜としては、たとえばＳｉＯＮ膜やＳｉＮ膜を用い、絶縁性の密着膜４２は、たとえばアルミ酸化膜、ＰＺＴ膜、チタン酸化膜等を用いる。第２層間絶縁膜は、たとえばＳｉＯＮ膜やＳｉＮ膜とする。
このとき、第１層間絶縁膜４１と密着膜４２の膜厚の合計が、プラグ酸化防止膜４０の膜厚を超えないように設定する。すなわち、プラグ酸化防止膜４０の膜厚をｔ１、第１層間絶縁膜４１の膜厚をｔ２、密着膜４２の膜厚をｔ３とすると、
ｔ１≧ｔ２＋ｔ３ （２）
を満たすように、第１層間絶縁膜４１および密着膜４２を形成する。
次に、図１２に示すように、第２層間絶縁膜４３を、プラグ酸化防止膜４０の表面が露出するまで、ＣＭＰ法により表面研磨して平坦化する。この平坦化の工程で、第１層間絶縁膜４１と密着膜４２が、条件式（２）を満たすように設定されているので、密着膜４２は消失することなく、プラグ酸化防止膜４０以外の領域に安定して残る。
次に、図１３に示すように、プラグ酸化防止膜４０上に、キャパシタの下部電極２１を形成する。上述したように、下部電極２１間の間隔Ｗは、ビット線コンタクトが形成されることになる領域を除いて、条件式（１）を満たすように設定される。この第１変形例では、下部電極２１の加工時に、オーバーエッチにより第２層間絶縁膜４３を除去して、密着膜４２の表面を露出する。
次に、図示はしないが、露出した密着膜４２および下部電極２１上に、たとえばＰＺＴ強誘電体膜２２と、上部電極膜２３ａを順次形成して、図５に示す状態となる。図５と異なる点は、強誘電体膜２２が密着膜４２上に形成されるので、剥がれが生じることなく安定して保持される点である。その後の工程については、図６Ａ〜８に示す工程と同様であるので、説明を省略する。
このように、第１実施形態の第１変形例によれば、強誘電体膜側壁からのキャパシタ劣化を効果的に防止することに加え、強誘電体膜と下地膜との密着性を高めて、より安定した強誘電体キャパシタセルを構成することができる。
図１４は、第１実施形態の半導体装置の第２変形例を示す図である。この第２変形例は、ビット線コンタクトが形成される領域の強誘電体膜に生じる段差の低減を考慮したものである。さらに、この第２変形例は、導電性プラグの酸化防止構造の簡易化を考慮したものである。なお、図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
図３に示す第１実施形態では、ビット線コンタクト１３の領域では上記条件式（１）を満たさないので、強誘電体膜２２に段差が生じる。そこで、図１４に示すように、ビット線コンタクト１３と導電性プラグ１２ｂとの間の、下部電極２１と同じ層に電極パッド２１Ａを設ける。
また、第１実施形態の導電性プラグの酸化防止構造を簡易化して、絶縁膜１５にＳｉＯＮ膜、アルミナ膜、あるいはチタニア膜を用いることにより、下部電極２１及び電極パッド２１Ａと共に、導電性プラグ１２ａ、１２ｂについて後工程での熱処理に伴う酸化から保護することができる。
図１５〜図１７は、図１４に示す半導体装置の製造工程を示す。
まず、図１５に示すように、トランジスタＴｒを覆う層間絶縁膜４４と絶縁膜１５を順次堆積し、層間絶縁膜４４及び絶縁膜１５を貫通し、トランジスタＴｒの不純物拡散領域１６を露出させる開口部４５を形成する。次いで、導電性プラグ１２ａおよび１２ｂを、例えばＴｉ／ＴｉＮ薄膜を介して、タングステンにより充填する。なお、絶縁膜１５は第１実施形態と同様に、ＳｉＯＮ膜、アルミナ膜、あるいはチタニア膜を用いることができる。かかる絶縁膜１５により、導電性プラグ１２ａおよび１２ｂを後工程での熱処理に伴う酸化から保護することができる。
導電性プラグ１２ａ、１２ｂを形成後、導電性プラグ１２ａの露出面に第１実施形態と同様にして上記条件式（１）を満たすように下部電極２１を形成する。下部電極２１の形成と同時に、導電性プラグ１２ｂの露出面に電極パッド２１Ａを形成する。電極パッド２１Ａは下部電極２１と同一の導電膜からパターニングにより形成される。したがって、電極パッド２１Ａは下部電極２１と同じ層に同じ材料でほぼ同じ厚さに形成される。
ここで、電極パッド２１Ａと下部電極２１との間隔Ｗａは、次工程で形成する強誘電体膜の膜厚Ｔ_ＦＥＲとの関係において、下記条件式（３）を満たすように設定される。
Ｗａ＜Ｔ_ＦＥＲ×２ （３）
次に、図１６に示すように、第１実施形態の図５に説明した工程と同様にして、下部電極２１、電極パッド２１Ａ、および基板全面を覆って、強誘電体膜２２および上部電極膜２３ａを形成する。下部電極２１間の間隔Ｗが条件式（１）を満たして隣接する領域に加えて、電極パッド２１Ａと下部電極２１との間隔Ｗａが条件式（３）を満たしビット線コンタクトが形成される領域においても、強誘電体膜２２の表面は平坦面となる。
次に、図１７に示すように、上部電極膜２３ａを、所定の形状にパターニングして上部電極２３を形成し、さらに、上述したＲＩＥにより強誘電体膜２２を除去して、電極パッド２１Ａの表面の一部を露出させる。上述したようにビット線コンタクトが形成される領域において強誘電体膜２２の表面は平坦面であるので、電極パッド２１Ａ上に形成された強誘電体膜２２の側壁面２２−１は、第１実施形態と比較してその面積を大幅に低減することができる。したがって、側壁面を通じて起こる、強誘電体膜２２を還元する水分の侵入や強誘電体膜２２からのＰｂの脱離を抑制することができる。また、第１実施形態で強誘電体膜２２の側壁に付着する上部電極膜２３ａの残渣も本変形例では発生しない。その後の工程は図７Ａの強誘電体膜２２のアニール処理〜図８に示す工程と同様であるので説明を省略する。
このように、第１実施形態の第２変形例によれば、強誘電体膜側壁の面積を大幅に低減し、強誘電体膜側壁からのキャパシタ劣化を効果的に防止して、より安定した強誘電体キャパシタセルを構成することができる。また、第１実施形態のプラグ酸化防止膜を省略して工程数を低減することができる。
なお、第２変形例において、第１実施形態の導電性プラグの酸化防止構造を採用してもよい。
次に、本発明の第２の実施形態について述べる。
図１８および図１９は、本発明の第２実施形態に係る半導体装置を示す図である。図１８は第２実施形態の半導体装置の上面図であり、図１９は図１８のＡ−Ａ’ラインに沿った断面図である。
第１実施形態では、上部電極２３をプレート線の形状にパターニングすることによって、上部電極２３とプレート線を共用していたが、第２実施形態では、上部電極５３を下部電極２１と対応する形状とし、別途プレート線６３を設ける。したがって、強誘電体キャパシタ５０は、下部電極２１と、下部電極２１を連続的に覆う強誘電体膜２２のうち下部電極２１に対応する領域と、強誘電体膜２２を挟んで下部電極２１に対向する孤立した上部電極４３とで構成される。
強誘電体キャパシタの場合、上部電極は、強誘電体材料の結晶化や特性改善のための高温処理に耐え得るとともに、強誘電体膜との結晶整合性のよい材料を選択する必要があり、一般に貴金属材料が用いられている。しかし、このような上部電極材料は比較的電気抵抗の高いものが多く、デバイス速度の高速化への対応が難しくなるケースが考えられる。そこで、第２実施形態では、上部電極は上部電極としてのみ機能させ、別の配線層によりプレート線６３を形成して動作速度の高速化を図る。
図１８および図１９に示す半導体装置の製造工程は、図９におけるビット線コンタクト１３の製造工程までは、上部電極５３のパターニング形状が異なることを除いて第１実施形態の第１変形例と同様である。その後の工程については、特に図示はしないが、ビット線コンタクト１３を形成した後、ビット線プラグ１３の酸化を防止するために、層間絶縁膜２９上に防止酸化膜（不図示）を形成してから、キャパシタ５０の上部電極５３に達するホール６１を形成する。そして、層間絶縁膜２９上の酸化防止膜を除去し、ホール６１内部および層間絶縁膜２９上の全面に多層金属層を形成する。多層金属層は、たとえば、Ｔｉ、Ａｌ、ＴｉＮ等による多層構造である。この多層金属層を所定の形状にパターニングすることによって、上部電極５２に接続されるプレート線６３と、ビット線コンタクト１３に接続される導電性パッド５１が形成される。
その後、さらに層間絶縁膜６９を堆積し、導電性パッド５１に到達するコンタクトホール６７を形成し、コンタクトホール６７の内壁にＴｉＮ膜を形成した後、タングステン（Ｗ）で埋め込んで、第２のビット線コンタクト５２を形成する。さらにその上層に、第２のビット線コンタクト５２に接続する多層配線のビット線１９を形成して、図１９に示す半導体装置（強誘電体メモリ）が完成する。
第２実施形態においても、強誘電体膜２２は、所定の領域を除いて下部電極２１を連続して被覆し、条件式（１）を満たして隣接する下部電極間において、平坦な表面を有することを基本とする。もちろん、密着膜４２を用いた密着膜構造を省略して、キャパシタの下地膜を第１実施形態のように構成してもよい。
第２実施形態においては、強誘電体側壁からのキャパシタの劣化や、上下電極間のリークを防止するとともに、別途設けたプレート線により、動作の高速化に対応することができる。
図２０および図２１は、第２実施形態に係る半導体装置の変形例を示す図である。この変形例においては、第１実施形態と同様に上部電極２３をプレート線の形状にパターニングするとともに、低抵抗の第２のプレート線７３を設けて、上部電極２３と平行に走らせる。これにより、トータルで共通電極の抵抗を低減して、動作速度を向上させる。
すなわち、変形例に係る半導体装置（強誘電体メモリ）は、トランジスタＴｒの一方の不純物拡散領域１６に電気的に接続され、所定の孤立パターンを有する複数の下部電極２１と、所定の領域を除いて下部電極２１を連続して被覆する強誘電体膜２２と、強誘電体膜２２上で下部電極２１に対向するとともに、所定のライン形状にパターニングされた上部電極２３と、この上部電極に接続されるプレート線７３とを含む。強誘電体膜２２は、上述した例と同じく、下部電極２１間の間隔Ｗが条件式（１）を満たす領域において、平坦な表面を有している。この構成により、高度な一括エッチングの工程を用いることなく、強誘電体膜側壁からのキャパシタ劣化を防止する。同時に、プレートライン形状の上部電極２３と併せて設けられた低抵抗の第２のプレート線７３により、動作速度の向上と安定を図る。
図２１の例では、すべてのキャパシタセル２０においてプレート状上部電極２１と低抵抗プレート線７３とのコンタクトをとっているが、この例に限定されず、メモリセルの端部でのみ、プレート状の上部電極２３と低抵抗プレート線７３とのコンタクトをとる構成としてもよい。
次に、本発明の第３の実施形態について述べる。
図２２および図２３は、本発明の第３実施形態に係る半導体装置を示す図である。図２２は第３実施形態の半導体装置の上面図であり、図２３は図２２のＡ−Ａ’ラインに沿った断面図である。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
図２２および図２３に示すように、第３実施形態に係る半導体装置は、半導体基板１１に形成されたトランジスタＴｒと、それぞれ対応するトランジスタＴｒの一方の拡散領域１６に電気的に接続される複数の下部電極２１と、所定の領域を除いて複数の下部電極２１の表面２１−１及び側壁面２１−２を連続的に覆う強誘電体膜８２と、強誘電体膜２２上に下部電極２１と対向するように位置する上部電極２３とを備え、下部電極２１と、下部電極２１に対応する領域の強誘電体膜８２と、下部電極に対向する上部電極２３とで、強誘電体キャパシタ８１が構成される。
第３実施形態に係る半導体装置は、強誘電体膜８２が下部電極２１の表面２１−１及び側壁面２１−３を被覆すると共に下部電極２１の形状を反映して段差部８２−１を有する以外は、第１実施形態の半導体装置と同様である。
図２４および図２５は、図２２および図２３に示す半導体装置の製造工程を示す。
まず、図２４に示すように、第１実施形態の図４Ａ及び図４Ｂと同様にして下部電極２１までを形成する。ここで、下部電極２１は、ビット線コンタクトが形成される領域以外では、下部電極間の間隔Ｗ１が、例えば次の工程で形成される強誘電体膜の膜厚Ｔ_ＦＥＲとの関係において第１実施形態における条件式（１）を満たす間隔Ｗより比較的広くなるように形成する。
次に、図２５Ａの上面図および図２５ＢのＡ−Ａ’断面図に示すように、第１実施形態の図５〜図６Ｂの工程と同様にして、強誘電体膜８２を形成し、さらに強誘電体膜８２を覆う上部電極膜（不図示）を形成し、ＲＩＥによりパターニングして上部電極２３を形成する。ここで、上部電極２３が兼ねるプレート線が延在する方向において、上部電極２３は連続して形成する。強誘電体膜８２は下部電極２１の表面２１−１及び側壁面２１−２、絶縁膜１５の表面を覆うように形成される。強誘電体膜８２の表面は下部電極表面２１−１及び側壁面２１−２の形状を反映して段差部８２−１が形成され、上部電極膜がＲＩＥにより除去された段差部８２−１の側壁面を囲むように上部電極膜の残渣８３が付着する。残渣８３は、強誘電体膜８２が下部電極２１の側壁面２１−２を覆っているので、上部電極２３と下部電極２１とを電気的に短絡することはない。また、下部電極２１間の距離Ｗ１及び強誘電体膜８２の横方向の厚さＴａ等を適宜選択することにより、隣接する上部電極２３同士が残渣８３により短絡することを防止することができる。
その後の工程は図７Ａ〜図８に示す工程と同様であるので説明を省略する。
このように第３実施形態の半導体装置では、強誘電体膜８２の表面に段差部８２−１が形成される場合であっても、段差部の側壁面に付着した残渣８３により上部電極２３−下部電極２１間や隣接する上部電極２３間の短絡を防止することができ、キャパシタリークの懸念を排除した信頼性の高い半導体装置を実現することができる。
なお、第３実施形態の半導体装置では、プレート線が延在する方向において、段差部８２−１が形成される場合を例として説明したが、この方向に隣接する下部電極間を狭めて強誘電体膜８２の表面に段差部が形成されないようにしてもよく、この場合は第１実施形態のように強誘電体膜８２の平坦面上にプレート線を兼ねる上部電極２３が形成される。また、図１８および図１９に示す第２実施形態の半導体装置と同様に、孤立した上部電極５３と、上部電極５３を接続するプレート線６３を設けてもよい。
図２６は、第３実施形態の半導体装置の第１変形例を示す図である。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
図２６に示すように、第１変形例の半導体装置は、強誘電体膜８２の表面を覆い、その段差部を充填する第２強誘電体膜８６が形成されている。すなわち、強誘電体キャパシタ８５は、下部電極２１／強誘電体膜８２／第２強誘電体膜８６／上部電極２３の積層体により構成されている。第２強誘電体膜８６の表面には急峻な段差部は形成されないので、図２３に示す第３実施形態の強誘電体膜８２の段差部８２−１の側壁面に生じる上部電極膜の残渣８３の発生を防止することができる。
上述したように、第３実施形態では、隣接する上部電極同士が残渣により短絡しないように下部電極間の距離を広げる必要があり、面積効率がやや悪化する。また、第１実施形態よりも強誘電体膜の側壁面の露出が多いため後工程での劣化要因の影響も受け易くなる。そこで、第３実施形態の第１変形例では、強誘電体膜８２上に第２強誘電体膜８６を設けることにより、面積効率の低下抑制および誘電体膜側壁面の面積低減を図ることができる。
図２７および図２８は、図２６に示す半導体装置の製造工程を示す。
まず、図２７に示すように、第３実施形態の図２４および図２５の強誘電体膜８２の形成までの工程を同様に行う。次に、強誘電体膜８２の表面に例えば厚さ約１００ｎｍの第２強誘電体膜８６を形成する。第２強誘電体膜８６は、例えばスピンコート法によりＰＺＴ前駆体溶液を用いてＰＺＴ前駆体膜を形成する。ＰＺＴ前駆体溶液としては、たとえば市販のＰＺＴ薄膜形成剤（ＰＺＴ１１３／４５／５５、濃度１５質量％）を強誘電体膜上に約０．３ｃｍ^３滴下し、３０００ｒｐｍ、２０秒間回転させた。ここでＰＺＴ１１３／４５／５５は、Ｐｂ、Ｚｒ及びＴｉのモル濃度比がそれぞれ１１３：４５：５５であることを示す。次に、基板を約３５０℃に加熱してＰＺＴ薄膜形成剤の溶剤を揮発させ、次いで室温まで冷却する。次にハロゲンランプアニール装置によりＰＺＴ膜を結晶化させる。具体的には、例えばハロゲンランプアニール装置に基板を配置して、酸素ガスを流しながら、約６５０℃、１０分間加熱する。
このようにＰＺＴ前駆体溶液を用いてスピンコート法により第２強誘電体膜８６を形成することにより、段差部８２−１が充填されて第２強誘電体膜８６の側壁面露出を抑制することができる。なお、第２強誘電体膜８６を形成する方法はスピンコート法に限られず、ステップカバレージの良好な、例えばＭＯ−ＣＶＤ法を用いてもよい。また、第２強誘電体膜８６はＰＺＴ膜に限られず、ＰＬＺＴ膜やＳＢＴ膜等のペロブスカイト結晶構造を有する強誘電体であればよく、強誘電体膜と結晶整合性の良好な強誘電体が好ましい。
次に、図２８に示すように、第３実施形態の図２５と同様にして第２強誘電体膜８６上に上部電極２３を所定の形状に形成する。ここでは第２強誘電体膜８６の表面はほぼ平坦面が形成されているので、上部電極膜の残渣の発生を防止することができる。その結果、下部電極２１間の間隔を低減することができ面積効率を向上することができる。
その後の工程は、第２強誘電体膜８６を貫通するビット線コンタクトを形成する点以外は図７Ａ〜図８に示す工程と同様であるので説明を省略する。
このように第３実施形態の第１変形例では、強誘電体膜８２の段差を軽減して第２強誘電体膜８６の側壁面露出を低減することができる。また、残渣の発生を防止し面積効率を向上することができる。
図２９は、第３実施形態の半導体装置の第２変形例を示す図である。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
図２９に示すように、第３実施形態の第２変形例の半導体装置は、下部電極８８が下方に向かって広がるテーパー形状を有し、強誘電体膜８２が下部電極８８の表面８８−１および側壁面８８−２を覆い、下部電極８８の表面形状を反映したテーパー状の表面８２−１を有している点以外は、第３実施形態と同様である。
かかるテーパー形状の下部電極８８は、工程図を省略するが、例えば下部電極８８の下面の大きさのテイップ・マスクを下部電極膜（下部電極をエッチングにより形成する前の連続膜）上に形成し、等方性エッチングあるいは、面内方向のエッチング性を有し厚さ方向が支配的な異方性エッチングを用いて、下部電極８８をパターニングする。このようなパターニング方法によりテイップ・マスクに接触する下部電極表面８８−１は、下部電極８８の底面よりも面内方向がより多くエッチングされるので、側壁面８８−２がテーパー状に形成される。
次に、強誘電体膜８２および上部電極層２３は第３実施形態と同様にして形成する。下部電極８８の形状を反映して、強誘電体膜８２は、側壁面８２−１がテーパー状を形成するので、この部分を覆う上部電極膜を除去しやすくなる。その結果、上部電極膜の残渣の発生を防止することができる。また、強誘電体膜８２が下部電極８８の側壁面８８−１をより完全に被覆することができるので、上部電極−下部電極間の短絡を一層防止することができる。
このように第３実施形態の第２変形例では、下部電極８８をテーパー状に形成することにより、上部電極２３−下部電極８８間や隣接する上部電極２３間の短絡を防止することができ、キャパシタリークの懸念を排除した信頼性の高い半導体装置を実現することができる。
以上本発明の好ましい実施の形態について詳述したが、本発明は係る特定の実施の形態に限定されるものではなく、特許請求の範囲に記載された本発明の範囲内において、種々の変形・変更が可能である。

以上説明したように、キャパシタの下部電極の表面および側壁面を強誘電体膜が被覆して、下部電極と上部電極とのリークを防止し、面積効率を向上した半導体装置が提供される。
また、キャパシタの強誘電体側壁の露出を低減して、強誘電体膜の劣化が少ない半導体装置が提供される。
また、高度な高温エッチング工程を用いず、製造工程を通して強誘電体膜への悪影響の少ない半導体装置の製造方法が提供される。
また、上部電極、強誘電体膜、下部電極の一括エッチングで懸念されるキャパシタリークの問題が排除される。

【特許請求の範囲】
【請求項１】
半導体基板上に形成されたトランジスタの一方の不純物拡散領域に電気的に接続される複数の下部電極と、
前記複数の下部電極の表面及び側壁面を被覆する強誘電体膜と、
前記強誘電体膜上に下部電極と対向するように配置される上部電極とを備える半導体装置。
【請求項２】
前記強誘電体膜は、所定の領域を除いて前記複数の下部電極を連続的に被覆することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記複数の下部電極は所定の間隔で配置され、
下部電極間の間隔をＷ、強誘電体膜の膜厚をＴ_FERとしたときに、下部電極は前記所定の領域を除いて、
Ｗ＜Ｔ_FER×２
を満たして配置されることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記トランジスタの他方の不純物拡散領域に接触する他の導電性プラグと、
前記下部電極と同じ層に位置し、前記他の導電性プラグの表面およびその周辺を被覆する電極パッドとをさらに備え、
前記電極パッドと前記下部電極との間隔をＷａ、強誘電体膜の膜厚をＴ_FERとしたときに、電極パッドは、
Ｗａ＜Ｔ_FER×２
を満たして配置されることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記下部電極と前記一方の不純物拡散領域とを接続する導電性プラグと、
前記導電性プラグと前記下部電極との間に挿入され、前記導電性プラグの表面およびその周辺を被覆するプラグ酸化防止膜と、
前記プラグ酸化防止膜と同じ層に位置し、前記導電性プラグの表面およびその周辺以外の領域を被覆する絶縁膜と、
前記絶縁膜と前記強誘電体膜との間に挿入される強誘電体との密着性の高い密着膜とをさらに備え、
プラグ酸化防止膜の膜厚をｔ１、絶縁膜の膜厚をｔ２、密着膜の膜厚をｔ３とすると、
ｔ１≧ｔ２＋ｔ３
であることを特徴とする請求項１に記載の半導体装置。
【請求項６】
半導体基板上に形成されたトランジスタの一方の不純物拡散領域に接続される導電性プラグを形成する工程と、
前記導電性プラグに電気的に接続される下部電極を形成する工程と、
前記下部電極の表面及び側壁面を被覆する強誘電体膜を全面に形成する工程と、
前記強誘電体膜上に上部電極を所定の形状で形成する工程と、
前記強誘電体膜を所定の領域においてのみ除去する工程と、
前記所定の領域に、前記トランジスタの他方の不純物拡散領域に電気的に接続されるコンタクトを形成する工程とを含む半導体装置の製造方法。
【請求項７】
前記下部電極の形成工程は、下部電極を所定の間隔で配置すると共に、
前記下部電極の配置間隔をＷ、前記強誘電体膜の膜厚をＴ_FER とすると、前記所定の領域を除いて、
Ｗ＜Ｔ_FER ×２
を満たすように下部電極を形成することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記下部電極の形成工程において、
前記トランジスタの他方の不純物拡散領域に接続される他の導電性プラグに電気的に接続される電極パッドを前記下部電極と同時に形成し、
前記電極パッドと前記下部電極との間隔をＷａ、強誘電体膜の膜厚をＴ_FERとすると、
Ｗａ＜Ｔ_FER×２
を満たすように電極パッドを形成することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記導電性部プラグの形成工程の後に、
前記導電性プラグの表面およびその周辺に、当該導電性プラグを覆うプラグ酸化防止膜を形成する工程と、
前記プラグ酸化防止膜および基板全面に、第１層間絶縁膜と、強誘電体との密着性の高い密着膜とを、該第１層間絶縁膜の膜厚と該密着膜の膜厚を合わせた厚さが前記プラグ酸化防止膜の厚さを超えないように順次堆積する工程と、
前記密着膜上に第２層間絶縁膜を堆積する工程と、
前記第２層間絶縁膜を、前記プラグ酸化防止膜の表面が露出するまで平坦化する工程とをさらに含み、
前記下部電極は、前記プラグ酸化防止膜上に形成されることを特徴とする請求項６に記載の半導体装置の製造方法。

Claims (20)

1. 半導体基板上に形成されたトランジスタの一方の不純物拡散領域に電気的に接続される複数の下部電極と、
   前記複数の下部電極の表面及び側壁面を被覆する強誘電体膜と、
   前記強誘電体膜上に下部電極と対向するように配置される上部電極とを備える半導体装置。
2. 前記強誘電体膜は、所定の領域を除いて前記複数の下部電極を連続的に被覆することを特徴とする請求項１記載の半導体装置。
3. 前記複数の下部電極は所定の間隔で配置され、
   下部電極間の間隔をＷ、強誘電体膜の膜厚をＴ_ＦＥＲとしたときに、下部電極は前記所定の領域を除いて、
   Ｗ＜Ｔ_ＦＥＲ×２
   を満たして配置されることを特徴とする請求項２記載の半導体装置。
4. 前記トランジスタの他方の不純物拡散領域に接触する他の導電性プラグと、
   前記下部電極と同じ層に位置し、前記他の導電性プラグの表面およびその周辺を被覆する電極パッドとをさらに備え、
   前記電極パッドと前記下部電極との間隔をＷａ、強誘電体膜の膜厚をＴ_ＦＥＲとしたときに、電極パッドは、
   Ｗａ＜Ｔ_ＦＥＲ×２
   を満たして配置されることを特徴とする請求項３に記載の半導体装置。
5. 前記下部電極と前記一方の不純物拡散領域とを接続する導電性プラグと
   前記導電性プラグと前記下部電極との間に挿入され、前記導電性プラグの表面およびその周辺を被覆するプラグ酸化防止膜と、
   前記プラグ酸化防止膜と同じ層に位置し、前記導電性プラグの表面およびその周辺以外の領域を被覆する絶縁膜と、
   前記絶縁膜と前記強誘電体膜との間に挿入される強誘電体との密着性の高い密着膜とをさらに備え、
   プラグ酸化防止膜の膜厚をｔ１、絶縁膜の膜厚をｔ２、密着膜の膜厚をｔ３とすると、
   ｔ１≧ｔ２＋ｔ３
   であることを特徴とする請求項１に記載の半導体装置。
6. 前記密着膜は、アルミ酸化膜、チタン酸化膜、ＰＺＴ膜から選択されることを特徴とする請求項５に記載の半導体装置。
7. 前記プラグ酸化防止膜はＩｒ膜またはＩｒ酸化膜であることを特徴とする請求項５に記載の半導体装置。
8. 前記絶縁膜は、ＳｉＯＮ膜またはアルミナ膜であることを特徴とする請求項５に記載の半導体装置。
9. 前記上部電極は、プレート線の形状を有し、上部電極とプレート線とを兼用することを特徴とする請求項１に記載の半導体装置。
10. 前記上部電極および強誘電体膜を覆うキャパシタ保護膜をさらに備えることを特徴とする請求項１に記載の半導体装置。
11. 前記強誘電体膜は、その表面が、前記下部電極の表面および側壁面の形状を反映した段差部を有することを特徴とする請求項１に記載の半導体装置。
12. 前記強誘電体膜の表面を覆う他の強誘電体膜をさらに備え、
    前記他の強誘電体膜が段差部を充填することを特徴とする請求項１１に記載の半導体装置。
13. 前記下部電極の側壁面が下方に向かって広がるテーパー形状を有することを特徴とする請求項１に記載の半導体装置。
14. 半導体基板上に形成されたトランジスタの一方の不純物拡散領域に接続される導電性プラグを形成する工程と、
    前記導電性プラグに電気的に接続される下部電極を形成する工程と、
    前記下部電極の表面及び側壁面を被覆する強誘電体膜を全面に形成する工程と、
    前記強誘電体膜上に上部電極を所定の形状で形成する工程と、
    前記強誘電体膜を所定の領域においてのみ除去する工程と、
    前記所定の領域に、前記トランジスタの他方の不純物拡散領域に電気的に接続されるコンタクトを形成する工程とを含む半導体装置の製造方法。
15. 前記下部電極の形成工程は、下部電極を所定の間隔で配置すると共に、
    前記下部電極の配置間隔をＷ、前記強誘電体膜の膜厚をＴ_ＦＥＲとすると、前記所定の領域を除いて、
    Ｗ＜Ｔ_ＦＥＲ×２
    を満たすように下部電極を形成することを特徴とする請求項１４に記載の半導体装置の製造方法。
16. 前記下部電極の形成工程において、
    前記トランジスタの他方の不純物拡散領域に接続される他の導電性プラグに電気的に接続される電極パッドを前記下部電極と同時に形成し、
    前記電極パッドと前記下部電極との間隔をＷａ、強誘電体膜の膜厚をＴ_ＦＥＲとすると、
    Ｗａ＜Ｔ_ＦＥＲ×２
    を満たすように電極パッドを形成することを特徴とする請求項１５に記載の半導体装置の製造方法。
17. 前記導電性部プラグの形成工程の後に、
    前記導電性プラグの表面およびその周辺に、当該導電性プラグを覆うプラグ酸化防止膜を形成する工程と、
    前記プラグ酸化防止膜および基板全面に、第１層間絶縁膜と、強誘電体との密着性の高い密着膜とを、該第１層間絶縁膜の膜厚と該密着膜の膜厚を合わせた厚さが前記プラグ酸化防止膜の厚さを超えないように順次堆積する工程と、
    前記密着膜上に第２層間絶縁膜を堆積する工程と、
    前記第２層間絶縁膜を、前記プラグ酸化防止膜の表面が露出するまで平坦化する工程とをさらに含み、
    前記下部電極は、前記プラグ酸化防止膜上に形成されることを特徴とする請求項１４に記載の半導体装置の製造方法。
18. 前記上部電極の形成工程は、上部電極をプレート線の形状に加工する工程を含むことを特徴とする請求項１４に記載の半導体装置の製造方法。
19. 前記強誘電体膜を形成する工程の後に、
    前記強誘電体膜の表面を被覆すると共に、該表面に形成された段差を充填する他の強誘電体膜を形成する工程をさらに備えたことを特徴とする請求項１４に記載の半導体装置の製造方法。
20. 前記他の強誘電体膜の形成工程は、スピンコート法により強誘電体前駆体溶液を前記強誘電体膜の表面に塗布し、加熱処理することを特徴とする請求項１９に記載の半導体装置の製造方法。

Images