JP3496576B2 - 半導体装置 - Google Patents
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- Non-Volatile Memory (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に強誘電体キャパシタを有する
半導体装置の配線構造とその製造方法に関する。
その製造方法に関し、特に強誘電体キャパシタを有する
半導体装置の配線構造とその製造方法に関する。
【０００２】
【従来の技術】現在、強誘電体膜の特性を利用した半導
体装置の開発およびその実用化が種々に検討されてい
る。この強誘電体膜は、その誘電率のヒステリシス特性
から強誘電体メモリ（ＦｅＲＡＭ）に適用されたり、そ
の高い誘電率特性からＤＲＡＭのようなメモリセルのキ
ャパシタに適用されたりする。以下、これらの強誘電体
膜を含んで構成されるキャパシタを強誘電体キャパシタ
という。ここで、前者は、一般的に蓄積情報の不揮発性
半導体装置であり、後者は、蓄積情報の揮発性半導体装
置である。
体装置の開発およびその実用化が種々に検討されてい
る。この強誘電体膜は、その誘電率のヒステリシス特性
から強誘電体メモリ（ＦｅＲＡＭ）に適用されたり、そ
の高い誘電率特性からＤＲＡＭのようなメモリセルのキ
ャパシタに適用されたりする。以下、これらの強誘電体
膜を含んで構成されるキャパシタを強誘電体キャパシタ
という。ここで、前者は、一般的に蓄積情報の不揮発性
半導体装置であり、後者は、蓄積情報の揮発性半導体装
置である。
【０００３】このような強誘電体膜を用いる半導体装置
は、半導体素子の微細化による高密度化あるいは高集積
化と共に多機能化の方向にある。特に、半導体装置の多
機能化においては、半導体装置に多層配線を形成するこ
とが必須となる。
は、半導体素子の微細化による高密度化あるいは高集積
化と共に多機能化の方向にある。特に、半導体装置の多
機能化においては、半導体装置に多層配線を形成するこ
とが必須となる。
【０００４】このような多機能化した半導体装置とし
て、ロジック回路と強誘電体メモリ回路とを混載するも
のがある。そして、このような半導体装置は、ＩＣカー
ドのような携帯機器に有効なものとして期待されてい
る。
て、ロジック回路と強誘電体メモリ回路とを混載するも
のがある。そして、このような半導体装置は、ＩＣカー
ドのような携帯機器に有効なものとして期待されてい
る。
【０００５】従来の技術で、このようなロジック・メモ
リ混載の半導体装置として、特開平１０−２７５８９７
号公報に記載された技術がある（以下、第１の従来例と
いう）。以下、図８に基づいて、この第１の従来例につ
いて説明する。図８は、２層配線構造の半導体装置の断
面図である。
リ混載の半導体装置として、特開平１０−２７５８９７
号公報に記載された技術がある（以下、第１の従来例と
いう）。以下、図８に基づいて、この第１の従来例につ
いて説明する。図８は、２層配線構造の半導体装置の断
面図である。
【０００６】図８に示すように、半導体基板１０１表面
に素子間分離酸化膜１０２が形成され、ロジック部およ
びメモリセル部にＭＯＳＦＥＴが形成される。すなわ
ち、メモリセル部の半導体基板表面にゲート酸化膜を介
してゲート電極１０３が形成され、ソース・ドレイン用
の拡散層１０４，１０５が形成される。同様に、ロジッ
ク部の半導体基板表面にゲート酸化膜を介してゲート電
極１０３ａ，１０３ｂが形成され、ソース・ドレイン用
の拡散層１０４ａ，１０５ａ，１０６が形成される。
に素子間分離酸化膜１０２が形成され、ロジック部およ
びメモリセル部にＭＯＳＦＥＴが形成される。すなわ
ち、メモリセル部の半導体基板表面にゲート酸化膜を介
してゲート電極１０３が形成され、ソース・ドレイン用
の拡散層１０４，１０５が形成される。同様に、ロジッ
ク部の半導体基板表面にゲート酸化膜を介してゲート電
極１０３ａ，１０３ｂが形成され、ソース・ドレイン用
の拡散層１０４ａ，１０５ａ，１０６が形成される。
【０００７】そして、平坦化された第１層間絶縁膜１０
７の所定の領域にコンタクト孔が設けられ、このコンタ
クト孔にコンタクトプラグ１０８，１０９が形成され
る。ここで、拡散層１０５上のコンタクトプラグ１０９
は、図示していないがメモリセルのビット線に接続され
る。
７の所定の領域にコンタクト孔が設けられ、このコンタ
クト孔にコンタクトプラグ１０８，１０９が形成され
る。ここで、拡散層１０５上のコンタクトプラグ１０９
は、図示していないがメモリセルのビット線に接続され
る。
【０００８】そして、第１層間絶縁膜１０７上にキャッ
プ用の絶縁膜１１０が形成され、この上に強誘電体キャ
パシタが形成される。ここで、強誘電体キャパシタは、
下部電極１１１、強誘電体薄膜１１２および上部電極１
１３で構成される。そして、上述したコンタクトプラグ
１０８は、電極配線１１５を介して強誘電体キャパシタ
の上部電極１１３に接続される。
プ用の絶縁膜１１０が形成され、この上に強誘電体キャ
パシタが形成される。ここで、強誘電体キャパシタは、
下部電極１１１、強誘電体薄膜１１２および上部電極１
１３で構成される。そして、上述したコンタクトプラグ
１０８は、電極配線１１５を介して強誘電体キャパシタ
の上部電極１１３に接続される。
【０００９】また、ロジック部では、コンタクトプラグ
１０８ａ、コンタクトプラグ１０９ａは、それぞれ第１
配線層１１６，１１７に接続される。そして、半導体装
置の全面に第２層間絶縁膜１１８が形成され、この第２
層間絶縁膜１１８の所定の領域にスルーホールが形成さ
れ、このスルーホールを介して第１配線層１１６，１１
７にそれぞれ接続する第２配線層１１９，１２０が形成
される。
１０８ａ、コンタクトプラグ１０９ａは、それぞれ第１
配線層１１６，１１７に接続される。そして、半導体装
置の全面に第２層間絶縁膜１１８が形成され、この第２
層間絶縁膜１１８の所定の領域にスルーホールが形成さ
れ、このスルーホールを介して第１配線層１１６，１１
７にそれぞれ接続する第２配線層１１９，１２０が形成
される。
【００１０】また、特開平１０−１８９８８６号公報に
は、メモリセル部の面積を縮小し信頼性を向上させる技
術が提案されている（以下、第２の従来例という）。こ
の技術の特徴は、図８に従って説明すると、強誘電体キ
ャパシタがコンタクトプラグ１０８上に位置して形成さ
れ、このコンタクトプラグ１０８が強誘電体キャパシタ
の下部電極１１１に接続される点にある。この場合に
は、第１の従来例の場合の電極配線１１５は不要とな
る。
は、メモリセル部の面積を縮小し信頼性を向上させる技
術が提案されている（以下、第２の従来例という）。こ
の技術の特徴は、図８に従って説明すると、強誘電体キ
ャパシタがコンタクトプラグ１０８上に位置して形成さ
れ、このコンタクトプラグ１０８が強誘電体キャパシタ
の下部電極１１１に接続される点にある。この場合に
は、第１の従来例の場合の電極配線１１５は不要とな
る。
【００１１】
【発明が解決しようとする課題】以上に述べた従来の技
術には、以下に述べるような問題が存在する。すなわ
ち、第１の従来例では、図８で説明したように電極配線
１１５が強誘電体キャパシタ上に配設される。そして、
メモリセルのキャパシタ領域に大きな凸部が形成され
る。
術には、以下に述べるような問題が存在する。すなわ
ち、第１の従来例では、図８で説明したように電極配線
１１５が強誘電体キャパシタ上に配設される。そして、
メモリセルのキャパシタ領域に大きな凸部が形成され
る。
【００１２】このために、第２層間絶縁膜１１８を化学
機械研磨（ＣＭＰ）法で平坦化すると、半導体装置内で
強誘電体キャパシタの無い領域、例えばロジック部での
第２層間絶縁膜の膜厚が非常に厚くなってしまう。そし
て、ロジック部の多層配線構造でスルーホールが極めて
深くなり、スルーホールのアスペクト比が増大し、半導
体装置の製造が難しくなる。
機械研磨（ＣＭＰ）法で平坦化すると、半導体装置内で
強誘電体キャパシタの無い領域、例えばロジック部での
第２層間絶縁膜の膜厚が非常に厚くなってしまう。そし
て、ロジック部の多層配線構造でスルーホールが極めて
深くなり、スルーホールのアスペクト比が増大し、半導
体装置の製造が難しくなる。
【００１３】また、第１の従来例では、コンタクトプラ
グ１０８と上部電極１１３とが、電極配線１１５を介し
て接続されている。このために、メモリセル部の占有面
積縮小が難しくなる。
グ１０８と上部電極１１３とが、電極配線１１５を介し
て接続されている。このために、メモリセル部の占有面
積縮小が難しくなる。
【００１４】第２の従来例では、強誘電体キャパシタが
コンタクトプラグ上に形成され、下部電極がコンタクト
プラグに接続される。この場合には、第１の従来例と異
なり、メモリセル部の占有面積縮小が容易となる。しか
し、第２の従来例では、強誘電体キャパシタを有するメ
モリ回路にロジック回路を混載させるような半導体装置
については全く記載されていない。
コンタクトプラグ上に形成され、下部電極がコンタクト
プラグに接続される。この場合には、第１の従来例と異
なり、メモリセル部の占有面積縮小が容易となる。しか
し、第２の従来例では、強誘電体キャパシタを有するメ
モリ回路にロジック回路を混載させるような半導体装置
については全く記載されていない。
【００１５】このような混載の半導体装置で多層配線を
形成する場合には、本発明の説明で後述するように、配
線層接続のスルーホール形成（ドライエッチングによ
る）において強誘電体膜の電気的特性劣化（ヒステリシ
ス特性等）あるいは信頼性低下が生じる。
形成する場合には、本発明の説明で後述するように、配
線層接続のスルーホール形成（ドライエッチングによ
る）において強誘電体膜の電気的特性劣化（ヒステリシ
ス特性等）あるいは信頼性低下が生じる。
【００１６】本発明の目的は、強誘電体メモリ部を有し
多層配線構造となる半導体装置であって、優れた強誘電
体メモリ特性および高い信頼性を有するロジック回路混
載のような多機能の半導体装置の実現を容易にすること
にある。
多層配線構造となる半導体装置であって、優れた強誘電
体メモリ特性および高い信頼性を有するロジック回路混
載のような多機能の半導体装置の実現を容易にすること
にある。
【００１７】そして、本発明の他の目的は、半導体装置
の量産適用に好適な製造方法を提供することにある。
の量産適用に好適な製造方法を提供することにある。
【００１８】
【課題を解決するための手段】このために本発明の半導
体装置では、第１の層間絶縁膜上に下部電極、強誘電体
膜、上部電極がこの順に積層して成る強誘電体キャパシ
タのみを被覆して、水素侵入阻止機能を有するエッチン
グストッパ膜が形成され、前記エッチングストッパ膜上
に第２の層間絶縁膜が形成されている半導体装置におい
て、強誘電体キャパシタと多層配線構造を有し、前記第
１の層間絶縁膜上に前記強誘電体キャパシタと第１の配
線層とが形成され、前記強誘電体キャパシタを構成する
下部電極、強誘電体膜および上部電極の積層した膜厚
が、前記第１の配線層の膜厚と同一になっている。
体装置では、第１の層間絶縁膜上に下部電極、強誘電体
膜、上部電極がこの順に積層して成る強誘電体キャパシ
タのみを被覆して、水素侵入阻止機能を有するエッチン
グストッパ膜が形成され、前記エッチングストッパ膜上
に第２の層間絶縁膜が形成されている半導体装置におい
て、強誘電体キャパシタと多層配線構造を有し、前記第
１の層間絶縁膜上に前記強誘電体キャパシタと第１の配
線層とが形成され、前記強誘電体キャパシタを構成する
下部電極、強誘電体膜および上部電極の積層した膜厚
が、前記第１の配線層の膜厚と同一になっている。
【００１９】また、本発明の半導体装置では、 第１の
層間絶縁膜上に下部電極、強誘電体膜、上部電極がこの
順に積層して成る強誘電体キャパシタのみを被覆して、
水素侵入阻止機能を有するエッチングストッパ膜が形成
され、前記エッチングストッパ膜上に第２の層間絶縁膜
が形成され、前記エッチングストッパ膜がチタン酸化物
で構成され、前記第２の層間絶縁膜がシリコン酸化物で
構成されている半導体装置において、強誘電体キャパシ
タと多層配線構造を有し、前記第１の層間絶縁膜上に前
記強誘電体キャパシタと第１の配線層とが形成され、前
記強誘電体キャパシタを構成する下部電極、強誘電体膜
および上部電極の積層した膜厚が、前記第１の配線層の
膜厚と同一になっている。
層間絶縁膜上に下部電極、強誘電体膜、上部電極がこの
順に積層して成る強誘電体キャパシタのみを被覆して、
水素侵入阻止機能を有するエッチングストッパ膜が形成
され、前記エッチングストッパ膜上に第２の層間絶縁膜
が形成され、前記エッチングストッパ膜がチタン酸化物
で構成され、前記第２の層間絶縁膜がシリコン酸化物で
構成されている半導体装置において、強誘電体キャパシ
タと多層配線構造を有し、前記第１の層間絶縁膜上に前
記強誘電体キャパシタと第１の配線層とが形成され、前
記強誘電体キャパシタを構成する下部電極、強誘電体膜
および上部電極の積層した膜厚が、前記第１の配線層の
膜厚と同一になっている。
【００２０】また、本発明の半導体装置では、前記強誘
電体キャパシタを有するメモリセルにおいて、ビット線
およびプレート線が、前記強誘電体キャパシタと前記第
１の配線層を覆い、前記第１の層間絶縁膜上に形成され
る第２の層間絶縁膜を介して前記強誘電体キャパシタの
上部に配設されている。ここで、前記ビット線およびプ
レート線が互いに並行して配設されている。また、隣接
する２本のプレート線および１本のビット線が所定のピ
ッチで配設されている。
電体キャパシタを有するメモリセルにおいて、ビット線
およびプレート線が、前記強誘電体キャパシタと前記第
１の配線層を覆い、前記第１の層間絶縁膜上に形成され
る第２の層間絶縁膜を介して前記強誘電体キャパシタの
上部に配設されている。ここで、前記ビット線およびプ
レート線が互いに並行して配設されている。また、隣接
する２本のプレート線および１本のビット線が所定のピ
ッチで配設されている。
【００２１】あるいは、前記強誘電体キャパシタを有す
るメモリセルにおいて、プレート線が前記第２の層間絶
縁膜を介して前記強誘電体キャパシタの上部に配設さ
れ、ビット線が第３の層間絶縁膜を介して前記プレート
線上に配設されている。同様に、ロジック回路とメモリ
回路の混載する半導体装置であって、前記ロジック回路
の第１の配線層とメモリ回路の前記強誘電体キャパシタ
とが前記第１の層間絶縁膜上に形成され、ロジック回路
の第２の配線層と前記プレート線が前記第２の層間絶縁
膜上に形成され、ロジック回路の第３の配線層と前記ビ
ット線が前記第３の層間絶縁膜上に形成されている。
るメモリセルにおいて、プレート線が前記第２の層間絶
縁膜を介して前記強誘電体キャパシタの上部に配設さ
れ、ビット線が第３の層間絶縁膜を介して前記プレート
線上に配設されている。同様に、ロジック回路とメモリ
回路の混載する半導体装置であって、前記ロジック回路
の第１の配線層とメモリ回路の前記強誘電体キャパシタ
とが前記第１の層間絶縁膜上に形成され、ロジック回路
の第２の配線層と前記プレート線が前記第２の層間絶縁
膜上に形成され、ロジック回路の第３の配線層と前記ビ
ット線が前記第３の層間絶縁膜上に形成されている。
【００２２】そして、前記強誘電体キャパシタの下部電
極は前記第１の層間絶縁膜に形成されたコンタクトプラ
グあるいは前記コンタクトプラグとその上部のバリア層
とを介して半導体基板表面の拡散層に電気接続される。
極は前記第１の層間絶縁膜に形成されたコンタクトプラ
グあるいは前記コンタクトプラグとその上部のバリア層
とを介して半導体基板表面の拡散層に電気接続される。
【００２３】
【００２４】
【００２５】
【００２６】本発明では、強誘電体キャパシタあるいは
多層配線構造を有する半導体装置において、強誘電体キ
ャパシタ表面を被着するようにエッチングストッパ膜が
形成される。あるいは、強誘電体キャパシタ上および多
層配線の第１の配線層上に形成される層間絶縁膜の膜厚
が同一になるように形成される。
多層配線構造を有する半導体装置において、強誘電体キ
ャパシタ表面を被着するようにエッチングストッパ膜が
形成される。あるいは、強誘電体キャパシタ上および多
層配線の第１の配線層上に形成される層間絶縁膜の膜厚
が同一になるように形成される。
【００２７】このために、エッチングストッパ膜が強誘
電体キャパシタのドライエッチング損傷を完全に防止す
るようになり、上記層間絶縁膜にコンタクト孔あるいは
スルーホールを形成するためのドライエッチング工程
で、強誘電体キャパシタを構成する強誘電体膜の電気的
特性劣化は無くなり、強誘電体膜の信頼性も大幅に向上
するようになる。そして、スルーホールおよびコンタク
ト孔の深さがほぼ同一になると、オーバーエッチング時
間も少なくてすみ、多機能で微細な半導体装置の製造が
容易になる。
電体キャパシタのドライエッチング損傷を完全に防止す
るようになり、上記層間絶縁膜にコンタクト孔あるいは
スルーホールを形成するためのドライエッチング工程
で、強誘電体キャパシタを構成する強誘電体膜の電気的
特性劣化は無くなり、強誘電体膜の信頼性も大幅に向上
するようになる。そして、スルーホールおよびコンタク
ト孔の深さがほぼ同一になると、オーバーエッチング時
間も少なくてすみ、多機能で微細な半導体装置の製造が
容易になる。
【００２８】また、本発明のメモリセル部の構造では、
強誘電体キャパシタを有するメモリセルにおいて、プレ
ート線とビット線とが高密度に配設できるようになる。
そして、メモリセルの平面的占有面積が縮小し、多機能
な半導体装置の高集積化あるいは高密度化が容易にな
る。
強誘電体キャパシタを有するメモリセルにおいて、プレ
ート線とビット線とが高密度に配設できるようになる。
そして、メモリセルの平面的占有面積が縮小し、多機能
な半導体装置の高集積化あるいは高密度化が容易にな
る。
【００２９】
【発明の実施の形態】次に、本発明の第１の実施の形態
を図１乃至図３に基づいて説明する。図１は、強誘電体
メモリ部とロジック部の混載された半導体装置の断面図
である。そして、図２と図３は、このような半導体装置
の製造方法を説明するための工程順の断面図となってい
る。
を図１乃至図３に基づいて説明する。図１は、強誘電体
メモリ部とロジック部の混載された半導体装置の断面図
である。そして、図２と図３は、このような半導体装置
の製造方法を説明するための工程順の断面図となってい
る。
【００３０】図１に示すように、従来の技術で説明した
のと同様に、シリコン基板１表面に素子分離絶縁膜２が
形成され、素子分離絶縁膜２で囲まれた活性領域に、ロ
ジック部およびメモリセル部のＭＯＳＦＥＴが形成され
ている。すなわち、メモリセル部のシリコン基板１表面
にゲート酸化膜を介してゲート電極３が形成され、ソー
ス・ドレイン用の拡散層４，５が形成されている。ま
た、ロジック部のシリコン基板１表面にゲート酸化膜を
介してゲート電極３ａ，３ｂが形成され、ソース・ドレ
イン用の拡散層４ａ，５ａ，６が形成されている。
のと同様に、シリコン基板１表面に素子分離絶縁膜２が
形成され、素子分離絶縁膜２で囲まれた活性領域に、ロ
ジック部およびメモリセル部のＭＯＳＦＥＴが形成され
ている。すなわち、メモリセル部のシリコン基板１表面
にゲート酸化膜を介してゲート電極３が形成され、ソー
ス・ドレイン用の拡散層４，５が形成されている。ま
た、ロジック部のシリコン基板１表面にゲート酸化膜を
介してゲート電極３ａ，３ｂが形成され、ソース・ドレ
イン用の拡散層４ａ，５ａ，６が形成されている。
【００３１】そして、平坦化された第１層間絶縁膜７の
所定の領域にコンタクト孔が設けられ、このコンタクト
孔にコンタクトプラグ８，９が形成されている。このコ
ンタクトプラグ８は、強誘電体キャパシタの下部電極１
０に接続されている。ここで、コンタクトプラグ８は、
バリア層を介して下部電極１０に接続されてもよい。そ
して、この下部電極１０上に積層して強誘電体薄膜１１
と上部電極１２が形成され、この強誘電体キャパシタを
被覆するようにエッチングストッパ膜１３が形成されて
いる。
所定の領域にコンタクト孔が設けられ、このコンタクト
孔にコンタクトプラグ８，９が形成されている。このコ
ンタクトプラグ８は、強誘電体キャパシタの下部電極１
０に接続されている。ここで、コンタクトプラグ８は、
バリア層を介して下部電極１０に接続されてもよい。そ
して、この下部電極１０上に積層して強誘電体薄膜１１
と上部電極１２が形成され、この強誘電体キャパシタを
被覆するようにエッチングストッパ膜１３が形成されて
いる。
【００３２】また、コンタクトプラグ９はコンタクトパ
ッド１４に接続され、第２層間絶縁膜１５に設けられた
スルーホールを通してビット線１６に接続されている。
さらに、エッチングストッパ膜１３と第２層間絶縁膜１
５に設けられたコンタクト孔を通して、プレート線１７
が強誘電体キャパシタの上部電極１２に接続されてい
る。ここで、積層した下部電極１０、強誘電体薄膜１１
および上部電極１２の高さが、コンタクトパッド１４の
高さと同じになるようにするとよい。
ッド１４に接続され、第２層間絶縁膜１５に設けられた
スルーホールを通してビット線１６に接続されている。
さらに、エッチングストッパ膜１３と第２層間絶縁膜１
５に設けられたコンタクト孔を通して、プレート線１７
が強誘電体キャパシタの上部電極１２に接続されてい
る。ここで、積層した下部電極１０、強誘電体薄膜１１
および上部電極１２の高さが、コンタクトパッド１４の
高さと同じになるようにするとよい。
【００３３】また、ロジック部では、コンタクトプラグ
８ａ、コンタクトプラグ９ａは、それぞれ第１配線層１
８，１９に接続されている。ここで、第１配線層１８，
１９の膜厚は、上記の下部電極１０、強誘電体薄膜１１
および上部電極１２の積層する膜厚と同じになるように
するとよい。そして、全面に第２層間絶縁膜１５が形成
され、その表面が平坦化され、さらに、この第２層間絶
縁膜１５の所定の領域にスルーホールが形成され、この
スルーホールを介して第１配線層１８，１９にそれぞれ
接続する第２配線層２０，２１が形成されている。
８ａ、コンタクトプラグ９ａは、それぞれ第１配線層１
８，１９に接続されている。ここで、第１配線層１８，
１９の膜厚は、上記の下部電極１０、強誘電体薄膜１１
および上部電極１２の積層する膜厚と同じになるように
するとよい。そして、全面に第２層間絶縁膜１５が形成
され、その表面が平坦化され、さらに、この第２層間絶
縁膜１５の所定の領域にスルーホールが形成され、この
スルーホールを介して第１配線層１８，１９にそれぞれ
接続する第２配線層２０，２１が形成されている。
【００３４】次に、前述の第１の実施の形態の半導体装
置の製造方法について図２と図３に基づいて具体的に説
明する。
置の製造方法について図２と図３に基づいて具体的に説
明する。
【００３５】図２（ａ）に示すように、例えば導電型が
ｐ型のシリコン基板１の表面に素子分離絶縁膜２が形成
され、公知の方法でトレンチ構造の素子分離領域が形成
される。そして、素子分離領域に囲まれた素子活性領域
にＣＭＯＳが形成される。すなわち、メモリセル部およ
びロジック部にゲート電極３，３ａ，３ｂが形成され、
ソース・ドレイン用のｎ型の拡散層４，４ａ，５，５
ａ，６が形成される。
ｐ型のシリコン基板１の表面に素子分離絶縁膜２が形成
され、公知の方法でトレンチ構造の素子分離領域が形成
される。そして、素子分離領域に囲まれた素子活性領域
にＣＭＯＳが形成される。すなわち、メモリセル部およ
びロジック部にゲート電極３，３ａ，３ｂが形成され、
ソース・ドレイン用のｎ型の拡散層４，４ａ，５，５
ａ，６が形成される。
【００３６】次に、化学気相成長（ＣＶＤ）法でシリコ
ン酸化膜が堆積され、ＣＭＰ法でその表面が研磨され平
坦化されて、第１層間絶縁膜７が形成される。そして、
所定の領域にコンタクト孔が形成され、窒化チタン等の
バリア膜とタングステン等の高融点金属が充填され、コ
ンタクトプラグ８，８ａ，９，９ａが形成される。そし
て、図２（ａ）に示すように、強誘電体キャパシタの形
成領域をのぞく領域に酸化防止膜２２が形成される。こ
こで、酸化防止膜２２は膜厚５０ｎｍ程度のシリコン窒
化膜である。
ン酸化膜が堆積され、ＣＭＰ法でその表面が研磨され平
坦化されて、第１層間絶縁膜７が形成される。そして、
所定の領域にコンタクト孔が形成され、窒化チタン等の
バリア膜とタングステン等の高融点金属が充填され、コ
ンタクトプラグ８，８ａ，９，９ａが形成される。そし
て、図２（ａ）に示すように、強誘電体キャパシタの形
成領域をのぞく領域に酸化防止膜２２が形成される。こ
こで、酸化防止膜２２は膜厚５０ｎｍ程度のシリコン窒
化膜である。
【００３７】次に、図２（ｂ）に示すように、導電体膜
である膜厚２００ｎｍ程度のＰｔ膜、膜厚２００ｎｍ程
度のＰＬＺＴ（（Ｐｂ1.02Ｌａ0.03）（Ｚｒ0.35Ｔｉ
0.65）Ｏ3 ）膜、膜厚５０ｎｍのＩｒＯ2 と膜厚１００
ｎｍのＩｒがこの順に積層して堆積される。そして、微
細加工技術で上記積層膜が加工され、下部電極１０、強
誘電体薄膜１１および上部電極１２が形成される。ここ
で、酸化防止膜２２は、ＰＬＺＴ膜の形成工程で、成膜
時に酸素雰囲気で熱処理を行う場合に、強誘電体メモリ
領域外のコンタクトプラグ８ａ，９，９ａ表面が酸化さ
れるのを防止するものである。なお、この酸化処理は、
Ｐｔ膜とＰＬＺＴ膜の形成後に行われる。この酸化雰囲
気での熱処理で、強誘電体メモリのコンタクトプラグ８
表面の酸化を完全に防止するために、Ｉｒ，ＩｒＯ２
、ＴｉＮ、ＴａＮ等がバリア層としてコンタクトプラ
グ８と下部電極１０の間に形成されるとよい。
である膜厚２００ｎｍ程度のＰｔ膜、膜厚２００ｎｍ程
度のＰＬＺＴ（（Ｐｂ1.02Ｌａ0.03）（Ｚｒ0.35Ｔｉ
0.65）Ｏ3 ）膜、膜厚５０ｎｍのＩｒＯ2 と膜厚１００
ｎｍのＩｒがこの順に積層して堆積される。そして、微
細加工技術で上記積層膜が加工され、下部電極１０、強
誘電体薄膜１１および上部電極１２が形成される。ここ
で、酸化防止膜２２は、ＰＬＺＴ膜の形成工程で、成膜
時に酸素雰囲気で熱処理を行う場合に、強誘電体メモリ
領域外のコンタクトプラグ８ａ，９，９ａ表面が酸化さ
れるのを防止するものである。なお、この酸化処理は、
Ｐｔ膜とＰＬＺＴ膜の形成後に行われる。この酸化雰囲
気での熱処理で、強誘電体メモリのコンタクトプラグ８
表面の酸化を完全に防止するために、Ｉｒ，ＩｒＯ２
、ＴｉＮ、ＴａＮ等がバリア層としてコンタクトプラ
グ８と下部電極１０の間に形成されるとよい。
【００３８】次に、図２（ｃ）に示すように、下部電極
１０、強誘電体薄膜１１および上部電極１２を被覆する
ようにエッチングストッパ膜１３が形成される。このエ
ッチングストッパ膜１３には、膜厚５０ｎｍ程度のＴｉ
Ｏ2 膜あるいはＳｉＯＮ膜が用いられる。
１０、強誘電体薄膜１１および上部電極１２を被覆する
ようにエッチングストッパ膜１３が形成される。このエ
ッチングストッパ膜１３には、膜厚５０ｎｍ程度のＴｉ
Ｏ2 膜あるいはＳｉＯＮ膜が用いられる。
【００３９】次に、酸化防止膜２２が除去され、アルミ
金属あるいはタングステンのスパッタ成膜とそのパター
ニングとで、図３（ａ）に示すように、コンタクトパッ
ド１４、第１配線層１８，１９が形成される。ここで、
アルミ金属あるいはタングステンの膜厚は５５０〜６０
０ｎｍ程度に設定される。この膜厚は、積層した下部電
極１０、強誘電体薄膜１１および上部電極１２の膜厚と
同じである。
金属あるいはタングステンのスパッタ成膜とそのパター
ニングとで、図３（ａ）に示すように、コンタクトパッ
ド１４、第１配線層１８，１９が形成される。ここで、
アルミ金属あるいはタングステンの膜厚は５５０〜６０
０ｎｍ程度に設定される。この膜厚は、積層した下部電
極１０、強誘電体薄膜１１および上部電極１２の膜厚と
同じである。
【００４０】次に、全面にプラズマＣＶＤ法でシリコン
酸化膜が堆積され、ＣＭＰ法でその表面が完全に平坦化
されて第２層間絶縁膜１５が形成される。そして、レジ
ストマスク２３をエッチングマスクにしたドライエッチ
ングで、第２層間絶縁膜１５の所定の領域がエッチング
され、コンタクトパッド１４表面に貫通するスルーホー
ル２４、エッチングストッパ膜に達するコンタクト孔２
５、第１配線層１８，１９表面にそれぞれ達するスルー
ホール２６，２７が同時に形成される。
酸化膜が堆積され、ＣＭＰ法でその表面が完全に平坦化
されて第２層間絶縁膜１５が形成される。そして、レジ
ストマスク２３をエッチングマスクにしたドライエッチ
ングで、第２層間絶縁膜１５の所定の領域がエッチング
され、コンタクトパッド１４表面に貫通するスルーホー
ル２４、エッチングストッパ膜に達するコンタクト孔２
５、第１配線層１８，１９表面にそれぞれ達するスルー
ホール２６，２７が同時に形成される。
【００４１】このドライエッチングでは、エッチングガ
スとしてＣＨ2 Ｆ2 あるいはＣＨＦ 3 ガスが用いられ、
シリコン酸化膜である第２層間絶縁膜１５が選択的にエ
ッチングされ、ＴｉＯ2 膜であるエッチングストッパ膜
１３はほとんどエッチングされない。また、エッチング
ストッパ膜１３は水素の侵入をブロックするため、上記
スルーホール形成工程で、エッチングガスから生じる水
素により強誘電体薄膜１１が劣化することはない。
スとしてＣＨ2 Ｆ2 あるいはＣＨＦ 3 ガスが用いられ、
シリコン酸化膜である第２層間絶縁膜１５が選択的にエ
ッチングされ、ＴｉＯ2 膜であるエッチングストッパ膜
１３はほとんどエッチングされない。また、エッチング
ストッパ膜１３は水素の侵入をブロックするため、上記
スルーホール形成工程で、エッチングガスから生じる水
素により強誘電体薄膜１１が劣化することはない。
【００４２】次に、反応ガスをＣＦ4 あるいはＣｌ2 に
変えて、露出したエッチングストッパ膜１３がエッチン
グされる。このようにして、図３（ａ）に示すように、
上部電極１２表面に貫通するようにコンタクト孔２５ａ
が形成される。
変えて、露出したエッチングストッパ膜１３がエッチン
グされる。このようにして、図３（ａ）に示すように、
上部電極１２表面に貫通するようにコンタクト孔２５ａ
が形成される。
【００４３】次に、スルーホール２４，２６，２７およ
びコンタクト孔２５ａを充填するように、高温リフロー
スパッタ法でアルミ金属膜が堆積される。そして、この
アルミ金属の微細加工を経て、図１で説明したようなビ
ット線１６、プレート線１７および第２配線層２０，２
１が形成される。
びコンタクト孔２５ａを充填するように、高温リフロー
スパッタ法でアルミ金属膜が堆積される。そして、この
アルミ金属の微細加工を経て、図１で説明したようなビ
ット線１６、プレート線１７および第２配線層２０，２
１が形成される。
【００４４】従来の技術では、水素の侵入を阻止するよ
うなエッチングストッパ膜が強誘電体キャパシタを被覆
するように形成されることはない。このために、ドライ
エッチングによるスルーホールおよびコンタクト孔の形
成工程で、水素および帯電損傷による強誘電体膜の劣化
が著しい。
うなエッチングストッパ膜が強誘電体キャパシタを被覆
するように形成されることはない。このために、ドライ
エッチングによるスルーホールおよびコンタクト孔の形
成工程で、水素および帯電損傷による強誘電体膜の劣化
が著しい。
【００４５】これに対して、本発明の方法では、上述し
たように強誘電体キャパシタの上部電極１２上のコンタ
クト孔２５ａが、第２層間絶縁膜１５とエッチングスト
ッパ膜１３の２ステップのドライエッチング工程を通し
て形成される。このために、スルーホール２４，２６，
２７およびコンタクト孔２５ａの形成工程で、強誘電体
薄膜１１の電気的特性の劣化が生ずることはなく、また
信頼性の低下も完全に避けられるようになる。
たように強誘電体キャパシタの上部電極１２上のコンタ
クト孔２５ａが、第２層間絶縁膜１５とエッチングスト
ッパ膜１３の２ステップのドライエッチング工程を通し
て形成される。このために、スルーホール２４，２６，
２７およびコンタクト孔２５ａの形成工程で、強誘電体
薄膜１１の電気的特性の劣化が生ずることはなく、また
信頼性の低下も完全に避けられるようになる。
【００４６】ドライエチングの反応ガスに水素が含まれ
ていると、プラズマ励起のために水素イオンあるいはラ
ジカル水素が多量に発生する。この水素イオンあるいは
ラジカル水素は、強誘電体キャパシタの強誘電体膜を還
元する能力が非常に高い。本発明のエッチングストッパ
膜１３は、上述したように水素阻止能力が高く、このド
ライエッチング工程での強誘電体膜の劣化を完全に防止
できるようになる。
ていると、プラズマ励起のために水素イオンあるいはラ
ジカル水素が多量に発生する。この水素イオンあるいは
ラジカル水素は、強誘電体キャパシタの強誘電体膜を還
元する能力が非常に高い。本発明のエッチングストッパ
膜１３は、上述したように水素阻止能力が高く、このド
ライエッチング工程での強誘電体膜の劣化を完全に防止
できるようになる。
【００４７】ここで、コンタクトパッド１４、第１配線
層１８，１９の膜厚と強誘電体メモリの厚さとが同じに
形成されると、スルーホール２４，２６，２７とコンタ
クト孔２５ａの深さが同じになり、その形成が非常に容
易になる。
層１８，１９の膜厚と強誘電体メモリの厚さとが同じに
形成されると、スルーホール２４，２６，２７とコンタ
クト孔２５ａの深さが同じになり、その形成が非常に容
易になる。
【００４８】次に、第２の実施の形態について図４に基
づいて説明する。この第２の実施の形態では、スルーホ
ール部およびコンタクト孔部が第１の実施の形態と異な
る。それ以外は、第１の実施の形態と同じである。
づいて説明する。この第２の実施の形態では、スルーホ
ール部およびコンタクト孔部が第１の実施の形態と異な
る。それ以外は、第１の実施の形態と同じである。
【００４９】図４に示すように、第１の実施の形態で説
明したのと同様にして、第２層間絶縁膜１５の所定の領
域にスルーホール２４ａ，２６，２７およびコンタクト
孔２５ａが形成される。ここで、スルーホール２４ａ
は、コンタクトプラグ９表面に貫通するように形成され
る。また、この場合には、ロジック部の第１配線層１
８，１９の膜厚が、第１の実施の形態で説明した下部電
極１０、強誘電体薄膜１１および上部電極１２の合計の
厚さより薄くなってもよい。
明したのと同様にして、第２層間絶縁膜１５の所定の領
域にスルーホール２４ａ，２６，２７およびコンタクト
孔２５ａが形成される。ここで、スルーホール２４ａ
は、コンタクトプラグ９表面に貫通するように形成され
る。また、この場合には、ロジック部の第１配線層１
８，１９の膜厚が、第１の実施の形態で説明した下部電
極１０、強誘電体薄膜１１および上部電極１２の合計の
厚さより薄くなってもよい。
【００５０】次に、スルーホール２４ａ、２６，２７お
よびコンタクト孔２５ａの内壁にバリア膜が窒化チタン
で形成される。この窒化チタンは水素の侵入をブロック
する働きを有する。そして、スルーホール２４ａ、２
６，２７およびコンタクト孔２５ａにタングステンが充
填され、コンタクトプラグ２８，２９，３０，３１が形
成される。そして、アルミ合金でビット線１６ａ、プレ
ート線１７ａ、第２配線層２０ａ，２１ａが形成され
る。上記のタングステンの形成で、ＷＦ6 と水素を含む
ガスの混合ガスの使用が可能になり、ロジック回路とメ
モリ回路の混載の半導体装置の製造が容易になる。
よびコンタクト孔２５ａの内壁にバリア膜が窒化チタン
で形成される。この窒化チタンは水素の侵入をブロック
する働きを有する。そして、スルーホール２４ａ、２
６，２７およびコンタクト孔２５ａにタングステンが充
填され、コンタクトプラグ２８，２９，３０，３１が形
成される。そして、アルミ合金でビット線１６ａ、プレ
ート線１７ａ、第２配線層２０ａ，２１ａが形成され
る。上記のタングステンの形成で、ＷＦ6 と水素を含む
ガスの混合ガスの使用が可能になり、ロジック回路とメ
モリ回路の混載の半導体装置の製造が容易になる。
【００５１】また、この場合では、スルーホールおよび
コンタクト孔の深さが同じになるように設定する必要は
ない。また、第１の実施の形態と異なり、コンタクトパ
ッドの形成は不要となり、メモリセル部の面積縮小が容
易になる。
コンタクト孔の深さが同じになるように設定する必要は
ない。また、第１の実施の形態と異なり、コンタクトパ
ッドの形成は不要となり、メモリセル部の面積縮小が容
易になる。
【００５２】次に、本発明の強誘電体キャパシタを有す
るメモリセル部の構造について、以下、第３乃至第５の
実施の形態で説明する。これらの実施の形態では、主に
ビット線とプレート配線の関係が特徴的となっている。
るメモリセル部の構造について、以下、第３乃至第５の
実施の形態で説明する。これらの実施の形態では、主に
ビット線とプレート配線の関係が特徴的となっている。
【００５３】はじめに、第３の実施の形態について図５
に基づいて説明する。図５はメモリセル部の製造工程順
の平面図である。図５（ａ）に示すように、拡散層３２
が所定の配置で多数個形成されている。そして、ワード
線３３が配設されている。また、１個の拡散層３２にコ
ンタクト孔３４が３個形成されている。
に基づいて説明する。図５はメモリセル部の製造工程順
の平面図である。図５（ａ）に示すように、拡散層３２
が所定の配置で多数個形成されている。そして、ワード
線３３が配設されている。また、１個の拡散層３２にコ
ンタクト孔３４が３個形成されている。
【００５４】そして、図５（ｂ）に示すように、第１あ
るいは第２の実施の形態で説明した強誘電体キャパシタ
３５およびコンタクトパッド３６が形成されている。さ
らに、図５（ｃ）に示すように、ワード線３３に直交す
るようにビット線３７およびプレート線３８が並行して
配設されている。これらのビット線３７およびプレート
線３８は、同層の配線層に形成されている。例えば、第
１の実施の形態で説明した第２配線層と同層の配線層で
形成されている。そして、ビット線３７およびプレート
線３８は、それぞれ、スルーホールを介してコンタクト
パッド３６、コンタクト孔を介して強誘電体キャパシタ
３５の上部電極に接続されている。また、この場合に特
徴的なことは、１本のビット線と２本のプレート線とが
交互に配設されていることである。
るいは第２の実施の形態で説明した強誘電体キャパシタ
３５およびコンタクトパッド３６が形成されている。さ
らに、図５（ｃ）に示すように、ワード線３３に直交す
るようにビット線３７およびプレート線３８が並行して
配設されている。これらのビット線３７およびプレート
線３８は、同層の配線層に形成されている。例えば、第
１の実施の形態で説明した第２配線層と同層の配線層で
形成されている。そして、ビット線３７およびプレート
線３８は、それぞれ、スルーホールを介してコンタクト
パッド３６、コンタクト孔を介して強誘電体キャパシタ
３５の上部電極に接続されている。また、この場合に特
徴的なことは、１本のビット線と２本のプレート線とが
交互に配設されていることである。
【００５５】次に、第４の実施の形態について図６に基
づいて説明する。図６もメモリセル部の製造工程順の平
面図である。図６（ａ）に示すように、ワード線３３が
配設され、強誘電体キャパシタ３５およびコンタクトパ
ッド３６が形成されている。そして、図６（ｂ）に示す
ように、ワード線３３に直交するようにビット線３７ａ
およびプレート線３８ａが並行して形成されている。こ
こで、ビット線３７ａおよびプレート線３８ａは、それ
ぞれ、スルーホールを介してコンタクトパッド３６、コ
ンタクト孔を介して強誘電体キャパシタ３５の上部電極
に接続されている。この場合に特徴的なことは、第３の
実施の形態と異なり、１本のビット線と１本のプレート
線とが交互に配設されていることである。
づいて説明する。図６もメモリセル部の製造工程順の平
面図である。図６（ａ）に示すように、ワード線３３が
配設され、強誘電体キャパシタ３５およびコンタクトパ
ッド３６が形成されている。そして、図６（ｂ）に示す
ように、ワード線３３に直交するようにビット線３７ａ
およびプレート線３８ａが並行して形成されている。こ
こで、ビット線３７ａおよびプレート線３８ａは、それ
ぞれ、スルーホールを介してコンタクトパッド３６、コ
ンタクト孔を介して強誘電体キャパシタ３５の上部電極
に接続されている。この場合に特徴的なことは、第３の
実施の形態と異なり、１本のビット線と１本のプレート
線とが交互に配設されていることである。
【００５６】次に、第５の実施の形態について図７に基
づいて説明する。図７もメモリセル部の製造工程順の平
面図である。図７（ａ）に示すように、ワード線３３が
配設され、強誘電体キャパシタ３５および第１コンタク
トパッド３９が形成されている。
づいて説明する。図７もメモリセル部の製造工程順の平
面図である。図７（ａ）に示すように、ワード線３３が
配設され、強誘電体キャパシタ３５および第１コンタク
トパッド３９が形成されている。
【００５７】さらに、図７（ｂ）に示すように、第１コ
ンタクトパッド３９に接続する第２コンタクトパッド４
０が形成されている。また、ワード線３３に並行するよ
うにプレート線４１が配設されている。ここで、第２コ
ンタクトパッド４０およびプレート線４１は、第１の実
施の形態で説明した第２配線層と同層に形成されてい
る。
ンタクトパッド３９に接続する第２コンタクトパッド４
０が形成されている。また、ワード線３３に並行するよ
うにプレート線４１が配設されている。ここで、第２コ
ンタクトパッド４０およびプレート線４１は、第１の実
施の形態で説明した第２配線層と同層に形成されてい
る。
【００５８】そして、図７（ｃ）に示すように、ビット
線４２が、第２のスルーホールを通して２コンタクトパ
ッド４０に接続し、プレート線４１とは直交するように
配設されている。ここで、プレート線４１とビット線４
２とは層間絶縁膜を介して絶縁されている。
線４２が、第２のスルーホールを通して２コンタクトパ
ッド４０に接続し、プレート線４１とは直交するように
配設されている。ここで、プレート線４１とビット線４
２とは層間絶縁膜を介して絶縁されている。
【００５９】以上の第３乃至第５の実施の形態では、メ
モリセル部のプレート線とビット線とが高密度に配設で
きるようになる。このために、メモリセルの平面的占有
面積は縮小し、多機能な半導体装置の高集積化あるいは
高密度化が容易になる。
モリセル部のプレート線とビット線とが高密度に配設で
きるようになる。このために、メモリセルの平面的占有
面積は縮小し、多機能な半導体装置の高集積化あるいは
高密度化が容易になる。
【００６０】本発明では、強誘電体薄膜としてはＰＬＺ
Ｔ膜以外にＰＺＴ膜のようなものでも同様に適用でき
る。また、エッチングストッパ膜としてＴｉＯ2 膜、Ｓ
ｉＯＮ膜あるいはアルミナ膜以外でも、層間絶縁膜との
ドライエッチング選択比が高くなる絶縁膜であれば同様
に適用できる。なお、この場合には、水素の侵入に対し
てブロック能力の高いものであれば好適である。そし
て、強誘電体キャパシタの下部電極および上部電極との
密着性の高い絶縁膜であることも必要である。
Ｔ膜以外にＰＺＴ膜のようなものでも同様に適用でき
る。また、エッチングストッパ膜としてＴｉＯ2 膜、Ｓ
ｉＯＮ膜あるいはアルミナ膜以外でも、層間絶縁膜との
ドライエッチング選択比が高くなる絶縁膜であれば同様
に適用できる。なお、この場合には、水素の侵入に対し
てブロック能力の高いものであれば好適である。そし
て、強誘電体キャパシタの下部電極および上部電極との
密着性の高い絶縁膜であることも必要である。
【００６１】
【発明の効果】以上に説明したように、本発明では、下
部電極、強誘電体膜、上部電極で構成される強誘電体キ
ャパシタ表面にエッチングストッパ膜が被着し、エッチ
ングストッパ膜上に別種の層間絶縁膜が形成される。あ
るいは、強誘電体キャパシタと多層配線構造を有する半
導体装置において、層間絶縁膜上に強誘電体キャパシタ
と第１の配線層が形成され、強誘電体キャパシタの膜厚
が、上記第１の配線層の膜厚と同一になるように形成さ
れる。
部電極、強誘電体膜、上部電極で構成される強誘電体キ
ャパシタ表面にエッチングストッパ膜が被着し、エッチ
ングストッパ膜上に別種の層間絶縁膜が形成される。あ
るいは、強誘電体キャパシタと多層配線構造を有する半
導体装置において、層間絶縁膜上に強誘電体キャパシタ
と第１の配線層が形成され、強誘電体キャパシタの膜厚
が、上記第１の配線層の膜厚と同一になるように形成さ
れる。
【００６２】また、本発明では、強誘電体キャパシタを
有するメモリセルにおいて、ビット線およびプレート線
が層間絶縁膜を介して強誘電体キャパシタの上部に配設
され、上記ビット線およびプレート線が互いに並行ある
いは直交して高密度に配設される。
有するメモリセルにおいて、ビット線およびプレート線
が層間絶縁膜を介して強誘電体キャパシタの上部に配設
され、上記ビット線およびプレート線が互いに並行ある
いは直交して高密度に配設される。
【００６３】このために、上記層間絶縁膜にコンタクト
孔あるいはスルーホールを形成するためのドライエッチ
ング工程で、強誘電体キャパシタを構成する強誘電体膜
の電気的特性劣化は無く、強誘電体膜の信頼性は大幅に
向上するようになる。
孔あるいはスルーホールを形成するためのドライエッチ
ング工程で、強誘電体キャパシタを構成する強誘電体膜
の電気的特性劣化は無く、強誘電体膜の信頼性は大幅に
向上するようになる。
【００６４】さらには、強誘電体キャパシタおよび多層
配線構造を有する半導体装置の製造が非常に簡便にな
る。
配線構造を有する半導体装置の製造が非常に簡便にな
る。
【００６５】また、本発明の強誘電体キャパシタを有す
るメモリセル部の構造では、プレート線とビット線とが
高密度に配設できるようになる。そして、メモリセルの
平面的占有面積が縮小し、多機能な半導体装置の高集積
化あるいは高密度化が容易になる。
るメモリセル部の構造では、プレート線とビット線とが
高密度に配設できるようになる。そして、メモリセルの
平面的占有面積が縮小し、多機能な半導体装置の高集積
化あるいは高密度化が容易になる。
【図１】本発明の第１の実施の形態を説明するための半
導体装置の断面図である。
導体装置の断面図である。
【図２】上記半導体装置の製造工程順の断面図である。
【図３】上記半導体装置の製造工程順の断面図である。
【図４】本発明の第２の実施の形態を説明するための半
導体装置の断面図である。
導体装置の断面図である。
【図５】本発明の第３の実施の形態を説明するための強
誘電体メモリセルの平面図である。
誘電体メモリセルの平面図である。
【図６】本発明の第４の実施の形態を説明するための強
誘電体メモリセルの平面図である。
誘電体メモリセルの平面図である。
【図７】本発明の第５の実施の形態を説明するための強
誘電体メモリセルの平面図であ
誘電体メモリセルの平面図であ
【図８】従来の技術を説明するための半導体装置の断面
図である。
図である。
【符号の説明】
１ シリコン基板
２ 素子分離絶縁膜
３，３ａ，３ｂ ゲート電極
４，４ａ，５，５ａ，６，３２ 拡散層
７ 第１層間絶縁膜
８，８ａ，９，９ａ，２８，２９，３０，３１ コン
タクトプラグ １０ 下部電極 １１ 強誘電体薄膜 １２ 上部電極 １３ エッチングストッパ膜 １４，３６ コンタクトパッド １５ 第２層間絶縁膜 １６，３７，３７ａ，４２ ビット線 １７，３８，３８ａ，４１ プレート線 １８，１９ 第１配線層 ２０，２１ 第２配線層 ２２ 酸化防止膜 ２４，２４ａ，２６，２７ スルーホール ２５，２５ａ，３４ コンタクト孔 ３３ ワード線 ３５ 強誘電体キャパシタ ３９ 第１コンタクトパッド ４０ 第２コンタクトパッド
タクトプラグ １０ 下部電極 １１ 強誘電体薄膜 １２ 上部電極 １３ エッチングストッパ膜 １４，３６ コンタクトパッド １５ 第２層間絶縁膜 １６，３７，３７ａ，４２ ビット線 １７，３８，３８ａ，４１ プレート線 １８，１９ 第１配線層 ２０，２１ 第２配線層 ２２ 酸化防止膜 ２４，２４ａ，２６，２７ スルーホール ２５，２５ａ，３４ コンタクト孔 ３３ ワード線 ３５ 強誘電体キャパシタ ３９ 第１コンタクトパッド ４０ 第２コンタクトパッド
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 27/108
29/788
29/792
(56)参考文献 特開 平11−40768（ＪＰ，Ａ)
特開 平10−178157（ＪＰ，Ａ)
特開 平10−189886（ＪＰ，Ａ)
特開 平９−321139（ＪＰ，Ａ)
特開 平７−142598（ＪＰ，Ａ)
特開 平11−135736（ＪＰ，Ａ)
特開 平９−199679（ＪＰ，Ａ)
特開 平11−8355（ＪＰ，Ａ)
特開 平６−326102（ＪＰ，Ａ)
特開 平10−200072（ＪＰ，Ａ)
特開 平11−17124（ＪＰ，Ａ)
特開 平10−65115（ＪＰ，Ａ)
特開 平７−235525（ＪＰ，Ａ)
特開 平10−79479（ＪＰ，Ａ)
特開 平５−234962（ＪＰ，Ａ)
特開 昭60−117723（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 27/10
H01L 21/822
H01L 21/8242
H01L 21/8246
H01L 27/04
H01L 27/108
H01L 29/78
Claims (8)
- 【請求項１】 第１の層間絶縁膜上に下部電極、強誘電
体膜、上部電極がこの順に積層して成る強誘電体キャパ
シタのみを被覆して、水素侵入阻止機能を有するエッチ
ングストッパ膜が形成され、前記エッチングストッパ膜
上に第２の層間絶縁膜が形成されている半導体装置にお
いて、強誘電体キャパシタと多層配線構造を有し、前記
第１の層間絶縁膜上に前記強誘電体キャパシタと第１の
配線層とが形成され、前記強誘電体キャパシタを構成す
る下部電極、強誘電体膜および上部電極の積層した膜厚
が、前記第１の配線層の膜厚と同一になっていることを
特徴とする半導体装置。 - 【請求項２】 第１の層間絶縁膜上に下部電極、強誘電
体膜、上部電極がこの順に積層して成る強誘電体キャパ
シタのみを被覆して、水素侵入阻止機能を有するエッチ
ングストッパ膜が形成され、前記エッチングストッパ膜
上に第２の層間絶縁膜が形成され、前記エッチングスト
ッパ膜がチタン酸化物で構成され、前記第２の層間絶縁
膜がシリコン酸化物で構成されている半導体装置におい
て、強誘電体キャパシタと多層配線構造を有し、前記第
１の層間絶縁膜上に前記強誘電体キャパシタと第１の配
線層とが形成され、前記強誘電体キャパシタを構成する
下部電極、強誘電体膜および上部電極の積層した膜厚
が、前記第１の配線層の膜厚と同一になっていることを
特徴とする半導体装置。 - 【請求項３】 前記強誘電体キャパシタを有するメモリ
セルにおいて、ビット線およびプレート線が前記第２の
層間絶縁膜を介して前記強誘電体キャパシタの上部に配
設されていることを特徴とする請求項１又は２記載の半
導体装置。 - 【請求項４】 前記ビット線およびプレート線が互いに
並行して配設されていることを特徴とする請求項３記載
の半導体装置。 - 【請求項５】 隣接する２本のプレート線および１本の
ビット線が所定のピッチで配設されていることを特徴と
する請求項４記載の半導体装置。 - 【請求項６】 前記強誘電体キャパシタを有するメモリ
セルにおいて、プレート線が前記第２の層間絶縁膜を介
して前記強誘電体キャパシタの上部に配設され、ビット
線が第３の層間絶縁膜を介して前記プレート線上に配設
されていることを特徴とする請求項１又は２記載の半導
体装置。 - 【請求項７】 ロジック回路とメモリ回路の混載する半
導体装置であって、前記ロジック回路の第１の配線層と
メモリ回路の前記強誘電体キャパシタとが前記第１の層
間絶縁膜上に形成され、ロジック回路の第２の配線層と
前記プレート線が前記第２の層間絶縁膜上に形成され、
ロジック回路の第３の配線層と前記ビット線が前記第３
の層間絶縁膜上に形成されていることを特徴とする請求
項６記載の半導体装置。 - 【請求項８】 前記強誘電体キャパシタの下部電極が前
記第１の層間絶縁膜に形成されたコンタクトプラグある
いは前記コンタクトプラグとその上部のバリア層とを介
して半導体基板表面の拡散層に電気接続されていること
を特徴とする請求項１から請求項７のうち１つの請求項
に記載の半導体装置。
Priority Applications (1)
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|---|---|---|---|
| JP15827199A JP3496576B2 (ja) | 1999-06-04 | 1999-06-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15827199A JP3496576B2 (ja) | 1999-06-04 | 1999-06-04 | 半導体装置 |
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|---|---|
| JP2000349247A JP2000349247A (ja) | 2000-12-15 |
| JP3496576B2 true JP3496576B2 (ja) | 2004-02-16 |
Family
ID=15667971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15827199A Expired - Fee Related JP3496576B2 (ja) | 1999-06-04 | 1999-06-04 | 半導体装置 |
Country Status (1)
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| KR100527668B1 (ko) | 2003-03-07 | 2005-11-28 | 삼성전자주식회사 | 캐패시터-언더-비트라인 구조를 갖는 반도체 장치 및 그제조방법 |
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| JP2006261443A (ja) * | 2005-03-17 | 2006-09-28 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2007013011A (ja) * | 2005-07-01 | 2007-01-18 | Seiko Epson Corp | 強誘電体メモリ装置及び表示用駆動ｉｃ |
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| JP5460127B2 (ja) * | 2009-05-28 | 2014-04-02 | シャープ株式会社 | 半導体装置およびその製造方法 |
-
1999
- 1999-06-04 JP JP15827199A patent/JP3496576B2/ja not_active Expired - Fee Related
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