JP5460127B2 - 半導体装置およびその製造方法 - Google Patents

Description

本発明は、半導体装置およびその製造方法に関し、さらに詳しくは、抵抗素子、容量素子等を有する半導体装置およびその製造方法に関する。

従来技術の半導体装置としては、例えば、図１０に示すように、抵抗素子９０７とＭＩＭ（Metal-Insulator-Metal）型容量素子９０３と配線層９０４とを有する半導体装置が公知である（例えば、特許文献１参照）。
この半導体装置は、半導体素子（図示省略）および第１絶縁膜９２を表面に有する半導体基板９１と、第１絶縁膜９２を厚さ方向に貫通する貫通孔内に第１バリア導電層９３を介して埋め込まれたコンタクトプラグ９４とを備え、第１絶縁膜９２の表面に前記抵抗素子９０７と容量素子９０３と配線層９０４とが形成されている。

図１０に示す半導体装置の構成をより詳しく説明すると、抵抗素子９０７と容量素子９０３と配線層９０４が、半導体基板上のそれぞれの形成領域に形成され、一部の配線層９０４と容量素子９０３は後述する第２バリア導電層９５にて電気的に接続されている。
なお、この半導体装置は、半導体基板９１としてシリコン基板、第１絶縁膜９２としてシリコン酸化膜、第１バリア導電層９３としてＴｉ膜９３ａとＴｉＮ膜９３ｂがこの順に積層された積層膜、コンタクトプラグ９４としてタングステンプラグが用いられる。

第１バリア導電層９３およびコンタクトプラグ９４の形成に際しては、まず、第１絶縁膜９２内の貫通孔の内面および表面を覆うように第１バリア導電層９３が積層され、続いて、貫通孔に完全に埋め込むようにコンタクト用材料膜を第１バリア導電層９３の表面に積層する。
次に、第１絶縁膜９２の表面上のコンタクト用材料膜および第１バリア導電層９３をドライエッチバック法または化学機械研磨（ＣＭＰ）により除去し、貫通孔内のみに第１バリア導電層９３を介してコンタクトプラグ９４を埋め込んだ状態とする。

抵抗素子９０７と容量素子９０３と配線層９０４の形成に際しては、まず、第１絶縁膜９２の表面に第２バリアメタル膜９５を積層する。この第２バリアメタル層９５としては、例えばＴｉＮ膜が用いられる。
次に、第２バリアメタル層９５の表面に第２絶縁膜９６としてＳｉＯ₂膜を積層し、フォトリソグラフィーおよびエッチングにより、第２絶縁膜９６を選択的エッチングにより除去して所定領域に残存させる。
続いて、得られた半導体基板９１の表面側に導電層９７（例えばアルミニュウム合金）および導電層９８（例えばＴｉＮ膜）を順次積層し、フォトリソグラフィーおよびエッチングにより、これらの積層膜を選択的に除去して所定領域に残存させることにより、抵抗素子９０７と容量素子９０３と配線層９０４が形成される。

容量素子９０３は、第２バリア導電層９５を下部電極とし、第２絶縁膜９６を容量絶縁膜とし、導電層９７、９８の積層膜を上部電極として構成されている。
配線層９０４は、第２バリア導電層９５と導電層９７、９８の積層膜から構成されている。
また、一部の配線層９０４と容量素子９０３は、第２バリア導電層９５にて電気的に接続されている。さらに、上層の導電層９７、９８をエッチングによりパターニングする際に、配線層９０４と容量素子９０３とを接続する第２バリア導電層９５の接続部分が断線したり、配線抵抗のばらつきが生じるのを防止するために、第２バリア導電層９５の接続部分を第２絶縁膜９６にて覆い、第２絶縁膜９６をエッチング停止層として用いている。

抵抗素子９０７は、第２バリア導電層９５を抵抗体とし、第２バリア導電層９５上に離間して配置された導電層９７、９８の積層膜を電極として構成されている。さらに、抵抗素子９０７の場合も、上層の導電層９７、９８をエッチングによりパターニングする際に、抵抗体としての第２バリア導電層９５が断線したり、配線抵抗のばらつきが生じるのを防止するために、第２バリア導電層９５を第２絶縁膜９６にて覆い、第２絶縁膜９６をエッチング停止層として用いている。
なお、第２絶縁膜９６は、抵抗素子９０７の第２バリア導電層９５を確実に覆うために、フォト工程のアライメントマージンを考慮して大きいサイズで形成されるため、両端部分が導電層９７の下に残っている。また、容量素子９０３と配線層９０４とを電気的に接続する第２バリア導電層９５を覆う第２絶縁膜９６の一端も、同様の理由により、配線層９０４の導電層９７の下に残っている。

特開２００４−３０３９０８号公報

しかしながら、前記従来技術によれば、第２絶縁膜９６のパターニングの際、配線層９０４および抵抗素子９０７における第２絶縁膜９６で覆われていない部分の第２バリア導電層９５の表面は、エッチングにより荒らされることでダメージを受けている。そのため、ダメージを受けた第２バリア導電層９５の表面に導電層９７を積層すると、導電層９７の結晶配向性がばらつくように変化し、その結果、導電層９７の抵抗上昇、エレクトロマイグレーション耐性の劣化を招くおそれがある。
さらに、前記のように、抵抗素子９０７および容量素子９０３と接続された配線層９０４は、それらの導電層９７が第２絶縁膜９６と接触する領域を有しているため、エレクトロマイグレーション耐性が劣化し、抵抗上昇や断線等が生じ易くなって配線寿命が低下する懸念がある。
特に、Ａｌ系の導電層９７の場合は、これらの問題が顕著である。

本発明は、前記の問題を鑑みてなされたものであり、新たな工程を追加することなく信頼性の高い半導体装置およびその製造方法を提供することを目的とする。

かくして、本発明によれば、半導体素子を表面側に有する基板と、半導体素子を覆うように基板に積層された第１絶縁膜と、第１絶縁膜を厚さ方向に貫通する貫通孔の内面に積層されたバリア導電層を介して貫通孔内に埋め込まれたコンタクトプラグと、第１絶縁膜の表面に形成されてコンタクトプラグを介して半導体素子と電気的に接続された１種類以上の機能層とを備え、前記機能層は、
前記バリア導電層の材料と同じ材料からなり第１絶縁膜の表面の所定領域に積層された第１バリア導電層と、
第１バリア導電層上に、直接積層されるか、または第２絶縁膜を介して積層されるか、またはそれらの両方の形態で積層された第２バリア導電層と、
第２バリア導電層に積層された導電層とを有してなる半導体装置であって、以下の第１、第２または第３の構成を備えた半導体装置が提供される。
前記第１の構成は、１種類の機能層が、第１絶縁膜の表面の抵抗素子形成領域に積層された前記第１バリア導電層と、第１バリア導電層に部分的に離間して積層された一対の前記第２バリア導電層と、一対の第２バリア導電層にそれぞれ積層された前記導電層とを有してなる抵抗素子である。
前記第２の構成は、１種類の機能層が、第１絶縁膜の表面の容量素子形成領域に順次積層された前記第１バリア導電層と前記第２絶縁膜と前記第２バリア導電層と前記導電層を有してなる容量素子である。
前記第３の構成は、前記第１バリア導電層と第２バリア導電層は、金属膜と金属窒化膜がこの順に積層された積層膜をそれぞれ有する。

また、本発明の別の観点によれば、半導体素子を表面側に有する基板に半導体素子を覆うように第１絶縁膜を形成する工程（Ａ）と、前記第１絶縁膜を厚さ方向に貫通する貫通孔を形成する工程（Ｂ）と、前記貫通孔の内面および第１絶縁膜の表面に第１バリア導電層を積層する工程（Ｃ）と、貫通孔内に完全に埋め込むようにコンタクト用材料膜を第１バリア導電層に積層する工程（Ｄ）と、第１絶縁膜の表面側のコンタクト用材料膜を除去して第１バリア導電層を露出させ、かつ貫通孔内に第１バリア導電層を介してコンタクトプラグを形成する工程（Ｅ）と、コンタクトプラグを介して半導体素子と電気的に接続する１種類以上の機能層を第１絶縁膜の表面の所定領域に形成する工程（Ｆ）とを含み、工程（Ｆ）が、第１バリア導電層の前記所定領域に、直接第２バリア導電層を積層するか、または第２絶縁膜を介して第２バリア導電層を積層するか、またはそれらの両方の形態で第２バリア導電層を積層する工程と、第２バリア導電層に導電層を積層する工程とを含む半導体装置の製造方法が提供される。

抵抗素子、容量素子、配線層等の機能層の形成時に行われる導電膜のエッチングプロセスによって、導電膜がダメージを受けて信頼性が損なわれるという従来技術の問題を、本発明によれば解消することができ、信頼性の高い半導体装置を提供することができる。
詳しく説明すると、この半導体装置の製造プロセスでは、貫通孔の内面および第１絶縁膜の表面に第１バリア導電層が積層された後、第１絶縁膜の貫通孔内に第１バリア導電層を介してコンタクトプラグが埋め込まれる。この際、第１絶縁膜上のコンタクト用材料膜のみを除去して第１バリア導電層を残すことにより、この第１バリア導電層を機能層の一構成層として用いることができる。そして、第１バリア導電層上に第２絶縁膜を積層しパターニングした後に、第２バリア導電層および導電層を順次積層することにより機能層を形成することができる。
したがって、第２絶縁膜をエッチングによりパターニングすることにより、その下の第１バリア導電層がダメージを受けても、ダメージを受けた第１バリア導電層が第２バリア導電層にて覆われるため、第２バリア導電層上に積層された導電層の結晶配向性が変化して抵抗上昇、エレクトロマイグレーション耐性の劣化を招くという従来技術の問題が解消される。

さらに、従来技術のように、抵抗素子の抵抗体としての第１バリア導電層や、容量素子と配線層とを電気的に接続する第１バリア導電層を、第２絶縁膜にて完全に覆うために、フォト工程のアライメントマージンを考慮して第２絶縁膜を大きいサイズで形成しても、第２絶縁膜の端部は第２バリア導電層にて覆われる。
この結果、機能層は、導電層が第２絶縁膜と接触する領域を有さないため、エレクトロマイグレーション耐性が劣化し、抵抗上昇や断線等が生じ易くなって配線寿命が低下するという従来技術の問題が解消される。
このようなことから、本発明によれば、抵抗素子およびＭＩＭ型容量素子を有し、かつ配線の信頼性が高い半導体装置を、新たな工程を追加することなく製造することができる。

図１は本発明に係る半導体装置の実施形態１の部分的な断面図である。 図２は実施形態１の半導体装置の製造工程の一部を示す工程説明図である。 図３は図２の工程の続きの工程を示す断面図である。 図４は図２の工程の続きの工程を示す断面図である。 図５は実施形態１における第１バリア導電層のシート抵抗の変化を示す図である。 図６は本発明に係る半導体装置の実施形態２の部分的な断面図である。 図７は実施形態２の半導体装置の製造工程の一部を示す工程説明図である。 図８は図７の工程の続きの工程を示す断面図である。 図９は本発明に係る半導体装置の実施形態３の部分的な断面図である。 従来の半導体装置を示す部分的な断面図である。

本発明の半導体装置は、半導体素子を表面側に有する基板と、半導体素子を覆うように基板に積層された第１絶縁膜と、第１絶縁膜を厚さ方向に貫通する貫通孔の内面に積層されたバリア導電層を介して貫通孔内に埋め込まれたコンタクトプラグと、第１絶縁膜の表面に形成されてコンタクトプラグを介して半導体素子と電気的に接続された１種類以上の機能層とを備える。
ここで、「機能層」とは、抵抗素子、容量素子または配線層を意味し、「１種類以上の機能層」とは、抵抗素子、容量素子および配線層のうちの１種類以上を意味する。

基板としては、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体、ＳｉＧｅ、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ、ＧａＮ等の化合物半導体によるバルク半導体基板、あるいは、半導体基板、ガラス基板、耐熱性樹脂フィルム基板等の支持基板上に絶縁膜を介して半導体層が形成された基板（例えばＳＯＩ基板）を用いることができる。

前記半導体素子は、半導体装置が所望の機能を備えるための各種半導体素子であり、例えば、電界効果トランジスタ、半導体メモリセル、ダイオード等が挙げられ、これらの半導体素子および配線によって基板上に集積回路が構成されていてもよい。
前記第１絶縁膜は、半導体素子を有する基板上に直接積層されるか、または他の絶縁膜を介して積層される膜であり、例えば、シリコン酸化膜、シリコン窒化膜、シリコン窒化酸化膜、ＰＳＧ膜、ＢＰＳＧ膜等が挙げられる。

前記コンタクトプラグは、例えば、第１絶縁膜の上層に配置された機能層と、第１絶縁膜の下層に配置された半導体素子とを直接または基板側の配線を介して間接的に電気接続するために、第１絶縁膜を厚さ方向に貫通する貫通孔内に埋め込まれている。
コンタクトプラグは、配線層材料（例えばＡｌ、Ｃｕ、ＡｌＣｕ等）中の金属原子が半導体素子、半導体基板、半導体層等へ拡散するのを防止する、例えばＷ、Ｔｉ等の金属材料にて形成されることが好ましい。
さらに、配線層材料の第１絶縁膜への拡散防止およびコンタクトプラグの貫通孔内での密着性向上のために、本発明では貫通孔内面とコンタクトプラグの間にバリア導電層が形成されている。
このバリア導電層としては、貫通孔内面側から順に金属膜と金属窒化膜が積層された積層膜（例えばＴｉ膜とＴｉＮ膜の積層膜、Ｔa膜とＴaＮ膜の積層膜等）、金属膜と合金膜が積層された積層膜（例えばＴｉ膜とＴｉＷ膜の積層膜）等が挙げられ、より高い拡散防止効果が期待できることから金属膜と金属窒化膜の積層膜が好ましい。

前記機能層は、貫通孔内面を覆う前記バリア導電層の材料と同じ材料からなり第１絶縁膜の表面の所定領域に積層された第１バリア導電層と、第１バリア導電層上に、直接積層されるか、または第２絶縁膜を介して積層されるか、またはそれらの両方の形態で積層された第２バリア導電層と、第２バリア導電層に積層された導電層とを有してなる。
つまり、この半導体装置では、第１絶縁膜の表面に、（１）第１バリア導電層と第２バリア導電層と導電層がこの順に積層された機能層が設けられている場合、（２）第１バリア導電層と第２絶縁膜と第２バリア導電層と導電層がこの順に積層された機能層が設けられている場合、（３）前記（１）の機能層と前記（２）の機能層の両方が設けられている場合が含まれる。

さらに、これら（１）と（２）の機能層は、第１バリア導電層と第２バリア導電層と導電層がこの順に積層された部分と、第１バリア導電層と第２絶縁膜がこの順に積層された部分と、第１バリア導電層と第２絶縁膜と第２バリア導電層と導電層がこの順に積層された部分とが混在している場合も含まれる。
これら（１）〜（３）の機能層では、コンタクトプラグ形成前に第１絶縁膜表面にも形成されたバリア導電層が第１バリア導電層として利用される。

前記（１）の機能層としては、抵抗素子と配線層が挙げられる。
抵抗素子は、第１絶縁膜の表面の抵抗素子形成領域に積層された第１バリア導電層と、第１バリア導電層に部分的に離間して積層された一対の第２バリア導電層と、一対の第２バリア導電層にそれぞれ積層された導電層とを有してなる。
この抵抗素子において、第１バリア導電層が抵抗体として機能し、第２バリア導電層と導電層との積層膜が電極として機能することができる。
さらにこの場合、導電層をパターニングするエッチングプロセスによって、抵抗体としての第１バリア導電層がダメージを受けないように、第２バリア導電層と導電層とが積層された一対の積層膜の間の第１バリア導電層が、エッチング停止機能を有する第２絶縁膜によって覆われていることが好ましい。

前記（１）の他の機能層としての配線層は、第１絶縁膜の表面の配線層形成領域に順次積層された前記第１バリア導電層と前記第２バリア導電層と前記導電層を有してなる。

前記（２）の場合、機能層は、第１絶縁膜の表面の容量素子形成領域に順次積層された第１バリア導電層と第２絶縁膜と第２バリア導電層と導電層を有してなる容量素子である。
この容量素子において、第１バリア導電層が第１電極として機能し、第２絶縁膜が容量絶縁層として機能し、第２バリア導電層と導電層との積層膜が第２電極として機能することができる。

前記（３）の場合、２種類以上の機能層として、抵抗素子と配線層、容量素子と配線層、抵抗素子と容量素子、抵抗素子と容量素子と配線層が、半導体装置に設けられる。
ここで、少なくとも容量素子と配線層が含まれる場合、第１バリア導電層が、容量素子形成領域から配線層形成領域に亘って配置されることにより、容量素子と配線層が電気的に接続されていてもよい。この場合、エッチング停止機能を有する第２絶縁膜によって容量素子形成領域と配線層形成領域の間の第１バリア導電層が覆われていることが好ましい。つまり、この場合の第２絶縁層は、容量絶縁層としての役割とエッチング停止層としての役割の両方を担う。

前記第２バリア導電層としては、第１バリア導電層と同様に、金属膜と金属窒化膜（例えばＴｉ膜とＴｉＮ膜の積層膜）が好ましい。
第２バリア導電層に積層される前記導電層としては、Ａｌ膜、Ｃｕ膜、アルミニウム合金（例えばＡｌＣｕ、ＡｌＴｉ、ＡｌＰｔ、ＡｌＮｉ、ＡｌＭｇ、ＡｌＳｃ）膜等の導線性が高い金属膜に、拡散防止用の金属窒化膜が積層された積層膜が好ましく、Ａｌ合金膜（例えばＡｌＣｕ膜）と金属窒化膜（例えばＴｉＮ膜）の積層膜が特に好ましい。
以下、図面を参照しながら、本発明に係る半導体装置およびその製造方法の具体的な実施形態を説明する。

（実施形態１）
図１は本発明に係る半導体装置の実施形態１の部分的な断面図を示している。
この半導体装置は、基板１１と、基板１１に積層された第１絶縁膜１２と、第１絶縁膜１２を厚さ方向に貫通する貫通孔の内面に積層されたバリア導電層１３を介して貫通孔内に埋め込まれたコンタクトプラグ１４と、第１絶縁膜１２の表面に形成された機能層としての抵抗素子Ｒと、抵抗素子Ｒを覆う層間絶縁膜１８とを備え、抵抗素子Ｒがコンタクトプラグ１４と電気的に接続されている。
なお、基板１１は、例えば、半導体基板またはＳＯＩ基板の表面に各種半導体素子が形成され、それらが１層以上の層間絶縁膜によって覆われ、層間絶縁膜内に配線が形成され、配線と各半導体素子が電気的に接続された集積回路（図示省略）を備えて構成されており、集積回路にコンタクトプラグ１４が電気的に接続されている。

抵抗素子Ｒは、第１絶縁膜１２の表面の抵抗素子形成領域に積層された第１バリア導電層１３と、第１バリア導電層１３に部分的に離間して積層された一対の第２バリア導電層１６と、一対の第２バリア導電層１６にそれぞれ積層された導電層１７とを有し、第１バリア導電層１３は、前記貫通孔内のバリア導電層１３の材料と同じ材料にて形成されている。
抵抗素子Ｒにおいて、第１バリア導電層１３が抵抗体として機能し、第２バリア導電層１６と導電層１７との積層膜が電極として機能する。また、一方の電極の第２バリア導電層１６はコンタクトプラグ１４と電気的に接続されている。さらに、抵抗体として機能する第１バリア導電層１３は、エッチング停止機能を有する第２絶縁膜１５によって覆われている。
各層の材料の一例として、第１バリア導電層１３はＴｉ膜１３ａとＴｉＮ膜１３ｂの積層膜からなり、第２バリア導電層１６もＴｉ膜１６ａとＴｉＮ膜１６ｂの積層膜からなり、導電層１７はＡｌＣｕ膜１７ａとＴｉＮ膜１７ｂの積層膜からなり、第２絶縁膜１５はシリコン酸化膜からなり、層間絶縁膜１８はシリコン酸化膜からなる。

図２〜図４は実施形態１の半導体装置の製造工程の一部を示す工程説明図である。
この半導体装置におけるコンタクトプラグ１４および機能層（この場合は抵抗素子Ｒ）は、半導体素子を表面側に有する基板１１に半導体素子を覆うように第１絶縁膜１２を積層する工程（Ａ）と、第１絶縁膜１２を厚さ方向に貫通する貫通孔を形成する工程（Ｂ）と、貫通孔の内面および第１絶縁膜１２の表面に第１バリア導電層１３を積層する工程（Ｃ）と、貫通孔内に完全に埋め込むようにコンタクト用材料膜を第１バリア導電層１３に積層する工程（Ｄ）と、第１絶縁膜１２の表面側のコンタクト用材料膜を除去して第１バリア導電層１３を露出させ、かつ貫通孔内に第１バリア導電層１３を介してコンタクトプラグ１４を形成する工程（Ｅ）と、コンタクトプラグを介して半導体素子と電気的に接続する機能層を第１絶縁膜１２の表面の所定領域（この場合は抵抗素子形成領域）に形成する工程（Ｆ）とを含み、工程（Ｆ）は、第１バリア導電層１３の抵抗素子形成領域に、直接第２バリア導電層１６を積層するか、または第２絶縁膜１５を介して第２バリア導電層１６を積層するか、またはそれらの両方の形態で第２バリア導電層１６を積層する工程と、第２バリア導電層１６に導電層１７を積層する工程とを含む半導体装置の製造方法によって形成することができる。

この製造方法の一例を具体的に説明すると、まず、図２（Ａ）に示すように、例えば、集積回路を有するシリコン基板１１上にシリコン酸化物からなる第１絶縁層１２を形成し（工程Ａ）、第１絶縁膜１２に貫通孔１３を形成し（工程Ｂ）、その後、スパッタ法もしくはＣＶＤ法により、密着層としてのＴｉ膜１３ａを膜厚８０ｎｍ程度で堆積し、続いて拡散防止層としてのＴｉＮ膜１３ｂを膜厚１００ｎｍ程度で堆積する（工程Ｃ）。

次いで、ＣＶＤによりコンタクト用材料膜としてＷ膜１４ｘを貫通孔を完全に埋め込む膜厚で堆積し（工程Ｄ）、図２（Ｂ）に示すように、ＳＦ₆とＡｒからなる混合ガスを用いたドライエッチバック法により、Ｗ膜１４ｘを選択的（選択比５０程度）に除去する。あるいは、化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）を用いて第１バリア導電層１３が露出するまでＷ膜１４ｘを除去する。
これにより、第１絶縁膜１２の表面に第１バリア導電層１３が残存した状態で、第１絶縁膜１２の貫通孔内に第１バリア導電膜１３を介して埋め込まれたコンタクトプラグ１４が形成される（工程Ｅ）。

次に行われる工程（Ｆ）では、図２（Ｃ）に示すように、ＣＶＤ法を用いて、第１バリア導電層１３上に第２絶縁膜１５ｘとしてシリコン酸化膜を膜厚１００ｎｍ程度堆積する。
続いて、図３（Ａ）に示すように、第２絶縁膜１５ｘの抵抗素子形成領域における抵抗体形成領域１０１にレジストパターン１９を形成した後、図３（Ｂ）に示すように、このレジストパターン１９をマスクとして用いて、ＣＯとＡｒとＯ₂とＣ₅Ｆ₈の混合ガスで第２絶縁膜１５ｘを選択的（選択比６０程度）にドライエッチングすることで、抵抗体形成領域１０１に第２絶縁膜１５を残存させる。
このとき、抵抗体形成領域１０１の両側に露出した第１バリア導電層１３のＴｉＮ膜１３ｂの表面は、ドライエッチングによりダメージを受ける。

次に、図３（Ｃ）に示すように、アッシングおよび洗浄技術によりレジストパターン１９を除去した後、第２バリア導電層１６となる膜厚５ｎｍ程度のＴｉ膜１６ａと膜厚１５ｎｍ程度のＴｉＮ膜１６ｂの積層膜を堆積する。これにより、ドライエッチングによりダメージを受けた第１バリア導電層１３のＴｉＮ膜１３ｂの表面は、第２バリア導電層１６によって覆われる。
続いて、第２バリア導電層１６上に、導電層１７となる膜厚４００ｎｍ程度のＡｌＣｕ合金膜１７ａと膜厚８０ｎｍ程度のＴｉＮ膜１７ｂの積層膜を堆積する。
次に、図４（Ａ）に示すように、抵抗素子形成領域における抵抗体形成領域１０１の両側にレジストパターン２０を形成する。このとき、抵抗体となる第１バリア導電層１３を第２絶縁膜１５によって確実に覆うことができるようアライメントマージンが考慮される。

その後、図４（Ｂ）に示すように、レジストパターン２０をマスクとして用い、ＢＣｌ₃とＣｌ₂とＣＨＦ₃の混合ガスで導電層１７（ＴｉＮ膜１７ｂとＡｌＣｕ合金膜１７ａ）、第２バリア導電層１６（ＴｉＮ膜１６ｂとＴｉ膜１６ａ）および第１バリア導電層１３（ＴｉＮ膜１３ｂとＴｉ膜１３ａ）をドライエッチングして除去する。
このとき、抵抗体を形成する領域１０１の第２絶縁膜１５はエッチング停止層として機能するため、第２絶縁層１５はほとんどエッチングされずに残存し、抵抗素子形成領域の周囲の導電層１７と第２バリア導電層１６と第１バリア導電層１３が除去される。また、前記アライメントマージンにより、第２バリア導電層１６にて覆われた第２絶縁膜１５の両端が導電層１７の下に残存する。

その後、アッシングおよび洗浄技術によりレジストパターン２０を除去することにより、図１に示すように、第１バリア導電層１３からなる抵抗体と、第２バリア導電層１６および導電層１７とからなる抵抗用電極とを有する抵抗素子Ｒが形成される。この抵抗素子Ｒにおいて、導電層１７のＴｉＮ膜１７ｂはＡｌＣｕ合金膜１７ａのキャップ層となり、第２バリア導電層１６はＡｌＣｕ合金膜１７ａのバリアメタルとなる。
なお、抵抗素子Ｒを覆い、かつＡｌＣｕ合金膜１７ａに対する拡散防止を担う層間絶縁膜１８を第１絶縁膜１２上に積層し、その上に抵抗素子Ｒの電極と電気的に接続される配線層を形成してもよい。

このように、実施形態１では、コンタクトプラグ形成前に第１絶縁膜１２上に形成された第１バリア導電層１３を除去せずに抵抗素子Ｒの抵抗体として用い、さらに、抵抗体形成領域１０１の両側の第１バリア導電層１３に第２バリア導電層１６を介して抵抗用電極となる導電層１７を積層することにより、図１０に示した従来技術よりも配線の信頼性が高くかつ寿命が長い抵抗素子を、工程を増加させずに形成することができる。

実施形態１の半導体装置における抵抗素子の信頼性を検証するために、堆積直後の第１バリア導電層１３（図２（Ａ）参照）のシート抵抗（第１シート抵抗）と、コンタクト用材料膜（Ｗ膜）１４ｘのエッチバック直後の第１バリア導電層１３（図２（Ｂ）参照）のシート抵抗（第２シート抵抗）を調べ、その結果を図５に示した。なお、「第１バリア導電層１３のシート抵抗」とは、上層のＴｉＮ膜１３ｂと下層のＴｉ膜１３ａの積層膜としてのシート抵抗を意味する。
図５において、横軸はシート抵抗（Ω／□）を表し、縦軸は確率プロットを表し、第１シート抵抗を（○印）で表し、第２シート抵抗を（□印）で表している。
図５に示すように、第１シート抵抗（○印）は６．３Ω／□程度であったのに対し、第２シート抵抗（□印）は１１．３Ω／□程度であった。Ｗ膜１４のエッチバック後のシート抵抗が増加した理由は、コンタクト用材料膜（Ｗ膜）１４ｘのエッチバックにより第１バリア導電層１３が若干膜減りしたことが原因であると考えられるが、シート抵抗が１１．３Ω／□程度であれば抵抗体として利用可能である。

（実施形態２）
図６は本発明に係る半導体装置の実施形態２の部分的な断面図を示している。なお、図６において、図１中の要素と同様の要素には同一の符号を付している。
この半導体装置は、実施形態１と同様の基板１１と、基板１１上に積層された第１絶縁膜１２と、第１絶縁膜１２内に形成された貫通孔内にバリア導電層１３を介して埋め込まれたコンタクトプラグ１４と、第１絶縁膜１２の表面に形成された機能層としての容量素子Ｃおよび配線層Ｗと、容量素子Ｃおよび配線層Ｗを覆う層間絶縁膜１８とを備え、配線層Ｗがコンタクトプラグ１４と電気的に接続されている。

容量素子Ｃは、第１絶縁膜１２の表面の容量素子形成領域に順次積層された第１バリア導電層１３と第２絶縁膜１５と第２バリア導電層１６と導電層１７とを有し、第１バリア導電層１３は、前記貫通孔内のバリア導電層１３の材料と同じ材料にて形成されている。
容量素子Ｃにおいて、第１バリア導電層１３が第１電極として機能し、第２絶縁膜１５が容量絶縁膜として機能し、第２バリア導電層１６と導電層１７との積層膜が第２電極として機能する。

配線層Ｗは、第１絶縁膜１２の表面の配線層形成領域に順次積層された第１バリア導電層１３と第２絶縁膜１５と第２バリア導電層１６と導電層１７とを有してなる。
さらにこの半導体装置は、第１バリア導電層１３が容量素子形成領域から配線層形成領域に亘って配置され、エッチング停止機能を有する第２絶縁膜１５によって容量素子形成領域と配線層形成領域の間の第１バリア導電層１３が覆われている。
各層の材料の一例としては、実施形態１と同様に、第１バリア導電層１３はＴｉ膜１３ａとＴｉＮ膜１３ｂの積層膜からなり、第２バリア導電層１６もＴｉ膜１６ａとＴｉＮ膜１６ｂの積層膜からなり、導電層１７はＡｌＣｕ膜１７ａとＴｉＮ膜１７ｂの積層膜からなり、第２絶縁膜１５はシリコン酸化膜からなり、層間絶縁膜１８はシリコン酸化膜からなる。

図７および図８は実施形態２の半導体装置の製造工程の一部を示す工程説明図である。
この半導体装置におけるコンタクトプラグ１４および機能層（この場合は容量素子Ｃおよび配線層Ｗ）は、実施形態１と同様の工程（Ａ）〜（Ｅ）と、第１絶縁膜１２の表面の所定領域（この場合は容量素子形成領域から配線層形成領域に亘る領域）に機能層を形成する工程（Ｆ）とを含む半導体装置の製造方法によって形成することができる。

工程（Ｆ）は、第１バリア導電層１３に容量絶縁膜としての第２絶縁膜１５を積層し、第２絶縁膜１５をエッチングによりパターニングして容量素子形成領域および容量素子形成領域と配線層形成領域の間に残存させ、第２絶縁膜１５および第１バリア導電層１３に第２バリア導電層１６と導電層１７をこの順に積層し、第２絶縁膜１５をエッチング停止層として用いて導電層１７と第２バリア導電層１６と第１バリア導電層１３をエッチングによりパターニングして容量素子形成領域および配線層形成領域に導電層１７と第２バリア導電層１６を残存させ、かつ容量素子形成領域から配線層形成領域に亘って第１バリア導電層１３を残存させることにより、相互に電気的に接続された機能層としての容量素子Ｃおよび配線層Ｗを形成する工程を含む。

この製造方法の一例を具体的に説明すると、まず、実施形態１で説明した工程（Ａ）〜（Ｅ）と同様の工程（図２（Ａ）および（Ｂ）参照）を行う。この際、第１バリア導電層１３のＴｉ膜１３ａおよびＴｉＮ膜１３ｂの膜厚、第２絶縁膜１５ｘの膜厚も実施形態１と同じ膜厚とすることができる。
次に行われる工程（Ｆ）でも、図２（Ｃ）に示すように、ＣＶＤ法を用いて、第１バリア導電層１３上に第２絶縁膜１５ｘとしてシリコン酸化膜を膜厚１００ｎｍ程度堆積する。

続いて、図７（Ａ）に示すように、容量素子形成領域と、容量素子形成領域と配線層形成領域の間の領域とを合わせた領域４０１に、レジストパターン４８を形成した後、図７（Ｂ）に示すように、このレジストパターン４８をマスクとして用いて、ＣＯとＡｒとＯ₂とＣ₅Ｆ₈の混合ガスで第２絶縁膜１５ｘを選択的（選択比６０程度）にドライエッチングすることで、領域４０１に第２絶縁膜１５を残存させる。
このとき、領域４０１の両側に露出した第１バリア導電層１３のＴｉＮ膜１３ｂの表面は、ドライエッチングによりダメージを受ける。

次に、図７（Ｃ）に示すように、アッシングおよび洗浄技術によりレジストパターン４８を除去した後、第２バリア導電層１６となる膜厚５ｎｍ程度のＴｉ膜１６ａと膜厚１５ｎｍ程度のＴｉＮ膜１６ｂの積層膜を堆積する。これにより、ドライエッチングによりダメージを受けた第１バリア導電層１３のＴｉＮ膜１３ｂの表面は、第２バリア導電層１６によって覆われる。
続いて、第２バリア導電層１６上に、導電層１７となる膜厚４００ｎｍ程度のＡｌＣｕ合金膜１７ａと膜厚８０ｎｍ程度のＴｉＮ膜１７ｂの積層膜を堆積する。
次に、図８（Ａ）に示すように、容量素子形成領域および配線層形成領域の導電層１７上にレジストパターン５４を形成する。このとき、容量素子の第１バリア導電層１３および容量素子と配線層とを電気的に接続する第１バリア導電層１３の部分を第２絶縁膜１５によって確実に覆うことができるようアライメントマージンが考慮される。

その後、図８（Ｂ）に示すように、レジストパターン５４をマスクとして用い、ＢＣｌ₃とＣｌ₂とＣＨＦ₃の混合ガスで導電層１７（ＴｉＮ膜１７ｂとＡｌＣｕ合金膜１７ａ）、第２バリア導電層１６（ＴｉＮ膜１６ｂとＴｉ膜１６ａ）および第１バリア導電層１３（ＴｉＮ膜１３ｂとＴｉ膜１３ａ）をドライエッチングして除去する。
このとき、レジストパターン５４の開口で露出する第２絶縁膜１５はエッチング停止層として機能するため、第２絶縁層１５はほとんどエッチングされずに残存し、その下の第１バリア導電層１３も残存する。また、前記アライメントマージンにより、配線層側の第２バリア導電層１６にて覆われた第２絶縁膜１５の端部が導電層１７の下に残存する。
その後、アッシングおよび洗浄技術によりレジストパターン５４を除去することにより、図６に示すように、相互に電気的に接続された容量素子Ｃおよび配線層Ｗが形成される。

このように、実施形態２では、コンタクトプラグ形成前に第１絶縁膜１２上に形成された第１バリア導電層１３を除去せずに容量素子Ｃの第１電極および配線層Ｗとの接続用配線として用いることにより、図１０に示す従来技術よりも配線の信頼性が高くかつ寿命が長い容量素子を、工程を増加させずに形成することができる。

（実施形態３）
図９は本発明に係る半導体装置の実施形態３の部分的な断面図を示している。なお、図９において、図１および図６中の要素と同様の要素には同一の符号を付している。
この半導体装置は、概ね実施形態１および２を組み合わせたものであり、基板１１と、基板１１上に積層された第１絶縁膜１２と、第１絶縁膜１２内に形成された貫通孔内にバリア導電層１３を介して埋め込まれたコンタクトプラグ１４と、第１絶縁膜１２の表面に形成された機能層としての抵抗素子Ｒ、容量素子Ｃおよび配線層Ｗと、これらの機能層を覆う層間絶縁膜１８とを備え、容量素子Ｃと電気的に接続された配線層Ｗがコンタクトプラグ１４と電気的に接続されている。
さらに、この半導体装置は、第１絶縁膜１２上に、容量素子Ｃと電気的に接続された配線層Ｗとは別の配線層Ｗ１が形成されている。
この配線層Ｗ１も、配線層Ｗと同様に、第１バリア導電層１３と第２バリア導電層１６と導電層１７がこの順に積層されてなり、下層、上層または上下層に配置された半導体素子、配線層等と電気的に接続される。

実施形態３の半導体装置は、実施形態１および２で説明した製造方法に準じて製造することができる。
この半導体装置も、コンタクトプラグ形成前に第１絶縁膜１２上に形成された第１バリア導電層１３を除去せずに、抵抗素子Ｒの抵抗体、容量素子Ｃの第１電極および容量素子Ｃと配線層Ｗとの接続用配線として用いることにより、図１０に示す従来技術よりも配線の信頼性が高くかつ寿命が長い抵抗素子および容量素子を、工程を増加させずに形成することができる。

（他の実施形態）
１．抵抗素子Ｒにおける電極部分である第１バリア導電層１３と第２バリア導電層１６と導電層１７が積層された積層膜は、配線層Ｗ、Ｗ１と同じ積層構造であるため、配線層の一部分によって抵抗素子Ｒの電極が構成されてもよい。
２．抵抗素子Ｒの一方の電極の第１バリア導電層１３がコンタクトプラグ１４と電気的に接続されてもよい。
３．配線層Ｗ１のみが第１絶縁膜１２上に形成されていてもよい。この場合、配線層Ｗ１がコンタクトプラグ１４と電気的に接続される。

本発明は、抵抗素子、ＭＩＭ型容量素子、配線層等を備える半導体装置に適用可能である。

１１ 基板
１２ 第１絶縁膜
１３ 第１バリア導電層
１３ａ Ｔｉ膜
１３ｂ ＴｉＮ膜
１４ コンタクトプラグ
１５ 第２絶縁膜
１６ 第２バリア導電層
１６ａ Ｔｉ膜
１６ｂ ＴｉＮ膜
１７ 導電層
１７ａ ＡｌＣｕ合金膜１７ａ
１７ｂ ＴｉＮ膜
１８ 層間絶縁膜
Ｃ 容量素子
Ｒ 抵抗素子
Ｗ、Ｗ１ 配線層

Claims (14)

1. 半導体素子を表面側に有する基板と、半導体素子を覆うように基板に積層された第１絶縁膜と、第１絶縁膜を厚さ方向に貫通する貫通孔の内面に積層されたバリア導電層を介して貫通孔内に埋め込まれたコンタクトプラグと、第１絶縁膜の表面に形成されてコンタクトプラグを介して半導体素子と電気的に接続された１種類以上の機能層とを備え、前記機能層は、
   前記バリア導電層の材料と同じ材料からなり第１絶縁膜の表面の所定領域に積層された第１バリア導電層と、
   第１バリア導電層上に、直接積層されるか、または第２絶縁膜を介して積層されるか、またはそれらの両方の形態で積層された第２バリア導電層と、
   第２バリア導電層に積層された導電層とを有してなり、
   １種類の機能層が、第１絶縁膜の表面の抵抗素子形成領域に積層された前記第１バリア導電層と、第１バリア導電層に部分的に離間して積層された一対の前記第２バリア導電層と、一対の第２バリア導電層にそれぞれ積層された前記導電層とを有してなる抵抗素子であることを特徴とする半導体装置。
2. 前記抵抗素子において、第１バリア導電層が抵抗体として機能し、第２バリア導電層と導電層との積層膜が電極として機能する請求項１に記載の半導体装置。
3. 第２バリア導電層と導電層とが積層された一対の積層膜の間の第１バリア導電層が、エッチング停止機能を有する第２絶縁膜によって覆われている請求項１または２に記載の半導体装置。
4. 半導体素子を表面側に有する基板と、半導体素子を覆うように基板に積層された第１絶縁膜と、第１絶縁膜を厚さ方向に貫通する貫通孔の内面に積層されたバリア導電層を介して貫通孔内に埋め込まれたコンタクトプラグと、第１絶縁膜の表面に形成されてコンタクトプラグを介して半導体素子と電気的に接続された１種類以上の機能層とを備え、前記機能層は、
   前記バリア導電層の材料と同じ材料からなり第１絶縁膜の表面の所定領域に積層された第１バリア導電層と、
   第１バリア導電層上に、直接積層されるか、または第２絶縁膜を介して積層されるか、またはそれらの両方の形態で積層された第２バリア導電層と、
   第２バリア導電層に積層された導電層とを有してなり、
   １種類の機能層が、第１絶縁膜の表面の容量素子形成領域に順次積層された前記第１バリア導電層と前記第２絶縁膜と前記第２バリア導電層と前記導電層を有してなる容量素子であることを特徴とする半導体装置。
5. 前記容量素子において、第１バリア導電層が第１電極として機能し、第２絶縁膜が容量絶縁層として機能し、第２バリア導電層と導電層との積層膜が第２電極として機能する請求項４に記載の半導体装置。
6. １種類の機能層が、第１絶縁膜の表面の配線層形成領域に順次積層された前記第１バリア導電層と前記第２バリア導電層と前記導電層を有してなる配線層である請求項１〜５のいずれか１つに記載の半導体装置。
7. 他の１種類の機能層が、第１絶縁膜の表面の配線層形成領域に順次積層された前記第１バリア導電層と前記第２バリア導電層と前記導電層を有してなる配線層であり、
   第１バリア導電層が、容量素子形成領域から配線層形成領域に亘って配置され、エッチング停止機能を有する第２絶縁膜によって容量素子形成領域と配線層形成領域の間の第１バリア導電層が覆われている請求項４または５に記載の半導体装置。
8. 半導体素子を表面側に有する基板と、半導体素子を覆うように基板に積層された第１絶縁膜と、第１絶縁膜を厚さ方向に貫通する貫通孔の内面に積層されたバリア導電層を介して貫通孔内に埋め込まれたコンタクトプラグと、第１絶縁膜の表面に形成されてコンタクトプラグを介して半導体素子と電気的に接続された１種類以上の機能層とを備え、前記機能層は、
   前記バリア導電層の材料と同じ材料からなり第１絶縁膜の表面の所定領域に積層された第１バリア導電層と、
   第１バリア導電層上に、直接積層されるか、または第２絶縁膜を介して積層されるか、またはそれらの両方の形態で積層された第２バリア導電層と、
   第２バリア導電層に積層された導電層とを有してなり、
   前記第１バリア導電層と第２バリア導電層は、金属膜と金属窒化膜がこの順に積層された積層膜をそれぞれ有することを特徴とする導体装置。
9. 前記導電層は、アルミニウム合金膜と金属窒化膜がこの順に積層された積層膜を有する請求項１〜８のいずれか１つに記載の半導体装置。
10. 半導体素子を表面側に有する基板に半導体素子を覆うように第１絶縁膜を形成する工程（Ａ）と、前記第１絶縁膜を厚さ方向に貫通する貫通孔を形成する工程（Ｂ）と、前記貫通孔の内面および第１絶縁膜の表面に第１バリア導電層を積層する工程（Ｃ）と、貫通孔内に完全に埋め込むようにコンタクト用材料膜を第１バリア導電層に積層する工程（Ｄ）と、第１絶縁膜の表面側のコンタクト用材料膜を除去して第１バリア導電層を露出させ、かつ貫通孔内に第１バリア導電層を介してコンタクトプラグを形成する工程（Ｅ）と、コンタクトプラグを介して半導体素子と電気的に接続する１種類以上の機能層を第１絶縁膜の表面の所定領域に形成する工程（Ｆ）とを含み、工程（Ｆ）が、
    第１バリア導電層の前記所定領域に、直接第２バリア導電層を積層するか、または第２絶縁膜を介して第２バリア導電層を積層するか、またはそれらの両方の形態で第２バリア導電層を積層する工程と、
    第２バリア導電層に導電層を積層する工程とを含むことを特徴とする半導体装置の製造方法。
11. 工程（Ｆ）が、第１バリア導電層に第２絶縁膜を積層し、第２絶縁膜をエッチングによりパターニングして抵抗素子形成領域の一部に残存させ、第２絶縁膜および第１バリア導電層に第２バリア導電層と導電層をこの順に積層し、第２絶縁膜をエッチング停止層として用いて導電層と第２バリア導電層と第１バリア導電層をエッチングによりパターニングして、抵抗素子形成領域における第２絶縁膜の両側に導電層と第２バリア導電層を残存させ、かつ抵抗素子形成領域に全体的に第１バリア導電層を残存させることにより、１種類の機能層としての抵抗素子を形成する工程を含む請求項１０に記載の半導体装置の製造方法。
12. 工程（Ｆ）が、第１バリア導電層に容量絶縁膜としての第２絶縁膜を積層し、第２絶縁膜をエッチングによりパターニングして容量素子形成領域に残存させ、第２絶縁膜および第１バリア導電層に第２バリア導電層と導電層をこの順に積層し、導電層と第２バリア導電層と第１バリア導電層をエッチングによりパターニングしてこれらを容量素子形成領域に残存させることにより、１種類の機能層としての容量素子を形成する工程を含む請求項１０または１１に記載の半導体装置の製造方法。
13. 工程（Ｆ）が、第１バリア導電層に第２バリア導電層と導電層をこの順に積層し、導電層と第２バリア導電層と第１バリア導電層をエッチングによりパターニングしてこれらを配線層形成領域に残存させることにより、１種類の機能層としての配線層を形成する工程を含む請求項１０〜１２のいずれか１つに記載の半導体装置の製造方法。
14. 工程（Ｆ）が、第１バリア導電層に容量絶縁膜としての第２絶縁膜を積層し、第２絶縁膜をエッチングによりパターニングして容量素子形成領域および容量素子形成領域と配線層形成領域の間に残存させ、第２絶縁膜および第１バリア導電層に第２バリア導電層と導電層をこの順に積層し、第２絶縁膜をエッチング停止層として用いて導電層と第２バリア導電層と第１バリア導電層をエッチングによりパターニングして容量素子形成領域および配線層形成領域に導電層と第２バリア導電層を残存させ、かつ容量素子形成領域から配線層形成領域に亘って第１バリア導電層を残存させることにより、相互に電気的に接続された２種類の機能層としての容量素子および配線層を形成する工程を含む請求項１０または１１に記載の半導体装置の製造方法。

Images