JP2845828B2 - 多層配線半導体装置とその製造方法 - Google Patents
多層配線半導体装置とその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は多層配線半導体装置
とその製造方法に関し、特に冗長回路等のＰＲＯＭ素子
として使用されるヒューズ素子を内蔵する多層配線半導
体装置とその製造方法に関する。
とその製造方法に関し、特に冗長回路等のＰＲＯＭ素子
として使用されるヒューズ素子を内蔵する多層配線半導
体装置とその製造方法に関する。
【０００２】
【従来の技術】図６（ａ）は、ＤＲＡＭ半導体装置の冗
長回路のＰＲＯＭ素子として使用されるヒューズ素子の
平面図、図６（ｂ）は図６（ａ）のＸ−Ｘ線断面図、図
６（ｃ）は同一チップ上のＤＲＡＭセルアレー部の断面
図である。このＤＲＡＭは、容量電極をビット線の上部
に設けたＣ．Ｏ．Ｂ（Ｃａｐａｃｉｔｙ Ｏｖｅｒ Ｂ
ｉｔ−Ｌｉｎｅの略）型である。以下、その製造工程に
沿って説明する。
長回路のＰＲＯＭ素子として使用されるヒューズ素子の
平面図、図６（ｂ）は図６（ａ）のＸ−Ｘ線断面図、図
６（ｃ）は同一チップ上のＤＲＡＭセルアレー部の断面
図である。このＤＲＡＭは、容量電極をビット線の上部
に設けたＣ．Ｏ．Ｂ（Ｃａｐａｃｉｔｙ Ｏｖｅｒ Ｂ
ｉｔ−Ｌｉｎｅの略）型である。以下、その製造工程に
沿って説明する。
【０００３】シリコン基板１（表面部はＰ型）にフィー
ルド酸化膜２を形成して素子形成領域を区画し、素子形
成領域の表面にゲート酸化膜３を形成し、素子形成領域
とゲート酸化膜３を介して交差するゲート電極４（ワー
ド線を兼ねる）を形成し、ソース・ドレイン領域６−
１，６−２を形成する。５は絶縁性スペーサでＬＤＤ構
造ＭＯＳトランジスタを形成するためのものである。こ
こでは、ソース・ドレイン領域６−１，６−２は単一構
造のものを示してあるが、ＬＤＤ構造にしてもよいこと
はいうまでもない。
ルド酸化膜２を形成して素子形成領域を区画し、素子形
成領域の表面にゲート酸化膜３を形成し、素子形成領域
とゲート酸化膜３を介して交差するゲート電極４（ワー
ド線を兼ねる）を形成し、ソース・ドレイン領域６−
１，６−２を形成する。５は絶縁性スペーサでＬＤＤ構
造ＭＯＳトランジスタを形成するためのものである。こ
こでは、ソース・ドレイン領域６−１，６−２は単一構
造のものを示してあるが、ＬＤＤ構造にしてもよいこと
はいうまでもない。
【０００４】次に２酸化シリコンまたはＢＰＳＧを厚さ
０．３μｍ堆積して層間絶縁膜７を堆積し、一方のソー
ス・ドレイン領域６−２に達するコンタクト孔８を形成
し、タングステンシリサイド（ＷＳｉX ，X ≒２）膜を
堆積し、パターニングしてＤＲＡＭセルアレー部にビッ
ト線９ｂを、周辺回路部にヒューズ素子用の導電膜９ｆ
をそれぞれ形成する。
０．３μｍ堆積して層間絶縁膜７を堆積し、一方のソー
ス・ドレイン領域６−２に達するコンタクト孔８を形成
し、タングステンシリサイド（ＷＳｉX ，X ≒２）膜を
堆積し、パターニングしてＤＲＡＭセルアレー部にビッ
ト線９ｂを、周辺回路部にヒューズ素子用の導電膜９ｆ
をそれぞれ形成する。
【０００５】次に２酸化シリコンまたはＢＰＳＧを厚さ
０．３μｍ堆積して層間絶縁膜１０を形成し、他方のソ
ース・ドレイン領域６−１に達するコンタクト孔１１を
形成し、ポリシリコン膜を堆積しパターニングして容量
下部電極１２を形成し、厚さ６ｎｍの容量絶縁膜１３を
形成しポリシリコン膜を堆積しパターニングして容量上
部電極１４を形成し、ＢＰＳＧを厚さ０．６μｍ堆積し
て層間絶縁膜１５を形成する。
０．３μｍ堆積して層間絶縁膜１０を形成し、他方のソ
ース・ドレイン領域６−１に達するコンタクト孔１１を
形成し、ポリシリコン膜を堆積しパターニングして容量
下部電極１２を形成し、厚さ６ｎｍの容量絶縁膜１３を
形成しポリシリコン膜を堆積しパターニングして容量上
部電極１４を形成し、ＢＰＳＧを厚さ０．６μｍ堆積し
て層間絶縁膜１５を形成する。
【０００６】次に、ＤＲＡＭセルアレー部にビット線９
ｂに達する図示しないコンタクト孔を形成するが、この
とき同時に導電膜９ｆの端子部に達するコンタクト孔１
６ｆ−１，１６ｆ−２を形成する。次に第１層目のアル
ミニウム系膜、例えばＡｌ−Ｓｉ−Ｃｕ合金膜を形成し
てパターニングすることによって、ビット線９ｂを裏打
ちする上層ビット線等の配線層１７ｓを形成すると同時
にヒューズ素子の一対の電極１７ｆ−１，１７ｆ−２を
形成する。
ｂに達する図示しないコンタクト孔を形成するが、この
とき同時に導電膜９ｆの端子部に達するコンタクト孔１
６ｆ−１，１６ｆ−２を形成する。次に第１層目のアル
ミニウム系膜、例えばＡｌ−Ｓｉ−Ｃｕ合金膜を形成し
てパターニングすることによって、ビット線９ｂを裏打
ちする上層ビット線等の配線層１７ｓを形成すると同時
にヒューズ素子の一対の電極１７ｆ−１，１７ｆ−２を
形成する。
【０００７】次に、厚さ０．６μｍの層間絶縁膜１８を
堆積し、第２層目のアルミニウム系膜でなる上層配線層
１９ｓを形成し、厚さ１．０μｍの酸窒化シリコン膜で
なるカバー膜２０を形成する。次に、上層配線層１９ｓ
の端部を露出させてボンディングパッド用の開口（図示
しない）を形成するが、このとき同時にヒューズ素子上
に開口２１を形成する。開口２１部でのヒューズ素子上
の絶縁膜の厚さは約１．２μｍとなる。
堆積し、第２層目のアルミニウム系膜でなる上層配線層
１９ｓを形成し、厚さ１．０μｍの酸窒化シリコン膜で
なるカバー膜２０を形成する。次に、上層配線層１９ｓ
の端部を露出させてボンディングパッド用の開口（図示
しない）を形成するが、このとき同時にヒューズ素子上
に開口２１を形成する。開口２１部でのヒューズ素子上
の絶縁膜の厚さは約１．２μｍとなる。
【０００８】
【発明が解決しようとする課題】ヒューズ素子は必要に
応じてレーザ・ビームなどを照射することにより溶断さ
れるが、ヒューズ素子上の絶縁膜の膜厚が厚いと十分に
蒸発せずに再付着し、溶断歩留が低下するという問題が
ある。
応じてレーザ・ビームなどを照射することにより溶断さ
れるが、ヒューズ素子上の絶縁膜の膜厚が厚いと十分に
蒸発せずに再付着し、溶断歩留が低下するという問題が
ある。
【０００９】このヒューズ素子上の絶縁膜の厚さは層間
絶縁膜の厚さのばらつきによりかなり大幅にばらつく。
このばらつきは多層配線になればなるほど著しくなる。
開口２１を形成するのに、ボンディングパッド用の開口
を設ける工程とは別工程を追加すれば、図６（ｂ）に破
線で示したように開口２１を深くすることができるが、
工程数の増加を招くばかりでなく、エッチングすべき絶
縁膜の厚さそのものがばらつくので残った絶縁膜の厚さ
のばらつきを少なくするのは困難である。この後者の困
難は、図７に示すように層間絶縁膜１０ないしは１５上
にポリシリコン膜などのエッチング阻止層２２を設ける
ことによって緩和される。開口２１Ａを設けるときのエ
ッチングがエッチング阻止層２２で阻止されるからであ
る。この手法は、特開平５−２３５１７０号公報に開示
されているが、エッチング阻止層は溶断歩留りを低下さ
せる要因となるのでこれは開口形成後に除去しなければ
ならないので工程数の一層の増加を招いてしまうという
欠点がある。
絶縁膜の厚さのばらつきによりかなり大幅にばらつく。
このばらつきは多層配線になればなるほど著しくなる。
開口２１を形成するのに、ボンディングパッド用の開口
を設ける工程とは別工程を追加すれば、図６（ｂ）に破
線で示したように開口２１を深くすることができるが、
工程数の増加を招くばかりでなく、エッチングすべき絶
縁膜の厚さそのものがばらつくので残った絶縁膜の厚さ
のばらつきを少なくするのは困難である。この後者の困
難は、図７に示すように層間絶縁膜１０ないしは１５上
にポリシリコン膜などのエッチング阻止層２２を設ける
ことによって緩和される。開口２１Ａを設けるときのエ
ッチングがエッチング阻止層２２で阻止されるからであ
る。この手法は、特開平５−２３５１７０号公報に開示
されているが、エッチング阻止層は溶断歩留りを低下さ
せる要因となるのでこれは開口形成後に除去しなければ
ならないので工程数の一層の増加を招いてしまうという
欠点がある。
【００１０】従って本発明の目的は、工程数の増加を伴
なうことなくヒューズ素子の溶断歩留りを向上できる多
層配線半導体装置とその製造方法を提供することにあ
る。
なうことなくヒューズ素子の溶断歩留りを向上できる多
層配線半導体装置とその製造方法を提供することにあ
る。
【００１１】
【課題を解決するための手段】本発明の多層配線半導体
装置は、半導体基板上の第１の層間絶縁膜を選択的に被
覆する第１の導電膜、前記第１の導電膜の設けられた第
１の層間絶縁膜に堆積された第２の層間絶縁膜および前
記第２の層間絶縁膜を被覆し第１のコンタクト孔及び第
２のコンタクト孔を介してそれぞれ前記第１の導電膜に
接続する、第１の配線層用導電膜でなる一対の電極を有
するヒューズ素子と、前記第１の配線層の設けられた第
２の層間絶縁膜に堆積された第３の層間絶縁膜と、前記
第３の層間絶縁膜を選択的に被覆する第２の配線層と、
前記第２の配線層の設けられた第３の層間絶縁膜に堆積
されたカバー膜とを有する多層配線半導体装置におい
て、前記ヒューズ素子の第１の導電膜上で第３の層間絶
縁膜を除去してなる第１の開口及び前記第１の開口部で
カバー膜を除去してなる第２の開口がそれぞれ設けられ
ているというものである。
装置は、半導体基板上の第１の層間絶縁膜を選択的に被
覆する第１の導電膜、前記第１の導電膜の設けられた第
１の層間絶縁膜に堆積された第２の層間絶縁膜および前
記第２の層間絶縁膜を被覆し第１のコンタクト孔及び第
２のコンタクト孔を介してそれぞれ前記第１の導電膜に
接続する、第１の配線層用導電膜でなる一対の電極を有
するヒューズ素子と、前記第１の配線層の設けられた第
２の層間絶縁膜に堆積された第３の層間絶縁膜と、前記
第３の層間絶縁膜を選択的に被覆する第２の配線層と、
前記第２の配線層の設けられた第３の層間絶縁膜に堆積
されたカバー膜とを有する多層配線半導体装置におい
て、前記ヒューズ素子の第１の導電膜上で第３の層間絶
縁膜を除去してなる第１の開口及び前記第１の開口部で
カバー膜を除去してなる第２の開口がそれぞれ設けられ
ているというものである。
【００１２】この場合、第１の開口の側面、その近傍の
底面及び第３の層間絶縁膜の表面を被覆して第２の配線
層用導電膜でなる第２の導電膜を設けるのが好ましい。
底面及び第３の層間絶縁膜の表面を被覆して第２の配線
層用導電膜でなる第２の導電膜を設けるのが好ましい。
【００１３】又、第１の導電膜の下部にこれと絶縁され
てダミーパターンを設けてもよい。
てダミーパターンを設けてもよい。
【００１４】本発明の半導体装置の製造方法は、半導体
基板上の第１の層間絶縁膜を選択的に被覆する第１の導
電膜を形成し、第２の層間絶縁膜を堆積し、前記第１の
導電膜に達する第１のコンタクト孔及び第２のコンタク
ト孔を形成し、第１の配線層を形成すると同時に前記第
１の導電膜にそれぞれ接続する一対の電極を設けてヒュ
ーズ素子を形成する工程と、第３の層間絶縁膜を堆積し
前記第１の導電膜上から選択的に除去して第１の開口を
形成し、第２の配線層用導電膜を堆積しパターニングし
て第２の配線層を形成し、カバー膜を堆積し前記第１の
開口部及び第２の配線層部上からそれぞれ選択的に除去
して第２の開口及びボンディングパッド部開口を設ける
工程とを含むというものである。
基板上の第１の層間絶縁膜を選択的に被覆する第１の導
電膜を形成し、第２の層間絶縁膜を堆積し、前記第１の
導電膜に達する第１のコンタクト孔及び第２のコンタク
ト孔を形成し、第１の配線層を形成すると同時に前記第
１の導電膜にそれぞれ接続する一対の電極を設けてヒュ
ーズ素子を形成する工程と、第３の層間絶縁膜を堆積し
前記第１の導電膜上から選択的に除去して第１の開口を
形成し、第２の配線層用導電膜を堆積しパターニングし
て第２の配線層を形成し、カバー膜を堆積し前記第１の
開口部及び第２の配線層部上からそれぞれ選択的に除去
して第２の開口及びボンディングパッド部開口を設ける
工程とを含むというものである。
【００１５】この場合、第２の配線層用導電膜をパター
ニングして第２の配線層を形成するときに、第１の開口
の側面、その近傍の底面及び第３の層間絶縁膜の表面を
被覆する第２の導電膜として前記第２の配線層用導電膜
を残すのが好ましい。
ニングして第２の配線層を形成するときに、第１の開口
の側面、その近傍の底面及び第３の層間絶縁膜の表面を
被覆する第２の導電膜として前記第２の配線層用導電膜
を残すのが好ましい。
【００１６】第３の絶縁膜に設ける第１の開口は、第２
の配線層を第１の配線層に接続するコンタクト孔と同時
に形成でき、カバー膜に形成する第２の開口はボンディ
ングパッド部開口と同時に形成できる。第２の開口下に
は第３の層間絶縁膜はない。第２の導電膜は第１の開口
底面と第３の絶縁膜の表面にも被着しているので剥れ難
い。
の配線層を第１の配線層に接続するコンタクト孔と同時
に形成でき、カバー膜に形成する第２の開口はボンディ
ングパッド部開口と同時に形成できる。第２の開口下に
は第３の層間絶縁膜はない。第２の導電膜は第１の開口
底面と第３の絶縁膜の表面にも被着しているので剥れ難
い。
【００１７】
【発明の実施の形態】図１（ａ）は本発明の第１の実施
の形態におけるヒューズ素子の平面図、図１（ｂ）は図
１（ａ）のＸ−Ｘ線断面図、図１（ｃ）は同一チップ上
のＤＲＡＭセルアレー部の断面図である。
の形態におけるヒューズ素子の平面図、図１（ｂ）は図
１（ａ）のＸ−Ｘ線断面図、図１（ｃ）は同一チップ上
のＤＲＡＭセルアレー部の断面図である。
【００１８】この実施の形態の半導体装置はシリコン基
板１上の層間絶縁膜７を選択的に被覆する第１の導電膜
９ｆ、第１の導電膜９ｆの設けられた層間絶縁膜７に堆
積された層間絶縁膜１０，容量絶縁膜１３，層間絶縁膜
１５でなる３層の層間絶縁膜およびこの３層の層間絶縁
膜を被覆し第１のコンタクト孔１６ｆ−１及び第２のコ
ンタクト孔１６ｆ−２を介してそれぞれ前記第１の導電
膜９ｆに接続する、第１の配線層用導電膜でなる一対の
電極１７ｆ−１，１７ｆ−２を有するヒューズ素子と、
第１の配線層１７ｓの設けられた層間絶縁膜１５に堆積
された層間絶縁膜１８と、層間絶縁膜１８を選択的に被
覆する第２の配線層１９ｓと、第２の配線層１９ｓの設
けられた層間絶縁膜１８に堆積されたカバー膜２０とを
有する２層配線半導体装置において、前述のヒューズ素
子の第１の導電膜９ｆ上で層間絶縁膜１８を除去してな
る第１の開口２３及び第１の開口２３部でカバー膜２０
を除去してなる第２の開口２１Ｂがそれぞれ設けられて
いるというものである。
板１上の層間絶縁膜７を選択的に被覆する第１の導電膜
９ｆ、第１の導電膜９ｆの設けられた層間絶縁膜７に堆
積された層間絶縁膜１０，容量絶縁膜１３，層間絶縁膜
１５でなる３層の層間絶縁膜およびこの３層の層間絶縁
膜を被覆し第１のコンタクト孔１６ｆ−１及び第２のコ
ンタクト孔１６ｆ−２を介してそれぞれ前記第１の導電
膜９ｆに接続する、第１の配線層用導電膜でなる一対の
電極１７ｆ−１，１７ｆ−２を有するヒューズ素子と、
第１の配線層１７ｓの設けられた層間絶縁膜１５に堆積
された層間絶縁膜１８と、層間絶縁膜１８を選択的に被
覆する第２の配線層１９ｓと、第２の配線層１９ｓの設
けられた層間絶縁膜１８に堆積されたカバー膜２０とを
有する２層配線半導体装置において、前述のヒューズ素
子の第１の導電膜９ｆ上で層間絶縁膜１８を除去してな
る第１の開口２３及び第１の開口２３部でカバー膜２０
を除去してなる第２の開口２１Ｂがそれぞれ設けられて
いるというものである。
【００１９】次に、本実施の形態の製造方法について説
明する。図２に示すように、シリコン基板１（表面部は
Ｐ型）にフィールド酸化膜２を形成して素子形成領域を
区画し、素子形成領域の表面にゲート酸化膜３を形成
し、素子形成領域とゲート酸化膜３を介して交差するゲ
ート電極４（ワード線を兼ねる）を形成し、ソース・ド
レイン領域６−１，６−２を形成する。５は絶縁性スペ
ーサでＬＤＤ構造ＭＯＳトランジスタを形成するための
ものである。ここでは、ソース・ドレイン領域６−１，
６−２は単一構造のものを示してあるが、ＬＤＤ構造に
してもよいことはいうまでもない。
明する。図２に示すように、シリコン基板１（表面部は
Ｐ型）にフィールド酸化膜２を形成して素子形成領域を
区画し、素子形成領域の表面にゲート酸化膜３を形成
し、素子形成領域とゲート酸化膜３を介して交差するゲ
ート電極４（ワード線を兼ねる）を形成し、ソース・ド
レイン領域６−１，６−２を形成する。５は絶縁性スペ
ーサでＬＤＤ構造ＭＯＳトランジスタを形成するための
ものである。ここでは、ソース・ドレイン領域６−１，
６−２は単一構造のものを示してあるが、ＬＤＤ構造に
してもよいことはいうまでもない。
【００２０】次に２酸化シリコンまたはＢＰＳＧを厚さ
０．３μｍ堆積して層間絶縁膜７を堆積し、一方のソー
ス・ドレイン領域６−２に達するコンタクト孔８を形成
し、タングステンシリサイド（ＷＳｉX ，X ≒２）膜を
堆積し、パターニングしてＤＲＡＭセルアレー部にビッ
ト線９ｂを、周辺回路部にヒューズ素子用の導電膜９ｆ
をそれぞれ形成する。
０．３μｍ堆積して層間絶縁膜７を堆積し、一方のソー
ス・ドレイン領域６−２に達するコンタクト孔８を形成
し、タングステンシリサイド（ＷＳｉX ，X ≒２）膜を
堆積し、パターニングしてＤＲＡＭセルアレー部にビッ
ト線９ｂを、周辺回路部にヒューズ素子用の導電膜９ｆ
をそれぞれ形成する。
【００２１】次に２酸化シリコンまたはＢＰＳＧを厚さ
０．３μｍ堆積して層間絶縁膜１０を形成し、他方のソ
ース・ドレイン領域６−１に達するコンタクト孔１１を
形成し、ポリシリコン膜を堆積しパターニングして容量
下部電極１２を形成し、厚さ６ｎｍの容量絶縁膜１３を
形成しポリシリコン膜を堆積しパターニングして容量上
部電極１４を形成し、ＢＰＳＧを厚さ０．６μｍ堆積し
て層間絶縁膜１５を形成する。
０．３μｍ堆積して層間絶縁膜１０を形成し、他方のソ
ース・ドレイン領域６−１に達するコンタクト孔１１を
形成し、ポリシリコン膜を堆積しパターニングして容量
下部電極１２を形成し、厚さ６ｎｍの容量絶縁膜１３を
形成しポリシリコン膜を堆積しパターニングして容量上
部電極１４を形成し、ＢＰＳＧを厚さ０．６μｍ堆積し
て層間絶縁膜１５を形成する。
【００２２】次に、ＤＲＡＭセルアレー部にビット線９
ｂに達する図示しないコンタクト孔を形成するが、この
とき同時に導電膜９ｆの端子部に達するコンタクト孔１
６ｆ−１，１６ｆ−２を形成する。次に第１層目のアル
ミニウム系膜（第１の配線層用導電膜）、例えばＡｌ−
Ｓｉ−Ｃｕ合金膜を形成してパターニングすることによ
って、ビット線９ｂを裏打ちする上層ビット線等の配線
層１７ｓ（第１の配線層）を形成すると同時にヒューズ
素子の一対の電極１７ｆ−１，１７ｆ−２を形成する。
次に、厚さ０．６μｍの層間絶縁膜１８を堆積する。
ｂに達する図示しないコンタクト孔を形成するが、この
とき同時に導電膜９ｆの端子部に達するコンタクト孔１
６ｆ−１，１６ｆ−２を形成する。次に第１層目のアル
ミニウム系膜（第１の配線層用導電膜）、例えばＡｌ−
Ｓｉ−Ｃｕ合金膜を形成してパターニングすることによ
って、ビット線９ｂを裏打ちする上層ビット線等の配線
層１７ｓ（第１の配線層）を形成すると同時にヒューズ
素子の一対の電極１７ｆ−１，１７ｆ−２を形成する。
次に、厚さ０．６μｍの層間絶縁膜１８を堆積する。
【００２３】次に、所定の配線層１７ｓに達するコンタ
クト孔（図示しない）を形成するが、同時に導電膜１９
ｆ上の層間絶縁膜１８を選択的に除去して開口２３を形
成する。前述の配線層１７ｓに達するコンタクト孔を確
実に形成するためにオーバーエッチングを行なうので第
１の開口１３の底面は図示のように層間絶縁膜１５を多
少エッチングした位置にくる。
クト孔（図示しない）を形成するが、同時に導電膜１９
ｆ上の層間絶縁膜１８を選択的に除去して開口２３を形
成する。前述の配線層１７ｓに達するコンタクト孔を確
実に形成するためにオーバーエッチングを行なうので第
１の開口１３の底面は図示のように層間絶縁膜１５を多
少エッチングした位置にくる。
【００２４】次に第２層目のＡｌ−Ｓｉ−Ｃｕ合金膜１
９（第２の配線層用導電膜）を全面に堆積したのち、図
３に示すように、レジスト膜２４を形成し、エッチング
を行なって配線層１９ｓ（第２の配線層）及び導電膜１
９ａを形成する。導電膜１９ａは第１の開口２３の側面
だけでなく底面の層間絶縁膜１５及び上部の層間絶縁膜
１８の表面を被覆するようにパターニングする。
９（第２の配線層用導電膜）を全面に堆積したのち、図
３に示すように、レジスト膜２４を形成し、エッチング
を行なって配線層１９ｓ（第２の配線層）及び導電膜１
９ａを形成する。導電膜１９ａは第１の開口２３の側面
だけでなく底面の層間絶縁膜１５及び上部の層間絶縁膜
１８の表面を被覆するようにパターニングする。
【００２５】第１の開口部とその周辺にレジスト膜を設
けずに異方性エッチングを行なって配線層１９ｓを形成
すると、第１の開口側面のみにＡｌ−Ｓｉ−Ｃｕ合金膜
１９が残存することになるが絶縁膜との接触面積が小さ
く、付着力が弱いので剥れ易く、特に清浄化のために水
洗処理などを行うとごみ（パーティクル）となって配線
の短絡を引き起こすなどの不具合のもととなる。本実施
の形態のようにすると、導電膜１９ａの付着力が大きく
なって剥れ難くなる。
けずに異方性エッチングを行なって配線層１９ｓを形成
すると、第１の開口側面のみにＡｌ−Ｓｉ−Ｃｕ合金膜
１９が残存することになるが絶縁膜との接触面積が小さ
く、付着力が弱いので剥れ易く、特に清浄化のために水
洗処理などを行うとごみ（パーティクル）となって配線
の短絡を引き起こすなどの不具合のもととなる。本実施
の形態のようにすると、導電膜１９ａの付着力が大きく
なって剥れ難くなる。
【００２６】次に、レジスト膜２４を除去し、図１に示
すように、厚さ１．０μｍの酸窒化シリコン膜でなるカ
バー膜２０を形成する。次に、上層配線層１９ｓの端部
を露出させてボンディングパッド用の開口（図示しな
い）を形成するが、このとき同時にヒューズ素子上の第
１の開口２３に第２の開口２１Ｂを形成する。このと
き、ボンディングパッド用の開口を確実に形成するため
オーバーエッチングを行なうので第２の開口２１Ｂの底
面は第１の開口２３の底面より低い位置にくる。こうし
て、第２の開口部におけるヒューズ素子上の絶縁膜の厚
さは約０．３μｍにすることができる。
すように、厚さ１．０μｍの酸窒化シリコン膜でなるカ
バー膜２０を形成する。次に、上層配線層１９ｓの端部
を露出させてボンディングパッド用の開口（図示しな
い）を形成するが、このとき同時にヒューズ素子上の第
１の開口２３に第２の開口２１Ｂを形成する。このと
き、ボンディングパッド用の開口を確実に形成するため
オーバーエッチングを行なうので第２の開口２１Ｂの底
面は第１の開口２３の底面より低い位置にくる。こうし
て、第２の開口部におけるヒューズ素子上の絶縁膜の厚
さは約０．３μｍにすることができる。
【００２７】図４は溶断歩留とヒューズ素子上の絶縁膜
の厚さとの関係を示している。ヒューズ素子上の膜厚が
１．０μｍ以下だと溶断歩留が良好であることがわか
る。また、ヒューズ素子上の膜厚が０．１μｍ以上であ
れば、ヒューズ素子の信頼性が確保できるため０．３μ
ｍ前後であれば溶断歩留とヒューズ素子の信頼性の両方
を確保できる。
の厚さとの関係を示している。ヒューズ素子上の膜厚が
１．０μｍ以下だと溶断歩留が良好であることがわか
る。また、ヒューズ素子上の膜厚が０．１μｍ以上であ
れば、ヒューズ素子の信頼性が確保できるため０．３μ
ｍ前後であれば溶断歩留とヒューズ素子の信頼性の両方
を確保できる。
【００２８】図５は本発明の第２の実施の形態を示す。
ヒューズ素子の下方にダミーパターン４ｆが設けられて
いる。このダミーパターン４ｆは、ゲート電極４と同時
に形成されフィールド酸化膜２を選択的に被覆するポリ
シリコン膜などで構成されるが、ヒューズ素子の導電膜
９ｆとほぼ同形にするか、導電膜９ｆの両端部と同程度
の幅の長方形状にすればよい。層間絶縁膜１０，１５を
リフローさせる等により平坦化処理を行なうのが普通で
あるのでヒューズ素子上の絶縁膜を一層薄くすることが
できる。従って、工程上の理由により層間絶縁膜１０，
１５の合計厚さが前に例示した値より大きくしなければ
ならないとか、複合型のゲートアレーなどで３層配線構
造にしなければならないとかいう場合に有効な手法であ
る。
ヒューズ素子の下方にダミーパターン４ｆが設けられて
いる。このダミーパターン４ｆは、ゲート電極４と同時
に形成されフィールド酸化膜２を選択的に被覆するポリ
シリコン膜などで構成されるが、ヒューズ素子の導電膜
９ｆとほぼ同形にするか、導電膜９ｆの両端部と同程度
の幅の長方形状にすればよい。層間絶縁膜１０，１５を
リフローさせる等により平坦化処理を行なうのが普通で
あるのでヒューズ素子上の絶縁膜を一層薄くすることが
できる。従って、工程上の理由により層間絶縁膜１０，
１５の合計厚さが前に例示した値より大きくしなければ
ならないとか、複合型のゲートアレーなどで３層配線構
造にしなければならないとかいう場合に有効な手法であ
る。
【００２９】
【発明の効果】以上説明したように本発明は、ヒューズ
素子を有する半導体装置において、前記ヒューズ素子を
被覆する第３の層間絶縁膜（最上層の層間絶縁膜）に第
１の開口を設け、その第１の開口部のカバー膜に第２の
開口を設けることにより、ヒューズ素子上の絶縁膜の厚
さを薄くできるので信頼性を確保しつつ溶断歩留りを改
善できる効果がある。第１の開口は第２の配線層（最上
層の配線層）とその下層の第１の配線層とをつなぐコン
タクト孔と同時に形成でき、第２の開口はボンディング
パッド用の開口と同時に形成できるので工程の増加を招
かない。
素子を有する半導体装置において、前記ヒューズ素子を
被覆する第３の層間絶縁膜（最上層の層間絶縁膜）に第
１の開口を設け、その第１の開口部のカバー膜に第２の
開口を設けることにより、ヒューズ素子上の絶縁膜の厚
さを薄くできるので信頼性を確保しつつ溶断歩留りを改
善できる効果がある。第１の開口は第２の配線層（最上
層の配線層）とその下層の第１の配線層とをつなぐコン
タクト孔と同時に形成でき、第２の開口はボンディング
パッド用の開口と同時に形成できるので工程の増加を招
かない。
【図１】本発明の第１の実施の形態におけるヒューズ素
子の平面図（図１（ａ））、図１（ａ）のＸ−Ｘ線断面
図（図１（ｂ））及び同一チップ上のＤＲＡＭセルアレ
ー部の断面図（図１（ｃ））。
子の平面図（図１（ａ））、図１（ａ）のＸ−Ｘ線断面
図（図１（ｂ））及び同一チップ上のＤＲＡＭセルアレ
ー部の断面図（図１（ｃ））。
【図２】本発明の第１の実施の形態の製造方法の説明の
ための断面図。
ための断面図。
【図３】図２に続いて示す断面図。
【図４】ヒューズ素子上の絶縁膜厚と溶断歩留の関係を
示すグラフ。
示すグラフ。
【図５】本発明の第２の実施の形態におけるヒューズ素
子の平面図（図５（ａ））、図５（ａ）のＸ−Ｘ線断面
図（図５（ｂ））及び同一チップ上のＤＲＡＭセルアレ
ー部の断面図（図５（ｃ））。
子の平面図（図５（ａ））、図５（ａ）のＸ−Ｘ線断面
図（図５（ｂ））及び同一チップ上のＤＲＡＭセルアレ
ー部の断面図（図５（ｃ））。
【図６】第１の従来例におけるヒューズ素子の平面図
（図６（ａ））、図６のＸ−Ｘ線断面図（図６（ｂ））
及び同一チップ上のＤＲＡＭセルアレー部の断面図（図
６（ｃ））。
（図６（ａ））、図６のＸ−Ｘ線断面図（図６（ｂ））
及び同一チップ上のＤＲＡＭセルアレー部の断面図（図
６（ｃ））。
【図７】第２の従来例を示す断面図。
１ シリコン基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ ゲート電極 ４ｆ ダミーパターン ５ 絶縁性スペーサ ６−１，６−２ ソース・ドレイン領域 ７，１０，１５，１８ 層間絶縁膜 ８ コンタクト孔 ９ｂ ビット線 ９ｆ ヒューズ素子の導電膜 １１ コンタクト孔 １２ 容量下部電極 １３ 容量絶縁膜 １４ 容量上部電極 １６ｆ−１，１６ｆ−２ コンタクト孔 １７ｆ−１，１７ｆ−２ ヒューズ素子の電極 １７ｓ 第１の配線層 １９ 第２層目のＡｌ−Ｓｉ−Ｃｕ合金膜 １９ｓ 第２の配線層 １９ａ 導電膜 ２０ カバー膜 ２１，２１Ａ，２１Ｂ 開口 ２２ エッチング素子層 ２３ 開口 ２４ レジスト膜
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−12150（ＪＰ，Ａ) 特開 昭60−65545（ＪＰ，Ａ) 特開 平２−87552（ＪＰ，Ａ) 特開 平５−21605（ＪＰ，Ａ) 特開 平２−25055（ＪＰ，Ａ) 特開 平９−69571（ＪＰ，Ａ) 特開 平９−260601（ＪＰ，Ａ) 特開 平９−51038（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/82
Claims (5)
- 【請求項１】 半導体基板上の第１の層間絶縁膜を選択
的に被覆する第１の導電膜、前記第１の導電膜の設けら
れた第１の層間絶縁膜に堆積された第２の層間絶縁膜お
よび前記第２の層間絶縁膜を被覆し第１のコンタクト孔
及び第２のコンタクト孔を介してそれぞれ前記第１の導
電膜に接続する、第１の配線層用導電膜でなる一対の電
極を有するヒューズ素子と、前記第１の配線層の設けら
れた第２の層間絶縁膜に堆積された第３の層間絶縁膜
と、前記第３の層間絶縁膜を選択的に被覆する第２の配
線層と、前記第２の配線層の設けられた第３の層間絶縁
膜に堆積されたカバー膜とを有する多層配線半導体装置
において、前記ヒューズ素子の第１の導電膜上で第３の
層間絶縁膜を除去してなる第１の開口及び前記第１の開
口部でカバー膜を除去してなる第２の開口がそれぞれ設
けられていることを特徴とする多層配線半導体装置。 - 【請求項２】 第１の開口の側面、その近傍の底面及び
第３の層間絶縁膜の表面を被覆して第２の配線層用導電
膜でなる第２の導電膜が設けられている請求項１記載の
多層配線半導体装置。 - 【請求項３】 第１の導電膜の下部にこれと絶縁されて
ダミーパターンが設けられている請求項１又は２記載の
多層配線半導体装置。 - 【請求項４】 半導体基板上の第１の層間絶縁膜を選択
的に被覆する第１の導電膜を形成し、第２の層間絶縁膜
を堆積し、前記第１の導電膜に達する第１のコンタクト
孔及び第２のコンタクト孔を形成し、第１の配線層を形
成すると同時に前記第１の導電膜にそれぞれ接続する一
対の電極を設けてヒューズ素子を形成する工程と、第３
の層間絶縁膜を堆積し前記第１の導電膜上から選択的に
除去して第１の開口を形成し、第２の配線層用導電膜を
堆積しパターニングして第２の配線層を形成し、カバー
膜を堆積し前記第１の開口部及び第２の配線層部上から
それぞれ選択的に除去して第２の開口及びボンディング
パッド部開口を設ける工程とを含むことを特徴とする多
層配線半導体装置の製造方法。 - 【請求項５】 第２の配線層用導電膜をパターニングし
て第２の配線層を形成するときに、第１の開口の側面、
その近傍の底面及び第３の層間絶縁膜の表面を被覆する
第２の導電膜として前記第２の配線層用導電膜を残す請
求項３記載の多層配線半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22892396A JP2845828B2 (ja) | 1996-08-29 | 1996-08-29 | 多層配線半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22892396A JP2845828B2 (ja) | 1996-08-29 | 1996-08-29 | 多層配線半導体装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1074838A JPH1074838A (ja) | 1998-03-17 |
| JP2845828B2 true JP2845828B2 (ja) | 1999-01-13 |
Family
ID=16883981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22892396A Expired - Fee Related JP2845828B2 (ja) | 1996-08-29 | 1996-08-29 | 多層配線半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2845828B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2944657B1 (ja) * | 1998-08-27 | 1999-09-06 | 広島日本電気株式会社 | メモリ装置用ヒューズ素子の製造方法 |
| KR100532977B1 (ko) * | 1998-12-31 | 2006-05-12 | 주식회사 하이닉스반도체 | 반도체 메모리의 퓨즈부 제조방법_ |
| JP2001284458A (ja) * | 2000-03-31 | 2001-10-12 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| KR20030054791A (ko) * | 2001-12-26 | 2003-07-02 | 동부전자 주식회사 | 반도체 소자의 퓨즈 형성 방법 |
| KR100833588B1 (ko) * | 2002-06-03 | 2008-05-30 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| JP4348355B2 (ja) | 2006-08-31 | 2009-10-21 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置の製造方法 |
| JP5054370B2 (ja) | 2006-12-19 | 2012-10-24 | ルネサスエレクトロニクス株式会社 | 半導体チップ |
-
1996
- 1996-08-29 JP JP22892396A patent/JP2845828B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1074838A (ja) | 1998-03-17 |
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