JP5054370B2 - 半導体チップ - Google Patents

Description

発明は半導体チップに関し、特に、ヒューズを用いた冗長回路を有する半導体チップに関する。

半導体集積回路に於ける冗長回路の選択方式として、レーザー照射による配線溶断を行うことで回路選択する方式が多く用いられている。この方式に用いられるレーザーの照射により溶断される部分（以下、「ヒューズ素子」と記載）は、半導体チップ内で配線として用いられている導電体層により構成され、ヒューズ素子の上部にある層間絶縁膜及びパッシベーション膜は所定の膜厚迄エッチングされる。ここで開口された領域（以下、「ヒューズ開口部」と記載）にレーザーが照射され、その下部のヒューズ素子が溶断される。

一方、半導体チップ組立時におけるダイシング後のチップ吸着工程にて、ダイシングされた半導体チップは、突き上げステージに置かれたフィルム上に搭載され、フィルム裏面から突き上げられた後に金属製コレットのバキューム吸い込みによって吸着される。この際、突き上げステージとフィルムとの摩擦静電気、或いは、フィルムと半導体チップとの間の剥離帯電により半導体チップが帯電し、金属製コレットとの接触時に静電気放電が発生する事が知られている。

コレットの接触部がヒューズ領域に近い場合、この静電気放電が、ヒューズ素子及びヒューズ素子に接続される冗長回路選択用回路を経路として発生する事がある。この際、冗長回路選択用回路内に静電気放電によって流れる電流により、冗長回路選択用回路の動作不具合が発生する場合があった。例えば、当該回路内に過渡的な大電流が流れて回路内素子を溶断する、或いは、当該回路内のゲート電極と半導体基板との間に高電界が発生し、ゲート酸化膜が静電破壊されるなどにより、冗長回路選択用回路の動作不具合が発生していた（例えば、非特許文献１、特許文献１）。

従来の冗長回路選択用回路には、ヒューズ素子上方に配線層が配置されるものがあったが、この配線層はヒューズ開口部の領域内には位置せず、保護素子としても機能していなかった（例えば、特許文献２、特許文献３、特許文献４、特許文献５、特許文献６）。

冗長回路選択用回路に、ヒューズ素子及びヒューズ素子に接続される冗長回路選択用回路を経路として発生する放電に対する保護素子を設ける場合、保護素子の保護能力を確実にする為にはボンディングＰＡＤに接続されるＣＤＭ（Ｃｈａｒｇｅｄ Ｄｅｖｉｃｅ Ｍｏｄｅｌ）耐量を有する保護素子相当がヒューズ素子毎に必要となり、保護素子の面積が多大となる。保護素子として必要となる面積は、デバイス特性等に依存するが、ひとつの保護素子あたり概ね一辺１５ｕｍ〜２０ｕｍ程度の方形領域が必要となる。

又、従来のヒューズ素子に関する保護素子は、電気的に、ヒューズ素子と内部回路との間、或いは内部回路と並列に接続されていた（例えば、特許文献７、特許文献８）。さらに、ヒューズ素子開口部内に露出するように絶縁膜上に形成された導電膜により静電気放電を防止していた（例えば、特許文献９）。
特開平１１−１６３００５号公報 特開２００５−１６６９００号公報 特開２００１−１８９３８５号公報 特開平１１−２６０９２２号公報 特開平１０−７４８３８号公報 特開昭６２−８４５２１号公報 特開平０２−２４４７４０号公報 特開２００６−０７３９３７号公報 特開２００６−０８０４１１号公報 福田保裕著「半導体デバイスの静電気対策」静電気学会誌 第２９巻 第２号 ２００５年、Ｐ１０６

図１５は、従来の半導体チップにおいて各構成要素を配置する領域を示した平面図である。図１５に於いて、半導体チップ９上のコレット接触領域１４０からヒューズ配置領域１２０に静電気放電が至る場合があった。図１６は、従来の半導体チップの主要部分を示した断面図である。図１６に於いて、従来の冗長回路選択用回路には、通常は静電破壊保護素子が設けられていない為、冗長回路選択用回路内に静電気放電によって流れる電流が至る。ここで、図１５、図１６では、静電気放電の経路を太い点線の矢印で示している。このため、当該回路内に過渡的な大電流がヒューズ開口部１７に沿って流れて回路内素子（例えば、ヒューズ素子２１）を溶断する、或いは、当該回路内のゲート電極２５と半導体基板１１との間に高電界が発生し、ゲート酸化膜が静電破壊されるなどにより、冗長回路選択用回路の動作不具合が発生する場合があった。

このように、半導体チップ組立時において発生する静電気放電によって流れる電流がヒューズ素子を介して放電してしまうため、半導体チップの機能に不具合が生じるという問題があった。

本発明に係る半導体チップは、少なくとも一つのヒューズ素子と、前記ヒューズ素子上に設けられたヒューズ開口部と、前記ヒューズ開口部の底部より下層であって、前記ヒューズ素子と同層若しくは上層に配置された放電電極と、を備える。これにより、放電電極を介して半導体チップ組立時において発生する静電気放電によって流れる電流を放電させることができる。これにより、静電気放電によって流れる電流がヒューズ素子を介して放電するのを防止し、半導体チップの機能に不具合が生じることを防止することができる。

本発明によれば、半導体チップ組立時において発生する静電気放電によって流れる電流がヒューズ素子を介して放電してしまうため、半導体チップの機能に不具合の発生を防止することが可能となる。

以下、本発明の実施形態について、図面を参照しながら説明する。各図面において同一の構成または機能を有する構成要素および相当部分には、同一の符号を付し、その説明は省略する。

（実施形態１）
本発明の実施形態１にかかる半導体チップ（半導体装置）の構成について、図１、図２を用いて説明する。図１は、本発明にかかる実施形態１の半導体チップ１において各構成要素を配置する領域の一例を示した平面図である。図１では、ヒューズ素子を配置するヒューズ配置領域１２０と、放電電極を配置する放電電極配置領域１３０とを、半導体チップ１の平面図に実線の枠へ斜線を付した領域（右下がりの斜線がヒューズ配置領域１２０、右上がりの斜線が放電電極配置領域１３０）を示している。また、ヒューズ素子上に形成されるヒューズ開口部の外周１７０（ヒューズ開口部の底部外周）を一点破線で示している。さらに、コレットが接触すると想定されるコレット接触領域１４０を点線の枠へ横線を付した領域で示している。特に明記しない限り以降の説明で用いる同様の図面も同じように表す。図１に於いて、放電電極配置領域１３０は、半導体チップ１上のコレット接触領域１４０とヒューズ配置領域１２０との間に位置している。

図２は、本発明の実施形態１の半導体チップの主要部分を示した断面図である。図２は、半導体チップ１のうち、ヒューズ素子２１と放電電極３１とを含む部分の断面図を示している。図２に示す半導体チップ１は、半導体基板１１の上に、層間絶縁膜１３、１５の二つの配線層を備え、さらに、ヒューズ開口部１７は、ヒューズ素子２１上の層間絶縁膜１５に形成されている。ヒューズ素子２１及び放電電極３１は、層間絶縁膜１５に形成され、コンタクト２３、３３、及びゲート電極２５は、層間絶縁膜１３に形成され、拡散層３５は、半導体基板１１に形成されている。また、図２に於いて、図１に示したコレット接触領域は、矢印の方向になる。

図２に於いて、ヒューズ素子２１は、コンタクト２３を介してゲート電極２５に接続されている。このゲート電極２５は、冗長回路選択用回路の一部を構成するトランジスタのゲートに相当する。放電電極３１は、ヒューズ素子２１と同じ配線層（層間絶縁膜１３）に構成され、コンタクト３３を介して半導体基板１１（拡散層３５）に接続されている。コンタクト３３が接する拡散層３５は、半導体基板１１と同型の不純物拡散層である。これにより、放電電極３１は、電気的に半導体基板１１と同じ電位になるように接続される。また、半導体基板１１と放電電極３１間に介在する寄生抵抗成分は、できるだけ小さくなるように構成される。

図１に示すように、放電電極配置領域１３０は、ヒューズ配置領域１２０よりも、コレットが接触すると想定されるコレット接触領域１４０に近い領域に配置されている。コレットが半導体チップ１の中央付近（半導体チップ１のセンタ付近）に接触し、ヒューズ配置領域１２０がコレット接触領域１４０より外側（半導体チップ１の外周に近い側）に配置される場合、放電電極配置領域１３０は、ヒューズ配置領域１２０よりも半導体チップ１の中央よりに配置されることになる。これは、コレット接触領域１４０から放電電極配置領域１３０までの距離がコレット接触領域１４０からヒューズ配置領域１２０までの距離より短くなるからである。従って、コレットから放電される電流は、放電電極配置領域１３０に設置される放電電極３１へ達しやすくなる。

続いて、本実施形態の半導体装置に於ける組立時ダイシング後のチップ吸着工程の状態について、図３、図４を用いて説明する。図３、図４では、放電経路を太い点線の矢印で示している。図３は、図１に示した半導体チップ１へ吸着工程での放電経路を示した図である。図３に於いて、放電電極３１は、ヒューズ配置領域１２０よりもコレット接触領域１４０に近い放電電極配置領域１３０に配置されている為、放電経路は、ヒューズ配置領域１２０の手前になる放電電極配置領域１３０に至る。図４は、図２に示した半導体チップの主要部分へ吸着工程での放電経路を示した図である。放電電極３１と半導体基板１１とが同電位に接続されており、又、放電電極３１はヒューズ素子２１よりもコレット接触領域１４０に近い位置に配置されている。このため、放電は、ヒューズ素子２１を介した放電経路よりも本実施形態において付加された放電電極３１を介した経路に発生する。

このように、半導体チップ組立時ダイシング後のチップ吸着工程時に発生する静電気放電が、ヒューズ素子２１を介した放電経路よりも放電電極３１を介した経路に発生する為、冗長回路選択用回路内のゲート電極２５にかかる高電圧を防ぎ、当該部分の破壊を防止する事が出来る。

（実施形態２）
図５は、本発明にかかる実施形態２の半導体チップの主要部分の一例を示した断面図である。半導体チップ２における各構成要素を配置する領域は、図１と同様であるものとする。図５に於いて、放電電極３１は、ヒューズ素子２１よりも上層の配線層で構成される。具体的には、図５に示す半導体チップ２は、層間絶縁膜１３，１５，１９を備え、ヒューズ開口部１７は、層間絶縁膜１９に形成されている。ヒューズ素子２１は、図２と同様に層間絶縁膜１５へ形成されている。放電電極３１は、層間絶縁膜１５より上層となる層間絶縁膜１９に形成されている。すなわち、放電電極３１は、ヒューズ素子２１より上層であって、図２と同様にヒューズ開口部１７の底部１７ａより下層に形成されている。他の構成要素は図２と同様であるため説明を省略する。

本実施形態の半導体チップ２は、図５のように放電電極３１が配置されているためヒューズ素子２１とヒューズ開口部１７の底部１７ａまでの距離（図５では距離Ａで示している）より放電電極３１と同底部１７ａまでの距離（図５では距離Ｂで示している）が短くなる。これは、コレット接触領域１４０から放電電極３１までの距離がコレット接触領域１４０からヒューズ素子２１までの距離より短くなるからである。従って、コレットから放電される電流は、放電電極３１へ達しやすくなる。

このように、本実施形態によれば、放電電極３１上部の層間膜膜厚（距離Ｂと同じ長さ）がヒューズ素子２１上部の層間膜膜厚（距離Ａと同じ長さ）よりも薄く形成される為、放電経路が実施形態１よりも更に確実に放電電極３１へ誘導される。なお、図５では放電電極３１を備える場合を実施形態として説明したが、ヒューズ素子２１に放電されないような放電経路を確保できればよい。例えば、層間絶縁層１５に開口を設け、その開口に埋め込まれた金属層へ放電するような放電経路を設けてもよい。つまり、ヒューズ素子２１の上面以上に導電層を備えていればよい。また、電気的な抵抗値が問題ないのであれば、コンタクト３３を積上げても構わない。

また、図６に、半導体チップにおいて各構成要素を配置する領域の別の一例を示す。図６では、コレット接触領域１４０を点線で囲んで示している。図６に示すように、放電電極配置領域１３０とヒューズ配置領域１２０とは、半導体チップ２−１のほぼ中央を互いに並行に並ぶよう配置されており、コレット接触領域１４０は、放電電極配置領域１３０とヒューズ配置領域１２０の両者の一部と両者同等に重なる位置関係となっている。このような場合、半導体チップ２−１のヒューズ配置領域１２０がコレット接触領域１４０と重なる場合であっても、放電電極配置領域１３０とコレット接触領域１４０との重なりも同等となる為、半導体基板１１と放電電極３１間に介在する寄生抵抗成分ができるだけ小さくなるように構成されるため、コレットからの放電電流を放電電極配置領域１３０に誘導する事が可能になる。また、放電電極３１をヒューズ素子２１より上層に配置することにより、コレットからの放電電流を放電電極配置領域１３０に誘導する事が可能となる。

（実施形態３）
図７は、本発明にかかる実施形態３の半導体チップの主要部分の一例を示した断面図である。図７に於いて、放電電極３１は、ヒューズ開口部１７の端に位置し、放電電極３１の一部はヒューズ開口部１７の底部１７ａの下方に配置される。より具体的には、放電電極３１の一部分は、ヒューズ開口部１７の底部１７ａ外周の内側に配置される。なお、半導体チップ３における各構成要素を配置する領域は、図１と同様であるものとする。

このように、本実施形態によれば、一定のヒューズ開口部１７の底部１７ａの面積に於いて、放電電極とヒューズ電極との距離を大きくする事が可能となる。放電電極３１の一部がヒューズ開口部１７の下方に位置している為、放電電極３１を介する放電経路上に抵抗成分を増加させる事がない為、上記各実施形態と同様の効果を損なう事は無い。これにより、上記各実施形態と同様の効果を損なう事無く放電電極とヒューズ電極との距離を大きくする事により、レーザー照射によるヒューズ素子溶断時に溶断されたヒューズ素子がヒューズ素子と放電電極間に付着する、或いは、レーザー照射のエネルギーや照射位置の関係により、レーザー照射が放電電極にまで影響する、などの問題に対する余裕を増加させる事が可能となる。

（実施形態４）
実施形態４では、半導体チップにおいて各構成要素を配置する領域が図１と異なる場合を説明する。図８、図９は、本発明にかかる実施形態６の半導体チップ４−１、４−２において各構成要素を配置する領域の一例を示した平面図である。

図８に於いて、ヒューズ配置領域１２０、放電電極配置領域１３０、及びヒューズ開口部の外周１７０は、コレット接触領域１４０の内側に位置する。すなわち、コレット接触領域１４０がヒューズ配置領域１２０よりも半導体チップ４−１の外周に近くなっている。このため、放電電極配置領域１３０（放電電極３１）は、半導体チップ４−１の外周とヒューズ配置領域１２０（ヒューズ素子２１）との間に配置されることになる。これにより、図８に示す半導体チップ４−１では、コレット接触領域１４０から放電電極配置領域１３０までの距離が、コレット接触領域１４０からヒューズ配置領域１２０までの距離より短くなる。

また、半導体チップの外周付近（外周部）には、スクライブ領域（スクライブ線）が配置されている。また一部の製品を除いて、一般的に半導体チップの外周にＰａｄ（パッド）が配置される場合が多く、これらを考慮して放電電極配置領域１３０を決めることが好ましい。図１０は、半導体チップの外周付近を拡大して示した部分図である。図１０に示す半導体チップ２０では、半導体チップ外周２１１の内側にスクライブ領域２１２がある。放電電極配置領域１３０は、スクライブ領域２１２より内側、すなわちスクライブ領域２１２より半導体チップの中央よりに配置されることが好ましい。具体的には、半導体チップの境界線２１３より内側に配置される。また、半導体チップ２０の外周付近にＰａｄ２１４が配置される場合、放電電極配置領域１３０は、Ｐａｄ２１４より半導体チップの中央よりに配置されることが好ましい。

また、図９に於いて、ヒューズ開口部の外周１７０は、コレット接触領域１４０と交差するように配置されている。このような場合、放電電極配置領域１３０は、ヒューズ配置領域１２０より、コレット接触領域１４０（半導体チップ４−２の一部分の領域）に近くなるように配置される必要がある。これにより、図９に示す半導体チップ４−２では、コレット接触領域１４０から放電電極配置領域１３０までの距離が、コレット接触領域１４０からヒューズ配置領域１２０までの距離より短くなる。

このように、本実施形態によれば、ヒューズ開口部の外周１７０がコレット接触領域の内側または交差して配置される場合にも、コレット接触領域１４０から放電電極配置領域１３０までの距離を、コレット接触領域１４０からヒューズ配置領域１２０までの距離より短くすることにより、コレットから放電される電流を、放電電極３１へ達しやすくすることができる。

なお、図９では、放電電極配置領域１３０がコレット接触領域１４０と重なる例を示したが、これに限られるわけではない。図１または図８において、ヒューズ配置領域１２０と放電電極配置領域１３０との間隔が十分あり、コレット接触領域１４０が放電電極配置領域１３０と重ならない場合もあり得る。例えば、コレット接触領域１４０がヒューズ配置領域１２０と放電電極配置領域１３０との間に配置される場合などである。この場合、半導体チップ４−１、４−２において、コレット接触領域１４０から放電電極配置領域１３０までの距離が、コレット接触領域１４０からヒューズ配置領域１２０までの距離より短くなるように、放電電極配置領域１３０を配置すればよい。

また、本実施形態では、図２または図５に示すように、放電電極３１は、ヒューズ開口部の底部１７ａの下層であって、ヒューズ素子２１と同層若しくは上層に配置されていればよい。また、図２または図７に示すように、放電電極３１の全部または一部分が、ヒューズ開口部の外周１７０（底部１７ａの外周）の内側に配置されていればよい。

（実施形態５）
図１１は、本発明にかかる実施形態５の半導体チップにおいて各構成要素を配置する領域の一例を示した平面図である。図１１において、コレット接触領域１４０は、半導体チップ５の中央付近の領域となっており、点線で囲んで示している。また、ヒューズ配置領域１２０は、半導体チップ１の外周に近い二辺に並行して配置され、ヒューズ開口部の外周１７０は、ヒューズ配置領域１２０を囲んでいる。放電電極配置領域１３０は、コレット接触領域１４０を囲むように配置され、さらに、ヒューズ開口部１７とは異なる開口部（以下、「放電開口部」という）が形成され、放電開口部の外周１８０が放電電極接触領域１３０を囲むように配置されている。

図１２は、本発明にかかる実施形態５の半導体チップの主要部分の一例を示した断面図である。図１２に示す半導体チップ５は、層間絶縁膜１５にヒューズ開口部１７と、放電電極３１上に放電開口部１８が形成されている。その他の構成要素は図２と同様であるため、説明を省略する。図１２に於いて、放電電極３１は、ヒューズ素子２１と隣接して配置されるが、ヒューズ素子上方のヒューズ開口部１７とは別の放電開口部１８の下方に配置される。

また、図１３は、本発明にかかる実施形態５半導体チップにおいて各構成要素を配置する領域の別の一例を示した平面図である。図１３では、放電電極配置領域１３０を黒塗りで表している。図１３に示すように、複数のヒューズ配置領域１２０それぞれを放電電極配置領域１３０で囲むことにより、コレットからの放電電流の経路がヒューズ素子２１に到達するのを遮断している。図１３では、ヒューズ開口部１７は一つとなっているが、それぞれのヒューズ素子２１毎に異なるヒューズ開口部１７を備える場合であってよい。

また、図１３では、複数のヒューズ配置領域１２０それぞれを放電電極配置領域１３０で囲む一例を示したが、図１４のように、ヒューズ開口部に沿って配置される場合であってもよい。図１４は、本発明にかかる実施形態５の半導体チップにおいて各構成要素を配置する領域のさらに別の一例を示した平面図である。図１４でも、放電電極配置領域１３０を黒塗りで表している。図１４に示すように、放電電極配置領域１３０は、ヒューズ開口部の外周１７０の内枠にヒューズを囲んで配置されている。すなわち、放電電極配置領域１３０は、ヒューズ開口部の外周１７０の内側（ヒューズ開口部の底部の内側）にヒューズ配置領域１２０を（図１４では複数のヒューズ配置領域１２０を一つに）囲むように配置されている。図１４では、放電電極配置領域１３０は、ヒューズ開口部の外周１７０に沿って内側に配置されているが、これに限られるわけではない。ヒューズ開口部の外周１７０より内側であって、ヒューズ配置領域１２０を囲むように配置されていれば、静電気放電によって流された電流が放電電極にいたることになる。

このように、本実施形態によれば、図１１に示すようにコレット接触領域１４０を囲むように放電電極配置領域が配置されているため、コレットから放電された電流を放電電極３１へ確実に導くことができる。また、ヒューズ開口部１７と異なる放電開口部１８を形成することにより、さらに確実にコレットからの放電電流を放電電極３１に導くことができる。また、一定のヒューズ素子２１と放電電極３１の距離に於いて、ヒューズ素子２１と放電電極３１それぞれがヒューズ開口部１７，放電開口部１８の下方に配置される為、レーザー照射によるヒューズ素子２１溶断時に溶断されたヒューズ素子２１がヒューズ素子２１と放電電極３１間に付着する問題に対する余裕を増加する事が可能となる。

なお、図１２において、放電電極３１の全部が、放電開口部１８の底部１８ａの下になるように配置されているが、放電電極の一部分が放電開口部１８の底部１８ａの下になるように配置されている場合であってもよい。さらに、図１、図８、図９に示した半導体チップの配置領域においても、図１２に示したように、ヒューズ開口部１７に加え、放電開口部１８を形成することが可能である。これにより、放電電流を放電電極３１へ導きやすくなる。

このように、本発明に係る好適な実施形態によれば、放電電極３１は、放電電流がコレット接触領域１４０からヒューズ素子２１へ到達する放電経路を遮断するように配置され、放電電極３１は、ヒューズ開口部１７より下層であって、ヒューズ素子２１と同層または上層に配置されている。従って、半導体チップ組立時ダイシング後のチップ吸着工程でコレットが接触する部分（コレット接触領域１４０）とヒューズ素子２１との距離よりも、コレットが接触する部分に近い距離の領域に、ヒューズ素子２１の配線層と同層又は上方の配線層で構成される放電電極３１を有する。その放電電極３１は、ヒューズ開口部１７内に少なくともその一部が配置され半導体基板１と同電位になるよう接続される。従って、ヒューズ素子２１へコレットからの放電電流が到達するのを防止することができる。

これにより、半導体装置組み立て工程において発生する静電気放電によって流れる電流がヒューズ素子２１を介して放電し、半導体チップの機能に不具合が生じることを防止することができる。また、本発明の構成によれば、静電気放電の際に、コレット接触領域１４０がヒューズ配置領域１２０に近い場合であっても、放電は抵抗成分の少ない放電電極３１と半導体基板１１間を経路とする。このため、ヒューズ素子２１及びヒューズ素子２１に接続される冗長回路選択用回路が経路となる事を防ぎ、半導体チップの動作不具合発生を防止する効果がある。

また、冗長回路選択用回路に、ヒューズ素子及びヒューズ素子に接続される冗長回路選択用回路を経路として発生する放電に対する保護素子を設ける場合は、保護素子の面積が多大となり、チップサイズが増大するという欠点があった。これは、冗長回路選択用回路の数が多く、一般的には、チップあたりのヒューズ素子単位で数百〜数千個を有する為である。しかしながら、上記各実施形態で説明したように放電電極３１を配置することにより、チップサイズを増大させることなく、半導体装置組み立て工程において発生する静電気放電によって流れる電流がヒューズ素子２１を介して放電し、半導体チップの機能に不具合が生じることを防止することができる。

さらに、従来技術の保護素子では、保護素子が被保護素子と電気的に接続されていた為、保護素子が破壊した場合、保護素子に於いて発生するリーク電流や、保護素子の破壊による電流経路の高抵抗化や切断により、被保護素子が破壊されなくとも、半導体チップの機能に影響を与える事があった。このような不具合も、上記各実施形態で説明したように放電電極３１を配置することにより防止することができる。

また、本発明の好適な実施形態により付加される領域は、一辺数ｕｍの方形領域を一単位として、複数のヒューズ素子２１に対して小数しか必要とならない為、チップ面積への影響は殆ど無い。更に、静電気放電により保護素子に何らかの破壊現象が発生したとしても、保護素子は被保護素子と電気的に接続されていない為、半導体チップの機能に何ら影響を与えない。

上記各実施形態では、放電電極３１をヒューズ開口部１７の底部１７ａより下の層間絶縁膜内に形成しているため、放電電極３１が外部に露出することがない。従って、放電電極３１が酸化するなどの汚染を防止することができる。
なお、上記各実施形態において、コレット接触領域１４０は半導体装置組み立て工程において用いる装置によって異なるため一例を示したに過ぎない。また、上記各実施形態で図面に示したヒューズ素子２１、ヒューズ開口部、放電電極３１、及び放電開口部などの形状や配置領域は一例を示したに過ぎず、当然ながらヒューズの配置箇所を配置数によっては、各実施形態を組み合わせてもよく、これらに限定されるものではない。

本発明にかかる実施形態１の半導体チップにおいて各構成要素を配置する領域の一例を示した平面図である。 本発明にかかる実施形態１の半導体チップの主要部分の一例を示した断面図である。 図１に示した半導体チップへ吸着工程での放電経路を示した図である。 図２に示した半導体チップの主要部分へ吸着工程での放電経路を示した図である。 本発明にかかる実施形態２の半導体チップの主要部分の一例を示した断面図である。 本発明にかかる実施形態２の半導体チップにおいて各構成要素を配置する領域の別の一例を示した平面図である。 本発明にかかる実施形態３の半導体チップの主要部分の一例を示した断面図である。 本発明にかかる実施形態４の半導体チップにおいて各構成要素を配置する領域の一例を示した平面図である。 本発明にかかる実施形態４の半導体チップにおいて各構成要素を配置する領域の別の一例を示した平面図である。 半導体チップの外周付近を拡大して示した部分図である。 本発明にかかる実施形態５の半導体チップにおいて各構成要素を配置する領域の一例を示した平面図である。 本発明にかかる実施形態５の半導体チップの主要部分の一例を示した断面図である。 本発明にかかる実施形態５の半導体チップにおいて各構成要素を配置する領域の別の一例を示した平面図である。 本発明にかかる実施形態５の半導体チップにおいて各構成要素を配置する領域のさらに別の一例を示した平面図である。 従来の半導体チップにおいて各構成要素を配置する領域を示した平面図である。 従来の半導体チップの主要部分を示した断面図である。

符号の説明

１、２、２−１、３、４−１、４−２、５、５−１、９、２０ 半導体チップ
１１ 半導体基板
１３，１５，１９ 層間絶縁膜
１７ ヒューズ開口部
１７ａ ヒューズ開口部の底部
１８ 放電開口部
１８ａ 放電開口部の底部
２１ ヒューズ素子
２３、３３ コンタクト
２５ ゲート電極
３１ 放電電極
３５ 拡散層
１２０ ヒューズ配置領域
１３０ 放電電極配置領域
１４０ コレット接触領域
１７０ ヒューズ開口部の外周
１８０ 放電開口部の外周
２１１ 半導体チップ外周
２１２ スクライブ領域
２１３ 境界線
２１４ Ｐａｄ

Claims (11)

1. 少なくとも一つのヒューズ素子と、
   前記ヒューズ素子上に設けられたヒューズ開口部と、
   前記ヒューズ開口部の底部より下層であって、前記ヒューズ素子と同層若しくは上層に配置された放電電極と、を備え、
   前記放電電極の少なくとも一部分は、前記ヒューズ開口部の底部外周より内側に配置される半導体チップ。
2. 少なくとも一つのヒューズ素子と、
   前記ヒューズ素子上に設けられたヒューズ開口部と、
   前記ヒューズ開口部の底部より下層であって、前記ヒューズ素子と同層若しくは上層に配置された放電電極と、
   前記ヒューズ開口部とは異なる放電開口部と、を備え、
   前記放電電極の少なくとも一部分は、前記放電開口部の底部外周より内側に配置される半導体チップ。
3. 前記放電電極は、半導体チップの中央と前記ヒューズ素子との間に配置されることを特徴とする請求項１または２記載の半導体チップ。
4. 前記放電電極は、前記半導体チップの外周と前記ヒューズ素子との間に配置されることを特徴とする請求項１または２記載の半導体チップ。
5. 前記放電開口部は、前記ヒューズ開口部より半導体チップの中央寄りに配置され、前記半導体チップの一部分の領域を囲み、
   前記放電電極は、前記放電開口部の底部形状に沿って配置されていることを特徴とする請求項２記載の半導体チップ。
6. 前記放電電極は、コレットが接触する領域に対して、前記ヒューズ素子より近い位置に配置されていることを特徴とする請求項１乃至４のいずれかに記載の半導体チップ。
7. 前記放電電極は、前記ヒューズ素子の周囲に配置されることを特徴とする請求項１または２記載の半導体チップ。
8. 前記放電電極は、前記ヒューズ開口部の底部外周の内側に前記ヒューズ素子を囲んで配置されることを特徴とする請求項１記載の半導体チップ。
9. 前記放電電極は、スクライブ領域より半導体チップの中央寄りに配置されることを特徴とする請求項４記載の半導体チップ。
10. 前記放電電極は、パッドが配置された領域より半導体チップの中央寄りに配置されることを特徴とする請求項４記載の半導体チップ。
11. 前記ヒューズ素子と放電電極とは、半導体基板上に配置され、
    前記放電電極は、コンタクトを介して半導体基板に接続されていることを特徴とする請求項１乃至１０のいずれかに記載の半導体チップ。

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