CN101207118B - 半导体芯片 - Google Patents

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Abstract

提出了一种半导体芯片(1)，包括：至少一个熔丝元件(21)；在熔丝元件(21)上方形成的熔丝开口(17)；以及在熔丝开口(17)的底部部分(17a)下面形成的、并且在与熔丝元件(21)相同的层和熔丝元件(21)上方的层之一中形成的放电电极(31)。因此可以将由于在组装半导体芯片时产生的静电放电引起流动的电流通过放电电极(31)进行放电。结果，可以防止由于在组装半导体芯片时产生的静电放电引起流动的电流通过熔丝元件进行放电，从而可以解决在半导体芯片中发生功能失效的问题。

Description

半导体芯片
技术领域
本发明涉及一种半导体芯片，更具体地，涉及一种包括其中包含熔丝的冗余电路的半导体芯片。
背景技术
作为选择半导体集成电路中的冗余电路的方法，在许多情况下采用通过激光辐射来熔化配线来选择冗余电路的方法。通过在所述方法中使用的激光辐射熔化的那部分(在下文中称作“熔丝元件”)由在半导体芯片中用作配线的导电层构成。将在所述熔丝元件上形成的层间绝缘膜和钝化膜刻蚀至预定厚度。向通过刻蚀开口的区域(在下文中称为“熔丝开口”)施加激光束，从而切割在熔丝开口下面形成的熔丝元件。
另一方面，在组装半导体芯片时吸取切割(dice)成小片的芯片的过程中，将切成小片的半导体芯片安装到在升高台上放置的膜上，并且将其从膜的背面一侧升高。随后，采用由金属形成的底座通过真空抽吸抽吸芯片。在这种情况下已知的是，由于在升高台和膜之间产生的摩擦静电、或者由于在膜和半导体芯片之间产生的剥离起电导致对半导体芯片充电，这导致当使半导体芯片与由金属形成的底座接触时产生静电放电。
在熔丝区附近形成底座接触部分的情况下，通过熔丝元件和用于选择与熔丝元件相连的冗余电路的电路产生静电放电，在某些情况下作为放电路径。在这种情况下，由于静电放电引起的流过用于选择冗余电路的电路电流在某些情况下引起用于选择冗余电路的电路操作失效。例如，当瞬时大电流流入电路中从而熔化在电路中设置的元件时、或者当在电路中的栅极电极和半导体衬底之间产生较高电场时从而通过静电放电引起栅极氧化物膜的损坏时(例如，参见Yasuhiro Fukuda2005年在Journal of the Institute of Electrostatics Japan，vol.29，No.2，p.106的“Electrostatic Discharge FailureMechanisms of Semiconductor Devices”和JP 11-163005A)，在用于选择冗余电路的电路中发生操作失效。
在用于选择冗余电路的一些传统电路中，在熔丝元件上面形成配线层。然而，没有将配线层定位于熔丝开口的区域中，并且不会作为保护元件(例如，参见JP 2005-166900A、JP 2001-189385A、JP11-260922A、JP10-74838A和JP 62-84521A)。
在用于保护电路免受放电影响的保护元件设置在用于选择冗余电路的电路中的情况下，所述放电通过熔丝元件和用于选择与熔丝元件相连的冗余电路的电路作为放电路径而产生，需要提供与接合焊盘相连的充电器件模型(CDM)的阻抗等效的阻抗的保护元件，使得确保了保护元件的保护能力。结果，保护元件的面积变大。对于每一个保护元件，同时取决于器件特性等，保护元件所需的面积是具有约15μm至约20μm的边长的正方形区域。
另外，与传统熔丝元件相关联的保护元件电连接在熔丝元件和内部电路之间，或者与内部电路并联(例如，参见JP02-244740A和JP2006-073937A)。此外，在绝缘膜上形成导电膜以便暴露到熔丝元件开口的内侧，从而防止产生静电放电(例如，参见JP2006-080411A)。
图15是示出了其中在现有技术的半导体芯片上形成部件的区域的平面图。如图15所示，在一些情况下，静电放电从半导体芯片9上的底座接触区140到达熔丝形成区120。图16是示出了现有技术半导体芯片的主要部分的截面图。如图16所示，在用于选择冗余电路的传统电路中没有提供静电放电损坏保护元件，所以由于静电放电引起电流流至用于选择冗余电路的电路。在图15和图16中，用于静电放电的路径用粗虚线箭头表示。因此，在一些情况下，在用于选择冗余电路的电路中发生操作失效，例如当瞬时大电流沿熔丝开口17流入电路中从而熔化在电路中设置的元件(例如，熔丝元件21)，或者当在电路中的栅极电极25和半导体衬底11之间产生较高电场从而通过静电放电引起栅极氧化物膜损坏时，在用于选择冗余电路的电路中发生操作失效。
如上所述，由于在组装半导体芯片时产生的静电放电引起流动的电流通过熔丝元件进行放电。结果，在半导体芯片中发生功能失效的问题增加。
发明内容
根据本发明的半导体芯片包括：至少一个熔丝元件；在熔丝元件上方形成的熔丝开口；以及放电电极，在熔丝开口的底部部分下面形成，并且在与熔丝元件相同的层以及熔丝元件上方的层之一中形成。
因此，由于在组装半导体芯片时产生的静电放电引起流动的电流可以通过放电电极进行放电。结果，可以防止由于静电放电引起流动的电流通过熔丝元件进行放电，并且可以防止在半导体芯片中发生功能失效。
根据本发明，防止了由于在组装半导体芯片时产生的静电放电引起流动的电流通过熔丝元件进行放电，从而防止了在半导体芯片中发生功能失效。
附图说明
在附图中：
图1是示出了在根据本发明的实施例1的半导体芯片上其中形成部件的区域的示例的平面图；
图2是示出了根据本发明实施例1的半导体芯片的主要部分的示例的截面图；
图3是示出了在抽吸如图1所示的半导体芯片的工艺期间获得的放电路径的图；
图4是示出了在抽吸图2所示的半导体芯片的主要部分的工艺期间获得的放电路径的图；
图5是示出了根据本发明实施例2的半导体芯片的主要部分的示例的截面图；
图6是示出了在根据本发明实施例2的半导体芯片上其中形成部件的区域的示例的平面图；
图7是示出了根据本发明实施例3的半导体芯片的主要部分的示例的截面图；
图8是示出了在根据本发明实施例4的半导体芯片上其中形成部件的区域的示例的平面图；
图9是示出了在根据本发明实施例4的半导体芯片上其中形成部件的区域的另一个示例的平面图；
图10是半导体芯片的外围部分的局部放大视图；
图11是示出了在根据本发明实施例5的半导体芯片上其中形成部件的区域的示例的平面图；
图12是示出了根据本发明实施例5的半导体芯片的主要部分的示例的截面图；
图13是示出了在根据本发明实施例5的半导体芯片上其中形成部件的区域的示例的平面图；
图14是示出了在根据本发明实施例5的半导体芯片上其中形成部件的区域的另一个示例的平面图；
图15是示出了在现有技术的半导体芯片上其中形成部件的区域的平面图；以及
图16是示出了现有技术的半导体芯片的主要部分的示例的截面图。
具体实施方式
在下文中，将参考附图描述本发明的示范性实施例。附图中，将具有相同结构或功能的部件和相应部分用相同的参考符号表示，并且省略其描述。
(实施例1)
将参考图1和图2描述根据本发明的实施例1的半导体芯片(半导体器件)的结构。图1是示出了在根据本发明的实施例1的半导体芯片1上其中形成部件的区域的示例的平面图。在图1中，在半导体芯片1的平面图中，将其中形成熔丝元件的熔丝形成区120、以及其中形成放电电极的放电电极形成区130表示为各自由实线包围的斜线阴影区(通过正斜线表示的区域代表熔丝形成区120，以及通过反斜线表示的区域代表放电电极形成区130)。另外，在熔丝元件上形成的熔丝开口的外围170(熔丝开口的底部部分的外围)用点划线表示。此外，与底座接触的底座接触区140表示为由虚线包围的水平条形区。除非另有声明，在以下描述中使用的类似图中按照相同的方式表示上述区域。在图1中，放电电极形成区130形成于半导体芯片1上的底座接触区140和熔丝形成区120之间。底座接触区140保持和承载半导体芯片1，并且底座接触区140防止半导体芯片1在组装工艺中掉落。(将底座接触区140称为承载区)
图2是示出了根据本发明实施例1的半导体芯片的主要部分的示例的截面图。具体地，图2是半导体芯片1中包括熔丝元件21和放电电极31的一部分的截面图。图2中所示的半导体芯片1具有两个配线层，即在半导体衬底11上形成的层间绝缘膜13和15。另外，熔丝开口17形成于层间绝缘膜15中的熔丝元件21上面。熔丝元件21和放电电极31形成于层间绝缘膜15中，并且触点23和33以及栅极电极25形成于层间绝缘膜13中。扩散层35形成于半导体衬底11中。另外，在图2中，图1中所示的底座接触区沿箭头所示的方向形成。
在图2中，熔丝元件21通过触点23与栅极电极25相连。栅极电极25与组成用于选择冗余电路的电路一部分的晶体管的栅极相对应。放电电极31形成于其中还形成熔丝元件21的配线层(层间绝缘膜15)中，并且通过触点33与半导体衬底11(扩散层35)相连。与触点33接触的扩散层35是与半导体衬底11相同类型的杂质扩散层。结果，放电电极31在相同的电势与半导体衬底11电连接。另外，在所述结构中，尽可能地减小了在半导体衬底11和放电电极31之间插入的寄生阻抗分量。
如图1所示，放电电极形成区130形成于比熔丝形成区120更靠近将与底座接触的底座接触区140的区域中。当底座开始与半导体芯片1的中心附近(半导体芯片1的中心附近)接触并且熔丝形成区120形成于底座接触区140的外部(与半导体芯片1的外围更靠近的一侧上)时，放电电极形成区130形成于比熔丝形成区120更靠近半导体芯片1的中心的位置处。这是因为底座接触区140和放电电极形成区130之间的距离比底座接触区140和熔丝形成区120之间的距离更短。因此，从底座放电的电流易于到达在放电电极形成区130中形成的放电电极31。
接下来，参考图3和图4描述在组装半导体器件时抽吸已切割的芯片的工艺期间根据本发明实施例1的半导体器件的状态。在图3和图4中，放电路径用粗虚箭头表示。图3是示出了在抽吸如图1所示的半导体芯片1的工艺期间获得的放电路径的图。在图3中，放电电极31形成于位置比熔丝形成区120更靠近底座接触区140的放电电极形成区130中。因此，放电路径到达位置比熔丝形成区120更靠近底座接触区140的放电电极形成区130。图4是示出了在抽吸图2所示的半导体芯片1的主要部分的工艺期间获得的放电路径的图。放电电极31和半导体衬底11在相同的电势下彼此相连，并且放电电极31形成于比熔丝元件21更靠近底座接触区140的位置处。由此，在通过本发明实施例1中附加地设置的放电电极31的路径中而不是通过熔丝元件21中的放电路径产生放电。
这样，在组装半导体芯片时抽吸已切割的芯片工艺中产生的静电放电在通过放电电极31的放电路径中而不是通过熔丝元件21的放电路径中产生。结果，可以防止将较高的电压施加到在用于选择冗余电路的电路中形成的栅极电极25上，并且可以防止相应部分击穿。
(实施例2)
图5是示出了根据本发明实施例2的半导体芯片的主要部分的示例的截面图。在半导体芯片2上其中形成部件的区域与图1中的区域相同。在图5中，放电电极31形成于在其中形成熔丝元件21的层上形成的配线层中。具体地，图5中所示的半导体芯片2包括层间绝缘膜13和15以及层间绝缘膜19，并且包括在层间绝缘膜19中形成的熔丝开口17。熔丝元件21按照与图2相同的方式形成于层间绝缘膜15中。放电电极31形成于在绝缘膜15上形成的层间绝缘膜19中。换句话说，放电电极31形成于在其中形成熔丝电极21的层上形成的层中，并且按照与图2相同的方式形成于熔丝开口17的底部部分17a的下面。其他部件与图2的部件相同，所以省略其描述。注意在以上实施例中，只示出了熔丝元件21和放电电极31的关系示例，放电电极31可以沿半导体芯片2的垂直方向与熔丝元件21的一部分重叠。
在根据本发明实施例2的半导体芯片2中，如图5所示形成放电电极31，所以放电电极31和熔丝开口17的底部部分17a之间的距离(表示为图5中的距离B)比熔丝元件21和底部部分17a之间的距离(表示为图5中的距离A)更短。因此，从底座放电的电流易于到达放电电极31。
因此，根据本发明的实施例2，在放电电极31上形成的层间膜的厚度(与距离B相对应)比在熔丝元件21上形成的层间膜的厚度(与距离A相对应)更小。因此，与本发明实施例1的情况相比，可以更可靠地将放电路径导引至放电电极31。注意，参考图5示作为实施例说明了其中设置了放电电极31的情况，但是可以采用任意结构，只要可以确保这种放电距离防止熔丝元件21放电。例如，可以按照这种方式设置放电路径，使得将开口形成于层间绝缘层15中，并且将金属层嵌入到开口中，使得将电流放电至其中。换句话说，导电层可以形成于熔丝元件21的顶部表面上面或上方。另外，如果电阻值在可允许的范围内，可以堆积触点33。
另外，图6示出了在半导体芯片上其中形成部件的区域的另一个示例。在图6中，底座接触区140由虚线表示。如图6所示，在半导体芯片2-1的实质中心处彼此平行地形成放电电极形成区130和熔丝形成区120。底座接触区140相等地与放电电极形成区130的一部分以及与熔丝形成区120的一部分重叠。在这种情况下，即使当半导体芯片2-1的熔丝形成区120和底座接触区140彼此重叠的情况下，放电电极形成区130还按照相同的方式与底座接触区140重叠。结果，在所述结构中，尽可能地减小了在半导体衬底11和放电电极31之间插入的寄生阻抗分量。因此，可以将放电电流从底座导引至放电电极形成区130。另外，放电电极31形成于熔丝元件21的上方，从而可以将放电电流从底座导引至放电电极形成区130。
(实施例3)
图7是示出了根据本发明实施例3的半导体芯片的主要部分的示例的截面图。在图7中，将放电电极31定位在熔丝开口17的边缘处，并且将放电电极31的一部分定位在熔丝开口17的底部部分17a的下面。具体地，将放电电极31的一部分定位于熔丝开口17的底部部分17a外围的内侧上。注意，在半导体芯片3上其中形成部件的区域与图1的区域类似。
根据本发明的实施例3，在熔丝开口17的底部部分17a的恒定区域中，可以增加放电电极和熔丝电极之间的距离。将一部分放电电极31定位于熔丝开口17下面，所以在通过放电电极31的放电路径上不会增加阻抗分量。在所述结构中，不会削弱于以上实施例类似的效果。因此，在没有削弱于以上实施例类似效果的情况下，增加了放电电极和熔丝电极之间的距离。结果，可以增加对于以下问题的容限：例如，将在通过激光辐射熔化熔丝元件时熔化的熔丝元件沉积在熔丝元件和放电电极之间，或者激光辐射取决于激光辐射的能量或辐射位置而影响放电电极。
(实施例4)
在本发明的实施例4中，描述了在半导体芯片上其中形成部件的区域与图1的区域不同的情况。图8和图9分别示出了根据本发明的实施例4的在半导体芯片4-1和4-2上其中形成部件的区域的示例的平面图。
在图8中，将熔丝形成区120、放电电极形成区130和熔丝开口的外围170定位在底座接触区140的内侧上。换句话说，将底座接触区140定位为比熔丝形成区120更靠近半导体芯片4-1的外围。因此，放电电极形成区130(放电电极31)形成于半导体芯片4-1的外围和熔丝形成区120(熔丝元件21)之间。结果，在图8所示的半导体芯片4-1中，底座接触区140和放电电极形成区130之间的距离比底座接触区140和熔丝形成区120之间的距离小。
另外，在半导体芯片的外围(外围部分)附近，形成划割区(划线(scribe line))。通常，在排除一些产品的许多情况下，焊盘形成于半导体芯片的外围上。因此，优选地是考虑所述事实来确定放电电极形成区130。图10是半导体芯片的外围部分的局部放大视图。在图10中所示的半导体芯片20中，划割区212形成于半导体芯片的外围211的内侧上。优选地，放电电极形成区130形成于划割区212的内侧上，即在比划割区212更靠近半导体芯片的中心的位置处。具体地，放电电极形成区130形成于半导体芯片的边界线213的内侧上。另外，在其中焊盘214形成于半导体芯片20的外围附近的情况下，优选地，放电电极形成区130形成于比焊盘214更靠近半导体芯片中心的位置处。
另外，在图9中，对熔丝开口的外围170进行定位，以便与底座接触区140交叉。在这种情况下，需要将放电电极形成区130形成于比熔丝形成区120更靠近底座接触区140(半导体芯片4-2区域的一部分)的位置处。结果，在图9所示的半导体芯片4-2中，底座接触区140和放电电极形成区130之间的距离比底座接触区140和熔丝形成区120之间的距离小。
这样，根据本发明的实施例4，即使当熔丝开口的外围170形成于底座接触区的内侧上、或者形成为与底座接触区交叉时，将底座接触区140和放电电极形成区130之间的距离设定为比底座接触区140和熔丝形成区120之间的距离小，结果是容易引起从底座放电的电流到达放电电极31。
注意，参考图9说明其中放电电极形成区130与底座接触区140接触的示例，但是本发明不局限于此。如图1和图8所示，在一些情况下，在熔丝形成区120和放电电极形成区130之间提供了足够的空间，并且底座接触区140不与放电电极形成区130重叠。例如，存在其中在熔丝形成区120和放电电极形成区130之间形成底座接触区140的情况。在这种情况下，在每一个半导体芯片4-1和4-2中，可以将放电电极形成区130形成为使得底座接触区140和放电电极形成区130之间的距离比底座接触区140和熔丝形成区120之间的距离小。
另外，在本发明的实施例4中，如图2和图5所示，可以将放电电极31形成于熔丝开口17的底部部分17a下面，并且可以将其形成于其中形成熔丝元件21的层中或者在其中形成熔丝元件21的层上形成的层中。如图3和图8所示，可以将放电电极31的全部或一部分形成于熔丝开口的外围170(底部部分17a的外围)的内侧上。
(实施例5)
图11是示出了在根据本发明实施例5的半导体芯片上其中形成部件的区域的示例的平面图。在图11中，底座接触区140是半导体芯片5的中心附近的区域，用虚线表示。熔丝形成区120沿半导体芯片5的外围附近区域的两侧彼此平行地形成。熔丝开口的外围170围绕熔丝形成区120。将放电电极形成区130形成为围绕底座接触区140。另外，形成与熔丝开口17不同的另一个开口(在下文中称作“放电开口”)，并且将放电开口的外围180形成为围绕放电电极形成区130。
图12是示出了根据本发明实施例5的半导体芯片的主要部分的示例的截面图。图12中所示的半导体芯片5具有在层间绝缘膜15中形成的熔丝开口部分17，并且具有在放电电极31上形成的放电开口18。其他部件与图2的部件相同，因此省略其描述。在图12中，将放电电极31形成为与熔丝元件21相邻，并且将放电电极31定位在与在熔丝元件21上面形成的熔丝开口17分离地形成的放电开口18下面。
另外，图13是示出了在根据本发明实施例5的半导体芯片上其中形成部件的区域的示例的平面图。在图13中，放电电极形成区130用黑实线区表示。如图13所示，多个熔丝形成区120每一个均由放电电极形成130围绕，从而阻断了从底座放电电流的路径，使得电流不会到达熔丝元件21。在图13中，设置了单独的熔丝开口17，但是可以将不同的熔丝开口17配置用于每一个熔丝元件21。
参考图13说明其中多个熔丝形成区120每一个均由放电电极形成区130围绕的情况示例，但是可以如图14所示沿熔丝开口的内侧形成放电电极形成区130。图14是示出了在根据本发明实施例5的半导体芯片上其中形成部件的区域的另一个示例的平面图。同样在图14中，放电电极形成区13由黑色实线区表示。如图14所示，将放电电极形成区130形成为在熔丝开口的外围170的内框架内侧围绕熔丝。换句话说，将放电电极形成区130形成为在熔丝开口的外围170内侧(熔丝开口的底部部分内侧)围绕熔丝形成区120(在图14中将多个熔丝形成区120进行分组)。在图14中，沿熔丝开口的外围170的内侧形成放电电极形成区130，但是放电电极形成区130的结构不局限于此。只要将放电电极形成区130形成于熔丝开口的外围170的内侧并且形成为围绕熔丝形成区120，由于静电放电引起流动的电流到达放电电极。注意，其中在图14中放电电极形成区130围绕3个熔丝元件120的情况示例，熔丝元件的中心熔丝两侧面由放电电极围绕，并且熔丝元件的两侧熔丝三侧面由放电电极围绕。此外，参考图14说明了放电电极形成区130完全地围绕了熔丝区140，但是本发明不局限于此。可以将放电电极形成区130设置为围绕熔丝元件的一部分，例如将放电电极形成为“C”形状。
这样，根据本发明的实施例5，将放电电极形成区形成为如图11所示围绕底座接触区140。结果，可以将放电的电流可靠地从底座导引至放电电极31。此外，形成与熔丝开口17不同的放电开口18，从而使得可以将放电电流更可靠地从底座导引至放电电极31。另外，在熔丝元件21和放电电极31之间的恒定距离处，将熔丝元件21和放电电极31分别形成于熔丝开口17和放电开口18下面。因此，可以增加用于防止将在通过激光辐射熔化熔丝元件21时熔化的熔丝元件21沉积在熔丝元件21和放电电极31之间的问题的容限。
注意，在图12中，将整个放电电极31定位在放电开口18的底部部分18a下面，替代地，可以将放电电极31的一部分定位在放电开口18的底部部分18a下面。同样在其中形成图1、图8和图9中所示的半导体芯片的区域中，除了如图12所示的熔丝开口17之外，形成放电开口18。结果，易于将放电电流导引至放电电极31。
如上所述，根据本发明的示范性实施例，将放电电极31形成为阻断允许电流从底座接触区140流至熔丝元件21的放电路径，并且将放电电极31形成于熔丝开口17下面、并且形成于其中形成熔丝元件21的层中或在其中形成熔丝元件21的层上形成的层中。因此，在位置保持到在组装半导体芯片时抽吸切割的芯片的工艺中将与底座(底座接触区140)接触的部分的距离小于底座接触部分和熔丝元件21之间的距离的区域中，半导体芯片包括在与其中形成熔丝元件21的配线层相同的层中、或在配线层上形成的层中形成的放电电极31。放电电极31的至少一部分形成于熔丝开口17，并且在相同的电势与半导体衬底11相连。因此，可以防止来自底座的放电电流到达熔丝元件21。
结果，可以防止由于在组装半导体器件的工艺中产生的静电放电引起流动的电流通过熔丝元件21放电，并且防止了在半导体芯片中发生功能失效。此外，利用本发明的结构，在静电放电时，即使当将底座接触区140定位为更靠近熔丝形成区120时，电流通过其中存在较小阻抗分量的放电电极31和半导体衬底11之间的路径进行放电。由此，可以获得防止电流通过熔丝元件21和用于选择与熔丝元件21相连的冗余电路的电路作为放电路径而放电，并且防止在半导体芯片中发生操作失效。
另外，在用于选择冗余电路的电路中设置保护元件，用于保护电路不通过熔丝元件和用于选择与所述熔丝元件相连的冗余电路的电路作为放电路径产生放电，存在这样的缺点：保护元件的面积增加，导致芯片的尺寸增加。这是因为提供了大量用于选择冗余电路的电路，并且对于每一个芯片通常将数百至数千个电路设置在熔丝元件的单元中。然而，作为如以上实施例所述形成放电电极31的结果，可以防止在半导体芯片中发生功能失效，而不会增加芯片的尺寸，功能失效是通过由于在组装半导体器件的工艺中产生的静电放电引起流过熔丝元件21的放电电流引起的。
此外，在现有技术的保护元件中，保护元件和受保护元件彼此电连接。因此，在保护元件击穿的情况下，即使当受保护元件没有击穿时，在一些情况下，由于在保护元件中产生的泄漏电流和保护元件损坏导致的阻抗增加以及电流路径断开，半导体芯片的功能也受影响。可以通过如以上实施例中所述形成放电电极31来防止这种失效。
另外，对于多个熔丝元件21要求在本发明的示范性实施例中附加地设置少量的区域，从而对于芯片面积几乎没有影响，所述区域的单元是侧边为数个微米的正方形区域。此外，即使当由于静电放电在保护元件中发生一定的击穿现象时，保护元件和受保护元件没有彼此电连接，因此对于半导体芯片的功能不会发生作用。
在以上实施例中，放电电极31形成于在熔丝开口17的底部部分17a下面形成的层间绝缘膜中。结果，不会将放电电极31暴露在外边。因此，可以防止对放电电极31的诸如氧化之类的沾污。
注意，因为底座接触区140取决于在组装半导体器件的工艺中使用的器件而变化，在以上实施例中只说明了底座接触区140的示例。另外，在以上实施例中只说明了图中所示的熔丝元件21、熔丝开口、放电电极31和放电开口等的每一个的形状和形成区域的示例。可以根据必然形成的部件个数结合以上实施例来确定要形成的熔丝的位置，并且本发明不局限于此。

Claims (18)

1.一种半导体芯片，包括：
熔丝元件；
在所述熔丝元件上面形成的绝缘膜；
在所述绝缘膜中形成的开口，所述开口具有底部；以及
在所述底部下面形成的放电电极，
其中，放电电极形成区形成于比熔丝形成区更靠近将与底座接触的底座接触区的区域中。
2.根据权利要求1所述的半导体芯片，其中放电电极的一部分形成于所述底部的外围内侧的区域处。
3.根据权利要求1所述的半导体芯片，还包括具有另一个底部的另一个开口，
其中放电电极的一部分形成于所述另一个底部的下面。
4.根据权利要求1所述的半导体芯片，其中放电电极形成于半导体芯片的中心部分和熔丝元件之间。
5.根据权利要求1所述的半导体芯片，其中放电电极形成于半导体芯片的外围和熔丝元件之间。
6.根据权利要求3所述的半导体芯片，其中：
所述另一个开口形成为比开口更靠近半导体芯片的中心区域；以及沿所述另一个底部的形状形成放电电极。
7.根据权利要求1所述的半导体芯片，其中放电电极部分地形成于熔丝元件上方。
8.根据权利要求2所述的半导体芯片，其中放电电极形成为在所述底部的外围的内侧区域处部分地围绕熔丝元件。
9.根据权利要求1所述的半导体芯片，还包括另一个熔丝元件，其中所述开口形成于所述熔丝元件的上方。
10.根据权利要求9所述的半导体芯片，其中所述放电电极部分地围绕熔丝元件之一。
11.根据权利要求9所述的半导体芯片，其中所述放电电极部分地围绕熔丝元件。
12.根据权利要求5所述的半导体芯片，其中放电电极形成于比划割区更靠近半导体芯片的中心的位置处。
13.根据权利要求5所述的半导体芯片，其中放电电极形成于比焊盘更靠近半导体芯片中心的位置处。
14.根据权利要求1所述的半导体芯片，其中：
熔丝元件和放电电极形成于半导体衬底上方；以及
放电电极通过触点与半导体衬底相连。
15.根据权利要求1所述的半导体芯片，其中所述放电电极形成于与熔丝元件相同的层和熔丝元件上方的层之一中。
16.根据权利要求1所述的半导体芯片，其中整个所述放电电极形成于所述底部的外围的内侧区域处。
17.一种半导体芯片，包括：
熔丝元件；
放电电极；
熔丝元件上方的具有第一厚度的第一绝缘膜；以及
放电电极上方的具有第二厚度的第二绝缘膜，
其中，放电电极形成于所述第一绝缘膜上，放电电极形成区形成于比熔丝形成区更靠近将与底座接触的底座接触区的区域中。
18.根据权利要求17所述的半导体芯片，其中所述第一绝缘膜不比所述第二绝缘膜更薄。
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