CN1747099A - 半导体装置 - Google Patents
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Abstract
本发明是有关于一种半导体装置，其目的是保护内部电路的晶体管免受半导体装置的冗余用熔丝的截面所产生的ESD电涌的影响。半导体装置的特征在于，包括：添加了第一导电型杂质的半导体基板、在前述半导体基板表面上所形成的绝缘膜、在前述绝缘膜上所形成的熔丝、与前述熔丝电气连接，且添加第二导电型杂质而形成于前述半导体基板表面上的第一扩散层、与基板电位连接，且添加有较前述半导体基板所添加的第一导电型杂质浓度高的前述第一导电型杂质，形成于前述半导体基板表面上，并与前述第一扩散层、前述半导体基板一起构成二极管的第二扩散层以及与前述第一扩散层电气连接的晶体管。
Description
技术领域
本发明涉及一种半导体装置，特别是涉及一种具有用于修正半导体装置的电气不完善问题的熔丝的半导体装置。
背景技术
在存储器等半导体装置(LSI)的制造工程中所产生的电气不完善问题，在制造工程中难以发现，而在制造工程后所实施的电气试验工程中则较为明显。因此，在LSI中为了修正上述不完善问题而设置有冗余用的熔丝。在电气试验工程中所发现的电气的不完善问题，可藉由将熔丝以激光光线进行切断加工(熔丝烧断)而加以修正。
冗余用的熔丝如例如日本专利早期公开的特开平11-67054号公报所示，在半导体基板表面上所形成的场绝缘膜上由多晶硅层而形成，并以绝缘膜覆盖。在熔丝的切断时，由激光光线而与绝缘膜一起被切断。因此，在从熔丝切断后开始到树脂密封为止的期间，熔丝的截面在熔丝开口部暴露于外部。
在从熔丝切断后开始到树脂密封为止的期间所进行的划线工程中，熔丝截面暴露于带电的水中。在该状态下如产生ESD(Electro StaticDischarge，静电放电)，则存在从带电的水向熔丝截面、内部晶体管的栅电极通过电荷，使内部晶体管的栅绝缘膜被破坏的可能性。而且，划线后即使因在搭载有芯片的薄膜上带电了的电荷，也存在电荷从熔丝截面向内部晶体管的栅电极放电，而造成栅绝缘膜的破坏的可能性。
保护半导体装置的内部电路的保护电路，在例如日本专利第3526853号公报中有所记述。该内部电路与接地电位端(高电位侧)和低电压源端(低电位侧)连接，以负电位进行动作。保护电路由连接于接地电压源端和输入端之间并在输入端上产生负极电涌时进行反方向动作的第一二极管、连接于输入端和低电位源端之间并在输入端上产生负极电涌时进行正方向动作的第二二极管、在基板电位端和低电压源端之间所连接的NMOS晶体管、对基板电位端和低电压源端间的电位差进行分压并向NMOS晶体管施加源极·栅极电压的第一及第二电容器构成。第一及第二电容器在没有静电电涌的通常的情况下，以NMOS晶体管的源极·栅极间电压不超过阈值而接通的形态选择各自的容量。如在输入端上流入负极电涌，则在第一二极管上因为流过反方向的静电电涌，所以需要响应时间，使静电电涌在第二二极管的正方向进行响应，而从第二二极管向输入端流过静电电涌电流。基板电位端和低电压源端之间的电位差，与静电电涌的电压变得大致相同，由第一及第二电容器被分压的NMOS晶体管的栅极·源极间电压超过阈值NMOS晶体管接通，通过基板电位端、NMOS晶体管、第二二极管流过静电电涌电流，使内部电路免受静电电涌的影响。
如上所述，半导体装置的冗余用熔丝在由激光被切断后到被树脂密封为止的期间，因截面暴露于外部，所以在划线工程等中，因从截面侵入的电荷，有可能使内部电路晶体管的栅绝缘膜被破坏。但是，虽然有习知的象日本专利第3526853号公报这种，针对从输入端侵入的ESD电涌的对策，但对在冗余用熔丝截面上的ESD电涌，却未进行解决。
由此可见，上述现有的半导体装置在结构与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决半导体装置存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品又没有适切的结构能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新型结构的半导体装置，便成了当前业界极需改进的目标。
有鉴于上述现有的半导体装置存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新型结构的半导体装置，能够改进一般现有的半导体装置，使其更具有实用性。经过不断的研究、设计，并经反复试作样品及改进后，终于创设出确具实用价值的本发明。
发明内容
本发明的目的在于，克服现有的半导体装置存在的缺陷，而提供一种新型结构的半导体装置，所要解决的技术问题是使其可以保护内部电路的晶体管免受半导体装置的冗余用熔丝的截面所产生的ESD电涌的影响，从而更加适于实用。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。为了达到上述发明目的，依据本发明的半导体装置，包括添加有第一导电型杂质的半导体基板、在半导体基板表面上所形成的绝缘膜、在绝缘膜上所形成的熔丝、第一扩散层、第二扩散层、晶体管。第一扩散层与熔丝电气连接，且添加第二导电型杂质而形成于半导体基板表面上。第二扩散层与基板电位连接。而且，第二扩散层添加有较半导体基板所添加的第一导电型杂质浓度高的第一导电型杂质，形成于半导体基板表面上。而且，第二扩散层与第一扩散层、半导体基板一起构成二极管。晶体管与第一扩散层电气连接。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。为了达到上述发明目的，依据本发明的半导体基板、第一扩散层及第二扩散层分别添加例如P型杂质、N型杂质、P型杂质而形成，并以添加了N型杂质的第一扩散层、添加了P型杂质的半导体基板及第二扩散层构成二极管。或者，半导体基板、第一扩散层及第二扩散层分别添加例如N型杂质、P型杂质、N型杂质而形成，并以添加了P型杂质的第一扩散层、添加了N型杂质的半导体基板及第二扩散层构成二极管。
借由上述技术方案，本发明半导体装置至少具有下列优点：
如利用本发明，即使在熔丝截面产生ESD电涌，也可使ESD电涌通过第一扩散层、半导体基板及第二扩散层所构成的二极管，向基板电位释放，所以可防止因从熔丝截面侵入的ESD电涌所造成的晶体管的破坏。
综上所述，本发明特殊结构的半导体装置，可以保护内部电路的晶体管免受半导体装置的冗余用熔丝的截面所产生的ESD电涌的影响。其具有上述诸多的优点及实用价值，并在同类产品中未见有类似的结构设计公开发表或使用而确属创新，其不论在装置结构或功能上皆有较大的改进，在技术上有较大的进步，并产生了好用及实用的效果，且较现有的半导体装置具有增进的多项功效，从而更加适于实用，而具有产业的广泛利用价值，诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
附图说明
图1所示为关于第一实施例的在半导体装置的冗余用熔丝附近所设置的ESD保护电路的电路图。
图2为第一实施例的ESD保护电路的平面图。
图3为图2的III-III的剖面图。
图4为图2的IV-IV的剖面图。
图5所示为冗余用熔丝切断后的状态的剖面图。
图6所示为关于第二实施例的在半导体装置的冗余用熔丝附近所设置的ESD保护电路的电路图。
图7为第二实施例的ESD保护电路的平面图。
图8为图7的VIII-VIII的剖面图。
图9为ESD保护电路的电阻的变形例。
1：P型半导体基板
2：场绝缘膜
3、4：绝缘膜
5：保护膜
10、10’、11、12：N+扩散层
13、13’：P+扩散层
100：开口部
1000：半导体装置
D1、D2、D3：二极管
ESD1、ESD2、ESD3、ESD3’：ESD保护电路
F1、F2、F3：熔丝
M10、M11、M12、M13、M13’、M14、M15、M16、M17、M18、M19：第一层配线
M20、M21：第二层配线
R1、R1’、R2、R3：电阻
R4：金属电阻
TR1、TR2、TR3、TR4、TR5：晶体管
TR6：N型晶体管
n1、n2：节点
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的半导体装置其具体实施方式、结构、特征及其功效，详细说明如后。
(1)第一实施例
[电路]
请参阅图1所示，为关于第一实施例在半导体装置的冗余用熔丝附近所设置的ESD保护电路的电路图。
如图1及图2所示，半导体装置1000包括熔丝F1～F3、ESD保护电路ESD1～ESD3以及具有晶体管TR1～TR5的内部电路。
熔丝F1～F3为用于修正半导体装置1000的电气不完善问题的冗余用熔丝。熔丝F1的一端通过ESD1与P型MOS晶体管TR1的漏极端连接。晶体管TR1的源极端与电源连接，栅极端与基板电位连接。晶体管TR1藉由在向源极端供给电源的状态下总是接通，而通过电阻R1向熔丝F1供给电压。而且，熔丝F1的另一端通过节点n1、ESD2，与内部电路晶体管TR2及TR 3的栅极端连接，且通过节点n1与熔丝F2的一端连接。熔丝F2的另一端，与熔丝F3的一端通过节点n2连接，熔丝F3的另一端在基板电位被接地。而且，熔丝F2及F3通过节点n2、ESD3，与内部电路晶体管TR4及TR5的栅极端连接。
ESD1具有二极管D1及电阻R1，且二极管D1的阴极端与熔丝F1连接，阳极端与基板电位连接。电阻R1与熔丝F1和晶体管TR1的漏极端连接。ESD2具有二极管D2及电阻R2，且二极管D2的阴极端通过节点n1与熔丝F1及F2连接，阳极端与基板电位连接。电阻R2与晶体管TR2及TR 3的栅极端和节点n1连接。ESD3具有二极管D3及电阻R3，且二极管D3的阴极端通过节点n2与熔丝F2及F 3连接，阳极端与基板电位连接。电阻R 3与晶体管TR4及TR5的栅极端和节点n2连接。
ESD1在熔丝F1的截面上产生ESD电涌的情况下，藉由通过二极管D1向基板电位放出电荷，且防止电荷由电阻R1到达晶体管TR1的漏极端，而防止晶体管TR1的栅绝缘膜因ESD电涌被破坏。ESD2在熔丝F1或F2的截面上产生ESD电涌的情况下，藉由通过二极管D2向基板电位放出电荷，且防止电荷由电阻R2到达晶体管TR2及TR3的栅极端，而防止晶体管TR2及TR3的栅绝缘膜因ESD电涌被破坏ESD3在熔丝F2或F3的截面上产生ESD电涌的情况下，藉由通过二极管D3向基板电位放出电荷，且防止电荷由电阻R3到达晶体管TR4及TR5的栅极端，而防止晶体管TR4及TR5的栅绝缘膜因ESD电涌被破坏。
[构造]
下面，请参阅图2至图5所示，对半导体装置1000的冗余用熔丝所使用的ESD保护电路的构造进行说明。
图2为ESD保护电路的平面图。图3为图2的III-III的剖面图。图4为图2的IV-IV的剖面图。图5为用于说明将冗余用熔丝进行切断的状态的剖面图。
如图3及图4所示，半导体装置1000包括P型半导体基板1以及在P型半导体基板1的表面上所形成的场绝缘膜2。P型半导体基板1以晶圆状态载置于载物台上，且与载物台的电位为同电位。虽然在后述的划线工程中，是通过薄膜载置于载物台上，但薄膜非常薄，且晶圆和载物台间的容量非常大，所以与载物台的电位为同电位。熔丝F1～F3为对场绝缘膜2上所形成的多晶硅层进行布线图案制作而形成。如图3所示，熔丝F1被绝缘膜3覆盖，并通过绝缘膜3上所形成的开口部与第一层配线M12及M15连接。第一层配线M12及M15被绝缘膜4及保护膜5覆盖，且在绝缘膜4及保护膜5中形成有位在熔丝F1～F3的上方开口的开口部100。当通过开口部100以激光光线将绝缘膜3及熔丝F1切断时，如图5所示，熔丝F1的截面通过开口部100暴露于外部。这里是以熔丝F1进行说明，但熔丝F2及F3也是同样的。
如图2所示，熔丝F1的一端与电阻R1连接。电阻R1将熔丝F1的多晶硅层延长而变得较熔丝F1细，并进行布线图案制作而形成。电阻R1与熔丝F1的多晶硅层形成于同一层上，其另一端与第一层配线M10连接，而第一层配线M10与晶体管TR1连接。在熔丝F1的电阻R1侧的末端附近，形成有添加了高浓度的N型杂质的N+扩散层10。N+扩散层10，如图4所示，在P型半导体基板1的表面上，形成于不存在场绝缘膜2的区域(有效区域)。熔丝F1的电阻R1侧的末端及N+扩散层10，通过绝缘膜3上所形成的开口部100，与第一层配线M12电气连接。而且，在P型半导体基板1表面的有效区域上，形成有添加了高浓度的P型杂质的P+扩散层13。P+扩散层13为以包围熔丝F1～F3的形态所形成的局部接触。由P+扩散层所构成的局部接触，除了P+扩散层13以外，还以包围P+扩散层13的形态形成有多个。多个局部接触彼此电气连接。例如图4所示，形成有与N+扩散层10最接近的P+扩散层13，且以包围P+扩散层13的形态形成有P+扩散层13’。P+扩散层13和P+扩散层13’如图4所示，通过第一层配线M13及M13’彼此电气连接。这里显示了P+扩散层13、P+扩散层13’，但也可在P+扩散层13’的外侧另外设置由P+扩散层13构成的局部接触。
N+扩散层10、P型半导体基板1以及P+扩散层13构成二极管D1，并将在熔丝截面所产生的ESD电涌，以图4的箭形符号所示的路径向基板电位进行放电。即，将在熔丝F1所产生的ESD电涌，通过N+扩散层10、P型半导体基板1以及P+扩散层13，从P+扩散层13向P型半导体基板1、载物台，或从P+扩散层13通过P+扩散层13’等其它的局部接触，向P型半导体基板1、载物台放出电荷。在将熔丝F1所产生的ESD电涌从N+扩散层10向N+扩散层10下方的P型半导体基板1直接释放的情况下，因P型半导体基板1的电阻值，电涌难以向基板电位释放，但藉由如本实施例所示，构成向包围熔丝F1的P+扩散层13、P+扩散层13’所形成的大面积的低电阻层分散电涌，并从P+扩散层13、P+扩散层13’向P型半导体基板1释放电涌的路径，可迅速地释放ESD电涌。
熔丝F2的一端通过电阻R3、第一层配线M11，与内部电路的晶体管TR4及TR5的栅极端连接。电阻R3与电阻R1同样地，将熔丝F2的多晶硅层延长，使其较熔线F2细，并制作布线图案而形成。熔丝F2的电阻R3侧的末端，采用与图4所示的熔丝F1的情况相同的构成，通过第一层配线M14与N+扩散层11连接。N+扩散层11与P型半导体基板1、P+扩散层13一起构成二极管D3，并与熔丝F1的情况同样地，将熔丝F2及F3的截面所产生的ESD电涌向基板电位放电。在这里，也可藉由使在熔丝F2或F3上带电了的电荷向P+扩散层13进行扩散，而使电荷迅速地向基板电位放电。而且，在P+扩散层13的外侧，由于存在与P+扩散层13电气连接的P+扩散层13’等其它的局部接触，所以可通过P+扩散层13将ESD电涌在大范围的导电层进行扩散，并迅速地向基板电位放电。
熔丝F3的一端通过电阻R3、第一层配线M11，与晶体管TR4及TR5连接，且通过第一层配线M14，与N+扩散层11电气连接。因此，在熔丝F3的截面所产生的ESD电涌，也由N+扩散层11、P型半导体基板1、P+扩散层13所构成的二极管D3，向基板电位放电。即，作为对熔丝F2及F3的ESD对策，共用由N+扩散层11、P型半导体基板1、P+扩散层13所构成的二极管D3。这里，藉由使在熔丝3上带电了的电荷向P+扩散层13进行扩散，可使电荷迅速地向基板电位放电。而且，在P+扩散层13的外侧，由于存在与P+扩散层13电气连接连P+扩散层13’等其它的局部接触，所以可通过P+扩散层13将ESD电涌在大范围的导电层上进行扩散，并迅速地向基板电位放电。这样，藉由对二条熔丝共用一个二极管，可降低ESD保护电路的形成面积，并可防止半导体装置的大型化。另外，熔丝F3的另一端通过第一层配线M17、第二层配线M20，在基板电位被接地。
熔丝F1及F2的另一端(图2纸面下侧)，分别通过第一层配线M15及M16，与第二层配线M21进行连接，且第二层配线M21通过第一层配线M18与N+扩散层12进行连接。N+扩散层12与图4所示的N+扩散层10同样，形成于P型半导体基板1表面的有效区域上。N+扩散层12与P型半导体基板1、P+扩散层13一起构成二极管D2。第一层配线M18还与电阻R2连接。电阻R2也与电阻R1及R3同样地，由多晶硅层形成。电阻R2通过第一层配线M19，与内部电路的晶体管TR2及TR3的栅极端连接。即使在熔丝F1或F2的截面上产生ESD电涌，从熔丝F1或F2的截面侵入的电荷也可通过N+扩散层12、P型半导体基板1、P+扩散层13(二极管D2)，向基板电位进行放电，所以可保护晶体管TR2及TR3的栅绝缘膜免受ESD电涌的影响。在这里，也可藉由使在熔丝F1或F2上带电了的电荷向P+扩散层13进行扩散，而使电荷迅速地向基板电位放电。而且，在P+扩散层13的外侧，由于存在与P+扩散层13电气连接的P+扩散层13’等其它的局部接触，所以可通过P+扩散层13将ESD电涌在大范围的导电层上进行扩散，并迅速地向基板电位放电。
如利用以上所说明的关于本实施例的ESD保护电路，则在从熔丝切断加工后到树脂密封为止的期间所进行的划线工程中，即使熔丝截面暴露于外部，也可保护内部电路的晶体管免受熔丝截面所产生的ESD电涌的影响。具体地说，虽然在划线工程中所使用的水带电的可能性高，但即使因带电了的水而在熔丝截面上产生ESD电涌，也可藉由通过熔丝截面、N+扩散层、P型半导体基板以及P+扩散层向基板电位(载物台)释放电荷，而对内部电路的晶体管进行保护。而且，当在划线工程后，对薄膜上所载置的单片化的半导体装置的芯片进行选取时，即使从带电了的薄膜向熔丝截面产生ESD电涌，也可通过N+扩散层、半导体基板以及P+扩散层向基板电位(载物台)释放电荷。而且，由于在熔丝和内部电路的晶体管之间连接有电阻，所以可抑制电阻从熔丝传达到晶体管。结果，能够有效地保护内部电路的晶体管免受熔丝截面所产生的ESD电涌的影响。
而且，在本实施例中，由于在N+扩散层附近的P型半导体基板表面上形成了P+扩散层，所以在熔丝上带电了的电荷从N+扩散层、P型半导体基板表面，通过P+扩散层向基板电位扩散。此时，由于P+扩散层以包围熔丝的形态而形成，所以可在大面积的P+扩散层上扩散电荷，并迅速地将电荷向基板电位放电。而且，如将P+扩散层形成二层以上，则可使在熔丝上带电了的电荷在更大的面积上进行扩散，并可更加迅速地释放电荷。
而且，在本实施例中，当将多个熔丝连接在相同的晶体管上时，由于以多个熔丝共用二极管，所以可共用构成二极管的N+扩散层，并可降低ESD保护电路的形成面积。
另外，在本实施例中，虽然ESD保护电路的电阻由多晶硅层而形成，但如图9所示，也可藉由延长N+扩散层，而利用N+扩散层构成电阻。在图9的例子中，所示为利用N+扩散层10形成电阻R1’的情况。藉由利用N+扩散层10构成电阻R1’，可降低ESD保护电路的形成面积。
而且，也可取代利用多品硅层和N+扩散层构成电阻，而利用电阻构成熔丝F1～F3，并将熔丝F1～F3作为电阻加以利用。在这种情况下，由于将熔丝F1～F3自身作为电阻使用，所以还可进一步降低ESD保护电路的形成面积。
另外，在上述说明中，是以激光熔丝作为例子进行说明，但本发明也可适用于电熔丝等其它的熔丝上。
(2)第二实施例
请参阅图6所示，为关于本发明的第二实施例的半导体装置的冗余用熔丝附近所设置的ESD保护电路的电路的说明图。
在本实施例中，将ESD保护电路的二极管置换为N型晶体管，并将多晶硅电阻置换为金属电阻。这里，是以将图1的ESD保护电路ESD3置换为关于本实施例的ESD3’的电路作为例子进行说明。ESD3’由置换二极管D3的N型晶体管TR6、置换电阻R3的金属电阻R4构成。N型晶体管TR6的漏极端与熔丝F1连接，且源极端及栅极端通过P+扩散层13与基板电位连接。电阻R4为由金属氧化膜等形成的金属电阻，并与熔丝F1和晶体管TR1的漏极端连接。在熔丝F2或F3的截面所产生的ESD电涌，从N型晶体管TR6通过P+扩散层13向基板电位(载物台)放电，且防止由电阻4而到达晶体管TR1的源极端，所以使晶体管TR1受到保护。在这里，也可藉由将在熔丝F2或F3上带电了的电荷向P+扩散层13进行扩散，而将电荷迅速地向基板电位进行放电。而且，在P+扩散层13的外侧，由于存在与P+扩散层13电气连接的P+扩散层13’等其它的局部接触，所以可通过P+扩散层13将ESD电涌在大范围的导电层进行扩散，并迅速地向基板电位放电。
图7为图6所示的ESD保护电路的平面图，图8为图6所示的ESD保护电路的剖面图，且对与第一实施例相同的构成以相同的符号并省略说明。
如图7及图8所示，N型晶体管TR6包括在P型半导体基板1的表面上所形成的N+扩散层10及10’、栅绝缘膜6及栅极电极7，且N+扩散层10’通过P+扩散层13及P+扩散层13’等其它的局部接触，在基板电位被接地。N+扩散层10由第一层配线M12，与熔丝F1的一端连接。
在图7及图8所示的N型晶体管TR6中，当因在熔丝F2或F3上带电了的电荷而使N+扩散层10的电压上升时，使作为反偏压的N+扩散层10和P型半导体基板1之间击穿，从N+扩散层10向P型半导体基板1流过击穿电流，且击穿电流流入N+扩散层10’。击穿电流形成由N+扩散层10、P型半导体基板1、N+扩散层10’所构成的双极晶体管的基极电流，且N+扩散层10、P型半导体基板1、N+扩散层10’作为双极晶体管进行动作，并可通过N+扩散层10、P型半导体基板1、N+扩散层10’，从P+扩散层13向基板电位将ESD电涌迅速地进行释放。即，可利用N型晶体管TR6的急变缓回击穿，将ESD电涌迅速地进行释放。而且，藉由使在熔丝F2或F3上带电了的电荷向P+扩散层13进行扩散，可使电荷迅速地向基板电位进行放电。而且，在P+扩散层13的外侧，由于存在与P+扩散层13电气连接的P+扩散层13’等其它的局部接触，所以可通过P+扩散层13将ESD电涌在大范围的导电层进行扩散，并迅速地向基板电位放电。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
Claims (18)
1、一种半导体装置，其特征在于其包括：
添加有第一导电型杂质的半导体基板；
在前述半导体基板表面上形成的绝缘膜；
在前述绝缘膜上形成的熔丝；
与前述熔丝电气连接，且添加第二导电型杂质而形成于前述半导体基板表面上的第一扩散层；
与基板电位连接，且添加有较前述半导体基板所添加的第一导电型杂质浓度高的前述第一导电型杂质，形成于前述半导体基板表面上，并与前述第一扩散层、前述半导体基板一起构成二极管的第二扩散层；以及
与前述第一扩散层电气连接的晶体管。
2、根据权利要求1所述的半导体装置，其特征在于其还具有与前述第一扩散层与前述晶体管电气连接的电阻。
3、根据权利要求2所述的半导体装置，其特征在于其中所述的电阻由前述熔丝延长而形成。
4、根据权利要求2所述的半导体装置，其特征在于其中所述的电阻由前述第一扩散层延长而形成。
5、根据权利要求2所述的半导体装置，其特征在于其中所述的熔丝为电阻，且前述电阻由前述熔丝构成。
6、一种半导体装置，其特征在于其包括：
添加有第一导电型杂质的半导体基板；
在前述半导体基板表面上形成的绝缘膜；
在前述绝缘膜上形成的熔丝；
与前述熔丝电气连接，且添加第二导电型杂质而形成于前述半导体基板表面上的第一扩散层；
与基板电位连接，且添加有较前述半导体基板所添加的第一导电型杂质浓度高的前述第一导电型杂质，并形成于前述半导体基板表面上的第二扩散层；
为在前述半导体基板上在前述第一扩散层和前述第二扩散层之间所形成的电极，且与前述第一扩散层及前述第二扩散层一起构成场效应晶体管；以及
与前述第一扩散层电气连接的晶体管。
7、根据权利要求6所述的半导体装置，其特征在于其还具有与前述第一扩散层与前述晶体管电气连接的电阻。
8、根据权利要求7所述的半导体装置，其特征在于其中所述的电阻由金属形成。
9、根据权利要求7所述的半导体装置，其特征在于其中所述的熔丝为电阻，且前述电阻由前述熔丝构成。
10、一种半导体装置，其特征在于其包括：
用于修正半导体装置的电气不完善问题的熔丝；
具有第一端及第二端，且前述第一端与前述熔丝电气连接，前述第二端与基板电位连接的静电破坏防止保护元件；以及
与前述第一端电气连接的晶体管。
11、根据权利要求10所述的半导体装置，其特征在于其中所述的静电破坏防止保护元件为二极管，且前述二极管的阴极端为前述第一端，前述二极管的阳极端为前述第二端。
12、根据权利要求11所述的半导体装置，其特征在于其还具有与前述熔丝和前述晶体管电气连接的电阻。
13、根据权利要求12所述的半导体装置，其特征在于其中所述的电阻由多晶硅层形成。
14、根据权利要求12所述的半导体装置，其特征在于其中所述的电阻由杂质扩散层形成。
15、根据权利要求12所述的半导体装置，其特征在于其中所述的熔丝为电阻，且前述电阻由前述熔丝构成。
16、根据权利要求10所述的半导体装置，其特征在于其中所述的静电破坏防止保护元件为N型场效应晶体管，且前述N型场效应晶体管的漏极端为前述第一端，源极端为前述第二端，并使栅极端与基板电位电气连接。
17、根据权利要求16所述的半导体装置，其特征在于其还具有与前述熔丝与前述晶体管电气连接的电阻。
18、根据权利要求17所述的半导体装置，其特征在于其中所述的电阻由金属形成。
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