JP2002033393A - 半導体集積回路装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 冗長回路の一部を構成するヒューズの切断処
理を容易にする。 【構成】 半導体チップ７に形成された冗長回路の一部
を構成するヒューズ１６を、表面保護膜９上に形成する
とともに、ＣＣＢバンプ６の下地金属ＢＬＭと同一材料
によって構成した。そして、ヒューズ１６の切断箇所
は、下地金属ＢＬＭの一金属層のみによって構成した。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、冗長回路を有する
半導体集積回路装置およびその製造方法に適用して有効
な技術に関するものである。

【０００２】

【従来の技術】近年、半導体集積回路装置においては、
回路機能の向上や記憶容量の増大が進められている。

【０００３】しかし、回路機能の向上や記憶容量の増大
に伴って、半導体チップの製造歩留りを実用的水準以上
に保つことが困難となってきている。

【０００４】回路機能の向上や記憶容量の増大に伴い、
素子や配線等が微細となり、また、半導体チップが大形
となるので、異物等に起因する欠陥発生率が高くなるか
らである。

【０００５】この欠陥発生に起因する半導体チップの製
造歩留りの低下を抑制する技術として冗長構成技術があ
る。

【０００６】冗長構成技術は、予め半導体チップ内に欠
陥部分と置換できる予備エレメントを設けておき、欠陥
が発生した場合にその欠陥部分と予備エレメントとを置
換することによって、半導体チップを救済する技術であ
る。

【０００７】欠陥部分と予備エレメントとの切換えは、
冗長回路の一部を構成するヒューズの切断によって行わ
れている。ヒューズの切断方法には、例えばレーザによ
る方法と、電気的溶断による方法とがある。

【０００８】ヒューズは、通常、例えばポリシリコンか
らなる。この場合のヒューズは、製造上の容易性等の観
点から、例えばＭＯＳ・ＦＥＴのゲート電極をパターン
形成する際に同時にパターン形成されている。すなわ
ち、この場合のヒューズは、半導体チップの最下層に形
成されている。

【０００９】したがって、この場合のヒューズをレーザ
等によって切断する場合には、ヒューズの上方の絶縁膜
あるいは配線等の所定領域部分を除去してヒューズの一
部を露出させた後、その露出部分にレーザビームを照射
することにより切断が行われている。

【００１０】また、冗長回路の一部を構成するヒューズ
としては、例えば特開昭６２−１１９９３８号公報にも
記載がある。

【００１１】この文献のヒューズは、例えばモリブデン
（Ｍｏ）、タングステン（Ｗ）またはクロム（Ｃｒ）等
のような高融点金属からなる。

【００１２】この従来技術においては、ヒューズの切断
に際して、ヒューズを被覆する絶縁膜にヒューズの一部
が露出する開口部を穿孔した後、処理雰囲気を酸化性雰
囲気とした状態で、開口部から露出するヒューズにレー
ザビームを照射し、ビーム照射部のヒューズ材料を昇華
させ、ヒューズの切断を行っている。

【００１３】すなわち、ヒューズの切断に際して、ヒュ
ーズを酸化し、その融点を下げることにより、比較的低
いビームエネルギーでヒューズの切断を可能とし、レー
ザビームの照射によるヒューズ周囲の素子や配線へのダ
メージが抑制されている。

【００１４】

【発明が解決しようとする課題】ところが、上記従来の
技術においては、以下の問題があることを本発明者は見
い出した。

【００１５】すなわち、まず、上記いずれの従来技術の
場合もヒューズを切断する際に、ヒューズ上方の絶縁膜
あるいは配線等の所定領域部分を除去しなければならな
いので、ヒューズの切断処理が複雑となる問題があっ
た。

【００１６】この問題は、ヒューズを半導体チップの比
較的下層に設けた場合において、配線層が多層になる程
問題になる。ヒューズの上方の絶縁膜が厚くなる上、配
線層数が増えるので、それらの除去が困難になるからで
ある。

【００１７】また、上記いずれの従来技術の場合もヒュ
ーズを切断する領域の絶縁膜が開口されるので、その開
口部から不純物イオン等が侵入し、半導体集積回路装置
の信頼性が低下する問題があった。

【００１８】さらに、上記した半導体チップの最下層に
ヒューズを形成する従来技術の場合は、ヒューズの直上
に配線等を形成することができないので、配線のレイア
ウトルールに制約が生じる問題があった。

【００１９】本発明の目的は、冗長回路の一部を構成す
るヒューズの切断処理を容易にすることのできる技術を
提供することにある。

【００２０】また、本発明の他の目的は、冗長回路の一
部を構成するヒューズの切断処理による半導体集積回路
装置の信頼性低下を抑制することのできる技術を提供す
ることにある。

【００２１】さらに、本発明の他の目的は、半導体集積
回路装置を構成する配線のレイアウトルールを緩和する
ことのできる技術を提供することにある。

【００２２】本発明の前記ならびにその他の目的と新規
な特徴は、明細書の記述および添付図面から明らかにな
るであろう。

【００２３】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【００２４】すなわち、本発明は、半導体チップ上の複
数の金属層からなるバンプ用下地金属層上に設けられた
バンプと、そのバンプ用下地金属層の一部の層を用いて
形成した冗長回路を構成するヒューズとを有するもので
ある。

【００２５】また、本発明は、半導体チップに形成され
た冗長回路の一部を構成するヒューズを遷移金属によっ
て構成するとともに、前記半導体チップの表面保護膜上
に設けたものである。

【００２６】また、本発明は、前記半導体チップの主面
上において、前記ヒューズの少なくとも切断領域に、前
記ヒューズを保護するためのヒューズ保護膜を形成した
ものである。

【００２７】また、本発明は、半導体チップに冗長回路
を有する半導体集積回路装置の製造方法であって、前記
半導体チップの上層の絶縁膜上に電極導体パターンをパ
ターン形成する際に、前記冗長回路の一部を構成するヒ
ューズを同時にパターン形成するものである。

【００２８】また、本発明は、所定の反応ガス雰囲気中
において、前記ヒューズの少なくとも切断領域にエネル
ギービームを照射して選択的にＣＶＤを行いヒューズ保
護膜を形成するものである。

【００２９】また、本発明は、前記半導体チップの主面
上において、前記ヒューズの少なくとも切断領域に、前
記ヒューズを保護するためのヒューズ保護膜を形成した
半導体集積回路装置の製造方法であって、前記ヒューズ
をレーザビームまたはフォーカスイオンビームによって
切断した後、そのヒューズの露出領域にエネルギービー
ムを照射して選択的にＣＶＤを行いヒューズ保護膜を形
成するものである。

【００３０】また、本発明は、半導体チップを有する半
導体基板の表面保護膜上にＣＣＢバンプ用下地金属また
はＴＡＢ用下地金属をパターン形成する際、前記ＣＣＢ
バンプ用下地金属またはＴＡＢ用下地金属の少なくとも
一部の構成材料を用いて、前記表面保護膜上に半導体チ
ップの冗長回路の一部であるヒューズを同時にパターン
形成する工程と、前記ヒューズの形成された半導体基板
上にヒューズ保護膜を堆積する工程と、前記ヒューズ保
護膜上に、前記ＣＣＢバンプ用下地金属またはＴＡＢバ
ンプ用下地金属上のヒューズ保護膜部分のみが露出する
フォトレジストパターンを形成する工程と、前記フォト
レジストパターンをエッチングマスクとして、前記ＣＣ
Ｂバンプ用下地金属またはＴＡＢバンプ用下地金属上の
ヒューズ保護膜部分のみを除去する工程と、前記フォト
レジストパターンをデポジションマスクとして、前記半
導体基板上にＣＣＢバンプまたはＴＡＢバンプを形成す
るためのバンプ形成用金属を堆積する工程とを有するも
のである。

【００３１】上記によれば、ヒューズが初めから露出し
ているので、ヒューズを被覆する絶縁膜あるいは配線等
を除去する処理を行うことなく、ヒューズを切断するこ
とができる。

【００３２】また、ヒューズを切断する際に、半導体チ
ップを被覆する絶縁膜に開口部を穿孔しないので、その
開口部から不純物イオン等が侵入する問題を回避するこ
とができる。

【００３３】さらに、ヒューズは表面保護膜上に設けら
れているので、表面保護膜下方の配線層内の配線がヒュ
ーズの有無によって従来程規制を受けないので、配線の
レイアウトルールを緩和することができる。

【００３４】上記によれば、不純物イオンや水分等に起
因するヒューズの腐食、酸化および剥離等を抑制するこ
とができるので、ヒューズの腐食、酸化および剥離等に
起因するヒューズ抵抗値の変動を抑制することができ、
ヒューズ抵抗値の変動に起因する冗長回路の誤動作を抑
制することが可能となる。

【００３５】上記によれば、電極導体パターンをパター
ン形成する際に、ヒューズを同時にパターン形成するの
で、ヒューズをパターン形成するための新たなフォトマ
スクを必要としない。また、ヒューズを形成するために
製造工程数が増加することもない。すなわち、フォトマ
スクおよび製造工程数を増やすことなく、ヒューズを形
成することができる。

【００３６】上記によれば、フォトマスクを増やすこと
なく、また、製造工程数の大幅な増加を招くことなく、
ヒューズ保護膜を形成することが可能となる。

【００３７】上記によれば、切断処理によって露出した
ヒューズの露出部を再びヒューズ保護膜によって被覆す
ることにより、不純物イオンや水分等がヒューズの露出
部から侵入するのを抑制することが可能となる。

【００３８】上記によれば、下地金属上のヒューズ保護
膜部分をエッチング除去する時にエッチングマスクとし
て用いたフォトレジストパターンを、バンプ形成時のデ
ポジションマスクとして用いることにより、フォトマス
クを増やすことなく、また、製造工程数の大幅な増加を
招くことなく、ヒューズ保護膜を形成することが可能と
なる。

【００３９】

【発明の実施の形態】（実施の形態１）図１は本発明の
一実施の形態である半導体集積回路装置の冗長回路の一
部を構成するヒューズの断面図、図２は図１のヒューズ
を有する半導体集積回路装置の部分断面図、図３はＣＣ
Ｂバンプおよび下地金属の拡大断面図、図４は図１のヒ
ューズを有する半導体チップの全体拡大平面図、図５は
図１のヒューズの接続状態を示す回路図、図６は図１の
ヒューズおよびその下方の半導体基板の拡大断面図、図
７は図１のヒューズの全体拡大平面図、図８〜図１２は
図１のヒューズの形成方法例を説明するための要部斜視
図、図１３は切断処理中のヒューズを示す半導体基板の
要部断面図、図１４は切断処理後のヒューズを示す半導
体基板の要部断面図、図１５は図１４の切断処理後のヒ
ューズの全体平面図である。

【００４０】図２に示す本実施の形態１の半導体集積回
路装置は、例えばチップキャリア１ａである。

【００４１】チップキャリア１ａを構成するパッケージ
基板２は、例えばムライト等のようなセラミック材料か
らなる。

【００４２】パッケージ基板２の上下面には、それぞれ
電極３ａ，３ｂが形成されている。電極３ａ，３ｂは、
パッケージ基板２の内部に形成された、例えばタングス
テンからなる内部配線４によって電気的に接続されてい
る。

【００４３】パッケージ基板２の下面の電極３ｂには、
ＣＣＢ(Controlled Collapse Bonding) バンプ５が接合
されている。ＣＣＢバンプ５は、例えば3.５重量％程度
の銀（Ａｇ）を含有するスズ（Ｓｎ）／Ａｇ合金（融
点：２５０〜２６０℃程度）からなる。

【００４４】また、パッケージ基板２の上面の電極３ａ
には、ＣＣＢバンプ５よりも小径のＣＣＢバンプ６が接
合されている。ＣＣＢバンプ６は、例えば１〜５重量％
程度のＳｎを含有する鉛（Ｐｂ）／Ｓｎ合金（融点：３
２０〜３３０℃程度）からなる。

【００４５】ＣＣＢバンプ６は、半導体チップ７の主面
側に形成された下地金属（ＣＣＢバンプ用下地金属）Ｂ
ＬＭに接合されている。すなわち、半導体チップ７は、
ＣＣＢバンプ６を介してパッケージ基板２の電極３ａ上
に実装されている。なお、ＢＬＭは、Ball Limitting M
etalizationの略である。

【００４６】下地金属ＢＬＭは、図３に示すように、例
えば三種類の金属層８ａ〜８ｃが下層から順に積層され
て構成されている。

【００４７】最下層の金属層８ａは、例えばＣｒからな
り、その厚さは、例えば0.０５〜0.２μｍ程度である。
また、中間の金属層８ｂは、例えば銅（Ｃｕ）からな
り、その厚さは、例えば0.５〜2.０μｍ程度である。さ
らに、最上層の金属層８ｃは、例えば金（Ａｕ）からな
り、その厚さは、例えば0.１〜0.２μｍ程度である。

【００４８】このような金属層８ａ〜８ｃによって構成
された下地金属ＢＬＭは、表面保護膜９に穿孔されたス
ルーホール１０を通じて引出し電極１１と電気的に接続
されている。

【００４９】表面保護膜９は、例えば二酸化ケイ素（Ｓ
ｉＯ₂)、あるいは窒化ケイ素（Ｓｉ ₃Ｎ₄）とＳｉＯ₂と
の積層膜からなり、半導体チップ７上に形成された絶縁
膜のうちの最終絶縁膜である。

【００５０】引出し電極１１は、例えばアルミニウム
（Ａｌ）またはＡｌ合金からなり、半導体チップ７（図
２参照）の主面に形成された後述する半導体集積回路と
電気的に接続されている。

【００５１】半導体チップ７は、図２に示すように、キ
ャップ１２によって気密封止されている。キャップ１２
は、例えば窒化アルミニウム（ＡｌＮ）からなり、封止
用半田１３を介してパッケージ基板２の上面に接合され
ている。封止用半田１３は、例えば１０重量％程度のＳ
ｎを含有するＰｂ／Ｓｎ合金（融点：２９０〜３００℃
程度）からなる。

【００５２】なお、キャップ１２とパッケージ基板２と
の接合部におけるパッケージ基板２およびキャップ１２
のそれぞれの表面には、封止用半田１３の濡れ性を良好
にするために、例えばＡｕ／ニッケル（Ｎｉ）／チタン
（Ｔｉ）からなる接合用金属層１４が形成されている。

【００５３】また、半導体チップ７の裏面は、伝熱用半
田１５を介してキャップ１２の下面と接合されている。
伝熱用半田１５は、例えば封止用半田１３と同一のＰｂ
／Ｓｎ合金からなる。なお、キャップ１２の下面にも、
伝熱用半田１５の濡れ性を良好にするために、上記した
接合用金属層１４が形成されている。

【００５４】次に、本実施の形態１の半導体チップ７の
主面側の全体平面図を図４に示す。半導体チップ７の主
面には、例えば論理付きＳＲＡＭ（Static RAM）回路等
のような半導体集積回路が形成されている。半導体集積
回路は、例えばＢｉＣ−ＭＯＳで形成されている。

【００５５】半導体チップ７の主面中央には、例えば論
理付きＳＲＡＭ回路を構成する所定の論理回路ブロック
（図示せず）が配置されている。

【００５６】また、半導体チップ７の主面両側には、例
えば同一のワード・ビット構成のメモリ回路ブロックＭ
が複数配置されている。

【００５７】メモリ回路ブロックＭの各々には、例えば
所定数のＭＯＳ・ＦＥＴからなるメモリセル及びメモリ
の周辺回路が複数形成されている。

【００５８】そして、各メモリ回路ブロックＭには、例
えば予備メモリセル（図示せず）が形成されている。予
備メモリセルは、欠陥メモリセル（図示せず）が発生し
た場合に、その欠陥メモリセルと置換される予備のメモ
リセルである。すなわち、本実施の形態１の半導体チッ
プ７には、冗長回路が形成されている。

【００５９】欠陥メモリセルと予備メモリセルとの切換
えを行うための後述するヒューズは、例えば各メモリ回
路ブロックＭ内の領域Ｆに形成されている。

【００６０】領域Ｆは、例えばメモリの周辺回路形成領
域上で、かつ、ＣＣＢバンプ６の間に形成されている。
なお、ＣＣＢバンプ６はメモリセル形成領域上に形成し
なくてもよい。

【００６１】ヒューズの接続状態を図５に示す。接地ラ
インＧＮＤと電源ラインＶＥＥとの間には、ヒューズ１
６および抵抗Ｒ１ が直列に接続されている。

【００６２】なお、接地ラインＧＮＤには、例えば０Ｖ
程度の電圧が供給され、電源ラインＶＥＥには、例えば
−４Ｖ程度の負の電圧が供給されている。また、抵抗Ｒ
１は、例えば２００ＫΩ程度である。ヒューズ１６の抵
抗はヒューズ材料によるが、例えば１０Ω程度である。

【００６３】ヒューズ１６と抵抗Ｒ１ の間の端子Ｔに
は、抵抗Ｒ２ とダイオードＤ３が接続されている。ま
た抵抗Ｒ１,Ｒ２ は、それぞれダイオードＤ１,Ｄ２
を通して接地ラインＧＮＤに接続されている。

【００６４】ヒューズ１６および抵抗Ｒ１ の端子Ｔ
は、抵抗Ｒ２ を通して、例えばｎチャネルＭＯＳ・Ｆ
ＥＴ（以下、ｎＭＯＳという）１７のゲート電極に接続
されている。

【００６５】ダイオードＤ１ 〜Ｄ３,抵抗Ｒ２ の目
的は、レーザ切断時に発生した電荷が、ＭＯＳのゲート
部に達し、ゲート破壊を起こすのを防止するためであ
る。すなわち、正電荷が発生した場合、その正電荷は、
ダイオードＤ１,Ｄ２ により接地ラインＧＮＤへ逃
げ、負電荷が発生した場合、その負電荷は、ダイオード
Ｄ３ により電源ラインＶＥＥへ逃げるようになってい
る。また、逃げきれない電荷は抵抗Ｒ２ によりエネル
ギーを失うので、ＭＯＳのゲートの破壊は起こらない。

【００６６】そして、ｎＭＯＳ１７は、図示しない予備
デコーダ回路内の切換え回路部に接続されている。切換
え回路部は、ヒューズ１６の切断によって、欠陥メモリ
セルと、予備メモリセルとを置換するための回路部であ
る。

【００６７】本実施の形態１においては、ヒューズ１６
が図５に示したように接続されている場合、ｎＭＯＳ１
７のゲート電極には抵抗Ｒ１ がヒューズ１６の抵抗よ
り充分に大きいので、ヒューズ１６及び抵抗Ｒ２ を通
して接地ラインＧＮＤの電圧（例えば０Ｖ程度）が供給
される。従って、ｎＭＯＳ１７が「ＯＮ」状態となり、
切換え回路部が非動作状態となるようになっている。

【００６８】一方、図５には図示はしないが、ヒューズ
１６が切断された場合は、ｎＭＯＳ１７のゲート電極に
抵抗Ｒ１ を通して負電源ラインＶＥＥの電圧（例えば
−４Ｖ程度）が供給されるので、ｎＭＯＳ１７が「ＯＦ
Ｆ」状態となり、切換え回路部が動作し、欠陥メモリセ
ルと予備メモリセルとの置換が行われるようになってい
る。

【００６９】ところで、本実施の形態１においては、後
述するように、ヒューズ１６が、上記した下地金属ＢＬ
Ｍの構成材料によって構成されている。すなわち、ヒュ
ーズ１６は、耐腐食性に優れている。

【００７０】そこで、本実施の形態１においては、図１
に示すように、ヒューズ１６が、表面保護膜９の上面に
露出された状態で形成されている。

【００７１】このため、本実施の形態１においては、レ
ーザ等によるヒューズ１６の切断に際し、例えば表面保
護膜９に開口部を形成する必要がないので、ヒューズ１
６の切断処理が容易となる上、その開口部から不純物イ
オン等が侵入する現象を防止することが可能となってい
る。

【００７２】ヒューズ１６の拡大断面図を図６に示す。
図６に示す半導体基板１８は、例えばｐ形のシリコン
（Ｓｉ）単結晶からなる。

【００７３】半導体基板１８には、例えば埋め込み層１
９が形成されている。埋め込み層１９には、例えばｎ形
不純物であるアンチモン（Ｓｂ）あるいはヒ素（Ａｓ）
が導入されている。

【００７４】埋め込み層１９の上層には、例えばｐ形Ｓ
ｉ単結晶からなるエピタキシャル層２０が形成されてい
る。エピタキシャル層２０には、引出し拡散層２１およ
び抵抗用拡散層２２ａ，２２ｂが形成されている。

【００７５】引出し拡散層２１には、例えばｎ形不純物
であるリン（Ｐ）またはＡｓが導入されている。また、
抵抗用拡散層２２ａ，２２ｂには、例えばｐ形不純物で
あるホウ素（Ｂ）が導入されている。

【００７６】図５に示した抵抗Ｒ１ および抵抗Ｒ２
の抵抗値は、抵抗用拡散層２２ａ，２２ｂの間のエピタ
キシャル層２０の抵抗値によって設定されている。

【００７７】また、図５のダイオードＤ１ 〜Ｄ３ は
エピタキシャル層２０とｎ型埋め込み層１９によって形
成されている。すなわち、この構造では抵抗とダイオー
ドが一体となっている。

【００７８】なお、抵抗やダイオード等のような素子
は、分離溝２３およびフィールド絶縁膜２４によって電
気的に分離されている。

【００７９】半導体基板１８上には、例えばＳｉＯ₂か
らなる層間絶縁膜２５ａ〜２５ｅおよび上記表面保護膜
９が下層から順に堆積されている。

【００８０】層間絶縁膜２５ａ〜２５ｅのうち、例えば
層間絶縁膜２５ａ〜２５ｃは、その上面が平坦化されて
いる。

【００８１】これは、ヒューズ１６の下方の表面保護膜
９の上面を平坦にすることによって、下地の段差に起因
するヒューズ１６の断線不良を抑制し、ヒューズ１６の
信頼性を確保するためでもある。

【００８２】層間絶縁膜２５ａ，２５ｂの間には、例え
ばＡｌまたはＡｌ合金からなる第１層配線２６ａ1 〜２
６ａ4 が形成されている。

【００８３】そのうち、第１層配線２６ａ1 ，２６ａ4
は、層間絶縁膜２５ａに穿孔されたスルーホール２７ａ
1 ，２７ａ4 を通じて、それぞれ引出し拡散層２１，２
１と電気的に接続されている。

【００８４】また、第１層配線２６ａ2 ，２６ａ3 は、
層間絶縁膜２５ａに穿孔されたスルーホール２７ａ2 ，
２７ａ3 を通じて、それぞれ抵抗用拡散層２２ａ，２２
ｂと電気的に接続されている。

【００８５】層間絶縁膜２５ｂ，２５ｃの間には、例え
ばＡｌまたはＡｌ合金からなる第２層配線２６ｂ1 ，２
６ｂ2 が形成されている。

【００８６】そのうち、第２層配線２６ｂ1 は、層間絶
縁膜２５ｂに穿孔されたスルーホール２７ｂ1 を通じ
て、第１層配線２６ａ1 と電気的に接続されている。

【００８７】また、第２層配線２６ｂ2 は、層間絶縁膜
２５ｂに穿孔されたスルーホール２７ｂ2 を通じて、第
１層配線２６ａ3 と電気的に接続されている。

【００８８】層間絶縁膜２５ｃ，２５ｄの間には、例え
ばＡｌまたはＡｌ合金からなる第３層配線２６ｃ1 ，２
６ｃ2 が形成されている。

【００８９】そのうち、第３層配線２６ｃ1 は、層間絶
縁膜２５ｃに穿孔されたスルーホール２７ｃ1 を通じ
て、第２層配線２６ｂ1 と電気的に接続されている。

【００９０】なお、第３層配線２６ｃ1 は、例えば図５
に示した接地ラインＧＮＤと電気的に接続されている。

【００９１】また、第３層配線２６ｃ2 は、層間絶縁膜
２５ｃに穿孔されたスルーホール２７ｃ2 を通じて、第
２層配線２６ｂ2 と電気的に接続されている。

【００９２】層間絶縁膜２５ｄ，２５ｅの間には、例え
ばＡｌまたはＡｌ合金からなる第４層配線２６ｄ1 ，２
６ｄ2 が形成されている。

【００９３】そのうち、第４層配線２６ｄ2 は、層間絶
縁膜２５ｄに穿孔されたスルーホール２７ｄ1 を通じ
て、第３層配線２６ｃ2 と電気的に接続されている。

【００９４】なお、第４層配線２６ｄ1 は、例えば図５
に示した接地ラインＧＮＤと電気的に接続されている。

【００９５】層間絶縁膜２５ｅ上には、例えばＡｌまた
はＡｌ合金からなる第５層配線２６ｅ1 ，２６ｅ2 が形
成されている。

【００９６】そのうち、第５層配線２６ｅ2 は、層間絶
縁膜２５ｅに穿孔されたスルーホール２７ｅ1 を通じ
て、第４層配線２６ｄ2 と電気的に接続されている。

【００９７】なお、第５層配線２６ｅ1 は、例えば図５
に示した接地ラインＧＮＤと電気的に接続されている。

【００９８】そして、本実施の形態１においては、第３
層配線２６ｃ1 、第４層配線２６ｄ1 および第５層配線
２６ｅ1 の一部が、ヒューズ１６の下方にも延在されて
いる。

【００９９】これは、例えば次の二つの理由による。第
１は、ヒューズ１６の下方の表面保護膜９の上面を平坦
にすることにより、下地の段差に起因するヒューズ１６
の断線不良を抑制し、ヒューズ１６の信頼性を確保する
ためである。

【０１００】第２は、レーザ等によるヒューズ１６の切
断処理に際し、第３層配線２６ｃ1、第４層配線２６ｄ1
および第５層配線２６ｅ1 にレーザ遮蔽体（エネルギ
ービーム遮蔽体）としての機能を持たせることにより、
レーザ等の照射による、ヒューズ１６の下方の素子や配
線等へのダメージを抑制するためである。

【０１０１】また、第３層配線２６ｃ1 、第４層配線２
６ｄ1 および第５層配線２６ｅ1 と、レーザ遮蔽体とを
一体とした理由は、例えばレーザ遮蔽体を孤立させてお
くと、レーザ照射時に発生した電荷等のようなキャリア
がレーザ遮蔽体に帯電し、それによって素子や配線等に
ダメージを与える可能性があるので、それを防止するた
めである。

【０１０２】表面保護膜９上には上記したヒューズ１６
が形成されている。ところで、ヒューズ１６の切断箇所
１６ａを図３に示した下地金属ＢＬＭの三種類の金属層
８ａ〜８ｃによって構成すると、レーザ等による切断処
理が困難となる。

【０１０３】そこで、本実施の形態１においては、ヒュ
ーズ１６の切断箇所１６ａが、例えば金属層８ａのみに
よって構成されている。すなわち、切断箇所１６ａは、
例えばＣｒ層のみによって構成されている。

【０１０４】金属層８ａの両端、すなわち、ヒューズ１
６の両端は、表面保護膜９に穿孔されたスルーホール２
７ｆ1 ，２７ｆ2 を通じて、それぞれ第５層配線２６ｅ
1 ，２６ｅ2 と電気的に接続されている。

【０１０５】ただし、ヒューズ１６の非切断箇所１６ｂ
1 ，１６ｂ2 は、金属層８ａ〜８ｃが図６の下層から順
に積層されて構成されている。

【０１０６】そして、本実施の形態１においては、非切
断箇所１６ｂ2 が、第５層配線２６ｅ1 ，２６ｅ2 間の
表面保護膜９上面に形成された段差部上にかかるように
配置されている。これは、下地の段差部分に三層の８ａ
〜８ｃからなる非切断個所１６ｂ２を配置することによ
り、下地の段差に起因するヒューズ１６の断線不良を抑
制し、ヒューズ１６の信頼性を確保するためである。

【０１０７】ヒューズ１６の全体拡大平面図を図７に示
す。ヒューズ１６は、図７に示すように、必要に応じて
複数配置されている。

【０１０８】各ヒューズ１６の切断箇所１６ａは、切断
し易いように他の部分よりも細くなっている。本実施の
形態１において切断箇所１６ａの幅Ｗ1 は、例えば１５
μｍ以下である。

【０１０９】また、ヒューズ１６の非切断箇所１６ｂ1
は、各切断箇所１６ａに共通に接続されているととも
に、その一部が、ヒューズ１６群の外周の一部を囲むよ
うに延在されている。すなわち、非切断箇所１６ｂ1
は、ガードリングとしての機能を有している。

【０１１０】非切断箇所１６ｂ1 にガードリングとして
の機能を持たせたのは、例えば次の理由による。

【０１１１】第１は、静電気等により外部からヒューズ
１６に高電圧が印加されるのを抑制し、ヒューズ１６の
断線不良を抑制するためである。

【０１１２】第２は、レーザ等によりヒューズ１６を切
断した際に発生した電荷等のようなキャリアを逃がし易
くし、他に悪影響を及ぼさないようにするためである。

【０１１３】第３は、不純物イオン等の侵入を抑制する
ためである。

【０１１４】また、本実施の形態１においては、非切断
箇所１６ｂ1 と、第５層配線２６ｅ1 とを接続するスル
ーホール２７ｆ1 が、非切断箇所１６ｂ1 に沿って延在
されている。

【０１１５】スルーホール２７ｆ1 を延在させた理由
は、ヒューズ１６と表面保護膜９との熱膨張係数の違い
等により表面保護膜９にクラック等が発生したとして
も、そのクラックが広がるのをスルーホール２７ｆ1 に
よって阻止するためである。

【０１１６】なお、ヒューズ１６のもう一方の非切断箇
所１６ｂ2 は、個々分離されて配置されている。

【０１１７】次に、本実施の形態１の半導体集積回路装
置の製造方法の例を図１〜図１５によって説明する。

【０１１８】ここでは、ヒューズ１６の形成方法を説明
した後、ヒューズ１６の切断方法を説明し、さらに半導
体チップ７をパッケージングするまでの工程を説明す
る。

【０１１９】なお、ヒューズ１６の形成工程から切断処
理工程は、半導体チップ７を半導体ウエハ（図示せず）
から分離する前に行う工程である。

【０１２０】まず、図８に示すように、表面保護膜９に
スルーホール１０およびスルーホール２７ｆ1 ，２７ｆ
2 （図６参照）をフォトリソグラフィ技術により同時に
穿孔した後、例えばスパッタリング法により表面保護膜
９上に金属層８ａ〜８ｃを下層から順に堆積する。

【０１２１】続いて、金属層８ｃ上にフォトレジスト
（以下、単にレジストという）膜を堆積し、これをフォ
トリソグラフィ技術によってパターンニングして、レジ
ストパターン２８ａ，２８ｂを形成する。

【０１２２】レジストパターン２８ａは、上記したヒュ
ーズ１６（図７参照）をパターン形成するためのパター
ンである。

【０１２３】レジストパターン２８ａのうちのパターン
部２８ａ1 は、ヒューズ１６の切断箇所１６ａ（図７参
照）を形成するための部分であり、パターン部２８ａ2
は、ヒューズ１６の非切断箇所１６ｂ２（図７参照）を
形成するための部分である。

【０１２４】本実施の形態１においては、レジストパタ
ーン２８ａの形成に際して、パターン部２８ａ1 の幅Ｗ
2 を、例えば金属層８ｂ，８ｃをパターンニングするた
めのウエットエッチング工程の際のサイドエッチング量
以下に設定する。

【０１２５】レジストパターン２８ｂは、上記したＣＣ
Ｂバンプ６用の下地金属ＢＬＭ（図３参照）をパターン
形成するためのパターンである。

【０１２６】次いで、例えばウエットエッチング法によ
り、金属層８ｂ，８ｃをパターン形成する。この際、ウ
エットエッチングは、等方的に進行するので、図９に示
すように、レジストパターン２８ａ，２８ｂの外周下方
の金属層８ｂ，８ｃの一部分もエッチング除去される。

【０１２７】ところで、本実施の形態１においては、パ
ターン部２８ａ1 の幅Ｗ2 をこのウエットエッチング工
程の際のサイドエッチング量以下に設定したので、金属
層８ｂ，８ｃのパターン形成が終了した時に、パターン
部２８ａ1 の下方には、図１０に示すように、金属層８
ａのみしか残らない。

【０１２８】なお、パターン部２８ａ2 の下方には、金
属層８ｂ，８ｃが残るので、レジストパターン２８ａ
は、そのまま残る。すなわち、パターン部２８ａ1 は、
パターン部２８ａ2 に支持された状態で、そのまま残
る。

【０１２９】続いて、図１１に示すように、例えばレジ
ストパターン２８ａ，２８ｂをエッチングマスクとして
ドライエッチング法により金属層８ａをパターンニング
した後、レジストパターン２８ａ，２８ｂを除去して、
図１２に示すように、ヒューズ１６および下地金属ＢＬ
Ｍを同時に形成する。

【０１３０】このように本実施の形態１においては、ヒ
ューズ１６と下地金属ＢＬＭとを同時にパターン形成す
るので、ヒューズ１６を形成するための新たなフォトマ
スクを製造する必要がないし、また、ヒューズ１６を形
成するために新たな製造工程を追加することもない。

【０１３１】その後、下地金属ＢＬＭ上に上記ＣＣＢバ
ンプ６を、例えばリフトオフ法あるいはメタルマスク蒸
着法によって形成する。

【０１３２】次いで、半導体ウエハ上の各半導体チップ
７に対してプローブ検査を行った後、その検査の結果に
基づいて、図１３に示すように、例えば所定のヒューズ
１６の切断箇所１６ａにレーザビーム（エネルギービー
ム）ＬＢ₁を照射し、図１４および図１５に示すよう
に、そのヒューズ１６を切断する。

【０１３３】本実施の形態１においては、上記したよう
にヒューズ１６の切断箇所１６ａが、一つの金属層８ａ
（図６参照）のみによって構成されているので、比較的
低いエネルギーでヒューズ１６を切断することが可能で
ある。

【０１３４】なお、本実施の形態１においては、レーザ
ビームＬＢ₁によるヒューズ切断処理を酸化性雰囲気中
で行う。これは、ヒューズ１６を酸化させ、昇華し易く
することで、ヒューズ切断処理を容易にするためであ
る。

【０１３５】その後、再度プローブ検査を行い、検査に
合格しなかった半導体チップ７にフェイルマークを付け
た後、半導体ウエハから半導体チップ７を分離する。そ
して、分離された半導体チップ７のうちの良品のみを、
図２に示したパッケージ基板２上に実装した後、キャッ
プ１２によって気密封止し、チップキャリア１ａを製造
する。

【０１３６】このように本実施の形態１によれば、以下
の効果を得ることが可能となる。 (1).ヒューズ１６を表面保護膜９上に設けたことによ
り、ヒューズ１６の切断処理に際して、従来のようなヒ
ューズを被覆する絶縁膜あるいは配線等を除去する工程
を必要としないので、ヒューズ１６の切断処理を従来よ
りも容易にすることが可能となる。 (2).ヒューズ１６の切断処理に際して、半導体チップ７
を被覆する表面保護膜９に開口部を穿孔しないで済むの
で、その開口部から不純物イオン等が侵入する従来技術
の問題を回避することが可能となる。 (3).ヒューズ１６の切断箇所１６ａを金属層８ａのみに
よって構成したことにより、レーザ等によるヒューズ１
６の切断処理に際して、比較的低いエネルギーでヒュー
ズ１６を切断することが可能となる。このため、レーザ
照射等に起因するヒューズ１６下方の素子や配線等への
ダメージを抑制することが可能となる。 (4).ヒューズ１６の下方に、第３層配線２６ｃ1 、第４
層配線２６ｄ1 および第５層配線２６ｅ1 の一部を延在
させ、その延在部分にレーザ遮蔽体としての機能を持た
せたことにより、レーザビームＬＢ₁等によるヒューズ
１６の切断処理に起因するヒューズ１６下方の素子や配
線等へのダメージを抑制することが可能となる。 (5).第３層配線２６ｃ1 、第４層配線２６ｄ1 および第
５層配線２６ｅ1 とレーザ遮蔽体とを一体としたことに
より、レーザ照射時に発生した電荷等のようなキャリア
を第３層配線２６ｃ1 、第４層配線２６ｄ1 および第５
層配線２６ｅ1 を通じて逃がすことができるので、その
キャリアに起因する素子や配線等へのダメージを抑制す
ることが可能となる。 (6).ヒューズ１６の下方に第３層配線２６ｃ1 、第４層
配線２６ｄ1 および第５層配線２６ｅ1 の一部を延在さ
せ、ヒューズ１６下方の表面保護膜９の上面を平坦とし
たことにより、下地段差に起因するヒューズ１６の断線
不良を抑制することができ、ヒューズ１６の信頼性を確
保することが可能となる。 (7).ヒューズ１６群の外周の一部に、ヒューズ１６の非
切断箇所１６ｂ1 の一部を延在させ、その延在部分にガ
ードリングとしての機能を持たせたことにより、静電気
等によるヒューズ１６の断線不良を抑制することが可能
となる。また、ヒューズ１６の切断処理に際して発生し
た電荷等のキャリアを非切断箇所１６ｂ1を介して逃が
すことが可能となる。さらに、不純物イオン等の侵入を
抑制することが可能となる。 (8).ヒューズ１６群の外周一部に沿ってスルーホール２
７ｆ1 を延在させたことにより、ヒューズ１６と表面保
護膜９との熱膨張係数の違い等に起因して表面保護膜９
にクラックが発生したとしても、そのクラックの広がり
を抑制することが可能となる。 (9).上記(2) 〜(8) により、ヒューズ１６を有する半導
体チップ７の信頼性および歩留りを確保することが可能
となる。 (10). 下地金属ＢＬＭをパターン形成する際に、ヒュー
ズ１６を同時にパターン形成することにより、ヒューズ
１６をパターン形成するための新たなフォトマスクを製
造する必要がない。また、ヒューズ１６を形成するため
に製造工程を追加することもない。すなわち、フォトマ
スクおよび製造工程を増加させることなく、ヒューズ１
６を形成することが可能となる。

【０１３７】（実施の形態２）図１６は本発明の他の実
施の形態である半導体集積回路装置の断面図、図１７は
ＴＡＢバンプおよびＴＡＢ用下地金属の断面図、図１８
は図１６に示した半導体集積回路装置の冗長回路の一部
を構成するヒューズの断面図、図１９は図１８のヒュー
ズの拡大断面図、図２０は図１８に示したヒューズの平
面図、図２１は切断処理中のヒューズを示す半導体基板
の要部断面図、図２２は切断処理後のヒューズを示す半
導体基板の要部断面図である。

【０１３８】図１６に示す本実施の形態２の半導体集積
回路装置は、例えばＱＦＰ(Quad Flat Package）１ｂで
ある。

【０１３９】半導体チップ７は、ダイパッド２９上に実
装された状態で、例えばエポキシ樹脂等からなるパッケ
ージ本体３０によって封止されている。

【０１４０】そして、半導体チップ７は、ＴＡＢ(Tape
Automated Bonding)用のバンプ３１およびＴＡＢリード
３２を通じて、リード３３と電気的に接続されている。

【０１４１】なお、ＴＡＢ用のバンプ３１は、例えばＡ
ｕからなり、ＴＡＢリード３２は、例えばＣｕからな
り、リード３３は、例えば４２アロイからなる。

【０１４２】ＴＡＢ用のバンプ３１は、図１７に示すよ
うに、下地金属（ＴＡＢ用下地金属）ＩＦを介して引出
し電極１１と電気的に接続されている。

【０１４３】下地金属ＩＦは、例えば三種類の金属層８
ａ〜８ｃが下層から順に積層されて構成されている。

【０１４４】ただし、本実施の形態２において、金属層
８ａは、例えばＴｉからなる。また、金属層８ｂは、Ｎ
ｉからなる。さらに、金属層８ｃは、例えばＡｕからな
る。

【０１４５】ところで、本実施の形態２においても、図
１８に示すように、ヒューズ１６が、表面保護膜９上に
形成されているとともに、下地金属ＩＦの構成材料によ
って構成されている。

【０１４６】したがって、本実施の形態２においても、
前記実施の形態１と同様、ヒューズ１６の切断処理に際
し、表面保護膜９に開口部を形成する必要がないので、
ヒューズ１６の切断処理が容易となる上、その開口部か
ら不純物イオン等が侵入する現象を防止することが可能
となっている。

【０１４７】ただし、本実施の形態２においても、ヒュ
ーズ１６の切断箇所１６ａは、図１９に示すように、例
えば下地金属ＩＦ（図１７参照）を構成する金属層８ａ
のみによって構成されている。

【０１４８】したがって、本実施の形態２においても、
前記実施の形態１と同様、レーザビーム等によるヒュー
ズ１６の切断処理に際して、比較的低いエネルギーでヒ
ューズ１６を切断することが可能である。

【０１４９】また、ヒューズ１６の非切断箇所１６ｂ1
，１６ｂ2 は、下地金属ＩＦを構成する金属層８ａ〜
８ｃによって構成されている。

【０１５０】本実施の形態２においては、非切断箇所１
６ｂ1 ，１６ｂ2 が、表面保護膜９の下地段差にかかる
ように配置されている。そして、切断箇所１６ａは、表
面保護膜９の比較的平坦な面上に形成されている。これ
は、下地段差に起因するヒューズ１６の断線不良を抑制
し、ヒューズ１６の信頼性を確保するためである。

【０１５１】また、本実施の形態２においては、ヒュー
ズ１６の下方にレーザ遮蔽体が設けられていない。すな
わち、ヒューズ１６の下方に所定の配線を配置すること
が可能となっている。このため、配線のレイアウトルー
ルを緩和することが可能になっている。

【０１５２】本実施の形態２のヒューズ１６の全体平面
図を図２０に示す。本実施の形態２においては、ヒュー
ズ１６の非切断箇所１６ｂ1 が、例えば個々分離された
状態となっている。

【０１５３】このようなヒューズ１６は、前記実施の形
態１と同様、下地金属ＩＦと同時にパターン形成されて
いる。したがって、前記実施の形態１と同様、フォトマ
スクおよび製造工程数を増加させることなく、ヒューズ
１６を形成することが可能である。

【０１５４】そして、ヒューズ１６の切断に際しては、
前記実施の形態１と同様、まず、半導体チップ７に対し
て行ったプローブ検査の結果に基づいて、図２１に示す
ように、所定のヒューズ１６の切断箇所１６ａにレーザ
ビームＬＢ₁を照射し、図２２に示すように、そのヒュ
ーズ１６を切断する。

【０１５５】このように本実施の形態２によれば、前記
実施の形態１で得られた(1) 〜(3)および(10)の効果の
他に、次の効果を得ることが可能となる。

【０１５６】すなわち、ヒューズ１６の下方にレーザ遮
蔽体を設けないことにより、ヒューズ１６の下方にも所
定の配線を配置できるので、従来よりも配線のレイアウ
トルールを緩和することが可能となる。

【０１５７】（実施の形態３）図２３は本発明の他の実
施の形態である半導体集積回路装置の冗長回路の一部を
構成するヒューズの全体拡大平面図、図２４は図２３に
示したヒューズの断面図である。

【０１５８】本実施の形態３においては、図２３および
図２４に示すように、ヒューズ１６群の外周に、ヒーズ
１６と別体に形成されたガードリング３４が、ヒューズ
１６群を完全に取り囲むように配置されている。これに
より、ガードリングの効果を前記実施の形態１の場合よ
りも向上させることが可能となる。

【０１５９】ガードリング３４は、図２４に示すよう
に、ヒューズ１６を構成する金属層８ａ〜８ｃが下層か
ら順に積層されて構成されている。

【０１６０】したがって、本実施の形態３においては、
ガードリング３４も、ヒューズ１６や前記下地金属ＢＬ
Ｍ（または下地金属ＩＦ）と同時にパターン形成されて
いる。

【０１６１】ただし、ヒューズ１６の切断箇所１６ａ
は、前記実施の形態１，２と同様、金属層８ａのみによ
って構成されている。

【０１６２】また、ガードリング３４は、図２３および
図２４に示すように、表面保護膜９に穿孔されたスルー
ホール２７ｆ3 を通じて、平面環状の第５層配線２６ｅ
3 と電気的に接続されている。

【０１６３】スルーホール２７ｆ3 は、ガードリング３
４に沿って、ヒューズ１６群を完全に取り囲むように延
在されている。これにより、ヒューズ１６と表面保護膜
９との熱膨張係数の違い等に起因して表面保護膜９にク
ラックが発生したとしても、そのクラックが広がるのを
阻止することが可能となる。

【０１６４】また、ヒューズ１６の下方には、レーザ遮
蔽体３５が、第５層配線２６ｅ1 と別体に設けられてい
る。これにより、前記実施の形態１と同様、レーザ等に
よるヒューズ１６の切断処理に起因するヒューズ１６下
方の素子や配線等へのダメージを抑制することが可能と
なる。

【０１６５】また、レーザ遮蔽体３５により、ヒューズ
１６の切断箇所１６ａ下方の表面保護膜９の上面が平坦
にされている。これにより、前記実施の形態１と同様、
ヒューズ１６の信頼性を確保することが可能となる。

【０１６６】このように本実施の形態３によれば、前記
実施の形態１で得られた(1) 〜(3)および(10)の効果の
他に、次の効果を得ることが可能となる。 (1).ヒューズ１６の下方に、レーザ遮蔽体３５を設けた
ことにより、レーザ等によるヒューズ１６の切断処理に
起因するヒューズ１６下方の素子や配線等へのダメージ
を抑制することが可能となる。 (2).ヒューズ１６の下方に、レーザ遮蔽体３５を設け、
ヒューズ１６下方の表面保護膜９の上面を平坦にしたこ
とにより、下地段差に起因するヒューズ１６の断線不良
を抑制することができ、ヒューズ１６の信頼性を確保す
ることが可能となる。 (3).ヒューズ１６群を完全に取り囲むように、ガードリ
ング３４を配置したことにより、ガードリングの効果を
前記実施の形態１の場合よりも向上させることが可能と
なる。 (4).ヒューズ１６群を完全に取り囲むようにスルーホー
ル２７ｆ3 を延在させたことにより、ヒューズ１６と表
面保護膜９との熱膨張係数の違い等に起因して表面保護
膜９にクラックが発生したとしても、そのクラックの広
がりを阻止することが可能となる。

【０１６７】（実施の形態４）図２５は本発明の他の実
施の形態である半導体集積回路装置の冗長回路の一部を
構成するヒューズの全体拡大平面図、図２６は図２５に
示したヒューズの要部断面図である。

【０１６８】本実施の形態４においては、図２５および
図２６に示すように、ヒューズ１６の非切断箇所１６ｂ
1 が、ヒューズ１６群を完全に取り囲むように延在さ
れ、ガードリングを兼ねている。

【０１６９】本実施の形態４においては、非切断箇所１
６ｂ1 がガードリングを兼ねるので、ヒューズ１６の配
置領域の面積を前記実施の形態３より縮小することが可
能となっている。その上、本実施の形態４の場合、大幅
な面積増大を招くことなく、前記実施の形態３の場合よ
りもヒューズ１６の数を増やすことが可能となってい
る。

【０１７０】また、非切断箇所１６ｂ1 は、図２５およ
び図２６に示すように、表面保護膜９に穿孔されたスル
ーホール２７ｆ4 を通じて、平面環状の第５層配線２６
ｅ4と電気的に接続されている。

【０１７１】スルーホール２７ｆ4 は、非切断箇所１６
ｂ1 に沿って、ヒューズ１６群を完全に取り囲むように
延在されている。これにより、前記実施の形態３と同
様、ヒューズ１６と表面保護膜９との熱膨張係数の違い
等に起因して表面保護膜９にクラックが発生したとして
も、そのクラックが広がるのを阻止することが可能とな
っている。

【０１７２】第５層配線２６ｅ4 は、前記実施の形態１
と同様、その一部がヒューズ１６の下方に延在され、レ
ーザ遮蔽体の機能を有している。

【０１７３】これにより、前記実施の形態１と同様、レ
ーザビーム等によるヒューズ１６の切断処理に起因する
ヒューズ１６下方の素子や配線等へのダメージを抑制す
ることが可能となっている。

【０１７４】また、前記実施の形態１と同様、第５層配
線２６ｅ4 の延在された部分によって、ヒューズ１６の
切断箇所１６ａ下方の表面保護膜９の上面が平坦にされ
ているので、ヒューズ１６の断線不良等が抑制され、ヒ
ューズ１６の信頼性を確保することが可能となってい
る。

【０１７５】このように本実施の形態４によれば、前記
実施の形態１で得られた(1) 〜(6),(9) および(10)の効
果の他に、次の効果を得ることが可能となる。 (1).ヒューズ１６群を完全に取り囲むように非切断箇所
１６ｂ1 を配置したことにより、ガードリングの効果を
前記実施の形態１の場合よりも向上させることが可能と
なる。 (2).ヒューズ１６群を完全に取り囲むようにスルーホー
ル２７ｆ4 を延在させたことにより、ヒューズ１６と表
面保護膜９との熱膨張係数の違い等に起因して表面保護
膜９にクラックが発生したとしても、そのクラックの広
がりを阻止することが可能となる。 (3).非切断箇所１６ｂ1 がガードリングを兼ねるので、
ヒューズ１６の領域の面積を前記実施の形態３よりも縮
小することが可能となる。その上、大幅な面積増大を招
くことなく、前記実施の形態３の場合よりもヒューズ１
６の数を増やすことが可能となる。

【０１７６】（実施の形態５）図２７は本発明の一実施
の形態である半導体集積回路装置の要部断面図、図２８
〜図３１は図２７の半導体集積回路装置の製造方法例の
説明図、図３２〜図３４は図２７の半導体集積回路装置
のヒューズの切断方法例の説明図である。

【０１７７】本実施の形態５においては、図２７に示す
ように、ヒューズ１６が、表面保護膜９上に堆積された
ヒューズ保護膜３６によって被覆され保護されている。
これにより、本実施の形態５においては、不純物イオン
や水分等に起因するヒューズ１６の腐食、酸化および剥
離等を抑制することが可能になっている。

【０１７８】ヒューズ保護膜３６は、例えばＳｉＯ₂か
らなり、下地金属ＢＬＭの上面を除く、半導体チップ７
の主面上のほぼ全面に堆積されている。ヒューズ保護膜
３６の厚さは、例えばヒューズ保護膜３６の材料やヒュ
ーズ保護膜３６の形成後の熱処理条件等によって変わる
ので一概に言えないが、例えば５０ｎｍ〜５００ｎｍ程
度の範囲に設定されている。

【０１７９】これは、ヒューズ保護膜３６が薄すぎる
と、不純物イオンや水分等が浸透してしまうおそれがあ
り、厚すぎると、ヒューズ１６の切断時にヒューズ保護
膜３６にクラックが入り、切断対象のヒューズ１６に隣
接する他のヒューズ１６に悪影響を及ぼす可能性がある
ことを考慮したためである。

【０１８０】次に、本実施の形態５の半導体集積回路装
置の製造方法例を図２８〜図３１によって説明する。

【０１８１】まず、図２８に示すように、ヒューズ保護
膜３６をヒューズ１６および下地金属ＢＬＭを被覆する
ようにＣＶＤ法等によって表面保護膜９上に堆積した
後、ヒューズ保護膜３６上にレジスト膜２８を塗布す
る。なお、この段階は、半導体チップ７を半導体ウエハ
（図示せず）から切り出す前の段階である。

【０１８２】続いて、レジスト膜２８をフォトリソグラ
フィ技術によってパターニングし、図２９に示すよう
に、表面保護膜９上に下地金属ＢＬＭの上面上のヒュー
ズ保護膜３６部分のみが露出するようなレジストパター
ン２８ｃを形成する。

【０１８３】その後、レジストパターン２８ｃをエッチ
ングマスクとして、下地金属ＢＬＭの上面上のヒューズ
保護膜３６部分をエッチング除去する。これにより、図
３０に示すように、下地金属ＢＬＭの上面が露出する。

【０１８４】最後に、レジストパターン２８ｃを図３１
に示すように除去した後、下地金属ＢＬＭ上に、図２７
に示したＣＣＢバンプ６を形成する。

【０１８５】次に、本実施の形態５の半導体集積回路装
置のヒューズ１６の切断方法例を図３２〜図３４によっ
て説明する。

【０１８６】まず、真空処理室中において、図３２に示
すように、ヒューズ保護膜３６の所定部分に、例えば集
束イオンビームＦＩＢを照射して、そのヒューズ保護膜
３６部分を除去する。そして、これにより、ヒューズ１
６の一部を露出させる。なお、この処理は、半導体チッ
プ７を半導体ウエハ（図示せず）から切り出す前でも切
り出した後でも良い。

【０１８７】続いて、真空を破らずに連続して、図３３
に示すように、ヒューズ１６の切断箇所１６ａに集束イ
オンビームＦＩＢを照射してヒューズ１６を切断する。

【０１８８】このヒューズ１６は、集束イオンビームＦ
ＩＢによって切断することに限定されるものではなく種
々変更可能であり、例えばレーザビームによって切断し
ても良い。レーザビームにより切断する場合、ビームは
ヒューズ保護膜を透過し、ヒューズにより吸収され、ヒ
ューズは熱により気化され切断される。

【０１８９】ただし、集束イオンビームＦＩＢを用いた
場合、レーザビームを用いた場合と比較して、次の第１
〜第３の効果が得られる。

【０１９０】第１に、レーザビームの場合は、ヒューズ
１６を気化膨張させる時の衝撃によってヒューズ保護膜
３６を破壊するので、その衝撃によってヒューズ保護膜
３６にクラック等が発生し易いが、集束イオンビームＦ
ＩＢの場合は、ヒューズ保護膜３６をイオンによってエ
ッチング除去するので、ヒューズ保護膜３６にクラック
等が発生し難い。

【０１９１】第２に、レーザビームの場合は、ビームが
透明膜を透過してヒューズ１６の下方の素子や配線等に
もダメージを与えてしまうおそれがあるが、集束イオン
ビームＦＩＢの場合はそのような心配がない。

【０１９２】第３に、レーザビームの場合は、ヒューズ
１６の気化膨張時の衝撃によってヒューズ保護膜３６を
破壊するので、ヒューズ保護膜３６の破片が異物等とな
るおそれがあるが、集束イオンビームＦＩＢの場合はそ
のような心配がない。

【０１９３】このようにしてヒューズ１６を切断した
後、本実施の形態５においては、所定の反応ガス雰囲気
中において、図３４に示すように、ヒューズ切断処理に
より露出したヒューズ１６の露出部に、例えばレーザビ
ーム（エネルギービーム）ＬＢ ₂を照射して選択的にＣ
ＶＤを行い、その露出部を被覆するヒューズ保護膜３６
ａを形成する。ヒューズ保護膜３６ａも、例えばＳｉＯ
₂からなる。これにより、不純物イオンや水分等がヒュ
ーズ１６の露出部から侵入するのを抑制することが可能
となる。なお、ヒューズ保護膜３６ａの形成に際しては
反応ガスをガスノズル等により膜の形成領域のみに供給
するようにしてもよい。

【０１９４】ただし、ヒューズ保護膜３６ａを形成する
際のエネルギービームは、レーザビームＬＢ₂に限定さ
れるものではなく種々変更可能であり、例えば集束イオ
ンビームや電子ビームを用いても良い。また、ヒューズ
保護膜３６ａを、例えば通常のフォトリソグラフィ技術
によってパターン形成しても良い。

【０１９５】このように本実施の形態５においては、以
下の効果を得ることが可能となる。 (1).半導体チップ７の表面保護膜９上に形成されたヒュ
ーズ１６をヒューズ保護膜３６によって被覆したことに
より、不純物イオンや水分等に起因するヒューズ１６の
腐食、酸化および剥離等を抑制することができるので、
ヒューズ１６の腐食、酸化および剥離等に起因するヒュ
ーズ抵抗値の変動を抑制することができ、ヒューズ抵抗
値の変動に起因する冗長回路の誤動作を抑制することが
可能となる。 (2).ヒューズ１６を集束イオンビームＦＩＢによって切
断することにより、ヒューズ切断処理時にヒューズ保護
膜３６にクラック等が発生するのを抑制することが可能
となる。また、ヒューズ切断処理時にヒューズ１６の下
方の素子や配線等に与えるダメージを低減することが可
能となる。さらに、ヒューズ切断処理時に発生する異物
等を低減することが可能となる。 (3).ヒューズ切断処理により露出したヒューズ１６の露
出部を再びヒューズ保護膜３６ａによって被覆すること
により、不純物イオンや水分等がヒューズ１６の露出部
から侵入するのを抑制することができるので、ヒューズ
１６の腐食、酸化および剥離等を抑制することが可能と
なる。 (4).上記(1) 〜(3) により、半導体集積回路装置の歩留
りおよび信頼性を向上させることが可能となる。

【０１９６】（実施の形態６）図３５および図３６は本
発明の他の実施の形態である半導体集積回路装置の製造
方法例の説明図である。

【０１９７】本実施の形態６においては、半導体集積回
路装置の構造は、図２７に示した前記実施の形態５と同
様であるが、その製造方法が異なる。以下、本実施の形
態６の半導体集積回路装置の製造方法例を図３５および
図３６によって説明する。

【０１９８】まず、前記実施の形態５と同様にして、図
３５に示すように、ヒューズ保護膜３６上に下地金属Ｂ
ＬＭの上面上のヒューズ保護膜３６部分のみが露出する
レジストパターン２８ｃを形成した後、そのレジストパ
ターン２８ｃをエッチングマスクとして下地金属ＢＬＭ
上のヒューズ保護膜３６部分をエッチング除去する。な
お、この段階は、前記実施の形態５と同様、半導体チッ
プ７（図２７参照）を半導体ウエハ（図示せず）から切
り出す前の段階である。

【０１９９】続いて、本実施の形態６においては、図３
６に示すように、レジストパターン２８ｃを残したまま
半導体ウエハ上に、例えばＣＣＢバンプ６（図２７参
照）を形成するためのＰｂ／Ｓｎ合金等からなる半田
（バンプ形成用金属）３７を蒸着法等によって堆積す
る。

【０２００】すなわち、本実施の形態６においては、ヒ
ューズ保護膜３６を形成する時にエッチングマスクとし
て用いたレジストパターン２８ｃを、そのままＣＣＢバ
ンプ形成用のデポジションマスクとして用いている。し
たがって、新たなフォトマスクを製造する必要がない。

【０２０１】次いで、レジストパターン２８ｃを除去す
ることにより、レジストパターン２８ｃ上の半田３７を
除去して、下地金属ＢＬＭ上にのみ半田３７を残す。そ
して、その後、熱処理を行い下地金属ＢＬＭ上の半田３
７を加熱溶融して、表面張力により半球状のＣＣＢバン
プ６（図２７参照）を形成する。

【０２０２】このように本実施の形態６においては、前
記実施の形態５で得られた効果の他に以下の効果を得る
ことが可能となる。

【０２０３】すなわち、ヒューズ保護膜３６の形成時に
エッチングマスクとして用いたレジストパターン２８ｃ
を、ＣＣＢバンプ形成用の半田３７のデポジションマス
クとして用いることにより、フォトマスクを増やすこと
なく、また、製造工程数の大幅な増加を招くことなく、
ヒューズ保護膜３６を有する半導体集積回路装置を製造
することが可能となる。したがって、半導体集積回路装
置の製造コストや製造時間の大幅な増加を招くことな
く、信頼性の高い半導体集積回路装置を製造することが
可能となる。

【０２０４】（実施の形態７）図３７は本発明の他の実
施の形態である半導体集積回路装置の要部断面図、図３
８は図３７の半導体集積回路装置の要部平面図、図３９
は図３７の半導体集積回路装置の製造方法例の説明図で
ある。

【０２０５】本実施の形態７においては、図３７、図３
８に示すように、ヒューズ保護膜３６が、ヒューズ１６
の切断領域のみに形成されている。

【０２０６】ヒューズ１６の切断領域は、ヒューズ１６
の非切断箇所１６ｂ１ ，１６ｂ２の金属層８ｃ，８ｃ
間の領域であって、非切断箇所１６ｂ１ ，１６ｂ２
間の金属層１６ａの表面を被覆する程度の領域である。

【０２０７】ただし、ヒューズ保護膜３６は、ヒューズ
１６の非切断箇所１６ｂ１ ，１６ｂ２ に若干かかる
ように形成されている。

【０２０８】これは、ヒューズ１６の非切断箇所１６ｂ
１ ，１６ｂ２ は、その最上層のＡｕ等からなる金属
層８ｃによりヒューズ保護機能を有しているので、その
非切断箇所１６ｂ１ ，１６ｂ２ の金属層８ｃ，８ｃ
にヒューズ保護膜３６が若干かかる程度にすれば、目的
とするヒューズ１６の保護を良好にできるからである。

【０２０９】そして、本実施の形態７においては、図３
８に示すように、ヒューズ保護膜３６が、個々のヒュー
ズ１６毎に互いに分離された状態で配置されている。

【０２１０】これにより、例えば所定のヒューズ１６の
切断時にそのヒューズ１６を被覆するヒューズ保護膜３
６にクラックが発生したとしても、そのクラックが隣接
する他のヒューズ１６を被覆するヒューズ保護膜３６に
広がる心配がない。

【０２１１】このようなヒューズ保護膜３６を形成する
には、例えば所定の反応ガス雰囲気中において、図３９
に示すように、ヒューズ１６の切断領域のみにレーザビ
ームＬＢ₂等を照射して選択的にＣＶＤを行い形成すれ
ば良い。なお、本実施の形態７のヒューズ保護膜３６の
形成に際しても、前記実施の形態５と同様、反応ガスを
膜の形成領域のみに供給するようにしてもよい。

【０２１２】ただし、このヒューズ保護膜３６を形成す
る際のエネルギービームは、レーザビームＬＢ₂に限定
されるものではなく種々変更可能であり、例えば集束イ
オンビームや電子ビームを用いても良い。また、ヒュー
ズ保護膜３６を、例えば通常のフォトリソグラフィ技術
によってパターン形成しても良い。

【０２１３】このように本実施の形態７においては、前
記実施の形態５で得られた効果の他に、以下の効果を得
ることが可能となる。 (1).ヒューズ保護膜３６を個々のヒューズ１６毎に互い
に分離した状態で配置したことにより、例えばヒューズ
１６の切断時にそのヒューズ１６を被覆するヒューズ保
護膜３６にクラックが発生したとしても、そのクラック
が他のヒューズ１６を被覆するヒューズ保護膜３６に広
がる心配がないので、そのクラックに起因する他のヒュ
ーズ１６の信頼性の低下を防止することが可能となる。
したがって、半導体集積回路装置の歩留りおよび信頼性
を向上させることが可能となる。 (2).ヒューズ保護膜３６をレーザＣＶＤ法によって選択
的に形成することにより、フォトマスクを増やすことな
く、また、製造工程数の大幅な増加を招くことなく、ヒ
ューズ保護膜３６を形成することが可能となる。したが
って、半導体集積回路装置の製造コストや製造時間の大
幅な増加を招くことなく、信頼性の高い半導体集積回路
装置を製造することが可能となる。

【０２１４】（実施の形態８）図４０は本発明の他の実
施の形態である半導体集積回路装置の要部断面図、図４
１および図４２は図４０の半導体集積回路装置の製造方
法例の説明図である。

【０２１５】本実施の形態８においては、図４０に示す
ように、チップキャリヤ１ａのパッケージ基板２とキャ
ップ１２とからなるパッケージ内において、例えばパッ
ケージ基板２と半導体チップ７との対向面間にヒューズ
保護膜３６ｂが充填されている。このヒューズ保護膜３
６ｂは、例えばポリパラキシレンまたはポリイミド等か
らなる。これにより、前記実施の形態５と同様、不純物
イオンや水分等に起因するヒューズ１６の腐食、酸化お
よび剥離等を抑制することが可能になっている。

【０２１６】ただし、ヒューズ保護膜３６ｂは、必ずし
もパッケージ内またはパッケージ基板２と半導体チップ
７との対向面間に充填されている必要はなく、少なくと
もヒューズ１６を被覆する程度にパッケージ内に注入さ
れていれば良い。

【０２１７】このようなチップキャリヤ１ａを製造する
には、例えば次のようにする。まず、図４１に示すよう
に、半導体チップ７をＣＣＢバンプ６を介してパッケー
ジ基板２上に実装する。

【０２１８】続いて、図４２に示すように、半導体チッ
プ７とパッケージ基板２との対向面間に、例えばポリパ
ラキシレンまたはポリイミドからなるヒューズ保護膜３
６ｂを充填する。

【０２１９】その後、パッケージ基板２の接合用金属層
１４と、キャップ１２（図４０参照）の脚部の接合用金
属層１４とを半田接合すると同時に、半導体チップ７の
裏面とキャップ１２の内壁面の接合用金属層１４とを半
田接合して、図１に示したチップキャリヤ１ａを製造す
る。

【０２２０】このように本実施の形態８においては、例
えばパッケージ基板２と半導体チップ７との対向面間に
ヒューズ保護膜３６ｂを充填したことにより、不純物イ
オンや水分等に起因するヒューズ１６の腐食、酸化およ
び剥離等を抑制することができるので、ヒューズ１６の
腐食、酸化および剥離等に起因するヒューズ抵抗値の変
動を抑制することができ、ヒューズ抵抗値の変動に起因
する冗長回路の誤動作を抑制することが可能となる。し
たがって、半導体集積回路装置の歩留りおよび信頼性を
向上させることが可能となる。

【０２２１】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態１〜８に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。

【０２２２】例えば前記実施の形態１においては、ＣＣ
Ｂバンプ用の下地金属をＣｒ／Ｃｕ／Ａｕによって構成
した場合について説明したが、下地金属は、下地との接
着性を目的とした金属層と、金属層を構成する原子等の
拡散防止を目的とした金属層と、表面酸化等の防止を目
的とした金属層とを積層した構造を有すれば良く、例え
ばＴｉ／Ｎｉ／Ａｕの積層膜またはＴｉ／プラチナ（Ｐ
ｔ）／Ａｕの積層膜によって構成しても良い。

【０２２３】また、前記実施の形態１においては、レー
ザ遮蔽体と、ヒューズの下方の配線とを一体とした場合
について説明したが、これに限定されるものではなく、
例えば図４３および図４４に示すように、レーザ遮蔽体
３５と、第５層配線２６ｅ1とを別体としても良い。

【０２２４】また、前記実施の形態１においては、ヒュ
ーズの非切断箇所の一部をヒューズ群の一部を取り囲む
ように延在させた場合について説明したが、これに限定
されるものではなく、例えば図４５および図４６に示す
ように、一方の非切断箇所１６ｂ1 を共通接続し、スル
ーホール２７ｆ1を延在させるだけでも良い。

【０２２５】また、図４７および図４８に示すように、
ヒューズ１６の非切断箇所１６ｂ1をヒューズ１６群の
外周に沿って延在させ、ヒューズ１６群を完全に取り囲
むようにしても良い。この場合、前記実施の形態１の場
合よりも、ガードリングの効果を向上させることが可能
となる。

【０２２６】また、前記実施の形態１においては、第３
〜５層配線の一部をレーザ遮蔽体として用いているが、
第４，５層配線の一部のみ、または第５層配線の一部を
レーザ遮蔽体として用いてもよい。この場合、レーザ遮
蔽体より下の配線層は配線チャネルとして自由に使うこ
とができる。

【０２２７】また、例えば前記実施の形態２において
は、ＴＡＢバンプ用の下地金属をＮｉ／Ａｕによって構
成した場合について説明したが、下地金属は、下地との
接着性を目的とした金属層と、金属層を構成する原子の
拡散防止を目的とした金属層と、表面酸化等の防止を目
的とした金属層とを積層した構造を有すれば良く、例え
ばＣｒ／Ｃｕ／Ａｕの積層膜またはＴｉ／Ｐｔ／Ａｕの
積層膜によって構成しても良い。

【０２２８】また、前記実施の形態２においては、レー
ザ遮蔽体を設けない場合について説明したが、これに限
定されるものではなく、例えば図４９および図５０に示
すようにヒューズ１６の切断箇所１６ａの下方にレーザ
遮蔽体３４を設けても良い。

【０２２９】また、前記実施の形態１，２においては、
レーザビームによってヒューズを切断した場合について
説明したが、これに限定されるものではなく種々変更可
能であり、例えばイオンビーム等のような他のエネルギ
ービームを用いてヒューズを切断することも可能であ
る。

【０２３０】また、前記実施の形態１〜４においては、
上層の絶縁膜を表面保護膜としたが、これに限定される
ものではなく、例えば配線層のうち最上の配線層を形成
する層間絶縁膜としても良い。

【０２３１】また、前記実施の形態５〜７においては、
ヒューズ保護膜をＳｉＯ₂とした場合について説明した
が、これに限定されるものではなく種々変更可能であ
り、例えばＳｉ₃Ｎ₄、ＰＳＧ（Phospho Silicate Glas
s）膜またはこれらの積層膜でも良い。

【０２３２】図５１に積層構造のヒューズ保護膜３６ｃ
の例を示す。ヒューズ保護膜３６ｃの最下の絶縁膜３６
ｃ１ は、例えばＳｉＯ₂からなり、ヒューズ１６の応
力によるヒューズ保護膜３６ｃのクラックの発生を抑制
する機能を有している。中間の絶縁膜３６ｃ２ は、例
えばＳｉ₃Ｎ₄からなり、不純物イオンや水分等の侵入を
抑制する機能を有している。最上の絶縁膜３６ｃ３
は、例えばＳｉＯ₂からなる。

【０２３３】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である論理付
きＳＲＡＭに適用した場合について説明したが、これに
限定されず種々適用可能であり、例えばＤＲＡＭ(Dynam
ic RAM）、ＳＲＡＭのようなメモリまたは論理付きＤＲ
ＡＭ等のような他の半導体集積回路装置に適用すること
も可能である。

【０２３４】また、ＢｉＣ−ＭＯＳの半導体集積回路装
置に限らず、ＣＭＯＳ、或いはＢｉＰで形成された半導
体集積回路装置に適用することが可能であることは勿論
である。

【０２３５】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。 (1).ヒューズが初めから露出しているのでヒューズを被
覆する絶縁膜あるいは配線等を除去する処理を行うこと
なく、ヒューズを切断することができる。このため、ヒ
ューズの切断処理を従来よりも容易にすることが可能と
なる。

【０２３６】また、ヒューズを切断する際に、半導体チ
ップを被覆する絶縁膜に開口部を穿孔しないので、その
開口部から不純物イオン等が侵入する従来技術の問題を
回避することが可能となる。

【０２３７】さらに、ヒューズは表面保護膜上に設けら
れているので、表面保護膜下方の配線層内の配線がヒュ
ーズの有無によって従来程規制を受けないので、配線の
レイアウトルールを従来よりも緩和することが可能とな
る。 (2).不純物イオンや水分等に起因するヒューズの腐食、
酸化および剥離等を抑制することができるので、ヒュー
ズの腐食、酸化および剥離等に起因するヒューズ抵抗値
の変動およびヒューズ抵抗値の変動に起因する冗長回路
の誤動作を抑制することが可能となる。したがって、半
導体集積回路装置の歩留りおよび信頼性を向上させるこ
とが可能となる。 (3).電極導体パターンをパターン形成する際に、ヒュー
ズを同時にパターン形成するので、ヒューズをパターン
形成するための新たなフォトマスクを製造する必要がな
い。また、ヒューズを形成するために製造工程を追加す
ることもない。すなわち、フォトマスクおよび製造工程
数を増加させることなく、ヒューズを形成することが可
能となる。 (4).フォトマスクを増やすことなく、また、製造工程数
の大幅な増加を招くことなく、ヒューズ保護膜を形成す
ることが可能となる。したがって、製造コストや製造時
間の大幅な増加を招くことなく、信頼性の高い半導体集
積回路装置を製造することが可能となる。 (5).切断処理によって露出したヒューズの露出部を再び
ヒューズ保護膜によって被覆することにより、ヒューズ
の露出部からの不純物イオンや水分等の侵入を抑制する
ことができるので、ヒューズの腐食、酸化および剥離等
を抑制することができ、半導体集積回路装置の歩留りお
よび信頼性を向上させることが可能となる。 (6).下地金属上のヒューズ保護膜部分をエッチング除去
する時にエッチングマスクとして用いたフォトレジスト
パターンを、バンプ形成時のデポジションマスクとして
用いることにより、フォトマスクを増やすことなく、ま
た、製造工程数の大幅な増加を招くことなく、ヒューズ
保護膜を形成することが可能となる。したがって、製造
コストや製造時間の大幅な増加を招くことなく、信頼性
の高い半導体集積回路装置を製造することが可能とな
る。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体集積回路装
置の冗長回路の一部を構成するヒューズの断面図であ
る。

【図２】図１のヒューズを有する半導体集積回路装置の
部分断面図である。

【図３】ＣＣＢバンプおよび下地金属の拡大断面図であ
る。

【図４】図１のヒューズを有する半導体チップの全体拡
大平面図である。

【図５】図１のヒューズの接続状態を示す回路図であ
る。

【図６】図１のヒューズおよびその下方の半導体基板の
拡大断面図である。

【図７】図１のヒューズの全体拡大平面図である。

【図８】図１のヒューズの形成方法例を説明するための
要部斜視図である。

【図９】図１のヒューズの形成方法例を説明するための
要部斜視図である。

【図１０】図１のヒューズの形成方法例を説明するため
の要部斜視図である。

【図１１】図１のヒューズの形成方法例を説明するため
の要部斜視図である。

【図１２】図１のヒューズの形成方法例を説明するため
の要部斜視図である。

【図１３】切断処理中のヒューズを示す半導体基板の要
部断面図である。

【図１４】切断処理後のヒューズを示す半導体基板の要
部断面図である。

【図１５】図１４の切断処理後のヒューズの全体平面図
である。

【図１６】本発明の他の実施の形態である半導体集積回
路装置の断面図である。

【図１７】ＴＡＢバンプおよびＴＡＢ用下地金属の断面
図である。

【図１８】図１６に示した半導体集積回路装置の冗長回
路の一部を構成するヒューズの断面図である。

【図１９】図１８のヒューズの拡大断面図である。

【図２０】図１８に示したヒューズの平面図である。

【図２１】切断処理中のヒューズを示す半導体基板の要
部断面図である。

【図２２】切断処理後のヒューズを示す半導体基板の要
部断面図である。

【図２３】図２３は本発明の他の実施の形態である半導
体集積回路装置の冗長回路の一部を構成するヒューズの
全体拡大平面図である。

【図２４】図２３に示したヒューズの断面図である。

【図２５】本発明の他の実施の形態である半導体集積回
路装置の冗長回路の一部を構成するヒューズの全体拡大
平面図である。

【図２６】図２５に示したヒューズの要部断面図であ
る。

【図２７】本発明の一実施の形態である半導体集積回路
装置の要部断面図である。

【図２８】図２７の半導体集積回路装置の製造方法例の
説明図である。

【図２９】図２７の半導体集積回路装置の製造方法例の
説明図である。

【図３０】図２７の半導体集積回路装置の製造方法例の
説明図である。

【図３１】図２７の半導体集積回路装置の製造方法例の
説明図である。

【図３２】図２７の半導体集積回路装置のヒューズの切
断方法例の説明図である。

【図３３】図２７の半導体集積回路装置のヒューズの切
断方法例の説明図である。

【図３４】図２７の半導体集積回路装置のヒューズの切
断方法例の説明図である。

【図３５】本発明の他の実施の形態である半導体集積回
路装置の製造方法例の説明図である。

【図３６】本発明の他の実施の形態である半導体集積回
路装置の製造方法例の説明図である。

【図３７】本発明の他の実施の形態である半導体集積回
路装置の要部断面図である。

【図３８】図３７の半導体集積回路装置の要部平面図で
ある。

【図３９】図３７の半導体集積回路装置の製造方法例の
説明図である。

【図４０】本発明の他の実施の形態である半導体集積回
路装置の要部断面図である。

【図４１】図４０の半導体集積回路装置の製造方法例の
説明図である。

【図４２】図４０の半導体集積回路装置の製造方法例の
説明図である。

【図４３】本発明の他の実施の形態である半導体集積回
路装置の冗長回路の一部を構成するヒューズの全体拡大
平面図である。

【図４４】図４３に示したヒューズの要部断面図であ
る。

【図４５】本発明の他の実施の形態である半導体集積回
路装置の冗長回路の一部を構成するヒューズの全体拡大
平面図である。

【図４６】図４５に示したヒューズの要部断面図であ
る。

【図４７】本発明の他の実施の形態である半導体集積回
路装置の冗長回路の一部を構成するヒューズの全体拡大
平面図である。

【図４８】図４７に示したヒューズの要部断面図であ
る。

【図４９】本発明の他の実施の形態である半導体集積回
路装置の冗長回路の一部を構成するヒューズの全体拡大
平面図である。

【図５０】図４９に示したヒューズの要部断面図であ
る。

【図５１】本発明の他の実施の形態である半導体集積回
路装置の要部断面図である。

【符号の説明】

１ａ チップキャリア（半導体集積回路装置） １ｂ ＱＦＰ（半導体集積回路装置） ２ パッケージ基板 ３ａ 電極 ３ｂ 電極 ４ 内部配線 ５ ＣＣＢバンプ ６ ＣＣＢバンプ ７ 半導体チップ ８ａ 金属層 ８ｂ 金属層 ８ｃ 金属層 ９ 表面保護膜 １０ スルーホール １１ 引出し電極 １２ キャップ １３ 封止用半田 １４ 接合用金属層 １５ 伝熱用半田 １６ ヒューズ １６ａ 切断箇所 １６ｂ1 非切断箇所 １６ｂ2 非切断箇所 １７ ｎＭＯＳ １８ 半導体基板 １９ 埋め込み層 ２０ エピタキシャル層 ２１ 引出し拡散層 ２２ａ 抵抗用拡散層 ２２ｂ 抵抗用拡散層 ２３ 分離溝 ２４ フィールド絶縁膜 ２５ａ 層間絶縁膜 ２５ｂ 層間絶縁膜 ２５ｃ 層間絶縁膜 ２５ｄ 層間絶縁膜 ２５ｅ 層間絶縁膜 ２６ａ1 第１層配線 ２６ａ2 第１層配線 ２６ａ3 第１層配線 ２６ａ4 第１層配線 ２６ｂ1 第２層配線 ２６ｂ2 第２層配線 ２６ｃ1 第３層配線（エネルギービーム遮蔽体） ２６ｃ2 第３層配線 ２６ｄ1 第４層配線（エネルギービーム遮蔽体） ２６ｄ2 第４層配線 ２６ｅ1 第５層配線（エネルギービーム遮蔽体） ２６ｅ2 第５層配線 ２６ｅ3 第５層配線 ２６ｅ4 第５層配線（エネルギービーム遮蔽体） ２７ａ1 スルーホール ２７ａ2 スルーホール ２７ａ3 スルーホール ２７ａ4 スルーホール ２７ｂ1 スルーホール ２７ｂ2 スルーホール ２７ｃ1 スルーホール ２７ｃ2 スルーホール ２７ｄ1 スルーホール ２７ｅ1 スルーホール ２７ｆ1 スルーホール ２７ｆ2 スルーホール ２７ｆ3 スルーホール ２７ｆ4 スルーホール ２８ レジスト膜 ２８ａ レジストパターン ２８ａ1 パターン部 ２８ａ2 パターン部 ２８ｂ レジストパターン ２８ｃ レジストパターン ２９ ダイパッド ３０ パッケージ本体 ３１ バンプ ３２ ＴＡＢリード ３３ リード ３４ ガードリング ３５ レーザ遮蔽体（エネルギービーム遮蔽体） ３６ ヒューズ保護膜 ３６ａ ヒューズ保護膜 ３６ｂ ヒューズ保護膜 ３６ｃ ヒューズ保護膜 ３６ｃ１ 絶縁膜 ３６ｃ２ 絶縁膜 ３６ｃ３ 絶縁膜 ３７ 半田（バンプ形成用金属） ＢＬＭ 下地金属（ＣＣＢバンプ用下地金属） ＩＦ 下地金属（ＴＡＢバンプ用下地金属） Ｍ メモリ回路ブロック Ｒ１ 抵抗 Ｒ２ 抵抗 ＬＢ₁ レーザビーム（エネルギービーム） ＬＢ₂ レーザビーム（エネルギービーム） ＦＩＢ 集束イオンビーム（エネルギービーム） Ｆ 領域 Ｔ 端子 Ｗ1 幅 Ｗ2 幅

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/92 ６０４Ｍ (72)発明者 丹場 展雄 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 石田 尚 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 秋元 一泰 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 小高 雅則 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 田中 扶 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 廣川 潤 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 Ｆターム(参考） 5F033 HH07 HH08 HH11 HH13 HH14 HH17 HH18 JJ07 JJ08 JJ11 JJ17 JJ18 KK08 MM08 MM20 QQ53 RR04 RR06 SS14 VV07 VV11 XX36 5F038 AV04 AV06 AV15 BH09 BH13 CD02 DT18 EZ15 EZ20 5F064 BB13 CC09 CC21 CC22 DD48 EE09 EE23 EE27 EE32 EE33 EE34 EE52 FF02 FF27 FF32 FF34 FF42 GG03

Claims (10)

【特許請求の範囲】
1. 【請求項１】 半導体チップ上の複数の金属層からなる
   バンプ用下地金属層と、前記複数の金属層からなるバン
   プ用下地金属層の一部の層を用いて形成した冗長回路を
   構成するヒューズと、 前記複数の金属層からなる下地金属層上に形成したバン
   プとを有することを特徴とする半導体集積回路装置。
2. 【請求項２】 前記ヒューズが遷移金属からなることを
   特徴とする請求項１に記載の半導体集積回路装置。
3. 【請求項３】 前記ヒューズの下層に、ヒューズを切断
   するためのエネルギービームを遮蔽するエネルギービー
   ム遮蔽体を設けたことを特徴とする請求項１または２記
   載の半導体集積回路装置。
4. 【請求項４】 前記エネルギービーム遮蔽体と、前記半
   導体チップに形成された所定電位の配線とを電気的に接
   続したことを特徴とする請求項３に記載の半導体集積回
   路装置。
5. 【請求項５】 前記バンプがＣＣＢ用バンプまたはＴＡ
   Ｂ用バンプであることを特徴とする請求項１に記載の半
   導体集積回路装置。
6. 【請求項６】 半導体ウエハ表面に素子を形成する工程
   と、 前記半導体ウエハ上に複数の層間絶縁膜と複数の配線層
   とを交互に形成する工程と、 最上層の配線層上に表面保護膜を堆積する工程と、 前記表面保護膜上に複数の遷移金属層を堆積する工程
   と、 前記複数の遷移金属層の一部の金属層を用いてヒューズ
   をパターン形成する工程と、 前記複数の遷移金属層上にバンプを形成する工程とを有
   することを特徴とする半導体集積回路装置の製造方法。
7. 【請求項７】 前記ヒューズパターンを形成する工程に
   おいて、前記複数の遷移金属層のうち最下層の金属層を
   用いてヒューズパターンを形成することを特徴とする請
   求項６記載の半導体集積回路装置の製造方法。
8. 【請求項８】 前記複数の遷移金属層のうち少なくとも
   最下層が高融点金属であることを特徴とする請求項６ま
   たは７に記載の半導体集積回路装置の製造方法。
9. 【請求項９】 前記複数の遷移金属層を堆積する工程に
   おいて、前記表面保護膜側から、ＣｒまたはＴｉからな
   る導体層、Ｃｕ、ＮｉまたはＰｔからなる導体層、Ａｕ
   からなる導体層の３層の遷移金属層を堆積することを特
   徴とする請求項６に記載の半導体集積回路装置の製造方
   法。
10. 【請求項１０】 前記バンプがＣＣＢ用バンプまたはＴ
    ＡＢ用バンプであることを特徴とする請求項６に記載の
    半導体集積回路装置の製造方法。