JP4685388B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置、特に、半導体装置の電気的な不具合を修正するためのヒューズを備えた半導体装置に関する。
メモリ等の半導体装置（ＬＳＩ）の製造工程において発生する電気的な不具合は、製造工程中に発見することが難しく、製造工程の後に実施される電気試験工程において明確になる。このため、ＬＳＩには上記の不具合を修正するために冗長用のヒューズが設けられている。電気試験工程で発見された電気的な不具合は、このヒューズをレーザ光線で切断加工（ヒューズブロー）することにより修正可能となる。
冗長用のヒューズは、例えば、特許文献１に示すように、半導体基板表面に形成されたフィールド絶縁膜上にポリシリコン層により形成され、絶縁膜で覆われている。ヒューズの切断時には、レーザ光線によって絶縁膜とともに切断される。従って、ヒューズ切断後から樹脂封止までの間では、ヒューズ開口部内でヒューズの切断面が外部に露出される。
ヒューズ切断後から樹脂封止までの間に行われるスクライビング工程では、ヒューズ切断面が帯電した水に曝される。この状態でＥＳＤ（Electro Static Discharge）が生じると、帯電した水からヒューズ切断面、内部トランジスタのゲート電極へと電荷が通過し、内部トランジスタのゲート絶縁膜が破壊される可能性がある。また、スクライビング後に、チップが搭載されているフィルムに帯電した電荷によっても、ヒューズ切断面から内部トランジスタのゲート電極に電荷が放電し、ゲート絶縁膜の破壊が起こる可能性がある。
半導体装置の内部回路を保護する保護回路が、例えば、特許文献２に記載されている。この内部回路は、接地電位端子（高電位側）と低電圧源端子（低電位側）とに接続されており、負電位で動作する。保護回路は、接地電圧源端子と入力端子との間に接続され入力端子に負極サージが発生した場合に逆方向動作する第１のダイオードと、入力端子と低電位源端子との間に接続され入力端子に負極サージが発生した場合に順方向動作する第２のダイオードと、基板電位端子と低電圧源端子との間に接続されたＮＭＯＳトランジスタと、基板電位端子と低電圧源端子との間の電位差を分圧してＮＭＯＳトランジスタにソース・ゲート間電圧を印加する第１及び第２のキャパシタとから構成されている。第１及び第２のキャパシタは、静電気サージがない通常の場合には、ＮＭＯＳトランジスタのソース・ゲート間電圧が閾値を超えてオンしないように各容量が選択されている。入力端子に負極サージが流入した場合、第１のダイオードには逆方向の静電気サージ電流が流れるため応答時間がかかり、静電気サージは第２のダイオードの順方向に応答し、第２のダイオードから入力端子に静電気サージ電流が流れる。基板電位端子と低電圧源端子との間の電位差は静電気サージの電圧とほぼ同一になり、第１及び第２のキャパシタによって分圧されるＮＭＯＳトランジスタのゲート・ソース間電圧が閾値を超えて、ＮＭＯＳトランジスタがオンし、基板電位端子、ＮＭＯＳトランジスタ、第２のダイオードを介して静電気サージ電流が流れ、内部回路が静電気サージから保護される。
特開平１１−６７０５４号公報 特許第３５２６８５３号公報
上述したように、半導体装置の冗長用ヒューズは、レーザによって切断された後、樹脂封止されるまでの間は、切断面が外部に曝されるため、スクライビング工程等において、切断面から侵入した電荷によって、内部回路のトランジスタのゲート絶縁膜が破壊される虞がある。しかしながら、従来、特許文献２のような入力端子から侵入するＥＳＤサージに対する対策はあったものの、冗長用ヒューズの切断面でのＥＳＤサージについては対策が施されていない。
本発明に係る半導体装置は、第１導電型不純物が添加された半導体基板と、半導体基板表面に形成された絶縁膜と、絶縁膜上に形成されたヒューズと、第１拡散層と、第２拡散層と、トランジスタとを備えている。第１拡散層は、ヒューズと電気的に接続され、かつ第２導電型不純物が添加されて半導体基板表面に形成されている。第２拡散層は、基板電位に接続されている。また、第２拡散層は、第１導電型不純物が、半導体基板に添加された第１導電型不純物よりも高濃度に添加されて半導体基板表面に形成されている。また、第２拡散層は、第１拡散層、半導体基板とともにダイオードを構成する。トランジスタは、第１拡散層に電気的に接続されている。
基板電位。
半導体基板、第１拡散層、及び第２拡散層は、例えばそれぞれ、Ｐ型不純物、Ｎ型不純物、Ｐ型不純物が添加されて形成されており、Ｎ型不純物が添加された第１拡散層と、Ｐ型不純物が添加された半導体基板及び第２拡散層とがダイオードを構成する。或いは、半導体基板、第１拡散層、及び第２拡散層は、例えばそれぞれ、Ｎ型不純物、Ｐ型不純物、Ｎ型不純物が添加されて形成されており、Ｐ型不純物が添加された第１拡散層と、Ｎ型不純物が添加された半導体基板及び第２拡散層とがダイオードを構成する。
本発明によれば、ヒューズ切断面でＥＳＤサージが発生したとしても、ＥＳＤサージを第１拡散層、半導体基板、及び第２拡散層で構成されるダイオードを介して基板電位に逃がすことができるので、ヒューズ切断面から侵入したＥＳＤサージによるトランジスタの破壊を防止できる。
（１）第１実施形態
［電気回路］
図１は、第１実施形態に係る半導体装置の冗長用ヒューズ近傍に設けられるＥＳＤ保護回路を示す電気回路図である。
半導体装置１０００は、図１及び図２に示すように、ヒューズＦ１〜Ｆ３と、ＥＳＤ保護回路ＥＳＤ１〜ＥＳＤ３と、トランジスタＴＲ１〜ＴＲ５を含む内部回路とを備えている。
ヒューズＦ１〜Ｆ３は、半導体装置１０００の電気的な不具合を修正するための冗長用のヒューズである。ヒューズＦ１の一端は、ＥＳＤ１を介してＰ型ＭＯＳトランジスタＴＲ１のドレイン端子に接続されている。トランジスタＴＲ１のソース端子は電源に接続されており、ゲート端子は基板電位に接続されている。トランジスタＴＲ１は、ソース端子に電源が供給された状態で常に導通することにより、抵抗Ｒ１を介してヒューズＦ１に電圧を供給する。また、ヒューズＦ１の他端は、ノードｎ１、ＥＳＤ２を介して、内部回路のトランジスタＴＲ２及びＴＲ３のゲート端子に接続されるとともに、ノードｎ１を介してヒューズＦ２の一端に接続されている。ヒューズＦ２の他端は、フューズＦ３の一端にノードｎ２で接続されており、ヒューズＦ３の他端は基板電位に接地されている。また、ヒューズＦ２及びＦ３は、ノードｎ２、ＥＳＤ３を介して、内部回路のトランジスタＴＲ４及びＴＲ５のゲート端子に接続されている。
ＥＳＤ１は、ダイオードＤ１及び抵抗Ｒ１を備え、ダイオードＤ１のカソード端子がヒューズＦ１に接続され、アノード端子が基板電位に接続されている。抵抗Ｒ１は、ヒューズＦ１とトランジスタＴＲ１のソース端子とに接続されている。ＥＳＤ２は、ダイオードＤ２及び抵抗Ｒ２を備え、ダイオードＤ２のカソード端子がノードｎ１を介してヒューズＦ１及びＦ２に接続され、アノード端子が基板電位に接続されている。抵抗Ｒ２は、トランジスタＴＲ２及びＴＲ３のゲート端子とノードｎ１とに接続されている。ＥＳＤ３は、ダイオードＤ３及び抵抗Ｒ３とを備え、ダイオードＤ３のカソード端子がノードｎ２を介してヒューズＦ２及びＦ３に接続され、アノード端子が基板電位に接続されている。抵抗Ｒ３は、トランジスタＴＲ４及びＴＲ５のゲート端子とノードｎ２とに接続されている。
ＥＳＤ１は、ヒューズＦ１の切断面でＥＳＤサージが発生した場合に、ダイオードＤ１を介して電荷を基板電位に放電するとともに、抵抗Ｒ１によって電荷がトランジスタＴＲ１のドレイン端子に伝達することを防止することにより、トランジスタＴＲ１のゲート絶縁膜がＥＳＤサージによって破壊されることを防止する。ＥＳＤ２は、ヒューズＦ１またはＦ２の切断面でＥＳＤサージが発生した場合に、ダイオードＤ２を介して電荷を基板電位に放電するとともに、抵抗Ｒ２によって電荷がトランジスタＴＲ２及びＴＲ３のゲート端子に伝達することを防止することにより、トランジスタＴＲ２及びＴＲ３のゲート絶縁膜がＥＳＤサージによって破壊されることを防止する。ＥＳＤ３は、ヒューズＦ２またはＦ３の切断面でＥＳＤサージが発生した場合にダイオードＤ３を介して電荷を基板電位に放電するとともに、抵抗Ｒ３によって電荷がトランジスタＴＲ４及びＴＲ５のゲート端子に伝達することを防止することにより、トランジスタＴＲ４及びＴＲ５のゲート絶縁膜がＥＳＤサージによって破壊されることを防止する。
［構造］
次に、図２乃至図５を参照して、半導体装置１０００の冗長用ヒューズに用いられるＥＳＤ保護回路の構造を説明する。
図２は、このＥＳＤ保護回路の平面図である。図３は、図２のＩＩＩ−ＩＩＩにおける断面図、図４は、図２のＩＶ−ＩＶにおける断面図である。図５は、冗長用ヒューズを切断した状態を説明する断面図である。
半導体装置１０００は、図３及び図４に示すように、Ｐ型半導体基板１と、Ｐ型半導体基板１の表面に形成されたフィールド絶縁膜２とを備えている。半導体基板１は、ウエハ状態でステージ上に載置され、ステージの電位と同電位である。後述するスクライビング工程ではフィルムを介してステージ上に載置されるが、フィルムが非常に薄く、ウエハとステージ間の容量が非常に大きいため、ステージの電位と同電位である。ヒューズＦ１〜Ｆ３は、フィールド絶縁膜２上に形成したポリシリコン層をパターニングして形成されている。図３に示すように、ヒューズＦ１は、絶縁膜３で覆われ、絶縁膜３に形成された開口部を介して第１層配線Ｍ１２及びＭ１５に接続されている。第１層配線Ｍ１２及びＭ１５は、絶縁膜４及び保護膜５によって覆われ、絶縁膜４及び保護膜５には、ヒューズＦ１〜Ｆ３の上方に開口する開口部１００が形成されている。この開口部１００を介してレーザ光線で絶縁膜３及びヒューズＦ１が切断されると、図５に示すように、ヒューズＦ１の切断面が開口部１００を介して外部に露出される。ここでは、ヒューズＦ１について説明したが、ヒューズＦ２及びＦ３についても同様である。
図２に示すように、ヒューズＦ１の一端は、抵抗Ｒ１に接続されている。抵抗Ｒ１は、ヒューズＦ１のポリシリコン層を延長し、ヒューズＦ１よりも細くパターニングして形成されている。抵抗Ｒ１は、ヒューズＦ１のポリシリコン層と同一層に形成され、他端が第１層配線Ｍ１０に接続され、第１層配線Ｍ１０がトランジスタＴＲ１に接続されている。ヒューズＦ１の抵抗Ｒ１側の端部の近傍には、Ｎ型不純物を高濃度に添加されたＮ＋拡散層１０が形成されている。Ｎ＋拡散層１０は、図４に示すように、半導体基板１の表面においてフィールド絶縁膜２が存在しない領域（アクティブ領域）に形成されている。ヒューズＦ１の抵抗Ｒ１側の端部及びＮ＋拡散層１０は、絶縁膜３に形成された開口部を介して第１層配線Ｍ１２に電気的に接続されている。また、半導体基板１の表面のアクティブ領域には、Ｐ型不純物が高濃度に添加されたＰ＋拡散層１３が形成されている。Ｐ＋拡散層１３は、ヒューズＦ１〜Ｆ３を取り囲むように形成されたサブコンタクトである。Ｐ＋拡散層からなるサブコンタクトは、Ｐ＋拡散層１３以外にも、Ｐ＋拡散層１３を取り囲むように複数形成されている。複数のサブコンタクトは互いに電気的に接続されている。例えば、図４に示すように、Ｎ＋拡散層１０に最も近いＰ＋拡散層１３が形成されるとともに、Ｐ＋拡散層１３を取り囲むようにＰ＋拡散層１３’が形成される。Ｐ＋拡散層１３とＰ＋拡散層１３’とは、図４に示すように、第１層配線Ｍ１３及びＭ１３’を介して互いに電気的に接続されている。ここでは、Ｐ＋拡散層１３、Ｐ＋拡散層１３’を示したが、Ｐ＋拡散層１３’の外側にさらにＰ＋拡散層１３からなるサブコンタクトを設けても良い。
Ｎ＋拡散層１０、半導体基板１、Ｐ＋拡散層１３がダイオードＤ１を構成し、ヒューズ切断面で発生するＥＳＤサージを図４矢印で示す経路で基板電位に放電する。即ち、ヒューズＦ１で発生したＥＳＤサージをＮ＋拡散層１０、半導体基板１、Ｐ＋拡散層１３を介して、Ｐ＋拡散層１３から半導体基板１、ステージへ、または、Ｐ＋拡散層１３からＰ＋拡散層１３’等の他のサブコンタクトを介して半導体基板１、ステージへ電荷を放電する。ヒューズＦ１で発生したＥＳＤサージをＮ＋拡散層１０からＮ＋拡散層１０下方の半導体基板１に直接逃がす場合には半導体基板１の抵抗値によりサージが基板電位に逃げにくいが、本実施形態のようにヒューズＦ１を取り囲むＰ＋拡散層１３、Ｐ＋拡散層１３’からなる広い面積の低抵抗層にサージを分散し、Ｐ＋拡散層１３、Ｐ＋拡散層１３’から半導体基板１にサージを逃がす経路を構成することにより、ＥＳＤサージを速やかに逃がすことができる。
ヒューズＦ２の一端は、抵抗Ｒ３、第１層配線Ｍ１１を介して内部回路のトランジスタＴＲ４及びＴＲ５のゲート端子に接続されている。抵抗Ｒ３も抵抗Ｒ１同様に、ヒューズＦ２のポリシリコン層を延長し、ヒューズＦ２よりも細くパターニングして形成されている。ヒューズＦ２の抵抗Ｒ３側の端部は、図４に示したヒューズＦ１の場合と同様の構成で、第１層配線Ｍ１４を介してＮ＋拡散層１１に接続されている。Ｎ＋拡散層１１は、Ｐ型半導体基板１、Ｐ＋拡散層１３とともにダイオードＤ３を構成し、ヒューズＦ１の場合と同様に、ヒューズＦ２及びＦ３の切断面で発生するＥＳＤサージを基板電位に放電する。ここでも、ヒューズＦ２またはＦ３に帯電した電荷をＰ＋拡散層１３に拡散させることにより、電荷を速やかに基板電位に放電させることができる。また、Ｐ＋拡散層１３の外側には、Ｐ＋拡散層１３に電気的に接続されたＰ＋拡散層１３’等の他のサブコンタクトが存在するので、Ｐ＋拡散層１３を介してＥＳＤサージを広い導電層に拡散して速やかに基板電位に放電することができる。
ヒューズＦ３の一端は、抵抗Ｒ３、第１層配線Ｍ１１を介してトランジスタＴＲ４及びＴＲ５に接続されるとともに、第１層配線Ｍ１４を介してＮ＋拡散層１１に電気的に接続されている。従って、ヒューズＦ３の切断面で発生するＥＳＤサージも、Ｎ＋拡散層１１、Ｐ型半導体基板１、Ｐ＋拡散層１３からなるダイオードＤ３によって基板電位に放電される。即ち、ヒューズＦ２及びＦ３に対するＥＳＤサージ対策としてＮ＋拡散層１１、Ｐ型半導体基板１、Ｐ＋拡散層１３からなるダイオードＤ３が共用される。ここでも、ヒューズＦ３に帯電した電荷をＰ＋拡散層１３に拡散させることにより、電荷を速やかに基板電位に放電させることができる。また、Ｐ＋拡散層１３の外側には、Ｐ＋拡散層１３に電気的に接続されたＰ＋拡散層１３’等の他のサブコンタクトが存在するので、Ｐ＋拡散層１３を介してＥＳＤサージを広い導電層に拡散して速やかに基板電位に放電することができる。このように、ヒューズ２本に対して１つのダイオードを共用することにより、ＥＳＤ保護回路の形成面積を低減でき、半導体装置の大型化を防止できる。なお、ヒューズＦ３の他端は、第１層配線Ｍ１７、第２層配線Ｍ２０を介して基板電位に接地されている。
ヒューズＦ１及びＦ２の他端（図２紙面下側）は、それぞれ、第１層配線Ｍ１５及びＭ１６を介して第２層配線Ｍ２１に接続されており、第２層配線Ｍ２１は第１層配線Ｍ１８を介してＮ＋拡散層１２に接続されている。Ｎ＋拡散層１２は、図４に示したＮ＋拡散層１０と同様に、半導体基板１の表面のアクティブ領域に形成されている。Ｎ＋拡散層１２は、Ｐ型半導体基板１、Ｐ＋拡散層１３とともにダイオードＤ２を構成する。第１層配線Ｍ１８は、さらに、抵抗Ｒ２に接続されている。抵抗Ｒ２も、抵抗Ｒ１及びＲ３と同様にポリシリコン層で形成されている。抵抗Ｒ２は第１層配線Ｍ１９を介して、内部回路のトランジスタＴＲ２及びＴＲ３のゲート端子に接続されている。ヒューズＦ１またはＦ２の切断面でＥＳＤサージが発生したとしても、ヒューズＦ１またはＦ２の切断面から侵入した電荷は、Ｎ＋拡散層１２、Ｐ型半導体基板１、Ｐ＋拡散層１３を介して（ダイオードＤ２を介して）、基板電位に放電されるため、ＥＳＤサージからトランジスタＴＲ２及びＴＲ３のゲート絶縁膜を保護することができる。ここでも、ヒューズＦ１またはＦ２に帯電した電荷をＰ＋拡散層１３に拡散させることにより、電荷を速やかに基板電位に放電させることができる。また、Ｐ＋拡散層１３の外側には、Ｐ＋拡散層１３に電気的に接続されたＰ＋拡散層１３’等の他のサブコンタクトが存在するので、Ｐ＋拡散層１３を介してＥＳＤサージを広い導電層に拡散して速やかに基板電位に放電することができる。
以上説明した本実施形態に係るＥＳＤ保護回路によれば、ヒューズ切断加工後から樹脂封止までの間に行われるスクライビング工程において、ヒューズ切断面が外部に露出していたとしても、ヒューズ切断面で発生するＥＳＤサージから内部回路のトランジスタを保護することができる。具体的には、スクライビング工程において使用される水は帯電している可能性が高いが、帯電した水によってヒューズ切断面でＥＳＤサージが発生したとしても、ヒューズ切断面、Ｎ＋拡散層、Ｐ型半導体基板、Ｐ＋拡散層を介して基板電位（ステージ）に電荷を放電させることにより、内部回路のトランジスタを保護することができる。また、スクライビング工程後、フィルムに載置された個片化された半導体装置のチップをピックする際に、帯電したフィルムからヒューズ切断面にＥＳＤサージが発生したとしても、Ｎ＋拡散層、半導体基板、Ｐ＋拡散層を介して基板電位（ステージ）に電荷を放電させる。また、ヒューズと内部回路のトランジスタとの間に抵抗を接続しているため、電荷がヒューズからトランジスタに伝達することを抑制することができる。この結果、ヒューズ切断面で発生するＥＳＤサージから内部回路のトランジスタを効果的に保護できる。
また、本実施形態では、Ｎ＋拡散層の近傍のＰ型半導体基板表面にＰ＋拡散層を形成したので、ヒューズに帯電した電荷はＮ＋拡散層、Ｐ型半導体基板表面からＰ＋拡散層を介して基板電位に拡散される。このとき、Ｐ＋拡散層は、ヒューズを囲むように形成されているので、面積の広いＰ＋拡散層に電荷を拡散して速やかに電荷を基板電位に放電することができる。また、Ｐ＋拡散層を二重以上に形成すれば、ヒューズに帯電した電荷をさらに広い面積に拡散させることができ、さらに速やかに電荷を放電することができる。
また、本実施形態では、複数のヒューズを同じトランジスタに接続する場合に、複数のヒューズでダイオードを共用するので、ダイオードを構成するＮ＋拡散層を共用することができ、ＥＳＤ保護回路の形成面積を低減することができる。
なお、本実施形態では、ＥＳＤ保護回路の抵抗をポリシリコン層によって形成したが、図９に示すように、Ｎ＋拡散層を延長することによって、Ｎ＋拡散層を利用して抵抗を構成しても良い。図９の例では、Ｎ＋拡散層１０を利用して抵抗Ｒ１’を形成している場合を示している。Ｎ＋拡散層１０を利用して抵抗Ｒ１’を構成することにより、ＥＳＤ保護回路の形成面積を低減することができる。
また、ポリシリコン層やＮ＋拡散層を利用して抵抗を構成する代わりに、ヒューズＦ１〜Ｆ３を抵抗体により構成し、ヒューズＦ１〜Ｆ３を抵抗として利用しても良い。この場合、ヒューズＦ１〜Ｆ３自体を抵抗として用いるので、ＥＳＤ保護回路の形成面積をさらに低減することができる。
なお、上記では、レーザヒューズを例に挙げて説明したが、電気ヒューズ等のその他のヒューズにも本発明を適用することが可能である。
（２）第２実施形態
図６は、本発明の第２実施形態に係る半導体装置の冗長用ヒューズの近傍に設けられるＥＳＤ保護回路の電気回路を説明する図である。
本実施形態では、ＥＳＤ保護回路のダイオードをＮ型トランジスタに置き換え、ポリシリコン抵抗をメタル抵抗に置き換える。ここでは、図１のＥＳＤ保護回路ＥＳＤ３を本実施形態に係るＥＳＤ３’に置き換えた電気回路を例に挙げて説明する。ＥＳＤ３’は、ダイオードＤ３を置き換えたＮ型トランジスタＴＲ６と、抵抗Ｒ３を置き換えたメタル抵抗Ｒ４とから構成される。トランジスタＴＲ６のドレイン端子がヒューズＦ１に接続されており、ソース端子及びゲート端子がＰ＋拡散層１３を介して基板電位に接続されている。抵抗Ｒ４は、金属酸化膜等から形成されるメタル抵抗であり、ヒューズＦ１とトランジスタＴＲ１のドレイン端子とに接続されている。ヒューズＦ２またはＦ３の切断面で発生したＥＳＤサージは、トランジスタＴＲ６から、Ｐ＋拡散層１３を介して基板電位（ステージ）に放電されるとともに、抵抗Ｒ４によってトランジスタＴＲ１のソース端子に伝達されるのを防止されるため、トランジスタＴＲ１が保護される。ここでも、ヒューズＦ２またはＦ３に帯電した電荷をＰ＋拡散層１３に拡散させることにより、電荷を速やかに基板電位に放電させることができる。また、Ｐ＋拡散層１３の外側には、Ｐ＋拡散層１３に電気的に接続されたＰ＋拡散層１３’等の他のサブコンタクトが存在するので、Ｐ＋拡散層１３を介してＥＳＤサージを広い導電層に拡散して速やかに基板電位に放電することができる。
図７は、図６に示すＥＳＤ保護回路の平面図であり、図８は、図６に示すＥＳＤ保護回路の断面図である。第１実施形態と同様の構成には同一の符号を付し説明を省略する。
図７及び図８に示すように、トランジスタＴＲ６は、半導体基板１の表面に形成されたＮ＋拡散層１０及び１０’と、ゲート絶縁膜６及びゲート電極７とを備えており、Ｎ＋拡散層１０’は、Ｐ＋拡散層１３、及びＰ＋拡散層１３’等の他のサブコンタクトを介して基板電位に接地されている。Ｎ＋拡散層１０は第１層配線Ｍ１２によってヒューズＦ１の一端に接続されている。
図７及び図８に示すトランジスタＴＲ６では、ヒューズＦ２またはＦ３に帯電した電荷によってＮ＋拡散層１０の電圧が上昇すると、逆バイアスであるＮ＋拡散層１０とＰ型半導体基板１との間がブレークダウンし、Ｎ＋拡散層１０からＰ型半導体基板１にブレークダウン電流が流れ、ブレークダウン電流がＮ＋拡散層１０’に流入する。このブレークダウン電流がＮ＋拡散層１０、Ｐ型半導体基板１、Ｎ＋拡散層１０’からなるバイポーラトランジスタのベース電流となり、Ｎ＋拡散層１０、Ｐ型半導体基板１、Ｎ＋拡散層１０’がバイポーラトランジスタとして動作し、Ｎ＋拡散層１０、Ｐ型半導体基板１、Ｎ＋拡散層１０’を通って、Ｐ＋拡散層１３から基板電位にＥＳＤサージを速やかに放電させることができる。即ち、トランジスタＴＲ６のスナップバックブレークダウンを利用してＥＳＤサージを速やかに放電することができる。また、ヒューズＦ２またはＦ３に帯電した電荷をＰ＋拡散層１３に拡散させることにより、電荷を速やかに基板電位に放電させることができる。また、Ｐ＋拡散層１３の外側には、Ｐ＋拡散層１３に電気的に接続されたＰ＋拡散層１３’等の他のサブコンタクトが存在するので、Ｐ＋拡散層１３を介してＥＳＤサージを広い導電層に拡散して速やかに基板電位に放電することができる。
第１実施形態に係る半導体装置の冗長用ヒューズ近傍に設けられるＥＳＤ保護回路を示す電気回路図。 第１実施形態のＥＳＤ保護回路の平面図。 図２のＩＩＩ−ＩＩＩにおける断面図。 図２のＩＶ−ＩＶにおける断面図。 冗長用ヒューズ切断後の状態を表す断面図。 第２実施形態に係る半導体装置の冗長用ヒューズ近傍に設けられるＥＳＤ保護回路を示す電気回路図。 第２実施形態のＥＳＤ保護回路の平面図。 図７のＶＩＩＩ−ＶＩＩＩにおける断面図。 ＥＳＤ保護回路の抵抗の変形例。
符号の説明
１ 半導体基板
２ フィールド絶縁膜
３，４ 絶縁膜
５ 保護膜
１０，１１，１２ Ｎ＋拡散層
１３ Ｐ＋拡散層
１００ 半導体装置

Claims (17)

  1. 第１導電型不純物が添加された半導体基板と、
    前記半導体基板表面に形成された絶縁膜と、
    前記絶縁膜上に形成されたヒューズと、
    前記ヒューズと電気的に接続され、かつ第２導電型不純物が添加されて前記半導体基板表面に形成された第１拡散層と、
    基板電位に接続され、かつ第１導電型不純物が、前記半導体基板に添加された前記第１導電型不純物よりも高濃度に添加されて前記半導体基板表面に形成された第２拡散層であって、前記第１拡散層、前記半導体基板とともにダイオードを構成する前記第２拡散層と、
    前記第１拡散層に電気的に接続されたトランジスタと、
    を備えることを特徴とする半導体装置。
  2. 前記第１拡散層と前記トランジスタとに電気的に接続された抵抗をさらに備えることを特徴とする、請求項１に記載の半導体装置。
  3. 前記抵抗は、前記ヒューズが延長されて形成されることを特徴とする、請求項２に記載の半導体装置。
  4. 前記抵抗は、前記第１拡散層が延長されて形成されることを特徴とする、請求項２に記載の半導体装置。
  5. 前記ヒューズは抵抗体であり、前記抵抗は前記ヒューズにより構成されることを特徴とする、請求項２に記載の半導体装置。
  6. 第１導電型不純物が添加された半導体基板と、
    前記半導体基板表面に形成された絶縁膜と、
    前記絶縁膜上に形成されたヒューズと、
    前記ヒューズと電気的に接続され、かつ第２導電型不純物が添加されて前記半導体基板表面に形成された第１拡散層と、
    基板電位に接続され、かつ第１導電型不純物が、前記半導体基板に添加された前記第１導電型不純物よりも高濃度に添加されて前記半導体基板表面に形成された第２拡散層と、
    前記第１拡散層と前記第２拡散層との間に形成され、かつ第２導電型不純物が添加されて前記半導体基板表面に形成された第３拡散層であって、前記第１拡散層とともに電界効果トランジスタを構成する前記第３拡散層と、
    前記第１拡散層に電気的に接続されたトランジスタと、
    を備えることを特徴とする半導体装置。
  7. 前記第１拡散層と前記トランジスタとに電気的に接続された抵抗をさらに備えることを特徴とする、請求項６に記載の半導体装置。
  8. 前記抵抗は、金属により形成されていることを特徴とする、請求項７に記載の半導体装置。
  9. 前記ヒューズは抵抗体であり、前記抵抗は前記ヒューズにより構成されることを特徴とする、請求項７に記載の半導体装置。
  10. 半導体装置の電気的な不具合を修正するためのヒューズと、
    第１及び第２端子を有し、前記第１端子が前記ヒューズに電気的に接続され、前記第２端子が基板電位に接続された静電気破壊防止保護素子と、
    前記第１端子に電気的に接続されたトランジスタと、を備え、
    前記静電気破壊防止保護素子はダイオードであり、前記ダイオードのカソード端子が前記第１端子であり、前記ダイオードのアノード端子が前記第２端子であることを特徴とする半導体装置。
  11. 前記ヒューズと前記トランジスタとに電気的に接続された抵抗をさらに備えることを特徴とする、請求項１０に記載の半導体装置。
  12. 前記抵抗は、ポリシリコン層で形成されることを特徴とする、請求項１１に記載の半導体装置。
  13. 前記抵抗は、不純物拡散層によって形成されていることを特徴とする、請求項１１に記載の半導体装置。
  14. 前記ヒューズは抵抗体であり、前記抵抗は前記ヒューズにより構成されることを特徴とする、請求項１１に記載の半導体装置。
  15. 半導体装置の電気的な不具合を修正するためのヒューズと、
    第１及び第２端子を有し、前記第１端子が前記ヒューズに電気的に接続され、前記第２端子が基板電位に接続された静電気破壊防止保護素子と、
    前記第１端子に電気的に接続されたトランジスタと、を備え、
    前記静電気破壊防止保護素子はＮ型電界効果トランジスタであり、前記Ｎ型電界効果トランジスタのドレイン端子が前記第１端子であり、ソース端子が前記第２端子であり、ゲート端子が基板電位に電気的に接続されていることを特徴とする半導体装置。
  16. 前記ヒューズと前記トランジスタとに電気的に接続された抵抗をさらに備えることを特徴とする、請求項１５に記載の半導体装置。
  17. 前記抵抗は、金属により形成されていることを特徴とする、請求項１６に記載の半導体装置。
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