CN106449601B - 一种半导体器件的制造方法和测试电路 - Google Patents

Abstract

本发明公开了一种半导体器件的制造方法和测试电路，该方法包括：提供具有有源区和非有源区的半导体基底；在半导体基底有源区形成源极、栅极和漏极；在半导体基底非有源区表面形成场氧化层；在场氧化层表面形成至少一对PN结结构和第一多晶硅结构，至少一对PN结结构作为静电防护单元，第一多晶硅结构作为多晶硅熔线；在静电防护单元、多晶硅熔线和有源区上形成介质层并在介质层中制作多个接触孔；金属填充多个接触孔，并制作静电防护单元、多晶硅熔线和有源区的源极、栅极和漏极的金属互连，其中，静电防护单元和多晶硅熔线相互串联后再并联于源极和栅极之间。本发明有效检测了半导体器件中晶体管的真实电参数和静电防护单元的电参数。

Description

一种半导体器件的制造方法和测试电路

技术领域

本发明涉及半导体制造工艺，尤其涉及一种半导体器件的制造方法和测试电路。

背景技术

静电和静电放电在日常生活中无处不见，但对于电子器件而言，一次人体无法察觉的轻微放电就可能导致电子器件严重损伤或失灵，或者，当电子器件单独放置或装入电路模块时，即使没有加电，静电也可能造成器件的永久性损坏。因此现有的电子器件中，对静电放电敏感的元件，如集成电路和晶体管等，均带有静电防护(Electron StaticDischarge，ESD)设计。

以N型MOSFET(金属-氧化物-半导体场效应晶体管)为例，参考图1a所示，为现有技术提供的一种带有ESD的NMOSFET的剖视图。如图所示，该NMOSFET包括N型半导体衬底11、P型体区12、N型掺杂区13、栅氧化层14、多晶硅15、场氧化层16、在多晶硅材料中掺杂有N型材料形成N型半导体17以及在多晶硅材料中掺杂有P型材料形成P型半导体18以组成的ESD、介质层19、接触孔20、金属层形成的金属引出21。其中，场氧化层16上的ESD是通过离子注入等方法掺杂多晶硅材料形成的，并且ESD通过两个接触孔20引出，ESD的金属引出与NMOSFET的源极的金属引出21为金属互连结构、还与栅极的金属引出21为金属互连结构，形成金属层时金属填充接触孔20。其中ESD等效为至少一对正向串联的二极管对，且该ESD并联在栅极G和源极S之间。

参考图1b所示，为现有技术提供的带有ESD的NMOSFET的等效电路图，其中，该带有ESD的NMOSFET电路图为图1a所示的NMOSFET的等效电路图。该电路包括NMOSFET30和ESD40，其中，NMOSFET30的栅极G和源极S之间通过一个电阻Rg连接，源极S和漏极D之间通过一个二极管D0连接，ESD40等效为至少一对正向串联的二极管对D1和D2，且该ESD40并联于NMOSFET30的栅极G和源极S之间。

测试现有的带ESD的NMOSFET时，以测试漏电流Igss为例，在栅极G和源极S之间加电压，由于NMOSFET具有ESD40，因此电流会通过二极管D1和D2，使得对漏电流Igss产生影响，因此测试出的栅极G端的漏电流Igss为带有ESD40的NMOSFET30的漏电流，可能不是NMOSFET30真实的栅极G端的漏电流Igss。

因此在测试带有ESD的MOSFET时，测试出的电参数均会受到ESD的影响。不能确定测试出的电参数是否为真实的MOSFET的电参数，从而影响技术人员对整个器件性能的判断。

发明内容

本发明提供一种半导体器件的制造方法和测试电路，以解决现有技术中晶体管的电参数受ESD影响的问题。

第一方面，本发明提供一种半导体器件的制造方法，包括：

提供具有有源区和非有源区的半导体基底；

在所述半导体基底的有源区形成源极、栅极和漏极；

在所述半导体基底的非有源区表面形成场氧化层；

在所述场氧化层的表面形成至少一对PN结结构和第一多晶硅结构，其中，所述至少一对PN结结构作为静电防护单元，所述第一多晶硅结构作为多晶硅熔线；

在所述静电防护单元、所述多晶硅熔线和所述有源区上形成介质层并在所述介质层中制作多个接触孔；

金属填充所述多个接触孔，并制作所述静电防护单元、所述多晶硅熔线和所述有源区的源极、栅极和漏极的金属互连，其中，所述静电防护单元和所述多晶硅熔线相互串联后再并联于所述源极和所述栅极之间。

进一步地，通过多晶硅氧化工艺在所述半导体基底的非有源区表面形成场氧化层。

进一步地，所述至少一对PN结结构为反向串联的PN结结构；或者，所述至少一对PN结结构为正向串联的PN结结构。

第二方面，本发明提供一种半导体器件，该半导体器件通过第一方面所述的制造方法制造，该半导体器件至少包括：

具有有源区和非有源区的半导体基底，形成在所述半导体基底有源区的源极、栅极和漏极，形成在所述半导体基底非有源区表面的场氧化层，形成在所述场氧化层表面的静电防护单元和多晶硅熔线，介质层和形成在所述介质层中的多个接触孔，金属填充所述接触孔并制作形成的所述静电防护单元、所述多晶硅熔线、所述有源区的栅极、源极和漏极的金属互连；

所述静电防护单元和所述多晶硅熔线相互串联后再并联于所述源极和所述栅极之间。

第三方面，本发明提供一种半导体器件测试电路，用于测试第二方面所述的半导体器件，该半导体器件包括：由栅极、源极和漏极组成的晶体管，静电防护单元和多晶硅熔线；

该测试电路中，所述多晶硅熔线的第一端连接所述晶体管的栅极，所述静电防护单元的第一端连接所述晶体管的源极，所述多晶硅熔线的第二端和所述静电防护单元的第二端连接；

测试所述晶体管的栅极、源极和漏极之间的电性能，以得到具有所述静电防护单元的晶体管的电参数；

断开所述多晶硅熔线，测试所述晶体管的栅极、源极和漏极之间的电性能，以得到所述晶体管的电参数；

断开所述多晶硅熔线，测试所述静电防护单元的电性能，以得到所述静电防护单元的电参数。

进一步地，断开所述多晶硅熔线的具体执行过程为：在所述多晶硅熔线的第一端和所述多晶硅熔线的第二端上施加阈值熔断电压以熔断所述多晶硅熔线。

本发明提供的一种半导体器件的制造方法和测试电路，在半导体基底的有源区表面形成场氧化层，在场氧化层的表面形成静电防护单元和多晶硅熔线，形成介质层和接触孔并通过金属填充接触孔以制作静电防护单元、多晶硅熔线和有源区的源极、栅极和漏极间的金属互连，使得静电防护单元和多晶硅熔线相互串联后再并联于源极和栅极之间。本发明实现了对带有ESD的晶体管的电性能测试，以及在断开多晶硅熔线后分别实现对晶体管的电性能测试和ESD的电性能测试，从而排除ESD对晶体管的电性能测试的影响，能够测试出不受ESD影响的晶体管的电参数，有效检测了半导体器件中晶体管的真实电参数和ESD的电参数。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图做一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1a为现有技术提供的一种带有ESD的NMOSFET的剖视图；

图1b为现有技术提供的带有ESD的NMOSFET的等效电路图；

图2a是本发明实施例一提供的一种半导体器件制造方法的流程图；

图2b是本发明实施例一提供的一种半导体器件的结构图；

图3是本发明实施例二提供的一种半导体器件测试电路的示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，以下将参照本发明实施例中的附图，通过实施方式清楚、完整地描述本发明的技术方案，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

参考图2a所示，为本发明实施例一提供的一种半导体器件制造方法的流程图，为了更清楚的说明图2a，在此参考图2b，为本发明实施例一提供的一种半导体器件的结构图。本实施例的技术方案适用于对半导体器件的电参数进行测试的情况。该半导体器件可以为场效应晶体管。

如图2a所示，该制造方法包括：

步骤110、提供具有有源区和非有源区的半导体基底。

在半导体器件中，将制作源极、漏极和栅极的区域称为有源区，其余的区域称为非有源区，在实际生产过程中，栅极可能是沟槽状，也可能是平面状，那么对于栅极为沟槽状的半导体器件而言，也可称其有源区为沟槽区，其非有源区为非沟槽区。在本实施例中，以栅极为沟槽状的沟槽型场效应晶体管的结构为例进行描述。

本实施例中半导体基底包括半导体衬底111，半导体基底的有源区包括在半导体衬底111上形成的体区112，在体区112上局部掺杂形成的掺杂区113。

步骤120、在半导体基底的有源区形成源极、栅极和漏极。

在半导体基底的有源区，在体区112中形成若干个内壁生长有栅氧化层114的沟槽，在沟槽内填充多晶硅115以形成的槽栅116、且槽栅116的底部延伸至半导体衬底111中。具体在体区112的局部掺杂的掺杂区113区域形成第一槽栅116a，在体区112的非局部掺杂区域形成第二槽栅116b。由此在半导体基底的有源区形成源极、栅极和漏极。

需要说明的是，上述制造工艺中可通过离子注入等掺杂方法在半导体衬底111的沟槽区形成体区112和掺杂区113；通过刻蚀工艺在沟槽区形成若干个沟槽，并通过多晶硅氧化工艺在沟槽内壁形成栅氧化层114；在内壁生长有栅氧化层114的沟槽内淀积多晶硅115以形成槽栅116。由此形成栅极、源极和漏极，并刻蚀半导体基底的表面使其平坦化，该半导体基底包括有源区和非有源区。半导体基底的制备方法并不局限于上述工艺，还可通过其他工艺形成，在此不做详述。

需要说明的是，当该半导体器件为NMOSFET晶体管时，半导体衬底111的材料为在多晶硅材料中轻掺杂形成的N型衬底，体区112的材料为在多晶硅材料中P型掺杂形成的P型体区，掺杂区113的材料为在多晶硅材料中N型掺杂形成的N型掺杂区。或者，当该半导体器件为PMOSFET晶体管时，半导体衬底111的材料为在多晶硅材料中轻掺杂形成的P型衬底，体区112的材料为在多晶硅材料中N型掺杂形成的N型体区，掺杂区113的材料为在多晶硅材料中P型掺杂形成的P型掺杂区。

步骤130、在半导体基底的非有源区表面形成场氧化层。

已知半导体基底包括有源区和非有源区，在半导体基底的非有源区表面形成场氧化层117，即本实施例中在半导体基底的非沟槽区表面形成场氧化层117。可选通过多晶硅氧化工艺在半导体基底的非有源区表面形成场氧化层117，还可通过其他工艺形成场氧化层117，具体工艺不再列举。其中，栅氧化层114和场氧化层117均为二氧化硅材料。

步骤140、在场氧化层的表面形成至少一对PN结结构和第一多晶硅结构，其中，至少一对PN结结构作为静电防护单元，第一多晶硅结构作为多晶硅熔线。

如上所述，在场氧化层117的表面形成一层第一多晶硅层后，可通过刻蚀工艺形成第一多晶硅结构和第二多晶硅结构。对该第二多晶硅结构进行N型掺杂和P型掺杂，即在第二多晶硅结构的多晶硅材料中掺杂N型材料和P型材料以形成至少一对PN结结构，该至少一对PN结结构作为ESD。

如图2b所述，ESD包括多晶硅P型掺杂区118和多晶硅N型掺杂区119，多晶硅P型掺杂区118掺杂了P型材料以形成P型半导体材料，多晶硅N型掺杂区119掺杂了N型材料以形成N型半导体材料。则ESD由至少一对PN结结构组成，该至少一对PN结结构等效为至少一对反向串联的PN结结构。

由此可知，作为ESD的至少一对PN结结构可选为反向串联的PN结结构。需要说明的是，作为ESD的至少一对PN结结构还可选为正向串联的PN结结构。由于二极管的结构为PN结，则至少一对反向串联的PN结结构可等效为至少一对反向串联的二极管对；或者，至少一对正向串联的PN结结构可等效为至少一对正向串联的二极管对。由此可知，ESD由至少一对反向串联的二极管对组成或者由至少一对正向串联的二极管对组成。

在本实施例中第一多晶硅结构不掺杂以作为多晶硅熔线121，在该多晶硅熔线121的两端施加一定的电压时，则多晶硅熔线121上有大电流通过会导致该多晶硅熔线121断路，在此可将使多晶硅熔线121断路的最小电压值称为多晶硅阈值熔断电压。在其他实施例中，还可选在第一多晶硅结构中掺杂N型材料和/或P型材料以形成多晶硅熔线121，在掺杂后形成的多晶硅熔线121上施加大电压以熔断该多晶硅熔线121。掺杂N/P型材料的多晶硅熔线121，不掺杂的多晶硅熔线121，形状尺寸不同的多晶硅熔线121等等，其多晶硅阈值熔断电压不同。

步骤150、在静电防护单元、多晶硅熔线和有源区上形成介质层并在介质层中制造多个接触孔。

在ESD、多晶硅熔线121和有源区上形成介质层122，回刻半导体基底有源区上对应的介质层122部分，使半导体基底有源区上的介质层122上表面低于半导体基底非有源区上的介质层122上表面。该介质层122可选为二氧化硅或碳化硅等绝缘材料。

在半导体基底的有源区，在位于掺杂区113范围内的两个第一槽栅116a之间形成一个接触孔123a，该接触孔123a的底部延伸至体区112中。若在该接触孔123a内填充导电材料，则该接触孔123a用于将半导体基底有源区的源漏掺杂区113引出，即接触孔123a用于引出源极或漏极。在本实施例中以引出源极S为例描述，则需要说明的是图2b未示出部分源漏掺杂区113内还形成有漏极D的接触孔。

在体区112的非局部掺杂区域的第二槽栅116b对应区域形成一个接触孔123b，该接触孔123b的底部延伸至该第二槽栅116b的多晶硅115中。若在该接触孔123b内填充导电材料，则该接触孔123b用于将半导体基底有源区的栅极引出，即接触孔123b用于引出栅极。

在半导体基底的非有源区的ESD处，在ESD两端形成接触孔123c和接触孔123d，接触孔123c和接触孔123d的底部分别延伸至ESD的多晶硅P型掺杂区118内。若在接触孔123c和接触孔123d内填充导电材料，则接触孔123c和接触孔123d用于将ESD的两端分别引出，该ESD可与晶体管连接。

在半导体基底的非有源区的多晶硅熔线121处，在多晶硅熔线121的两端形成接触孔123e和接触孔123f，该接触孔123e和接触孔123f的底部延伸至多晶硅熔线121内。若在该接触孔123e和接触孔123f内填充导电材料，则接触孔123e和接触孔123f用于将多晶硅熔线121的两端分别引出，该多晶硅熔线121可与晶体管连接。

如上所述，介质层122形成在有源区和非有源区上，四个接触孔123c、接触孔123d、接触孔123e和接触孔123f形成在半导体基底的非有源区，在填充导电材料后用于引出多晶硅熔线121和ESD。两个接触孔123a和接触孔123b形成在半导体基底的有源区，在填充导电材料后用于引出晶体管的源极和栅极，以及还有至少一个接触孔在填充导电材料后用于引出漏极。

步骤160、金属填充多个接触孔，并制作静电防护单元、多晶硅熔线和有源区的源极、栅极和漏极的金属互连，其中，静电防护单元和多晶硅熔线相互串联后再并联于源极和栅极之间。

具体地，形成金属层以金属填充多个接触孔，并制作有源区源极的金属引出124a、漏极的金属引出(未在图2b示)、栅极的金属引出124b、ESD的金属引出124c和124d、多晶硅熔线121的金属引出124d和124e。

其中，源极的金属引出124a与ESD的金属引出124c在结构上直接制作为金属互连结构，多晶硅熔线121的金属引出124e与栅极的金属引出124b在结构上直接制作为金属互连结构。ESD和多晶硅熔线121通过金属引出124d相互串联，ESD还通过金属引出124c/124a与源极互连，多晶硅熔线121还通过金属引出124b/124e与栅极互连。从而实现ESD和多晶硅熔线121相互串联后再并联于源极和栅极之间。在此可设置串联ESD和多晶硅熔线121的金属引出124d为金属引脚F。

综上所述，等效地多晶硅熔线121的一端通过金属引脚F与ESD的一端连接，多晶硅熔线121的另一端连接至栅极，ESD的另一端连接至源极。多晶硅熔线121和ESD相互串联后再并联于源极和栅极之间。

已知上述半导体器件形成了晶体管，同时还形成了多晶硅熔线121和ESD。其中，串联的多晶硅熔线121和ESD还并联在晶体管的栅极G和源极S之间，因此上述制造方法形成的半导体器件为带有ESD和多晶硅熔线121的晶体管。

参考图2(b)所示，为本发明实施例一提供的一种半导体器件的结构图。该半导体器件通过上述制造方法制造。

该半导体器件至少包括具有有源区和非有源区的半导体基底，形成在半导体基底有源区的源极、栅极和漏极，形成在半导体基底非有源区表面的场氧化层117，形成在场氧化层117表面的静电防护单元ESD和多晶硅熔线121，介质层122和形成在介质层122中的多个接触孔，金属填充多个接触孔并制作形成的ESD、多晶硅熔线121、有源区的栅极、源极和漏极的金属互连，其中，ESD和多晶硅熔线121相互串联后再并联于源极和栅极之间，接触孔至少包括接触孔123a、接触孔123b、接触孔123c、接触孔123d、接触孔123e和接触孔123f、以及未示出的引出漏极的接触孔。

其中，多晶硅熔线121的一端通过非有源区的第一个接触孔123e连接至金属引脚F，多晶硅熔线121的另一端通过非有源区的第二个接触孔123f连接至金属引出124e；ESD的一端通过非有源区的第三个接触孔123d连接至金属引脚F，ESD的另一端通过非有源区的第四个接触孔123c连接至金属引出124c。金属引出124a引出源极、金属引出124b引出栅极，其中，金属引出124a和金属引出124c制作为金属互连结构，金属引出124b和金属引出124e制作为金属互连结构。

综上所述，半导体器件中包括源极S、栅极G和漏极D组成的晶体管，还包括ESD、多晶硅熔线121，其中多晶硅熔线121连接在栅极G和金属引脚F之间，ESD连接在源极S和金属引脚F之间，ESD和多晶硅熔线121串联，ESD和多晶硅熔线121相互串联后再并联于源极和栅极之间。

该半导体的测试过程为：首先，直接测试晶体管的栅极G、源极S和漏极D之间的电性能，得到第一电参数，则该第一电参数为带有ESD的晶体管的电参数；

其次，在多晶硅熔线121两端施加大于或等于多晶硅阈值熔断电压的电压，该电压使多晶硅熔线121被熔断，由于多晶硅熔线121与ESD串联，因此当多晶硅熔线121被熔断后，ESD与晶体管源极S断开连接，即ESD未并联在晶体管的栅极G和源极S之间，再次测试晶体管的栅极G、源极S和漏极D之间的电性能，得到第二电参数，则该第二电参数为晶体管的电参数，不受ESD的影响；

最后，多晶硅熔线121断开后，测量ESD两端的电性能，得到第三电参数，则该第三电参数为ESD的电参数。

电参数可以包括晶体管的导通电压、击穿电压、漏极电流、电导率等等。

综上所述，本实施例提供的一种半导体器件和其制造方法，在半导体基底的有源区表面形成场氧化层，在场氧化层的表面形成静电防护单元和多晶硅熔线，形成介质层和接触孔并通过金属填充接触孔以制作静电防护单元、多晶硅熔线和有源区的源极、栅极和漏极间的金属互连，使得静电防护单元和多晶硅熔线相互串联后再并联于源极和栅极之间。本实施例实现了对带有ESD的晶体管的电性能测试，以及在断开多晶硅熔线后看分别实现对晶体管的电性能测试和ESD的电性能测试，从而排除ESD对晶体管的电性能测试的影响，能够测试出不受ESD影响的晶体管的电参数，有效检测了半导体器件中晶体管的真实电参数和ESD的电参数。

基于上述实施例，本发明实施例二还提供一种半导体器件测试电路。该测试电路可用于测试上述实施例一提供的半导体器件。

参考图3所示，为本发明实施例二提供的一种半导体器件测试电路的示意图。该半导体器件为实施例一提供的半导体器件，该测试电路为实施例一提供的半导体器件的等效电路图，可用于测试半导体器件中的晶体管、ESD和带有ESD的晶体管的电性能。其中以N型半导体器件为例进行描述，则晶体管为N型晶体管。

如图3所示，该半导体器件包括：由栅极G、源极S和漏极D组成的晶体管210、ESD220和多晶硅熔线230，还包括串联ESD220和多晶硅熔线230的金属引脚F。

可选地，该ESD220为一对反向串联的二极管对，该二极管对由二极管D3和二极管D4组成，其中二极管D3的正极和二极管D4的正极互连，二极管D3的负极连接金属引脚F，二极管D4的负极连接晶体管源极S。

该测试电路中，多晶硅熔线230的第二端和ESD220的第二端连接，具体通过金属引脚F串联。多晶硅熔线230的第一端连接晶体管的栅极G，ESD220的第一端连接晶体管的源极S，以并联在源极S和栅极G之间。从而使得ESD220和多晶硅熔线230相互串联后再并联于源极S和栅极G之间。

如上所述，多晶硅熔线230借助金属引脚F与ESD220串联，然后再并联于晶体管栅极G和源极S之间。测试晶体管210的栅极G、源极S和漏极D之间的电性能，所得到的所有电参数均为带有ESD220的晶体管210的电参数，因此，此时测试出的带有ESD220的晶体管210的电参数并非真实的晶体管210的电参数。

当给晶体管的栅极G和金属引脚F上施加超过多晶硅阈值熔断电压的电压时，多晶体熔线230在高电压的影响下熔断。由于多晶硅熔线230与ESD220相互串联后再并联于晶体管的栅极G和源极S之间，因此，多晶硅熔线230断开后，则ESD220与栅极G断开连接，即ESD220未连接到晶体管中。由此可知，断开多晶硅熔线230后，测试晶体管的栅极G、源极S和漏极D之间的电性能，得到晶体管的电参数，该电参数为晶体管的电参数，不受ESD的影响。

当断开多晶硅熔线230后，还可以直接测试ESD的第二端和晶体管源极S之间的电性能，即在金属引脚F和晶体管源极S之间施加电压或电流，以得到ESD220的电参数。

本实施例提供的一种半导体器件测试电路，ESD220和多晶硅熔线230相互串联后再并联于晶体管的栅极G和源极S之间，在多晶硅熔线230正常连接在晶体管中时测试晶体管的栅、源、漏极之间的电性能，可得到带有ESD220的晶体管的电参数。当熔断多晶硅熔线230时测试晶体管的栅、源、漏极之间的电性能可得到单一的晶体管的电参数，熔断多晶硅熔线230时测试晶体管的源极S和金属引脚F之间的电性能可得到ESD的电参数。本实施例有效检测了半导体器件中晶体管的真实电参数和ESD的电参数。

注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (6)

1.一种半导体器件的制造方法，其特征在于，包括：

提供具有有源区和非有源区的半导体基底；

在所述半导体基底的有源区形成源极、栅极和漏极；

在所述半导体基底的非有源区表面形成场氧化层；

在所述场氧化层的表面形成至少一对PN结结构和第一多晶硅结构，其中，所述至少一对PN结结构作为静电防护单元，所述第一多晶硅结构作为多晶硅熔线；

在所述静电防护单元、所述多晶硅熔线和所述有源区上形成介质层并在所述介质层中制作多个接触孔；

金属填充所述多个接触孔，并制作所述静电防护单元、所述多晶硅熔线和所述有源区的源极、栅极和漏极的金属互连，其中，所述静电防护单元和所述多晶硅熔线相互串联后再并联于所述源极和所述栅极之间。

2.根据权利要求1所述的制造方法，其特征在于，通过多晶硅氧化工艺在所述半导体基底的非有源区表面形成场氧化层。

3.根据权利要求1所述的制造方法，其特征在于，所述至少一对PN结结构为反向串联的PN结结构；或者，

所述至少一对PN结结构为正向串联的PN结结构。

4.一种半导体器件，其特征在于，该半导体器件通过权利要求1-3任一项所述的制造方法制造，该半导体器件至少包括：

具有有源区和非有源区的半导体基底，形成在所述半导体基底有源区的源极、栅极和漏极，形成在所述半导体基底非有源区表面的场氧化层，形成在所述场氧化层表面的静电防护单元和多晶硅熔线，介质层和形成在所述介质层中的多个接触孔，金属填充所述接触孔并制作形成的所述静电防护单元、所述多晶硅熔线、所述有源区的栅极、源极和漏极的金属互连；

所述静电防护单元和所述多晶硅熔线相互串联后再并联于所述源极和所述栅极之间。

5.一种半导体器件测试电路，其特征在于，用于测试权利要求4所述的半导体器件，该半导体器件包括：由栅极、源极和漏极组成的晶体管，静电防护单元和多晶硅熔线；

该测试电路中，所述多晶硅熔线的第一端连接所述晶体管的栅极，所述静电防护单元的第一端连接所述晶体管的源极，所述多晶硅熔线的第二端和所述静电防护单元的第二端连接；

所述测试电路用于在断开所述多晶硅熔线之前，测试所述晶体管的栅极、源极和漏极之间的电性能，以得到具有所述静电防护单元的晶体管的电参数；所述测试电路还用于在断开所述多晶硅熔线之后，测试所述晶体管的栅极、源极和漏极之间的电性能，以得到所述晶体管的电参数，测试所述静电防护单元的电性能，以得到所述静电防护单元的电参数。

6.根据权利要求5所述的测试电路，其特征在于，所述测试电路具体用于通过在所述多晶硅熔线的第一端和所述多晶硅熔线的第二端上施加大于或等于多晶硅阈值熔断电压的电压以断开所述多晶硅熔线。