CN109872992A - 具有鳍状结构的半导体装置 - Google Patents

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林仲德
庄惠中
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Abstract

本发明实施例涉及具有鳍状结构的半导体装置。一种半导体装置包含鳍状结构、第一导电线、第二导电线及第一导电轨。所述鳍状结构放置于衬底上。所述第一导电线经布置以包绕所述鳍状结构的第一部分。所述第二导电线附接于所述鳍状结构的第二部分上。所述第二部分不同于所述第一部分。所述第一导电轨放置于与所述衬底上的所述第一导电线及所述第二导电线相同的层中。所述第一导电轨附接于所述第一导电线的一端及所述第二导电线的一端上以将所述第一导电线与所述第二导电线电连接。

Description

具有鳍状结构的半导体装置
技术领域
本发明实施例涉及具有鳍状结构的半导体装置。
背景技术
在迅速发展的半导体制造工业中，互补式金属氧化物半导体(CMOS)FinFET装置越来越多地用于许多逻辑及其它应用中且集成到各种不同类型的半导体装置中。FinFET装置通常包含半导体鳍状物，所述半导体鳍状物具有形成晶体管的沟道及源极/漏极区域的高纵横比。栅极在半导体鳍状物的一部分的侧上方并沿着所述侧形成。对鳍状物的使用增加相同区的沟道及源极/漏极区域的表面积。FinFET装置中的鳍状物的经增加表面积产生消耗较少电力的较快、较可靠且较好受控制的半导体晶体管装置。然而，进一步减小CMOSFinFET的大小存在挑战。
发明内容
根据本发明的一实施例，一种半导体装置包括：鳍状结构，其放置于衬底上；第一导电线，其包绕所述鳍状结构的第一部分；第二导电线，其附接于所述鳍状结构的第二部分上，所述第二部分不同于所述第一部分；及第一导电轨，其放置于与所述衬底上的所述第一导电线及所述第二导电线相同的层中，所述第一导电轨附接于所述第一导电线的一端及所述第二导电线的一端上以将所述第一导电线与所述第二导电线电连接。
根据本发明的另一实施例，一种半导体装置包括：第一鳍状场效应晶体管FinFET，其包括：鳍状结构，其放置于衬底上；第一导电线，其包绕所述鳍状结构的第一预定区域；第二导电线，其附接于所述鳍状结构的第一源极区域及第一漏极区域中的一者上；第三导电线，其包绕所述鳍状结构的栅极区域，所述第二导电线形成于所述第一导电线与所述第三导电线之间；及第四导电线，其附接于所述鳍状结构的所述第一源极区域及所述第一漏极区域中的另一者上；以及导电轨，其放置于与所述衬底上的所述第一导电线及所述第二导电线相同的层中，所述导电轨在平行于所述鳍状结构的方向上延伸以由所述第一导电线及所述第二导电线横向接触。
根据本发明的又一实施例，一种用于形成半导体装置的方法包括：形成从所述半导体装置的衬底突出的鳍状结构；在所述衬底上形成第一导电轨，其中所述第一导电轨的面向所述鳍状结构的侧具有第一凹槽及第二凹槽；通过将第一导电材料填充到所述第一凹槽中而在与所述第一导电轨相同的层中形成第一导电线，其中所述第一导电线延伸跨越所述鳍状结构且包绕所述鳍状结构的一部分；及通过将第二导电材料填充到所述第二凹槽中而在与所述第一导电轨相同的层中形成第二导电线，其中所述第二导电线延伸跨越所述鳍状结构且接触所述鳍状结构的另一部分。
附图说明
依据与附图一起阅读的以下详细描述最佳地理解本揭露的方面。应注意，根据工业中的标准实践，各种构件未必按比例绘制。实际上，为论述清晰起见，可任意地增加或减小各种构件的尺寸。
图1A是根据一些实施例的在半导体装置内的不同层级处的不同组件的俯视布局图。
图1B是图解说明根据一些实施例对应于图1A中所展示的半导体装置的电路的图式。
图1C是根据一些实施例的在形成预定金属层之后的图1A中所展示的半导体装置的俯视布局图。
图2是图解说明根据一些实施例的图1A中所展示的半导体装置的一部分的透视图的图式。
图3是根据一些实施例的图2中所展示的多晶硅线、金属线、导电轨及鳍状结构的示意性俯视图。
图4是图解说明根据一些实施例的图1C中所展示的半导体装置的一部分的透视图的图式。
图5是根据一些实施例的沿着图1C的线A-A'截取的横截面图。
图6是图解说明根据一些实施例的图1C中所展示的半导体装置的一部分的透视图的图式。
图7A是根据一些实施例的在半导体装置内的不同层级处的不同组件的俯视布局图。
图7B是图解说明根据一些实施例的对应于图1A中所展示的CMOS FinFET装置的电路的图式。
图8是根据一些实施例的沿着图7A的线截取的横截面图。
图9是根据一些实施例的沿着图7A的线截取的横截面图。
图10是根据一些实施例的用于形成半导体装置的方法的流程图。
具体实施方式
以下揭露提供用于实施所提供标的物的不同构件的许多不同实施例或实例。下文描述组件及布置的特定实例以简化本揭露。当然，这些仅为实例且并非打算为限制性的。举例来说，在以下描述中第一构件在第二构件上方或所述第二构件上形成可包含其中第一构件与第二构件直接接触地形成的实施例且还可包含其中额外构件可形成于第一构件与第二构件之间使得第一构件与第二构件可不直接接触的实施例。另外，本揭露可在各种实例中重复参考编号及/或字母。此重复是出于简单及清晰目的且并非本质上指示所论述的各种实施例及/或配置之间的关系。
下文详细地论述本揭露的实施例。然而，应了解，本揭露提供可在各种各样特定上下文中体现的许多可适用发明性概念。所论述的特定实施例仅为说明性的且并不限制本揭露的范围。
此外，可在本文中为易于描述而使用空间相对术语(例如“下方”、“下面”、“下部”、“上面”、“上部”、“左”、“右”等等)来描述一个元件或构件与另一元件或构件的关系，如各图中所图解说明。所述空间相对术语打算囊括在使用或操作中的装置的除图中所描绘定向之外的不同定向。设备可以其它方式定向(旋转90度或以其它定向)且可因此同样地理解本文中所使用的空间相对描述语。将理解，当将元件称为“连接到”或“耦合到”另一元件时，其可直接连接到或耦合到另一元件，或者可存在介入元件。
尽管陈述本揭露的宽广范围的数值范围及参数为近似值，但在特定实例中陈述的数值应尽可能精确地报告。然而，任何数值固有地含有必然由相应测试测量中存在的标准偏差所引起的特定误差。而且，如本文中所使用，术语“约”一般意指在给定值或范围的10％、5％、1％或0.5％内。替代地，当由所属领域的技术人员考量时，术语“约”意指在平均值的可接受标准误差内。除了在操作/工作实例中，或除非另外明确规定，例如用于材料数量、持续时间、温度、操作条件、量的比率及本文中所揭示的其类似物的所有数值范围、量、值及百分比应理解为在所有实例中由术语“约”修饰。因此，除非指示相反情形，否则在本揭露及所附权利要求书中所陈述的数值参数为可视需要变化的近似值。最低限度，每一数值参数应至少鉴于所报告有效数位的数字且通过应用一般舍入技术来解释。本文中可将范围表达为从一个端点到另一端点或介于两个端点之间。除非另外规定，否则本文中所揭示的所有范围均包含端点。
鳍状物可通过任何适合方法来图案化。举例来说，鳍状物可使用包含双重图案化或多重图案化工艺的一或多个光刻工艺来图案化。一般来说，双重图案化或多重图案化工艺将光刻与自对准工艺组合，从而允许形成具有(举例来说)比可使用单个直接光刻工艺以其它方式获得的间距小的间距的图案。举例来说，在一个实施例中，牺牲层形成于衬底上方且使用光刻工艺来图案化。间隔件使用自对准工艺而在经图案化牺牲层旁边形成。牺牲层接着被移除，且其余间隔件或心轴可接着用于图案化鳍状物。
图1A是根据一些实施例的在半导体装置100内的不同层级处的不同组件的俯视布局图。半导体装置100可为互补式金属氧化物半导体(CMOS)鳍状场效应晶体管(FinFET)装置的标准单元。举例来说，半导体装置100包含分别位于半导体装置100的上部侧及底部侧处的P沟道晶体管102及N沟道晶体管104。P沟道晶体管102及N沟道晶体管104可用于实施CMOS反向器，如图1B中所描述。值得注意的是，尽管图1A展示一个可能布局，但本揭露的方面可扩展到FinFET装置或CMOS FinFET装置的任何其它布局。
参考图1A，半导体装置100可包含但不限于在水平方向X上放置的多个鳍状结构103及105、在垂直方向Y上放置的多个导电线以及在水平方向X上放置的多个导电轨124及126。在垂直方向Y上放置的导电线可包含但不限于多个多晶硅线106、108、110、112及114，以及多个金属线116、118及120。请注意，在不背离本揭露的范围的情况下，多晶硅线106、108、110、112及114中的每一者可由其它类型的导电线实施。类似地，在不背离本揭露的范围的情况下，金属线116、118及120中的每一者可由其它类型的导电线实施。
在本发明实施例中，鳍状结构103及105、多晶硅线106、108、110、112及114、金属线116、118及120以及导电轨124及126放置于半导体衬底(即，衬底101)上或其上面。衬底101可包含以下材料中的至少一者：硅、绝缘体上硅(SOI)，绝缘体叠层上硅(SSOI)，绝缘体叠层上硅锗(S-SiGeOI)、绝缘体上硅锗(SiGeOI)、绝缘体上锗(GeOI)等等。
经布置以连续放置于衬底101上的鳍状结构103及105中的每一者为半导体鳍状物，所述半导体鳍状物从衬底101突出以便形成晶体管的源极区域、漏极区域及沟道区域。针对P沟道晶体管(例如P沟道晶体管102)，将p型杂质植入到鳍状物的预定区域中以形成源极及漏极区域。针对N沟道晶体管(例如N沟道晶体管104)，将n型杂质植入到鳍状物的预定区域中以形成源极及漏极区域。根据一些实施例，通过应用激活退火而激活n型及p型源极/漏极区域中的导电性类型杂质离子。
在本发明实施例中，多晶硅线106及112放置于CMOS FinFET装置(即，半导体装置100)的左边界上，且多晶硅线110及114放置于CMOS FinFET装置的右边界上。应注意，CMOSFinFET装置可在右/左边界上与另一CMOS FinFET装置邻接。举例来说，多晶硅线106/112可在左边界附近用作CMOS FinFET装置的桥接多晶硅线。作为另一实例，多晶硅线110/114可在右边界附近用作CMOS FinFET装置的桥接多晶硅线。另外，多晶硅线106与多晶硅线112分离，这是因为其间展示有多晶硅切割符号128或多晶硅切割层。多晶硅切割符号/层为用于切割/移除多晶硅线的覆盖多晶硅切割符号的一部分的符号。类似地，多晶硅线110与多晶硅线114分离，这是因为其间展示有多晶硅切割符号132。
金属线116及120形成于多晶硅线108的同一侧上，但彼此分离，这是因为其间展示有金属切割符号133或金属切割层。金属切割符号/层为用于切割/移除金属线的覆盖金属切割符号的一部分的符号。金属线118位于多晶硅线108与110之间。
导电轨124放置于CMOS FinFET装置的上边界上，且导电轨126放置于CMOS FinFET装置的下边界上。应注意，CMOS FinFET装置可在上/下边界上与另一CMOS FinFET装置邻接。导电轨124由于多晶硅切割符号130而与多晶硅线108分离或断开连接。而且，导电轨124由于金属切割符号131而与金属线118分离或断开连接。类似地，导电轨126由于多晶硅切割符号134而与多晶硅线108断开连接，且由于多晶硅切割符号135而与金属线108断开连接。导电轨124及126中的每一者可包含若干材料，例如钨、铝、铜、钛、钽、氮化钛、氮化钽、硅化镍、硅化钴、其它金属材料、其它适当导电材料及/或其组合。
在P沟道晶体管102中，多晶硅线106、108及110经布置以分别包绕鳍状结构103的三个不同部分。换句话说，多晶硅线106、108及110经布置以分别部分地环绕鳍状结构103的三个不同部分。介电层可形成于多晶硅线(即，多晶硅线106、108及110中的一者)与由所述多晶硅线包绕的对应部分之间。金属线116及118(还称为金属接点)经布置以分别被附接于鳍状结构103的两个不同部分上。通过实例而非限制方式，多晶硅线108经布置以包绕鳍状结构103的栅极区域。金属线116经布置以附接于鳍状结构103的源极区域及漏极区域中的一者上，且金属线118经布置以附接于鳍状结构103的源极区域及漏极区域中的另一者上。多晶硅线106经布置以包绕鳍状结构103的不同于栅极区域、源极区域及漏极区域的预定区域。多晶硅线110经布置以包绕鳍状结构103的不同于栅极区域、源极区域及漏极区域的另一预定区域。
导电轨124放置于与多晶硅线106、108及110以及金属线116及118相同的层中。导电轨124经布置以附接于多晶硅线106的一端及金属线116的一端上以用于将多晶硅线106与金属线116电连接。因此，在其中金属线116电连接到参考电压(例如图1B中所展示的供应电压VDD)的一些实施例中，多晶硅线106可通过导电轨124及金属线116而电连接到参考电压，所述导电轨及金属线中的每一者放置于与多晶硅线106相同的层中。在本发明实施例中，导电轨124还可经布置以附接于多晶硅线110的一端上，使得多晶硅线110可通过导电轨124而电连接到多晶硅线106及金属线116。
在N沟道晶体管104中，多晶硅线112、108及114经布置以分别包绕鳍状结构105的三个不同部分。介电层可形成于多晶硅线(即，多晶硅线112、108及114中的一者)与由所述多晶硅线包绕的对应相应部分之间。金属线120及118(还称为金属接点)经布置以分别被附接于鳍状结构105的两个不同部分上。通过实例而非限制方式，多晶硅线108经布置以包绕鳍状结构105的栅极区域。金属线118经布置以附接于鳍状结构105的源极区域及漏极区域中的一者上，且金属线120经布置以附接于鳍状结构105的源极区域及漏极区域中的另一者上。多晶硅线112经布置以包绕鳍状结构105的不同于栅极区域、源极区域及漏极区域的预定区域。多晶硅线114经布置以包绕鳍状结构105的不同于栅极区域、源极区域及漏极区域的另一预定区域。
导电轨126放置于与多晶硅线112、108及114以及金属线120及118相同的层中。而且，金属轨126经布置以附接于多晶硅线112的一端、金属线120的一端及多晶硅线114的一端上。因此，在其中金属线120电连接到参考电压(例如图1B中所展示的接地电压或供应电压VSS)的一些实施例中，多晶硅线112/114可通过导电轨126及金属线120而电连接到参考电压。导电轨126及金属线120放置于与多晶硅线112/114相同的层中。
图1C是根据一些实施例的在形成预定金属层之后的图1A中所展示的半导体装置100的俯视布局图。半导体装置100的预定金属层(例如金属层M0)可包含多个金属线140、142、144、146、148及150。金属线142、144及148为通过P沟道晶体管102及N沟道晶体管104的金属布线。根据设计要求，金属线142及144可或可不电连接到P沟道晶体管102。类似地，根据设计要求，金属线148可或可不电连接到N沟道晶体管104。另外，在本发明实施例中，导电通路152形成于多晶硅线108与金属线146之间。因此，多晶硅线108通过导电通路152而电连接到金属线146。
参考图1C且还参考图1A，放置于导电轨124上面且电连接到所述导电轨的金属线140耦合到参考电压(例如图1B中所展示的供应电压VDD)。因此，金属线140可用作耦合到参考电压的电力供应线。导电轨124通过电力供应线(即，金属线140)而耦合到参考电压。在本发明实施例中，导电结构(例如导电轨或导电通路结构)可形成于导电轨124与金属线140之间以提供电连接。通过实例而非限制方式，位于与导电通路152相同的层中的导电轨(图1C中未展示)可形成于导电轨124上以在导电轨124与金属线140之间提供电连接。此导电轨的宽度可等于或大体上等于导电轨124的宽度D1。
放置于导电轨126上面且电连接到所述导电轨的金属线150耦合到参考电压(例如图1B中所展示的供应电压VSS)。因此，金属线150可用作耦合到参考电压的电力供应线。导电轨126通过电力供应线(即，金属线150)而耦合到参考电压。在本发明实施例中，导电结构(例如导电轨或导电通路结构)可形成于导电轨126与金属线150之间以提供电连接。通过实例而非限制方式，位于与导电通路152相同的层中的导电轨(图1C中未展示)可形成于导电轨126上以在导电轨126与金属线150之间提供电连接。此导电轨的宽度可等于或大体上等于导电轨126的宽度。
值得注意的是，由于导电轨124及126分别被金属线140及150(其中的每一者可用作电力供应线)埋入，因此导电轨124及126可被称为埋入式电力轨结构。多晶硅线106可通过形成于与多晶硅线106及金属线116相同的层中的对应埋入式电力轨结构而电连接到金属线140(例如，电力供应线)。类似地，多晶硅线112可通过形成于与多晶硅线112及金属线120相同的层中的对应埋入式电力轨结构而电连接到金属线150(例如，电力供应线)。
借助使用埋入式电力轨结构，多晶硅线可在不引入在现有布局结构中发生的导电通路着陆(landing)问题的情况下电连接到对应电力供应线。举例来说，现有布局结构将在多晶硅线106与金属线140之间放置导电通路以提供电连接。然而，当半导体装置100的高度H由于装置小型化而减小时，金属线140的宽度相应地减小。导电通路的下部部分将由于工艺限制而不被金属线140封围或接触，此称作导电通路的着陆问题。由于金属线140无法完全封围导电通路，因此金属线140与导电通路之间的连接具有低可靠性。
与现有布局结构相比，利用埋入式电力轨的半导体单元结构可在不引入导电通路着陆问题的情况下在小型化装置中提供可靠电连接。举例来说，再次参考图1A，宽度D1可与半导体装置100的高度H成比例。根据一些实施例，宽度D1可归属于16纳米(nm)到36纳米(nm)的范围内。当高度H为大约(举例来说)156nm时，导电轨124的宽度D1可被减小到大约26nm，同时维持多晶硅线106与金属线140之间的可靠电连接。另外或替代地，在一些实施例中，形成于图1C中所展示的导电轨124与金属线140之间的导电轨的宽度可等于或大体上等于宽度D1。根据一些实施例，导电轨124与多晶硅线108的端之间的最小空间/距离D2可归属于10nm到20nm的范围内。举例来说，距离D2可为大约13nm。根据一些实施例，导电轨124与金属线118的一端之间的最小空间/距离D3可归属于10nm到20nm的范围内。举例来说，距离D3可为大约15nm。根据一些实施例，距离D3大于距离D2。
为简洁起见，以下描述主要集中于半导体装置100的上部侧(即，P沟道晶体管102)。所属领域的技术人员将认识到，以下描述可应用于半导体装置100的下部侧(即，N沟道晶体管104)。值得注意的是，虽然参考CMOS反向器描述埋入式电力轨结构，但所属领域的技术人员将认识到，埋入式电力轨结构可适用于其它类型的半导体装置。
图2是图解说明根据一些实施例的图1A中所展示的半导体装置100的一部分的透视图的图式。图2中所展示的结构可表示图1A中所展示的P沟道晶体管102的一部分的实施例。在本发明实施例中，多晶硅线108由于隔离区域230而与导电轨124分离，所述隔离区域可由图1A中所展示的多晶硅切割符号130及金属切割符号131界定。因此，多晶硅线108放置于与导电轨124相同的层中，同时与导电轨124断开连接。类似地，金属线118放置于与导电轨124相同的层中，同时与导电轨124断开连接。
相比来说，多晶硅线106的一端206、金属线116的一端208及多晶硅线110的一端210可与导电轨124的横向表面226接触，所述导电轨在与多晶硅线106、金属线116及多晶硅线110相同的层中形成。通过实例而非限制方式，导电轨124在平行于或大体上平行于鳍状结构103的方向上延伸。因此，导电轨124可由多晶硅线106、金属线116及多晶硅线110横向接触。
图3是根据一些实施例的图2中所展示的多晶硅线106、金属线116、导电轨124及鳍状结构103的示意性俯视图。参考图3且还参考图2，导电轨124经布置以具有第一凹槽202及第二凹槽204。多晶硅线106的端206及金属线116的端208分别放置于第一凹槽202及第二凹槽204中。在本发明实施例中，导电轨124可(但不限于)直接连接到多晶硅线106及金属线116中的每一者。举例来说，多晶硅线106的端206具有第一侧表面306，且金属线116的端208具有第二侧表面308。第一凹槽202具有经布置以与第一侧表面306接触的第三侧表面302。而且，第二凹槽204具有经布置以与第二侧表面308接触的第四侧表面304。
图4是图解说明根据一些实施例的图1C中所展示的半导体装置100的一部分的透视图的图式。图4中所展示的结构可表示图1C中所展示的P沟道晶体管102的一部分的实施例。图4中所展示的结构与图2中所展示的结构类似/相同，只不过导电轨424形成于导电轨124上。导电轨424可为形成于图1C中所展示的导电轨124与金属线140之间的导电结构的实施例。因此，导电轨424通过金属线140而电连接到参考电压。在本发明实施例中，导电轨424可平行于或大体上平行于鳍状结构103而延伸。
而且，导电通路452及导电通路454分别形成于多晶硅线108及金属线118上，以提供电连接。导电轨424、导电通路452及导电通路454可放置于同一层中，例如位于包含图1C中所展示的金属线140及142的前述预定金属层下面的层。为简洁起见而未在图4中图解说明图1C中所展示的金属线140及142。
图5是根据一些实施例的沿着图1C的线A-A'截取的横截面图。在图5中所展示的实施例中，P沟道晶体管102可采用图4中所展示的结构。因此，导电轨124的面向鳍状结构103的侧与多晶硅线106、金属线116及多晶硅线110接触，同时由于隔离区域230而与多晶硅线108及金属线118断开连接。
出于说明性目的还在图5中展示图1C中所展示的金属线140及142。在本发明实施例中，金属线142包含彼此分离的第一部分142_1及第二部分142_2。第一部分142_1形成于导电通路452上。第二部分142_2形成于导电通路454上。形成于导电轨424上的金属线140可用作耦合到供应电压的电力供应线。多晶硅线106/110通过导电轨124及424而非导电通路耦合到电力供应线。因此，可在不引入导电通路着陆问题的情况下减小利用埋入式电力轨结构的半导体装置的大小。
在一些实施例中，导电轨424的长度可比导电轨124的长度短。图6是图解说明根据一些实施例的图1C中所展示的半导体装置100的一部分的透视图的图式。图6中所展示的结构可表示图1C中所展示的P沟道晶体管102的一部分的实施例。图6中所展示的结构与图5中所展示的结构类似/相同，只不过导电轨624具有比导电轨124的长度短的长度。而且，形成于导电轨624上的金属线140的图案可相应地变化。
在一些实施例中，位于两个邻近FinFET装置之间的桥接多晶硅线可通过埋入式电力轨结构而电连接到电力供应线。这两个FinFET装置可通过共享埋入式电力轨结构而耦合到相同供应电压。图7A是根据一些实施例的在半导体装置700内的不同层级处的不同组件的俯视布局图。半导体装置700包括至少两个CMOS FinFET装置702及704。CMOS FinFET装置702的结构类似于图1A中所展示的CMOS FinFET装置(即，半导体装置100)的结构，只不过CMOS FinFET装置702进一步包含分别形成于多晶硅线708及金属线718上的导电通路752及754。CMOS FinFET装置704在边界处邻接CMOS FinFET装置702。根据一些实施例，CMOSFinFET装置704与CMOS FinFET装置702相对于边界而镜面对称。CMOS FinFET装置704可包含分别形成于多晶硅线709及金属线719上的导电通路753及755。CMOS FinFET装置702及704中的每一者可用于实施CMOS反向器，如图7B中所描述。
在本发明实施例中，CMOS FinFET装置702及CMOS FinFET装置704可共享同一鳍状结构。第一鳍状结构703经布置以通过CMOS FinFET装置702中的第一P沟道晶体管7022及CMOS FinFET装置704中的第二P沟道晶体管7042。第二鳍状结构705经布置以通过CMOSFinFET装置702中的第一N沟道晶体管7024及CMOS FinFET装置704中的第二N沟道晶体管7044。由于CMOS FinFET装置702及704中的每一者类似于图1A中所展示的半导体装置100，因此为简洁起见此处不再重复类似描述。
第一导电轨724放置于CMOS FinFET装置702及704的顶部侧处，且第二导电轨726放置于CMOS FinFET装置702及704的底部侧处。第一导电轨724为用于连接多晶硅线706、金属线716、多晶硅线710及金属线717的连续导电轨，其中多晶硅线706可用作桥接多晶硅线。第一导电轨724电连接到图7B中所展示的供应电压VDD。第二导电轨726为用于连接多晶硅线712、金属线720、多晶硅线714及金属线712的连续导电轨，其中多晶硅线712可用作桥接多晶硅线。第二导电轨726电连接到图7B中所展示的供应电压VSS或接地电压。
半导体装置700进一步包括金属线728、多晶硅线711及多晶硅线715。导电通路756形成于金属线728上。放置于CMOS FinFET装置704的左边界上的多晶硅线711及715中的每一者可用作桥接多晶硅线。
在本发明实施例中，金属线718、719及728分别附接于鳍状结构703的不同漏极区域上。金属线718、719及728还分别附接于鳍状结构705的不同漏极区域上。因此，金属线718电连接到P沟道晶体管7022及N沟道晶体管7024的相应漏极。金属线719电连接到P沟道晶体管7042及N沟道晶体管7044的相应漏极。另外，多晶硅线708及709经布置以包绕鳍状结构703的不同栅极区域及鳍状结构705的不同栅极区域。多晶硅线708电连接到P沟道晶体管7022及N沟道晶体管7024的相应栅极。多晶硅线709电连接到P沟道晶体管7042及N沟道晶体管7044的相应栅极。此外，金属线716及717分别附接于鳍状结构703的不同源极区域上。金属线720及721分别附接于鳍状结构705的不同源极区域上。因此，金属线716及720电连接到P沟道晶体管7022及N沟道晶体管7024的相应源极。金属线717及721电连接到P沟道晶体管7042及N沟道晶体管7044的相应源极。
为促进对本揭露的理解，接下来参考图8及图9，其展示根据一些实施例的沿着图7A的不同线截取的横截面图。在图8及图9中所展示的实施例中，图7A中所展示的P沟道晶体管7022及7042可出于说明性目的而采用(但不限于)图4中所展示的结构。图8是根据一些实施例的沿着图7A的线B-B'截取的横截面图。参考图8且还参考图7A，导电轨824可形成于第一导电轨724上，所述第一导电轨电连接到多晶硅线706的一端、金属线716的一端及金属线717的一端。在本发明实施例中，第一导电轨724可通过导电轨824而电连接到供应电压VDD。另外，隔离区域832经形成以将导电轨724与多晶硅线708及金属线718分离。隔离区域834经形成以将导电轨724及824与多晶硅线709及金属线719分离。金属线716及717分别电连接到鳍状结构703的源极区域SR1及SR2。金属线718及719分别电连接到鳍状结构703的漏极区域DR1及DR2。此外，绝缘层814可形成于多晶硅线706上以用于将多晶硅线706隔离以免连接到导电通路。所属领域的技术人员应了解，在不背离本揭露的范围的情况下，可省略绝缘层814。
由于多晶硅线706(即，位于CMOS FinFET装置702与704之间的桥接多晶硅线)经由第一导电轨724而电连接到供应电压VDD，不需要在多晶硅线706的顶部表面上放置导电通路以用于将多晶硅线706电连接到供应电压VDD。因此，可减小图7A中所展示的半导体装置700的高度，如以上实施例中所描述。在本发明实施例中，多晶硅线706、708及709中的每一者与鳍状结构703断开连接。介电层808放置于鳍状结构703与多晶硅线706、708及709中的每一者之间。而且，介电层808可由绝缘层810覆盖。
图9是根据一些实施例的沿着图7A的线C-C'截取的横截面图。参考图9且还参考图7A，隔离区域834经形成以将导电轨724及824与多晶硅线711、金属线719及金属线728分离。金属线728电连接到鳍状结构703的漏极区域DR3。多晶硅线711与鳍状结构703断开连接。在本发明实施例中，介电层808插置于多晶硅线728与鳍状结构703之间。而且，绝缘层1010可经形成以将多晶硅线728与漏极区域DR2及DR3分离。绝缘层814可形成于多晶硅线711上以用于将多晶硅线711隔离以免连接到导电通路。
借助使用埋入式电力轨结构，小型化半导体装置可具有用于预定金属层(例如金属层M0)上的布线资源的充足空间。举例来说，在图1C中所展示的实施例中，当高度H为相对小时，允许至少四个金属线(即，金属线142、144、146及148)通过金属线140与150之间的区。另外，由于可省略多晶硅线上的导电通路，因此利用埋入式电力轨结构的半导体装置可具有较好电迁移(EM)性能及较高门密度。举例来说，门密度的增益可改进15％到25％。
图10是根据一些实施例的用于形成半导体装置的方法的流程图。出于说明性目的，参考图1A中所展示的半导体装置100及图2中所展示的结构而描述方法1000。所属领域的技术人员将认识到，在不背离本揭露的范围的情况下，方法1000可用于其它类型的半导体装置中以提供埋入式电力轨结构。另外，在一些实施例中，可执行方法1000中的其它操作。在一些其它实施例中，方法1000的操作可以不同次序来执行及/或可变化。
在操作1002处，形成从半导体装置的衬底突出的鳍状结构。举例来说，鳍状结构103被形成为从半导体装置100的衬底101突出。
在操作1004处，在衬底上形成第一导电轨。第一导电轨的面向鳍状结构的侧具有第一凹槽及第二凹槽。举例来说，在衬底101上形成导电轨124，其中在导电轨124的面向鳍状结构103的侧上形成第一凹槽202及第二凹槽204。因此，导电轨124的横向表面226包含第一凹槽202及第二凹槽204。在一些实施例中，导电轨124可包含若干材料，例如钨、铝、铜、钛、钽、氮化钛、氮化钽、硅化镍、硅化钴、其它金属材料、其它适当导电材料及/或其组合。
在操作1006处，通过将第一导电材料填充到第一凹槽中而在与第一导电轨相同的层中形成第一导电线。第一导电线延伸跨越鳍状结构且包绕鳍状结构的一部分。举例来说，通过将多晶硅材料沉积到第一凹槽202中而在与导电轨124相同的层中形成多晶硅线106。多晶硅线106经布置以延伸跨越鳍状结构103且包绕鳍状结构103的一部分。
在操作1008处，通过将第二导电材料填充到第二凹槽中而在与第一导电轨相同的层中形成第二导电线。第二导电线延伸跨越鳍状结构且接触鳍状结构的另一部分。举例来说，通过将金属材料填充到第二凹槽204中而在与导电轨124相同的层中形成金属线116。
在一些实施例中，可在第一导电轨上形成第二导电轨。第二导电轨电连接到参考电压，例如供应电压或接地电压。举例来说，在图4中所展示的实施例中，在导电轨124上形成耦合到供应电压VDD的导电轨424。因此，多晶硅线106可通过导电轨124及424而电连接到供应电压VDD。导电轨124可用作埋入式电力轨。
借助使用埋入式电力轨结构，多晶硅线可通过埋入式电力轨及金属线而非导电通路电连接到电力供应线。因此，可减轻导电通路的着陆问题，且还减小FinFET装置的大小。
根据一些实施例，提供一种半导体装置。所述半导体装置包括鳍状结构、第一导电线、第二导电线及第一导电轨。所述鳍状结构放置于衬底上。所述第一导电线经布置以包绕所述鳍状结构的第一部分。所述第二导电线附接于所述鳍状结构的第二部分上。所述第二部分不同于所述第一部分。所述第一导电轨放置于与所述衬底上的所述第一导电线及所述第二导电线相同的层中。所述第一导电轨附接于所述第一导电线的一端及所述第二导电线的一端上以将所述第一导电线与所述第二导电线电连接。
根据一些实施例，提供一种半导体装置。所述半导体装置包括第一鳍状场效应晶体管(FinFET)装置及导电轨。所述第一FinFET装置包括鳍状结构、第一导电线、第二导电线、第三导电线及第四导电线。所述鳍状结构放置于衬底上。所述第一导电线经布置以包绕所述鳍状结构的第一预定区域。所述第二导电线附接于所述鳍状结构的第一源极区域及第一漏极区域中的一者上。所述第三导电线经布置以包绕所述鳍状结构的栅极区域。所述第二导电线形成于所述第一导电线与所述第三导电线之间。所述第四导电线附接于所述鳍状结构的所述第一源极区域及所述第一漏极区域中的另一者上。所述导电轨放置于与所述衬底上的所述第一导电线及所述第二导电线相同的层中。所述导电轨在平行于所述鳍状结构的方向上延伸以由所述第一导电线及所述第二导电线横向接触。
根据一些实施例，提供一种用于形成半导体装置的方法。所述方法包括：形成从所述半导体装置的衬底突出的鳍状结构；在所述衬底上形成第一导电轨，其中所述第一导电轨的面向所述鳍状结构的侧具有第一凹槽及第二凹槽；通过将第一导电材料填充到所述第一凹槽中而在与所述第一导电轨相同的层中形成第一导电线，其中所述第一导电线延伸跨越所述鳍状结构且包绕所述鳍状结构的一部分；及通过将第二导电材料填充到所述第二凹槽中而在与所述第一导电轨相同的层中形成第二导电线，其中所述第二导电线延伸跨越所述鳍状结构且接触所述鳍状结构的另一部分。
前述内容概述数个实施例的构件，使得所属领域的技术人员可较好地理解本揭露的方面。所属领域的技术人员应了解，其可容易地使用本揭露作为设计或修改用于实施与本文中介绍的实施例相同的目的及/或实现与所述实施例相同的优点的其它工艺及结构的基础。所属领域的技术人员还应认识到，此类等效构造并不背离本揭露的精神及范围，且其可在不背离本揭露的精神及范围的情况下在本文中做出各种改变、替换及更改。

Claims (1)

1.一种半导体装置，其包括：
鳍状结构，其放置于衬底上；
第一导电线，其包绕所述鳍状结构的第一部分；
第二导电线，其附接于所述鳍状结构的第二部分上，所述第二部分不同于所述第一部分；及
第一导电轨，其放置于与所述衬底上的所述第一导电线及所述第二导电线相同的层中，所述第一导电轨附接于所述第一导电线的一端及所述第二导电线的一端上以将所述第一导电线与所述第二导电线电连接。
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