TWI818635B - 在替代金屬閘極之後之埋入式電力軌 - Google Patents

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TWI818635B
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達維卡 薩卡 葛蘭特
薩加里卡 謬克什
崔起植
索納特 高希
瑞龍 謝
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美商萬國商業機器公司
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Abstract

本文中的實施例包括半導體結構，該等半導體結構具有連接至一第一場效電晶體(FET)區的一第一源極/汲極(S/D)、連接至一第二FET區的一第二S/D及一埋入式電力軌(BPR)區。該BPR區可包括一BPR、內襯該BPR區的一第一橫向側之一第一介電襯裡及內襯一第二橫向側之一第二介電襯裡。該第一介電襯裡將該BPR與該第一FET區及該第一S/D隔離，且該第二介電襯裡將該BPR與該第二FET區隔離。實施例亦可包括藉由該BPR區的一第二橫向側電連接該第二S/D與該BPR的一觸點。該等襯裡使得該BPR能夠在形成閘極及該等S/D之後形成，使得該BPR不會在該等閘極及該等S/D的退火製程期間引起問題。

Description

在替代金屬閘極之後之埋入式電力軌
本發明大體上係關於製造半導體裝置的領域，且更特定言之，係關於在形成替代金屬閘極之後形成埋入式電力軌。
在製造半導體裝置時，數百萬個裝置可一起位於單個基板上。對此等數百萬個裝置之有效控制依賴於將電信號應用於特定裝置，同時隔離電信號以免於任何其他者(例如，其他裝置)短路。在標準邏輯單元內，後段製程(BEOL)金屬層中之電力軌將電流遞送至源極/汲極，該等源極/汲極為個別裝置(例如，電晶體)供電。電力軌承載比標準佈線軌道/信號線高的電流以維持充足配電目標，且因此在單元中需要較大空間。在許多設計中，電力軌可比普通佈線大四倍。
減小電力軌之橫向尺寸且使豎直尺寸延伸至單元更深處可將電力軌中之總金屬體積保持較高，同時為其他組件騰出空間。然而，增大電力軌之深度可導致較高通路電阻，或可使信號線在BEOL中之軌道之間承載增大的電容。在實體裝置(例如，電晶體)下方埋入電力軌使得電力軌之深度能夠獨立於BEOL中之信號線而增大。埋入式電力軌(BPR)經由電力軌提供明顯較低電阻，且不給BEOL中之通路電阻或電容帶來任何負面影響。
一般而言，在半導體裝置中的鰭片(例如，奈米層片堆疊鰭片)形成之後BPR緊接著形成。亦即，在蝕刻鰭片且施加淺溝槽隔離(STI)層之後，隨後針對BPR蝕刻溝槽。在STI之後直接形成BPR溝槽提供BPR，該BPR保持為「埋入式」且遠離閘極、閘極隔片、磊晶、金屬層觸點及/或半導體結構之其他組件。然而，在形成閘極、閘極隔片、磊晶、金屬層觸點及其他組件期間，半導體結構之埋入式電力軌可能會遭受在退火製程期間引起之熱不穩定性。具體而言，當半導體結構經加熱以進行退火時，存在於埋入式電力軌中之某些類型之金屬(例如，鈷)可遷移且擴散至半導體結構之其他組件中。另外或替代地，半導體結構可歸因於在加熱期間金屬之膨脹及收縮而對晶圓施加應力及/或使晶圓彎曲。此應力可在製造期間可使用之許多退火循環內放大。
根據本發明之一個實施例，揭示一種半導體結構。該半導體結構可包括：第一源極/汲極(S/D)，其連接至第一場效電晶體(FET)區；第二S/D，其連接至第二FET區；及埋入式電力軌(BPR)區，其在第一方向上橫向延伸且位於第一FET區與第二FET區之間。該BPR區可包括埋入式電力軌(BPR)、內襯BPR區的第一橫向側之第一介電襯裡及內襯BPR區的第二橫向側之第二介電襯裡。第一介電襯裡將BPR與第一FET區及第一S/D隔離，且第二介電襯裡將BPR與第二FET區隔離。該半導體結構亦可包括藉由BPR區的第二橫向側電連接第二S/D與BPR的觸點。該等襯裡使得BPR能夠在形成閘極及S/D之後形成，使得BPR不會在閘極及S/D的退火製程期間引起問題。
本發明之實施例規定第一FET區及第二FET區可為具有PFET或NFET之極性的裝置。對於本發明之實施例中的半導體結構，第一介電襯裡及第二介電襯裡可在BPR下方連接以將BPR之下部部分與基板隔離。使BPR與基板隔離會減少原本可能引起的短路。
本發明之實施例可包括水平金屬延伸部。該水平金屬延伸部增加了BPR與觸點之間的電連接性，此係因為水平金屬延伸部自觸點在第一介電襯裡與第二介電襯裡之間的BPR的頂部表面上延伸。實施例亦可包括在第一方向上沿著BPR鄰近於第一FET區及第二FET區的閘極區，其中在閘極區處，第一介電襯裡將BPR與第一閘極隔離，且第二介電襯裡將BPR與第二閘極隔離。閘極區可包括第一介電襯裡與第二介電襯裡之間的層間介電質(ILD)及定位於ILD與BPR之間的水平金屬延伸部。
本發明的實施例提供一種方法，該方法可包括：在半導體結構的閘極區中形成第一閘極及第二閘極；在鄰近於閘極區的S/D區中形成第一源極/汲極(S/D)及第二S/D；在第一閘極與第二閘極之間及在第一S/D與第二S/D之間蝕刻埋入式電力軌(BPR)區；形成內襯BPR區的第一橫向側之第一介電襯裡；形成內襯BPR區的第二橫向側之第二介電襯裡；在第一介電襯裡與第二介電襯裡之間形成BPR；及形成穿過S/D區中之第二介電襯裡及第二S/D的至少部分的接觸開口。形成具有在閘極與S/D之間(亦即，在形成閘極及S/D之後)的彼等襯裡的BPR使得BPR能夠避免在形成閘極及S/D時使用的退火製程期間引起問題。
本發明的實施例提供一種方法，該方法可包括：在形成ILD之前在BPR上方形成第一介電罩蓋；及在蝕刻觸點之後蝕刻第一介電罩蓋以形成水平金屬延伸區；及金屬化水平金屬延伸區以形成水平金屬延伸部。水平金屬延伸部增加BPR與觸點之間的電連接性，此係因為水平金屬延伸部自觸點在第一介電襯裡與第二介電襯裡之間的BPR的頂部表面上延伸。該等方法可進一步包括在形成第一閘極、第二閘極、第一S/D及第二S/D之前形成深淺溝槽隔離(STI)，其中該深STI包圍該BPR之下部部分以將BPR與基板隔離。形成深STI使得BPR能夠在不首先形成介電襯裡情況下與基板及FET區隔離。在某些實施例中，該方法可包括在第一介電襯裡及第二介電襯裡下方形成BPR的下部部分，其中BPR的下部部分藉由深STI與基板隔離。
本發明的實施例提供一種方法，該方法可包括具有BPR的半導體結構，該BPR在形成閘極及S/D之後形成以消除在形成閘極及S/D的製程(特別為退火製程)期間可能由BPR引起的問題。該半導體結構可包括閘極區，其具有在第一閘極與埋入式電力軌(BPR)之間的第一介電襯裡及第二閘極與BPR之間的第二介電襯裡。該半導體結構亦可包括源極/汲極(S/D)區，其具有在第一源極/汲極(S/D)與BPR之間的第一介電襯裡及接觸BPR之第二S/D。
本發明之實施例提供一種方法，該方法可包括半導體結構，該半導體結構具有：第一場效電晶體(FET)區，其具有第一源極/汲極(S/D)觸點；第二FET區，其包含第二S/D觸點；在第一FET區與第二FET區之間的深淺溝槽隔離(STI)；及埋入式電力軌(BPR)。BPR的下部部分可藉由深STI與第一FET區及第二FET區隔離，且BPR的上部部分可藉由第一介電襯裡與第一S/D觸點隔離。BPR的上部部分可接觸第二S/D觸點。
本發明的實施例提供一種方法，該方法可包括：形成深淺溝槽隔離(STI)；形成包含第一源極/汲極(S/D)的第一場效電晶體(FET)區及包含第二S/D的第二FET區；將埋入式電力軌(BPR)區蝕刻至深STI中。襯裡STI可保持在BPR區的外部處。該方法亦可包括：在BPR區內形成BPR的下部部分，其中該襯裡STI將BPR與第一FET區及第二FET區隔離；在BPR上方形成內襯BPR區的第一橫向側之第一介電襯裡；及形成BPR的上部部分，其中第一介電襯裡將BPR的上部部分與第一S/D隔離。
在以下詳細描述中，參看隨附圖式，該等隨附圖式展示本發明之實施例的特定實例。足夠詳細地描述此等實施例以使得熟習此項技術者能夠實踐該等實施例，且應理解，可利用其他實施例，且可在不偏離所描述實施例的情況下做出結構、邏輯及電氣改變。因此，以下詳細描述不應被理解為限制性的，且由所附申請專利範圍界定所包括之實施例。
本文中揭示了所主張結構及方法的詳細實施例；然而，應理解，所揭示實施例僅說明可以各種形式體現之所主張結構及方法。另外，結合各種實施例給出之實例中之各者意欲為說明性而非限制性的。此外，圖式不必按比例，且可誇大一些特徵以展示特定組件的細節。因此，本文中所揭示之特定結構及功能細節不應解釋為限制性的，而僅為用於教示熟習此項技術者以各種方式使用本發明之方法及結構的代表性基礎。亦應注意，相同及對應元件由相同參考數字指代。
在以下描述中，闡述諸如特定結構、組件、材料、尺寸、處理步驟及技術之許多特定細節，以便提供對本申請案之各種實施例之理解。然而，一般熟習此項技術者應瞭解，可在無此等特定細節之情況下實踐本申請案之各種實施例。在其他情況下，尚未詳細地描述熟知結構或處理步驟以避免混淆本申請案。
本說明書中對「一個實施例」、「一實施例」、「實例實施例」等的參考指示所描述實施例可包括特定特徵、結構或特性。此外，此等片語未必指代相同實施例。此外，在結合一實施例來描述一特定特徵、結構或特性時，應主張，無論是否予以明確描述，結合其他實施例實現此特徵、結構或特性在熟習此項技術者之認識範圍內。
在下文中出於描述之目的，術語「右側」、「左側」、「豎直」、「水平」、「頂部」、「底部」，及其衍生詞應與所揭示的結構及方法有關，如在繪圖中所定向。術語「上覆」、「在……頂上」、「定位於……上」或「定位在……頂上」意謂諸如第一結構的第一元件存在於諸如第二結構的第二元件上，其中諸如界面結構之介入元件可存在於第一元件與第二元件之間。術語「直接接觸」意謂諸如第一結構的第一元件與諸如第二結構的第二元件在兩個元件之界面處無任何中間導電、絕緣或半導體層之情況下連接。
應理解，當諸如層、區或基板之元件稱作「在」另一元件「上」或「上方」時，其可直接在另一元件上或亦可存在介入元件。對比而言，當元件稱作「直接在」另一元件「上」或「直接在」另一元件「上方」時，不存在介入元件。亦應理解，當元件稱作在另一元件「底下」或「下方」時，該元件可直接在另一元件底下或下方，或可存在介入元件。對比而言，當元件稱作「直接在」另一元件「底下」或「直接在」另一元件「下方」時，不存在介入元件。
關於電晶體及積體電路之製造，主表面係指例如半導體層的彼表面，例如在平面製程中，複數個電晶體在該表面中及其周圍製成。如本文中所使用，術語「豎直」意謂相對於主表面實質上正交，且「水平」意謂實質上平行於主表面。通常，主表面係沿著單晶矽層之平面，在該平面上製造電晶體裝置。
對於積體電路，裝置組件之遮罩、圖案化及蝕刻使得有可能在微米及奈米尺度下製造半導體裝置。然而，由於裝置、組件以及層的大小及間距不斷地減小，因此過去已使用的蝕刻技術可導致非預期結果。在上文所提及之實例中，半導體結構之埋入式電力軌可遭受在退火製程期間引起之熱不穩定性。隨著金屬在退火期間遷移且擴散至半導體結構之其他組件中，晶圓良率及功能可能受損。此外，如上文所提及，半導體結構可歸因於在加熱期間金屬之膨脹及收縮而對晶圓施加應力及/或使晶圓彎曲，此可導致後續製程之未對準，從而導致積體電路之良率降低及功能減弱。
下文所揭示之裝置及方法解決與對半導體結構及埋入式電力軌進行退火相關聯的問題。因此，本文中所揭示之實施例在虛設閘極形成之後、在源極/汲極磊晶形成之後、在虛設閘極移除之後及在高κ金屬閘極形成之後製造埋入式電力軌，而非在鰭片形成之後立刻製造埋入式電力軌。
圖1係根據本發明之一個實施例的半導體結構100之示意性俯視圖。示意圖展示在任何特定製造階段將未必可見的列102與行104之關係。列102可包括經製造為場效電晶體(FET)區(例如n型FET (NFET)及p型FET (PFET))之部分的鰭片106。半導體結構100之所說明實施例包括四個FET區：第一NFET區108a、第二NFET區108b、第一PFET區108c及第二PFET區108d。行104包括與下文所描述的埋入式電力軌(BPR)區相交的閘極區110及源極/汲極(S/D)區112。以下諸圖係在半導體結構100之製造階段中在閘極區A-A及S/D區B-B中截取的橫截面側視圖。
圖2A及圖2B係根據本發明之一個實施例的圖1之半導體結構100之示意性橫截面側視圖。圖2A為閘極區110之視圖，而圖2B為S/D區112之圖式。半導體結構100具有鰭片106，該等鰭片橫向延伸穿過閘極區110及S/D區112 (亦即進入頁面及離開頁面)。基板114及淺溝槽隔離(STI) 116亦沿著半導體結構100的長度延伸穿過閘極區110及S/D區112。如上文所解釋，基板114可取決於FET區108a、108b、108c、108d而摻雜有n型摻雜或p型摻雜。尤其對於閘極區110，半導體結構100可包括在STI 116上方製造的閘極118及鰭片106。在S/D區112中，半導體結構100包括源極/汲極120及層間介電質(ILD) 122。在圖2A及圖2B中所說明之製造階段處完成閘極118及S/D 120之退火及固化，且由於埋入式電力軌之存在而可能發生之金屬污染、金屬擴散及晶圓彎曲已經避免，此係因為在諸如S/D磊晶生長、高κ可靠性退火之高熱處理步驟期間不存在埋入式電力軌。
圖3A及圖3B係根據本發明之一個實施例的在後續製造階段中的圖1之半導體結構之示意性橫截面側視圖。圖3A及圖3B展示切穿半導體結構100的長度的埋入式電力軌(BPR)區124a、124b。由於BPR區124a、124b沿半導體結構100的長度連續，因此閘極區110及S/D區112相鄰，且與同一第一BPR區124a及同一第二BPR區124b相交。可使用經圖案化的硬遮罩層126來蝕刻BPR區124a、124b。硬遮罩層126可經圖案化(例如，使用微影)，使得BPR區124a、124b可隨後經由蝕刻製程形成。在一些實施例中，此蝕刻可使用非等向性蝕刻(諸如反應性離子蝕刻(RIE))來執行。硬遮罩層126阻止蝕刻且可用以形成BPR區124的所要形狀。
BPR區124a、124b形成於FET區108之間。在圖3A以及圖3B的所說明實施例中，第一BPR區124a形成於第一FET區108a與第二FET區108b之間，此兩個區皆為NFET裝置。同樣地，第二BPR區124b形成於第三FET區108c與第四FET區108d之間，此兩個區皆為PFET裝置。可設想其他實施例，其中BPR區124a、124b形成於在摻雜類型方面不同的FET區108之間。BPR區124a、124b亦切割閘極118，使得形成第一閘極118a、第二閘極118b及第三閘極118c。
圖4A及圖4B係根據本發明之一個實施例的在後續製造階段中的圖1之半導體結構100之示意性橫截面側視圖。半導體結構100包括各BPR區124a、124b之第一側132a上的第一介電襯裡130a、各BPR區124a、124b之第二側132b上的第二介電襯裡130b及形成於第一介電襯裡130a與第二介電襯裡130b之間的埋入式電力軌(BPR) 134。如所說明，第一介電襯裡130a及第二介電襯裡130b可在BPR區124a、124b的底部處接觸，從而將BPR 134之下部部分136與基板114隔離且絕緣。介電襯裡130a、130b亦將BPR 134與S/D磊晶120及閘極118隔離。介電襯裡130a、130b橫向且連續地延伸，使得介電襯裡130a、130b在閘極區110與S/D區112之間不會中斷。
介電襯裡130a、130b可在所有半導體結構100上方沈積為毯覆式層。沈積可利用原子層沈積(ALD)，使得介電襯裡130a、130b可在BPR區124a、124b內形成均勻的奈米級層。介電襯裡130a、130b可由SiN、SiBCN、SiOCN、SiOC、SiC等形成，從而使BPR 134與半導體結構100的其餘部分絕緣。詳言之，介電襯裡130a、130b可接觸閘極118或S/D 120，而不實現半導體結構100的操作。BPR 134可包括導電材料，諸如金屬。詳言之，BPR 134可由金屬形成，諸如鎢、鈷、釕、鉭、銅或包含碳的合金。另外，可在導電金屬沈積之前形成薄金屬黏著襯裡，諸如薄氮化鈦層。在沈積介電襯裡130a、130b及BPR金屬134之後，使用CMP製程來拋光圖案化硬遮罩126上方之材料。
圖5A及圖5B係根據本發明之一個實施例的在後續製造階段中的圖1之半導體結構100之示意性橫截面側視圖。半導體結構100具有自介電襯裡130a、130b內之凹口140凹進的BPR 134。可使用選擇性蝕刻來蝕刻BPR 134。在本申請案之內容背景中，選擇性意謂蝕刻製程對一種材料之蝕刻速度明顯快於另一種材料。在圖5A及圖5B中所說明的情況下，選擇性蝕刻製程對BPR 134的導電材料之蝕刻速度明顯快於介電襯裡130a、130b或硬遮罩層126的經曝露部分。BPR 134之凹進量可視實施例而改變，且大於或小於所說明實施例之凹口140將不偏離本文中所揭示之實施例。
圖6A及圖6B係根據本發明之一個實施例的在後續製造階段中的圖1之半導體結構100之示意性橫截面側視圖。圖6A及圖6B展示填充有覆蓋BPR 134之介電填充物142的凹口140。半導體結構100隨後經平坦化(例如，化學機械平坦化(CMP))以移除硬遮罩層126。介電填充物142可包括與ILD 122相同或類似之材料。ILD 122及介電填充物142相對於介電襯裡130a、130b可具有蝕刻選擇性。
圖7A及圖7B係根據本發明之一個實施例的在後續製造階段中的圖1之半導體結構100之示意性橫截面側視圖。圖7A及圖7B展示在ILD 122、介電襯裡130a、130b以及介電填充物142上方沈積為毯覆式層的第二ILD 146。第二ILD 146可包括與ILD 122相同或類似的材料，或可具有不同組合物或沈積製程。在沈積第二ILD 146之後，半導體結構100包括S/D觸點148、BPR觸點150及閘極觸點152，該等觸點經蝕刻穿過ILD 146、ILD 122以分別接觸S/D 120、BPR 134及閘極(亦即，第二閘極118b)。BPR觸點150替換S/D區112中的第二介電襯裡130b (亦即，第二介電襯裡130b不存在於S/D區112中)。S/D觸點148因此能夠取決於遞送至閘極118a、118b、118c的電荷將電信號遞送至S/D 120/自S/D 120遞送電信號，且BPR 134能夠藉由BPR觸點150將電力供應至半導體結構100。
觸點148、150、152可由導電材料，諸如金屬，形成。S/D觸點148及BPR觸點150可藉由不同遮罩材料(圖中未示)圖案化，但在某些實施例中，可使用一個沈積製程形成，在該沈積製程中，觸點148、150的導電材料同時添加至S/D觸點148位置及BPR觸點150位置。在某些實施例中，S/D觸點148獨立於BPR觸點150經圖案化且觸點形成。觸點金屬包含：矽化物襯裡，諸如Ti、Ni、NiPt等；及金屬黏著襯裡，諸如TiN及導電金屬，諸如Ru、W、Co等。在金屬沈積之後，CMP製程用於移除ILD 146上方的過量金屬。
圖8A及圖8B係根據本發明之一個實施例的在圖5A及圖5B之後的製造階段中的半導體結構800之示意性橫截面側視圖。圖8A為閘極區810之視圖，而圖8B為S/D區812之圖式。半導體結構800具有鰭片806，該等鰭片橫向延伸穿過閘極區810及S/D區812 (亦即，如圖式中所描繪，進入頁面及離開頁面)。基板814及淺溝槽隔離(STI) 816亦沿著半導體結構800的長度延伸穿過閘極區810及S/D區812。如上文所解釋，基板814可摻雜有n型摻雜或p型摻雜。尤其對於閘極區810，半導體結構800可包括在STI 816上方製造的閘極818及鰭片806。在S/D區812中，半導體結構800包括源極/汲極820及層間介電質(ILD) 822。在圖2A及圖2B中所說明之製造階段處完成閘極818及S/D 820之退火及固化，且已避免歸因於埋入式電力軌之存在而可能發生的金屬污染、金屬擴散及晶圓彎曲。圖8A及圖8B之半導體結構800包括在介電填充物840之前形成的介電罩蓋854，而非用一種材料填充圖5A及圖5B中所說明之凹口140。介電罩蓋854因此位於介電填充物840與BPR 834之間，且BPR 834、介電罩蓋854及介電填充物840均位於第一襯裡830a與第二襯裡830b之間。第一襯裡830a及第二襯裡830b將BPR 834與基板814隔離。
圖9A及圖9B係根據本發明之一個實施例的在後續製造階段中的圖8A及圖8B之半導體結構800之示意性橫截面側視圖。半導體結構800具有接觸開口856，其為形成類似於上文所描述之觸點(亦即，圖7A及圖7B之S/D觸點148、BPR觸點150及閘極觸點152)的觸點做好準備。接觸開口856穿過層間介電質(ILD) 822及第二ILD 846形成以接觸源極/汲極(S/D) 820、埋入式電力軌(BPR) 834及閘極818。然而，與上文所描述之實施例不同的是，S/D接觸開口856經蝕刻及/或圖案化得足夠寬以曝露介電罩蓋854。因此，半導體結構800不包括BPR接觸開口，且可在半導體結構800的製造期間跳過製造觸點所需的步驟/遮罩。半導體結構800之其他實施例可包括介電罩蓋854及BPR接觸開口兩者。
圖10A及圖10B係根據本發明之一個實施例的在後續製造階段中的圖8A及圖8B之半導體結構800之示意性橫截面側視圖。半導體結構800包括在接觸開口856之後經蝕刻之襯裡凹口858。使用蝕刻第二介電襯裡830b而不蝕刻半導體結構800之其他經曝露組件的選擇性蝕刻製程將襯裡凹口858蝕刻至第二介電襯裡830b中。蝕刻襯裡凹口858曝露介電罩蓋854之較大部分，使得可更易於蝕刻介電罩蓋854，如圖11A及圖11B中所展示。
圖11A及圖11B係根據本發明之一個實施例的在後續製造階段中的圖8A及圖8B之半導體結構800之示意性橫截面側視圖。半導體結構800具有自介電填充物840與BPR 834之間蝕刻掉以形成水平延伸間隙860的介電罩蓋854。水平延伸間隙860代替接觸開口附近的介電罩蓋854，包括S/D區812中且尤其閘極區810中的空間。藉由蝕刻選擇性製程移除介電罩蓋854，該蝕刻選擇性製程不蝕刻ILD 822、846、S/D 820、閘極818、介電襯裡820a、820b或BPR 834之經曝露部分。
圖12A及圖12B係根據本發明之一個實施例的在後續製造階段中的圖8A及圖8B之半導體結構800之示意性橫截面側視圖。半導體結構800包括形成於接觸開口856內的S/D觸點848及閘極觸點852。S/D觸點848包括形成於水平延伸間隙860內之水平金屬延伸部862。水平金屬延伸部862自S/D觸點848在第一介電襯裡與第二介電襯裡之間的BPR 834之頂部表面上延伸，且藉此增加S/D觸點848與BPR 834之間的表面區域連接。在某些實施例中，水平金屬延伸部862可覆蓋BPR 834之整個頂部表面。水平金屬延伸部862與BPR 834之間的此連接減小S/D觸點848之間短路的可能性，此係由於可增大S/D觸點848之間的距離864而不犧牲S/D觸點848與BPR 834之間的連接。
圖13A及圖13B係根據本發明之一個實施例的在製造階段中之半導體結構1300之示意性橫截面側視圖。圖13A為閘極區1310之視圖，而圖2B為S/D區1312之圖式。半導體結構1300具有鰭片1306，該等鰭片橫向延伸穿過閘極區1310及S/D區1312 (亦即，進入頁面及離開頁面)。基板1314及淺溝槽隔離(STI) 1316a、1316b亦沿著半導體結構1300的長度延伸穿過閘極區1310及S/D區1312。尤其對於閘極區1310，半導體結構1300可包括在STI 1316a、1316b上方製造的閘極1318及鰭片1306。在S/D區1312中，半導體結構1300包括源極/汲極1320及層間介電質(ILD) 1322。先完成閘極1318及S/D 1320之退火及固化，且已避免因埋入式電力軌之存在而可能發生的金屬污染、擴散及晶圓彎曲。
半導體結構1300包括深STI 1316a及淺STI 1316b。類似於上文所描述之實施例，半導體結構1300包括FET區1308，其中深STI 1316a位於類似摻雜的FET區之間。亦即，深STI 1316a位於(i) NFET區1308a與1308b之間；及(ii) PFET區1308c與1308d之間。深STI 1316a與第一介電襯裡1330a及第二介電襯裡1330b至少部分地重疊，且包圍BPR 1334的下部部分以將BPR 1334與基板1314隔離。
圖14A及圖14B係根據本發明之一個實施例的在製造階段中之半導體結構1300之示意性橫截面側視圖。半導體結構1300具有切穿閘極1318、ILD 1322且切入至深STI 1316b中之埋入式電力軌(BPR)區1324a、1324b。BPR區1324a、1324b亦可切穿S/D 1320的部分。然而，BPR區1324a、1324b並未蝕刻穿過至基板1314，且襯裡STI 1366保持在BPR區1324a、1324b的邊界周圍。因此，當BPR 1334形成於BPR區1324a、1324b內部時，襯裡STI 1366使BPR 1334與基板1314隔離。
圖15A及圖15B係根據本發明之一個實施例的在後續製造階段中的圖13A及圖13B之半導體結構1300之示意性橫截面側視圖。半導體結構1300包括各BPR區1324a、1324b之第一側1332a上的第一介電襯裡1330a、各BPR區1324a、1324b之第二側1332b上的第二介電襯裡1330b。如所說明，第一介電襯裡1330a及第二介電襯裡1330b僅位於BPR區1324a、1324b的上部部分1338處，但BPR 1334仍藉由BPR區1324a、1324b的下部部分1336處的襯裡STI 1366與基板1314隔離。
圖16A及圖16B係根據本發明之一個實施例的在後續製造階段中的圖13A及圖13B之半導體結構之示意性橫截面側視圖。半導體結構1300展示形成於第一介電襯裡1330a與第二介電襯裡1330b之間的額外BPR 1368，使得在閘極區1310處，第一介電襯裡1330a將BPR 1334、1368與第一閘極1318a分離，且在S/D區1312處，第一介電襯裡1330a將BPR 1334、1368與第一S/D 1320分離。
圖17A及圖17B係根據本發明之一個實施例的在後續製造階段中的圖13A及圖13B之半導體結構之示意性橫截面側視圖。半導體結構1300展示形成於BPR 1334上方之S/D觸點1348、BPR觸點1350及閘極觸點1352。S/D觸點1348替換內襯BPR區1324a、1324b之第二橫向側1332b的第二介電襯裡1330b之一部分，使得在S/D區1312處，第二S/D 1320b自BPR區1324a、1324b外部接觸BPR 1334。第二S/D 1320b接觸BPR 1334的上部部分，且在某些實施例中，接觸BPR 1334的下部部分。
產生於本文中所描述之製程的積體電路晶片可由製造器以原始晶圓形式(亦即，作為具有多個未封裝晶片之單個晶圓)、作為裸晶粒或以經封裝形式分配。在後一狀況中，晶片係安裝於單個晶片封裝(諸如塑膠載體，其具有附連至母板或其他較高層級載體之導線)中或多晶片封裝(諸如陶瓷載體，其具有表面互連件或埋入式互連件中之任一者或兩者)中。在任何狀況下，晶片隨後與其他晶片、離散電路元件及/或其他信號處理裝置整合作為(a)中間產品(諸如母板)或(b)最終產品之部分。最終產品可為包括積體電路晶片之任何產品，範圍為自玩具及其他低端應用至具有顯示器、鍵盤或其他輸入裝置及中央處理器之進階電腦產品。
本文中所使用之術語僅為了描述特定實施例，且並不意欲限制本發明。如本文中所使用，除非上下文另外清楚地指示，否則單數形式「一(a/an)」及「該」意欲亦包括複數形式。應進一步理解，術語「包含(comprises及/或comprising)」當在本說明書中使用時指定所陳述特徵、整數、步驟、操作、元件及/或組件之存在，但並不排除一或多個其他特徵、整數、步驟、操作、元件、組件及/或其群組的存在或添加。
雖然本申請案已關於其較佳實施例特定展示及描述，但熟習此項技術者應理解，可在不脫離本申請案的精神及範疇的情況下進行形式及細節的前述及其他改變。因此，意欲本申請案不限於所描述及說明之精確形式及細節，但屬於隨附申請專利範圍之範疇內。
已出於說明目的呈現本發明之各種實施例之描述，但該描述並不意欲為詳盡的或限於所揭示之實施例。在不脫離所描述實施例之範疇及精神的情況下，許多修改及變化對一般熟習此項技術者而言將顯而易見。本文中所使用之術語經選擇以最佳地解釋實施例之原理、實際應用或對市場中發現之技術的技術改良，或使得其他一般熟習此項技術者能夠理解本文中所揭示之實施例。
100:半導體結構 102:列 104:行 106:鰭片 108a:第一NFET區 108b:第二NFET區 108c:第一PFET區 108d:第二PFET區 110:閘極區 112:S/D區 114:基板 116:淺溝槽隔離(STI) 118:閘極 118a:第一閘極 118b:第二閘極 118c:第三閘極 120:源極/汲極(S/D) 122:層間介電質(ILD) 124a:第一BPR區 124b:第二BPR區 126:硬遮罩層 130a:第一介電襯裡 130b:第二介電襯裡 132a:第一側 132b:第二側 134:埋入式電力軌(BPR) 136:下部部分 140:凹口 142:介電填充物 146:第二ILD 148:S/D觸點 150:BPR觸點 152:閘極觸點 800:半導體結構 806:鰭片 810:閘極區 812:S/D區 814:基板 816:淺溝槽隔離(STI) 818:閘極 820:源極/汲極(S/D) 822:層間介電質(ILD) 830a:第一襯裡 830b:第二襯裡 834:埋入式電力軌(BPR) 840:介電填充物 846:第二ILD 848:S/D觸點 852:閘極觸點 854:介電罩蓋 856:接觸開口 860:水平延伸間隙 862:水平金屬延伸部 864:距離 1300:半導體結構 1306:鰭片 1308a:NFET區 1308b:NFET區 1308c:PFET區 1308d:PFET區 1310:閘極區 1312:S/D區 1314:基板 1316:淺溝槽隔離(STI) 1316a:淺溝槽隔離(STI) 1316b:淺溝槽隔離(STI) 1318:閘極 1320:源極/汲極(S/D) 1320b:第二S/D 1322:層間介電質 1324a:BPR區 1324b:BPR區 1330a:第一介電襯裡 1330b:第二介電襯裡 1332a:第一側 1332b:第二側 1334:埋入式電力軌(BPR) 1336:下部部分 1338:上部部分 1348:S/D觸點 1350:BPR觸點 1352:閘極觸點 1366:襯裡STI A-A:閘極區 B-B:S/D區
圖1係根據本發明之一個實施例的半導體結構之示意性俯視圖；
圖2A係根據本發明之一個實施例的在後續製造階段中的圖1之半導體結構之示意性橫截面側視圖；
圖2B係根據本發明之一個實施例的在與圖2A相同之在製造階段中的圖1之半導體結構之示意性橫截面側視圖；
圖3A係根據本發明之一個實施例的在後續製造階段中的圖1之半導體結構之示意性橫截面側視圖；
圖3B係根據本發明之一個實施例的在與圖3A相同之製造階段中的圖1之半導體結構之示意性橫截面側視圖；
圖4A係根據本發明之一個實施例的在後續製造階段中的圖1之半導體結構之示意性橫截面側視圖；
圖4B係根據本發明之一個實施例的在與圖4A相同之製造階段中的圖1之半導體結構之示意性橫截面側視圖；
圖5A係根據本發明之一個實施例的在後續製造階段中的圖1之半導體結構之示意性橫截面側視圖；
圖5B係根據本發明之一個實施例的在與圖5A相同之製造階段中的圖1之半導體結構之示意性橫截面側視圖；
圖6A係根據本發明之一個實施例的在後續製造階段中的圖1之半導體結構之示意性橫截面側視圖；
圖6B係根據本發明之一個實施例的在與圖6A相同之製造階段中的圖1之半導體結構之示意性橫截面側視圖；
圖7A係根據本發明之一個實施例的在後續製造階段中的圖1之半導體結構之示意性橫截面側視圖；
圖7B係根據本發明之一個實施例的在與圖7A相同之製造階段中的圖1之半導體結構之示意性橫截面側視圖；
圖8A係根據本發明之一個實施例的在後續製造階段中的圖5A及圖5B之半導體結構之示意性橫截面側視圖；
圖8B係根據本發明之一個實施例的在與圖8A相同之製造階段中的圖5A及圖5B之半導體結構之示意性橫截面側視圖；
圖9A係根據本發明之一個實施例的在後續製造階段中的圖8A及圖8B之半導體結構之示意性橫截面側視圖；
圖9B係根據本發明之一個實施例的在與圖9A相同之製造階段中的圖8A及圖8B之半導體結構之示意性橫截面側視圖；
圖10A係根據本發明之一個實施例的在後續製造階段中的圖8A及圖8B之半導體結構之示意性橫截面側視圖；
圖10B係根據本發明之一個實施例的在與圖10A相同之製造階段中的圖8A及圖8B之半導體結構之示意性橫截面側視圖；
圖11A係根據本發明之一個實施例的在後續製造階段中的圖8A及圖8B之半導體結構之示意性橫截面側視圖；
圖11B係根據本發明之一個實施例的在與圖11A相同之製造階段中的圖8A及圖8B之半導體結構之示意性橫截面側視圖；
圖12A係根據本發明之一個實施例的在後續製造階段中的圖8A及圖8B之半導體結構之示意性橫截面側視圖；
圖12B係根據本發明之一個實施例的在與圖12A相同之製造階段中的圖8A及圖8B之半導體結構之示意性橫截面側視圖；
圖13A係根據本發明之一個實施例的在製造階段中之半導體結構之示意性橫截面側視圖；
圖13B係根據本發明之一個實施例的圖13A之半導體結構之示意性橫截面側視圖；
圖14A係根據本發明之一個實施例的在後續製造階段中的圖13A及圖13B之半導體結構之示意性橫截面側視圖；
圖14B係根據本發明之一個實施例的在與圖14A相同之製造階段中的圖13A及圖13B之半導體結構之示意性橫截面側視圖；
圖15A係根據本發明之一個實施例的在後續製造階段中的圖13A及圖13B之半導體結構之示意性橫截面側視圖；
圖15B係根據本發明之一個實施例的在與圖15A相同之製造階段中的圖13A及圖13B之半導體結構之示意性橫截面側視圖；
圖16A係根據本發明之一個實施例的在後續製造階段中的圖13A及圖13B之半導體結構之示意性橫截面側視圖；
圖16B係根據本發明之一個實施例的在與圖16A相同之製造階段中的圖13A及圖13B之半導體結構之示意性橫截面側視圖；
圖17A係根據本發明之一個實施例的在後續製造階段中的圖13A及圖13B之半導體結構之示意性橫截面側視圖；且
圖17B係根據本發明之一個實施例的在與圖17A相同之製造階段中的圖13A及圖13B之半導體結構之示意性橫截面側視圖。
100:半導體結構
102:列
104:行
106:鰭片
108a:第一NFET區
108b:第二NFET區
108c:第一PFET區
108d:第二PFET區
110:閘極區
112:S/D區
A-A:閘極區
B-B:S/D區

Claims (22)

  1. 一種半導體結構，其包含：一第一源極/汲極(S/D)，其連接至一第一場效電晶體(FET)區；一第二S/D，其連接至一第二FET區；一埋入式電力軌(BPR)區，其在一第一方向上橫向延伸且位於該第一FET區與該第二FET區之間，該埋入式電力軌區包含：一埋入式電力軌(BPR)；一第一介電襯裡，其內襯該BPR區的一第一橫向側，其中該第一介電襯裡將該BPR與該第一FET區及該第一S/D隔離；一第二介電襯裡，其內襯該BPR區的一第二橫向側，其中該第二介電襯裡將該BPR與該第二FET區隔離；及一觸點，其藉由該BPR區的一第二橫向側電連接該第二S/D與該BPR。
  2. 如請求項1之半導體結構，其中該第一FET區及該第二FET區係具有選自由一PFET及一NFET組成之群的一第一極性的裝置。
  3. 如請求項1之半導體結構，其中該第一介電襯裡及該第二介電襯裡在該BPR下方連接以將該BPR的一下部部分與一基板隔離。
  4. 如請求項1之半導體結構，其進一步包含一水平金屬延伸部，其中該水平金屬延伸部自該觸點在該第一介電襯裡與該第二介電襯裡之間的該 BPR之一頂部表面上延伸。
  5. 如請求項1之半導體結構，其進一步包含在該第一方向上沿著該BPR鄰近於該第一FET區及該第二FET區的一閘極區，其中在該閘極區處，該第一介電襯裡將該BPR與一第一閘極分離，且該第二介電襯裡將該BPR與一第二閘極分離。
  6. 如請求項5之半導體結構，其進一步包含：一層間介電質(ILD)，其在該第一介電襯裡與該第二介電襯裡之間；及一水平金屬延伸部，其位於該ILD與該BPR之間。
  7. 一種形成一半導體結構之方法，其包含：在該半導體結構之一閘極區中形成一第一閘極及一第二閘極；在鄰近於該閘極區的一源極/汲極(S/D)區中形成一第一S/D及一第二S/D；在該第一閘極與該第二閘極之間及在該第一S/D與該第二S/D之間蝕刻一埋入式電力軌(BPR)區；形成內襯該BPR區的一第一橫向側之一第一介電襯裡；形成內襯該BPR區的一第二橫向側之一第二介電襯裡；在該第一介電襯裡與該第二介電襯裡之間形成一BPR；穿過該S/D區中的該第二介電襯裡及該第二S/D的至少部分形成一接觸開口；及 在形成該第一閘極、該第二閘極、該第一S/D及該第二S/D之前形成一深淺溝槽隔離(STI)，其中該深STI包圍該BPR之一下部部分以將該BPR與一基板隔離。
  8. 如請求項7之方法，其進一步包含：在於一第一摻雜類型之一第一鰭片場效電晶體(FET)上方形成該第一閘極之前形成該第一鰭片FET；及在於該第一摻雜類型之一第二鰭片FET上方形成該第二閘極之前形成該第二鰭片FET。
  9. 如請求項7之方法，其中該第一介電襯裡及該第二介電襯裡內襯該BPR區的一下部部分以將該BPR與一基板隔離。
  10. 如請求項7之方法，其進一步包含：使該BPR自該BPR的一頂部處的一層間介電質(ILD)部分凹進；在切割一觸點之前在該ILD部分中形成一ILD。
  11. 如請求項10之方法，其進一步包含：在形成該ILD之前在該BPR上方形成一第一介電罩蓋；在切割該觸點之後蝕刻該第一介電罩蓋以形成一水平金屬延伸區；及金屬化該水平金屬延伸區以形成一水平金屬延伸部。
  12. 如請求項7之方法，其進一步包含在該第一介電襯裡及該第二介電襯裡下方形成該BPR的一下部部分，其中該BPR的該下部部分藉由該深STI與一基板隔離。
  13. 一種半導體結構，其包含：一閘極區，其包含一第一閘極與一埋入式電力軌(BPR)之間的一第一介電襯裡及一第二閘極與該BPR之間的一第二介電襯裡；一源極/汲極(S/D)區，其包含在一第一源極/汲極(S/D)與該BPR之間的該第一介電襯裡及接觸該BPR的一第二S/D；該第二S/D之一水平金屬延伸部，其中該水平金屬延伸部接觸該第一介電襯裡之一內部側；及其中該閘極區進一步包含該第一介電襯裡與該第二介電襯裡之間的一層間介電質(ILD)，其中該水平金屬延伸部位於該ILD與該BPR之間。
  14. 如請求項13之半導體結構，其中該第一介電襯裡及該第二介電襯裡將該BPR的一下部部分與一基板隔離。
  15. 如請求項13之半導體結構，其中該閘極區沿著該BPR鄰近於該S/D區。
  16. 如請求項13之半導體結構，其進一步包含一淺溝槽隔離(STI)結構，該淺溝槽隔離結構與該第一介電襯裡及該第二介電襯裡至少部分地重疊且包圍該BPR的一下部部分以將該BPR與一基板隔離。
  17. 一種半導體結構，其包含：一第一場效電晶體(FET)區，其包含一第一源極/汲極(S/D)觸點；一第二FET區，其包含一第二S/D觸點；一深淺溝槽隔離(STI)，其在該第一FET區與該第二FET區之間；及一埋入式電力軌(BPR)，其中該BPR的一下部部分藉由該深STI與該第一FET區及該第二FET區隔離，且其中該BPR的一上部部分藉由一第一介電襯裡與該第一S/D觸點隔離，且該BPR的該上部部分接觸該第二S/D觸點。
  18. 如請求項17之半導體結構，其中該第一介電襯裡將該BPR之該上部部分與一第一閘極隔離，且一第二介電襯裡將該BPR之該上部部分與一第二閘極隔離。
  19. 如請求項17之半導體結構，其中該BPR的該下部部分接觸該第二S/D觸點。
  20. 一種形成一半導體結構之方法，其包含：形成一深淺溝槽隔離(STI)；形成包含一第一源極/汲極(S/D)的一第一場效電晶體(FET)區及包含一第二S/D的一第二FET區；將一埋入式電力軌(BPR)區蝕刻至該深STI中，其中一襯裡STI保持在該BPR區之一外部處； 在該BPR區內形成一BPR的一下部部分，其中該襯裡STI將該BPR與該第一FET區及該第二FET區隔離；在該BPR上方形成內襯該BPR區的一第一橫向側之一第一介電襯裡；及形成該BPR的一上部部分，其中該第一介電襯裡將該BPR的該上部部分與該第一S/D隔離。
  21. 如請求項20之方法，其進一步包含在該BPR上方形成內襯該BPR區的一第二橫向側之一第二介電襯裡，其中該第一介電襯裡將該BPR的該上部部分與一第一閘極隔離，且該第二介電襯裡將該BPR的該上部部分與一第二閘極隔離。
  22. 如請求項20之方法，其進一步包含形成一BPR觸點，其中該BPR觸點將該BPR電連接至該第二S/D。
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