JP2023076392A - 半導体構造および方法（置換金属ゲートの後の埋め込みパワーレール） - Google Patents

半導体構造および方法（置換金属ゲートの後の埋め込みパワーレール） Download PDF

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ソムナス ゴーシュ
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ルイロン シエ
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Abstract

【課題】半導体構造がアニーリングのために加熱されている間に、埋め込みパワーレールに存在する特定のタイプの金属（例えばコバルト）が、半導体構造の他の構成要素に移動し拡散してしまうことがある。【解決手段】半導体構造１００は、第１の電界効果トランジスタ（ＦＥＴ）領域に接続された第１のソース／ドレイン（Ｓ／Ｄ）、第２のＦＥＴ領域に接続された第２のＳ／Ｄ、及び埋め込みパワーレール（ＢＰＲ）領域１２４ａ、１２４ｂを有する。ＢＰＲ領域は、ＢＰＲと、ＢＰＲ領域の第１の横側をライニングする第１の誘電体ライナ１３０ａと、第２の横側をライニングする第２の誘電体ライナ１３０ｂとを含む。第１の誘電体ライナは、ＢＰＲを第１のＦＥＴ領域および第１のＳ／Ｄから隔離する。第２の誘電体ライナは、ＢＰＲを第２のＦＥＴ領域から隔離する。ライナにより、ゲートおよびＳ／Ｄの形成後にＢＰＲを形成することが可能になる。【選択図】図４Ａ

Description

本発明は、一般に半導体デバイスの作製の分野に関し、より詳細には、置換金属ゲート形成後の埋め込みパワーレールの形成に関する。
半導体デバイスの作製においては、何百万ものデバイスがともに単一の基板上に位置付けられることがある。これらの何百万ものデバイスの有用な制御は、特定のデバイスに電気信号を適用すると同時に、その他（例えば他のデバイス）との短絡からその電気信号を絶縁することに依存している。標準的な論理セル内では、配線工程（ｂａｃｋ－ｅｎｄ ｏｆ ｌｉｎｅ：ＢＥＯＬ）の金属層におけるパワーレールが、ソース／ドレインに電流を送達し、このソース／ドレインが個々のデバイス（例えばトランジスタ）に給電する。パワーレールは、十分な配電ターゲットを維持するために、標準的なルーティングトラック／信号ラインよりも大きい電流を搬送し、したがってセル内でより大きい空間を必要とする。多くの設計において、パワーレールは、通常のルーティングラインの４倍の大きさになることがある。
パワーレールの横方向寸法を縮小し、垂直方向寸法をセル内により深く入り込むよう拡大することにより、パワーレールの総金属体積を多い状態に保ちながら、他の構成要素のための空間を空けることができる。しかしパワーレールの深さを増大すると、ビア抵抗の上昇を引き起こすか、またはＢＥＯＬ内のトラック間で増大したキャパシタンスを信号ラインが搬送することになる場合がある。パワーレールを物理デバイス（例えばトランジスタ）の下に埋め込むことにより、ＢＥＯＬ内の信号ラインから独立して、パワーレールの深さを増大することが可能になる。埋め込みパワーレール（ＢＰＲ）は、ＢＥＯＬ内のビア抵抗またはキャパシタンスのいずれにも悪影響を及ぼすことなく、パワーレールにわたる抵抗を著しく低下させる。
全般的に、ＢＰＲ形成は、半導体デバイスにおけるフィン（例えば、ナノシート積層フィン）形成の直後に行われる。つまり、フィンがエッチングされシャロートレンチアイソレーション（ＳＴＩ）層が適用された後で、ＢＰＲ用のトレンチがエッチングされる。ＳＴＩの直後にＢＰＲトレンチを形成することにより、「埋め込まれ」て、ゲート、ゲートスペーサ、エピ、金属層コンタクト、もしくは半導体構造の他の構成要素、またはそれらの組み合わせを妨害しない状態で残るＢＰＲが提供される。
しかし、ゲート、ゲートスペーサ、エピ、金属層コンタクト、他の構成要素の形成中に、半導体構造の埋め込みパワーレールは、アニーリング工程中に引き起こされる熱的不安定性の影響を受けることがある。具体的には、半導体構造がアニーリングのために加熱されている間に、埋め込みパワーレールに存在する特定のタイプの金属（例えばコバルト）が、半導体構造の他の構成要素に移動し拡散してしまうことがある。付加的または代替的に、加熱中の金属の膨張および収縮に起因して、半導体構造は、ウエハに応力を加えるか、もしくはウエハを曲げるか、またはその両方を行うことがある。この応力は、作製中に用いられることがある多数のアニーリングサイクルにわたって強くなることがある。
本発明の一実施形態によれば、半導体構造が開示される。半導体構造は、第１の電界効果トランジスタ（ＦＥＴ）領域に接続された第１のソース／ドレイン（Ｓ／Ｄ）と、第２のＦＥＴ領域に接続された第２のＳ／Ｄと、第１の方向において横方向に延在し、第１のＦＥＴ領域と第２のＦＥＴ領域との間に位置する埋め込みパワーレール（ＢＰＲ）領域とを含んでよい。ＢＰＲ領域は、埋め込みパワーレール（ＢＰＲ）と、ＢＰＲ領域の第１の横側をライニングする第１の誘電体ライナと、ＢＰＲ領域の第２の横側をライニングする第２の誘電体ライナとを含んでよい。第１の誘電体ライナは、ＢＰＲを第１のＦＥＴ領域および第１のＳ／Ｄから隔離し、第２の誘電体ライナは、ＢＰＲを第２のＦＥＴ領域から隔離する。半導体構造は、ＢＰＲ領域の第２の横側を介して、第２のＳ／ＤとＢＰＲとを電気的に接続するコンタクトも含んでよい。ライナにより、ゲートおよびＳ／Ｄの形成後にＢＰＲを形成することが可能になり、それによりＢＰＲは、ゲートおよびＳ／Ｄのアニーリング工程中に問題を引き起こさない。
本発明の実施形態は、第１のＦＥＴ領域および第２のＦＥＴ領域が、ＰＦＥＴまたはＮＦＥＴの極性を有するデバイスであってよいことを規定する。本発明の実施形態の半導体構造について、第１の誘電体ライナと第２の誘電体ライナは、ＢＰＲの下で接続されていて、ＢＰＲの下側部分を基板から隔離していてよい。ＢＰＲを基板から隔離することにより、隔離しない場合に生じることがある短絡が低減される。
本発明の実施形態は、水平金属拡張部を含んでよい。水平金属拡張部は、第１の誘電体ライナと第２の誘電体ライナとの間でＢＰＲの上面を覆うようにコンタクトから延在しているので、ＢＰＲとコンタクトとの間の電気接続性を増大させる。実施形態は、第１の方向においてＢＰＲに沿って、第１のＦＥＴ領域および第２のＦＥＴ領域に隣接しているゲート領域であって、ゲート領域において、第１の誘電体ライナが、ＢＰＲを第１のゲートから分離しており、第２の誘電体ライナが、ＢＰＲを第２のゲートから分離している、ゲート領域も含んでいてよい。ゲート領域は、第１の誘電体ライナと第２の誘電体ライナとの間の層間誘電体（ＩＬＤ）と、ＩＬＤとＢＰＲとの間に位置する水平金属拡張部とを含んでいてよい。
本発明の実施形態は、方法であって、半導体構造のゲート領域に第１のゲートおよび第２のゲートを形成する段階と、前記ゲート領域に隣接したソース／ドレイン（Ｓ／Ｄ）領域に、第１のＳ／Ｄおよび第２のＳ／Ｄを形成する段階と、前記第１のゲートと前記第２のゲートとの間でかつ前記第１のＳ／Ｄと前記第２のＳ／Ｄとの間に、埋め込みパワーレール（ＢＰＲ）領域をエッチングする段階と、前記ＢＰＲ領域の第１の横側をライニングする第１の誘電体ライナを形成する段階と、前記ＢＰＲ領域の第２の横側をライニングする第２の誘電体ライナを形成する段階と、前記第１の誘電体ライナと前記第２の誘電体ライナとの間でＢＰＲを形成する段階と、前記Ｓ／Ｄ領域および前記第２のＳ／Ｄの少なくとも一部分に、前記第２の誘電体ライナを通るコンタクト開口を形成する段階とを含んでよい方法を提供する。ゲートとＳ／Ｄとの間に（すなわち、ゲートおよびＳ／Ｄが形成された後に）、そのライナを有するＢＰＲを形成することにより、ゲートおよびＳ／Ｄを形成するときに使用されるアニーリング工程中に、ＢＰＲが問題を引き起こすことを回避することができる。
本発明の実施形態は、方法であって、前記ＢＰＲの上に第１の誘電体キャップを形成してから、前記ＩＬＤを形成する段階と、前記コンタクトをエッチングした後に前記第１の誘電体キャップをエッチングして、水平金属拡張領域を形成する段階と、前記水平金属拡張領域を金属化して水平金属拡張部を形成する段階とをさらに含んでよい方法を提供する。水平金属拡張部は、第１の誘電体ライナと第２の誘電体ライナとの間でＢＰＲの上面を覆うようにコンタクトから延在しているので、ＢＰＲとコンタクトとの間の電気接続性を増大させる。方法は、ディープシャロートレンチアイソレーション（ＳＴＩ）を形成してから前記第１のゲート、前記第２のゲート、前記第１のＳ／Ｄ、および前記第２のＳ／Ｄを形成する段階であって、前記ディープＳＴＩが、前記ＢＰＲの下側部分を囲んで前記ＢＰＲを前記基板から隔離する、段階をさらに含んでよい。ディープＳＴＩを形成することにより、最初に誘電体ライナを形成することなく、基板およびＦＥＴ領域からＢＰＲを隔離することができる。特定の実施形態において、方法は、前記第１の誘電体ライナおよび前記第２の誘電体ライナの下に、前記ＢＰＲの下側部分を形成する段階であって、前記ＢＰＲの前記下側部分が、前記ディープＳＴＩによって基板から隔離される、段階をさらに含んでよい。
本発明の実施形態は、ゲートおよびＳ／Ｄの形成工程中に、具体的にはアニーリング工程中に、ＢＰＲによって引き起こされることがある問題を除去するために、ゲートおよびＳ／Ｄの後に形成されるＢＰＲを有する半導体構造を含んでよい方法を提供する。半導体構造は、第１のゲートと埋め込みパワーレール（ＢＰＲ）との間の第１の誘電体ライナおよび第２のゲートと前記ＢＰＲとの間の第２の誘電体ライナを有するゲート領域を含んでよい。半導体構造は、第１のソース／ドレイン（Ｓ／Ｄ）と前記ＢＰＲとの間の第１の誘電体ライナおよび前記ＢＰＲに接触する第２のＳ／Ｄを有するソース／ドレイン（Ｓ／Ｄ）領域も含んでよい。
本発明の実施形態は、方法であって、第１のソース／ドレイン（Ｓ／Ｄ）コンタクトを有する第１の電界効果トランジスタ（ＦＥＴ）領域と、第２のＳ／Ｄコンタクトを有する第２のＦＥＴ領域と、前記第１のＦＥＴ領域と前記第２のＦＥＴ領域との間のディープシャロートレンチアイソレーション（ＳＴＩ）と、埋め込みパワーレール（ＢＰＲ）とを有する半導体構造を含んでよい方法を提供する。前記ＢＰＲの下側部分は、前記ディープＳＴＩによって、前記第１のＦＥＴ領域および前記第２のＦＥＴ領域から隔離されていてよく、前記ＢＰＲの上側部分は、第１の誘電体ライナによって前記第１のＳ／Ｄコンタクトから隔離されていてよい。ＢＰＲの上側部分は、第２のＳ／Ｄコンタクトに接触してよい。
本発明の実施形態は、方法であって、ディープシャロートレンチアイソレーション（ＳＴＩ）を形成する段階と、第１のソース／ドレイン（Ｓ／Ｄ）を有する第１の電界効果トランジスタ（ＦＥＴ）領域および第２のＳ／Ｄを有する第２のＦＥＴ領域を形成する段階と、前記ディープＳＴＩに埋め込みパワーレール（ＢＰＲ）領域をエッチングする段階とを含んでよい方法を提供する。ライナＳＴＩは、ＢＰＲ領域の外側に残ってよい。また方法は、前記ＢＰＲ領域内にＢＰＲの下側部分を形成する段階であって、前記ライナＳＴＩが、前記ＢＰＲを前記第１のＦＥＴ領域および前記第２のＦＥＴ領域から隔離する、段階と、前記ＢＰＲ領域の第１の横側をライニングする第１の誘電体ライナを前記ＢＰＲの上に形成する段階と、前記ＢＰＲの上側部分を形成する段階であって、前記第１の誘電体ライナが、前記ＢＰＲの前記上側部分を前記第１のＳ／Ｄから隔離する、段階とを含んでよい。
本発明の一実施形態による、半導体構造の概略上面図である。
本発明の一実施形態による、後の作製ステージにおける図１の半導体構造の概略側方断面図である。
本発明の一実施形態による、図２Ａと同じ作製ステージにおける、図１の半導体構造の概略側方断面図である。
本発明の一実施形態による、後の作製ステージにおける図１の半導体構造の概略側方断面図である。
本発明の一実施形態による、図３Ａと同じ作製ステージにおける、図１の半導体構造の概略側方断面図である。
本発明の一実施形態による、後の作製ステージにおける図１の半導体構造の概略側方断面図である。
本発明の一実施形態による、図４Ａと同じ作製ステージにおける図１の半導体構造の概略側方断面図である。
本発明の一実施形態による、後の作製ステージにおける図１の半導体構造の概略側方断面図である。
本発明の一実施形態による、図５Ａと同じ作製ステージにおける図１の半導体構造の概略側方断面図である。
本発明の一実施形態による、後の作製ステージにおける図１の半導体構造の概略側方断面図である。
本発明の一実施形態による、図６Ａと同じ作製ステージにおける図１の半導体構造の概略側方断面図である。
本発明の一実施形態による、後の作製ステージにおける図１の半導体構造の概略側方断面図である。
本発明の一実施形態による、図７Ａと同じ作製ステージにおける図１の半導体構造の概略側方断面図である。
本発明の一実施形態による、後の作製ステージにおける図５Ａおよび図５Ｂの半導体構造の概略側方断面図である。
本発明の一実施形態による、図８Ａと同じ作製ステージにおける図５Ａおよび図５Ｂの半導体構造の概略側方断面図である。
本発明の一実施形態による、後の作製ステージにおける図８Ａおよび図８Ｂの半導体構造の概略側方断面図である。
本発明の一実施形態による、図９Ａと同じ作製ステージにおける図８Ａおよび図８Ｂの半導体構造の概略側方断面図である。
本発明の一実施形態による、後の作製ステージにおける図８Ａおよび図８Ｂの半導体構造の概略側方断面図である。
本発明の一実施形態による、図１０Ａと同じ作製ステージにおける図８Ａおよび図８Ｂの半導体構造の概略側方断面図である。
本発明の一実施形態による、後の作製ステージにおける図８Ａおよび図８Ｂの半導体構造の概略側方断面図である。
本発明の一実施形態による、図１１Ａと同じ作製ステージにおける図８Ａおよび図８Ｂの半導体構造の概略側方断面図である。
本発明の一実施形態による、後の作製ステージにおける図８Ａおよび図８Ｂの半導体構造の概略側方断面図である。
本発明の一実施形態による、図１２Ａと同じ作製ステージにおける図８Ａおよび図８Ｂの半導体構造の概略側方断面図である。
本発明の一実施形態による、作製ステージにおける半導体構造の概略側方断面図である。
本発明の一実施形態による、図１３Ａの半導体構造の概略側方断面図である。
本発明の一実施形態による、後の作製ステージにおける図１３Ａおよび図１３Ｂの半導体構造の概略側方断面図である。
本発明の一実施形態による、図１４Ａと同じ作製ステージにおける図１３Ａおよび図１３Ｂの半導体構造の概略側方断面図である。
本発明の一実施形態による、後の作製ステージにおける図１３Ａおよび図１３Ｂの半導体構造の概略側方断面図である。
本発明の一実施形態による、図１５Ａと同じ作製ステージにおける図１３Ａおよび図１３Ｂの半導体構造の概略側方断面図である。
本発明の一実施形態による、後の作製ステージにおける図１３Ａおよび図１３Ｂの半導体構造の概略側方断面図である。
本発明の一実施形態による、図１６Ａと同じ作製ステージにおける図１３Ａおよび図１３Ｂの半導体構造の概略側方断面図である。
本発明の一実施形態による、後の作製ステージにおける図１３Ａおよび図１３Ｂの半導体構造の概略側方断面図である。
本発明の一実施形態による、図１７Ａと同じ作製ステージにおける図１３Ａおよび図１３Ｂの半導体構造の概略側方断面図である。
以下の詳細な説明では、本発明の実施形態の具体例を示す添付図面を参照する。これらの実施形態は、当業者がこれらを実施できるようにするための十分な詳細事項を記載しており、記載する実施形態から逸脱することなく、他の実施形態が利用されてよいこと、ならびに構造的、論理的、および電気的な変更が加えられてよいことが、理解されるべきである。したがって、以下の詳細な説明は、限定的な意味で捉えられるべきではなく、含まれる実施形態は添付の特許請求の範囲によって定義される。
特許請求される構造および方法の詳細な実施形態を本明細書に開示するが、開示する実施形態は、様々な形態で具現化されてよい特許請求される構造および方法の単なる例示であることが理解されるべきである。さらに、様々な実施形態に関連して供与されたそれぞれの例は、例示であることを意図しており、限定を意図していない。さらに、図は必ずしも原寸に比例しておらず、特定の構成要素の詳細事項を示すために一部の機能は誇張されていることがある。したがって、本明細書に開示する具体的な構造的および機能的な詳細事項は、限定として解釈されるべきではなく、本開示の方法および構造を様々に利用するように当業者に教示するための単なる代表的な根本原理として解釈されるべきである。同様の要素および対応する要素は、同様の参照符号で参照されることにも留意すべきである。
以下の説明には、本願の様々な実施形態の理解をもたらすために、特定の構造、構成要素、材料、寸法、処理段階、および技術など、多数の具体的な詳細事項が記載されている。しかし、これらの具体的な詳細事項なしで、本願の様々な実施形態が実施されてよいことを当業者は理解するであろう。他の事例では、本願を不明瞭にすることを回避けるために、周知の構造または処理段階は詳細に説明されていない。
本明細書における「一実施形態」、「実施形態」、「例示的な実施形態」などの参照は、説明される実施形態が特定の機能、構造、または特性を含み得ることを示している。さらに、そのような文言は、必ずしも同じ実施形態を参照しているわけではない。さらに、ある実施形態に関連して特定の機能、構造、または特性が説明されているとき、明示的に説明されているかどうかに関わらず、他の実施形態に関連したそのような機能、構造、または特性に影響が及ぶことを、当業者は知っていることが提起される。
以降の説明を目的として、「右」、「左」、「垂直」、「水平」、「上部」、「底部」という用語、およびその派生語は、開示される構造および方法に対し、図面に配向された通りに関係するものとする。「重なる」、「～の上」、「～に配置される」、または「～の上に配置される」という用語は、第１の構造などの第１の要素が、第２の構造などの第２の要素の上に存在することを意味し、境界面構造などの介在要素が、第１の要素と第２の要素との間に存在してよい。「直接接触」という用語は、第１の構造などの第１の要素と第２の構造などの第２の要素とが、これら２つの要素の境界面においていかなる中間の導電層、絶縁層、または半導体層もなしに接続されることを意味する。
層、領域、または基板としての要素が、別の要素の「上（ｏｎ）」または「上方（ｏｖｅｒ）」にあるといわれるとき、層、領域、または基板としての要素は、他方の要素上に直接存在してもよいし、または介在要素が存在してもよいことが理解される。対照的に、要素が別の要素の「上に直接」または「上方に直接」あるといわれるとき、介在要素は存在しない。また、要素が別の要素の「下」または「下方」にあるといわれるとき、その要素は、他方の要素の直接下または下方に存在してもよいし、または介在要素が存在してもよいことが理解される。対照的に、要素が別の要素の「下に直接」または「下方に直接」あるといわれるとき、介在要素は存在しない。
トランジスタおよび集積回路の作製に関して、主面とは、例えばプレーナプロセスにおいて、その中またはその周りに複数のトランジスタが作製される半導体層の表面のことを指す。本明細書で使用するとき、「垂直」という用語は、主面に対して実質的に直交することを意味し、「水平」は、主面に対して実質的に平行であることを意味する。通常、主面は、トランジスタ素子がその上に作製される単結晶シリコン層の平面に沿っている。
集積回路に関して、デバイス構成要素のマスキング、パターニング、およびエッチングにより、ミクロスケールまたはナノスケールでの半導体デバイスの作製が可能になっている。しかし、デバイス、構成要素、および層のサイズおよびピッチが縮小し続けるにつれて、これまで使用されてきたエッチング技術は、意図しない結果を引き起こす場合がある。上に述べた例では、半導体構造の埋め込みパワーレールが、アニーリング工程中に引き起こされる熱的不安定性の影響を受けることがある。アニーリング中に、金属が半導体構造の他の構成要素に移動および拡散するとき、ウエハの歩留まりおよび機能が影響を受けることがある。さらに、上で述べたように、加熱中の金属の膨張および収縮に起因して、半導体構造は、ウエハに応力を加えるか、もしくはウエハを曲げるか、またはその両方を行うことがあり、それにより後工程の位置合わせ不良を引き起こすことがあり、それが集積回路の歩留まりおよび機能の低下につながる。
以下に開示するデバイスおよび方法は、半導体構造および埋め込みパワーレールのアニーリングに関連した問題に対処する。したがって、フィン形成の直後に埋め込みパワーレールを作製するのではなく、本明細書に開示する実施形態は、ダミーゲート形成の後、ソース／ドレインエピタキシャル形成の後、ダミーゲート除去の後、および高誘電率金属ゲート形成の後に埋め込みパワーレールを作製する。
図１は、本発明の一実施形態による、半導体構造１００の概略上面図である。概略図は、任意の特定の作製ステージにおいて必ずしも見えるとは限らない行１０２と列１０４との関係を示している。行１０２は、電界効果トランジスタ（ＦＥＴ）領域の一部（例えば、ｎ型ＦＥＴ（ＮＦＥＴ）およびｐ型ＦＥＴ（ＰＦＥＴ））として作製されたフィン１０６を含んでよい。半導体構造１００の例示的実施形態は、４つのＦＥＴ領域：第１のＮＦＥＴ領域１０８ａ、第２のＮＦＥＴ領域１０８ｂ、第１のＰＦＥＴ領域１０８ｃ、および第２のＰＦＥＴ領域１０８ｄを含んでいる。列１０４は、以下で説明する埋め込みパワーレール（ＢＰＲ）領域に交差したゲート領域１１０とソース／ドレイン（Ｓ／Ｄ）領域１１２とを含んでいる。以下の図は、半導体構造１００の作製ステージにおけるゲート領域Ａ－ＡおよびＳ／Ｄ領域Ｂ－Ｂにおいて切り取られた側方断面図である。
図２Ａおよび図２Ｂは、本発明の一実施形態による、図１の半導体構造１００の概略側方断面図である。図２Ａは、ゲート領域１１０の図であり、図２Ｂは、Ｓ／Ｄ領域１１２の図である。半導体構造１００は、ゲート領域１１０およびＳ／Ｄ領域１１２を通って横方向に（すなわち、ページに出入りするように）延在するフィン１０６を有している。基板１１４およびシャロートレンチアイソレーション（ＳＴＩ）１１６も、ゲート領域１１０およびＳ／Ｄ領域１１２を通って半導体構造１００の長さに沿って延在している。上で説明したように、基板１１４は、ＦＥＴ領域１０８ａ、ｂ、ｃ、ｄに応じて、ｎ型ドーピングまたはｐ型ドーピングでドープされてよい。特にゲート領域１１０について、半導体構造１００は、ＳＴＩ１１６およびフィン１０６の上に作製されたゲート１１８を含んでいてよい。Ｓ／Ｄ領域１１２において、半導体構造１００は、ソース／ドレイン１２０と層間誘電体（ＩＬＤ）１２２とを含んでいる。ゲート１１８およびＳ／Ｄ１２０のアニーリングおよび硬化は、図２Ａおよび図２Ｂに例示した作製ステージにおいて完了し、埋め込みパワーレールの存在に起因して生じることがある金属汚染、金属拡散、およびウエハ反りは、Ｓ／Ｄエピ成長、高誘電率信頼性アニーリングなどの高熱処理段階中に埋め込みパワーレールが存在していないので、回避されている。
図３Ａおよび図３Ｂは、本発明の一実施形態による、後の作製ステージにおける図１の半導体構造の概略側方断面図である。図３Ａおよび図３Ｂは、半導体構造１００の長さにわたって切り取られた埋め込みパワーレール（ＢＰＲ）領域１２４ａ、ｂを示している。ＢＰＲ領域１２４ａ、ｂは、半導体構造１００の長さに沿って切れ目なくつながっているので、ゲート領域１１０およびＳ／Ｄ領域１１２が隣接しており、同じ第１のＢＰＲ領域１２４ａおよび同じ第２のＢＰＲ領域１２４ｂに交差している。ＢＰＲ領域１２４ａ、ｂは、パターニング済みハードマスク層１２６を使用してエッチングされてよい。ハードマスク層１２６は、エッチング工程を介して後でＢＰＲ領域１２４ａ、ｂを形成できるように、（例えばリソグラフィを使用して）パターニングされてよい。いくつかの実施形態において、このエッチングは、反応性イオンエッチング（ＲＩＥ）などの異方性エッチングを使用して実行可能である。ハードマスク層１２６は、エッチングに影響されず、ＢＰＲ領域１２４の所望の形状を形成するために利用可能である。
ＢＰＲ領域１２４ａ、ｂは、ＦＥＴ領域１０８同士の間に形成される。図３Ａおよび図３Ｂの例示的実施形態において、第１のＢＰＲ領域１２４ａは、第１のＦＥＴ領域１０８ａと第２のＦＥＴ領域１０８ｂとの間に形成されており、これらは両方ともＮＦＥＴデバイスである。同様に、第２のＢＰＲ領域１２４ｂは、両方ともＰＦＥＴデバイスである第３のＦＥＴ領域１０８ｃと第４のＦＥＴ領域１０８ｄとの間に形成されている。ドーピングタイプの異なるＦＥＴ領域１０８同士の間にＢＰＲ領域１２４ａ、ｂが形成される他の実施形態が、考えられてよい。ＢＰＲ領域１２４ａ、ｂはゲート１１８も切り取っているので、第１のゲート１１８ａ、第２のゲート１１８ｂ、および第３のゲート１１８ｃが形成される。
図４Ａおよび図４Ｂは、本発明の一実施形態による、後の作製ステージにおける図１の半導体構造１００の概略側方断面図である。半導体構造１００は、それぞれのＢＰＲ領域１２４ａ、ｂの第１の側１３２ａにある第１の誘電体ライナ１３０ａと、それぞれのＢＰＲ領域１２４ａ、ｂの第２の側１３２ｂにある第２の誘電体ライナ１３０ｂと、第１の誘電体ライナ１３０ａと第２の誘電体ライナ１３０ｂとの間に形成された埋め込みパワーレール（ＢＰＲ）１３４とを含んでいる。例示してあるように、第１の誘電体ライナ１３０ａと第２の誘電体ライナ１３０ｂとは、ＢＰＲ領域１２４ａ、ｂの底部において接触してよく、これによりＢＰＲ１３４の下側部分１３６が基板１１４から隔離および絶縁される。誘電体ライナ１３０ａ、ｂは、ＢＰＲ１３４をＳ／Ｄエピ１２０およびゲート１１８からも隔離する。誘電体ライナ１３０ａ、ｂは、ゲート領域１１０とＳ／Ｄ領域１１２との間で誘電体ライナ１３０ａ、ｂの断絶がないように、横方向に切れ目なく延在している。
誘電体ライナ１３０ａ、ｂは、半導体構造１００の全体にわたるブランケット層として堆積していてよい。堆積は、原子層成長（ＡＬＤ）を利用してよく、それにより誘電体ライナ１３０ａ、ｂが、ＢＰＲ領域１２４ａ、ｂ内で均一なナノスケール層を形成してよい。誘電体ライナ１３０ａ、ｂは、ＳｉＮ、ＳｉＢＣＮ、ＳｉＯＣＮ、ＳｉＯＣ、ＳｉＣなどから形成されてよく、これによりＢＰＲ１３４が半導体構造１００の残りの部分から絶縁される。特に、誘電体ライナ１３０ａ、ｂは、半導体構造１００の動作に影響を及ぼすことなくゲート１１８またはＳ／Ｄ１２０に接触してよい。ＢＰＲ１３４は、金属などの導電性材料を含んでよい。特に、ＢＰＲ１３４は、例えばタングステン、コバルト、ルテニウム、タンタル、銅、または炭素を含む合金などの金属から形成されてよい。付加的に、窒化チタンの薄層などの導電性金属の堆積の前に、薄い金属接着ライナが形成されてよい。誘電体ライナ１３０ａ、ｂの堆積およびＢＰＲ金属１３４の堆積の後、ＣＭＰ工程を使用して、パターニングハードマスク１２６上の材料が研磨される。
図５Ａおよび図５Ｂは、本発明の一実施形態による、後の作製ステージにおける図１の半導体構造１００の概略側方断面図である。半導体構造１００は、誘電体ライナ１３０ａ、ｂ内の凹み１４０から凹んだＢＰＲ１３４を有している。ＢＰＲ１３４は、選択的エッチングを使用してエッチングされてよい。本願の文脈における選択的とは、エッチング工程により、１つの材料が別の材料よりも著しく速くエッチングされることを意味する。図５Ａおよび図５Ｂに例示してある事例では、選択的エッチング工程により、ＢＰＲ１３４の導電性材料が、誘電体ライナ１３０ａ、ｂの露出部分またはハードマスク層１２６よりも著しく速くエッチングされる。ＢＰＲ１３４の凹みの量は、実施形態に応じて変更されてよく、例示的実施形態よりも大きいまたは小さい凹み１４０は、本明細書に開示する実施形態から逸脱しない。
図６Ａおよび図６Ｂは、本発明の一実施形態による、後の作製ステージにおける図１の半導体構造１００の概略側方断面図である。図６Ａおよび図６Ｂは、ＢＰＲ１３４を覆う誘電体フィル１４２で充填された凹み１４０を示している。次いで、半導体構造１００は、ハードマスク層１２６を除去するために平坦化（例えば、化学機械的平坦化（ＣＭＰ））される。誘電体フィル１４２は、ＩＬＤ１２２と同一または同様の材料を含んでいてよい。ＩＬＤ１２２および誘電体フィル１４２は、誘電体ライナ１３０ａ、ｂまで選択的にエッチングされてよい。
図７Ａおよび図７Ｂは、本発明の一実施形態による、後の作製ステージにおける図１の半導体構造１００の概略側方断面図である。図７Ａおよび図７Ｂは、ＩＬＤ１２２、誘電体ライナ１３０ａ、ｂ、および誘電体フィル１４２の上のブランケット層として堆積した第２のＩＬＤ１４６を示している。第２のＩＬＤ１４６は、ＩＬＤ１２２と同一または同様の材料を含んでいてもよいし、または異なる組成物もしくは堆積工程を有していてよい。第２のＩＬＤ１４６の堆積後、半導体構造１００は、ＩＬＤ１４６、１２２を通ってエッチングされたＳ／Ｄコンタクト１４８と、ＢＰＲコンタクト１５０と、ゲートコンタクト１５２とを含み、これらはそれぞれＳ／Ｄ１２０、ＢＰＲ１３４、およびゲート（すなわち第２のゲート１１８ｂ）に接触する。ＢＰＲコンタクト１５０は、Ｓ／Ｄ領域１１２において第２の誘電体ライナ１３０ｂに置き換わる（すなわち、Ｓ／Ｄ領域１１２に第２の誘電体ライナ１３０ｂはない）。これによりＳ／Ｄコンタクト１４８は、ゲート１１８ａ、ｂ、ｃに送達される電荷に応じてＳ／Ｄ１２０に／から電気信号を送達／受信することができ、ＢＰＲ１３４は、ＢＰＲコンタクト１５０を通して半導体構造１００に電力を供給することができる。
コンタクト１４８、１５０、１５２は、金属などの導電性材料から形成されてよい。Ｓ／Ｄコンタクト１４８およびＢＰＲコンタクト１５０は、異なるマスク材料（図示せず）でパターニングされてよいが、特定の実施形態においては、１つの堆積工程を使用して形成されてもよく、この工程により、コンタクト１４８、１５０の導電性材料が、Ｓ／Ｄコンタクト１４８の位置とＢＰＲコンタクト１５０の位置とに同時に付加される。特定の実施形態において、Ｓ／Ｄコンタクト１４８は、ＢＰＲコンタクト１５０から独立してパターニングおよび形成される。コンタクト金属は、Ｔｉ、Ｎｉ、ＮｉＰｔなどのケイ化物ライナと、ＴｉＮおよび導電性金属、例えばＲｕ、Ｗ、Ｃｏなどの金属接着ライナとを備えている。金属堆積の後、ＣＭＰ工程を使用して、ＩＬＤ１４６上の過剰な金属が除去される。
図８Ａおよび図８Ｂは、本発明の一実施形態による、図５Ａおよび図５Ｂに続く作製ステージにおける半導体構造８００の概略側方断面図である。図８Ａは、ゲート領域８１０の図であり、図８Ｂは、Ｓ／Ｄ領域８１２の図である。半導体構造８００は、ゲート領域８１０およびＳ／Ｄ領域８１２を通って横方向に（すなわち、図に示されたときページに出入りするように）延在するフィン８０６を有している。基板８１４およびシャロートレンチアイソレーション（ＳＴＩ）８１６も、ゲート領域８１０およびＳ／Ｄ領域８１２を通って半導体構造８００の長さに沿って延在している。上で説明したように、基板８１４は、ｎ型ドーピングまたはｐ型ドーピングでドープされてよい。特にゲート領域８１０について、半導体構造８００は、ＳＴＩ８１６およびフィン８０６の上に作製されたゲート８１８を含んでいてよい。Ｓ／Ｄ領域８１２において、半導体構造８００は、ソース／ドレイン８２０と層間誘電体（ＩＬＤ）８２２とを含んでいる。ゲート８１８およびＳ／Ｄ８２０のアニーリングおよび硬化は、図２Ａおよび図２Ｂに例示した作製ステージにおいて完了し、埋め込みパワーレールの存在に起因して生じることがある金属汚染、金属拡散、およびウエハ反りは、回避されている。図５Ａおよび図５Ｂに例示した凹み１４０を１つの材料で充填するのではなく、図８Ａおよび図８Ｂの半導体構造８００は、誘電体フィル８４２の前に形成された誘電体キャップ８５４を含んでいる。これにより誘電体キャップ８５４は、誘電体フィル８４２とＢＰＲ８３４との間に位置し、ＢＰＲ８３４、誘電体キャップ８５４、および誘電体フィル８４２はすべて、第１のライナ８３０ａと第２のライナ８３０ｂとの間に位置する。第１のライナ８３０ａおよび第２のライナ８３０ｂは、ＢＰＲ８３４を基板８１４から隔離する。
図９Ａおよび図９Ｂは、本発明の一実施形態による、後の作製ステージにおける図８Ａおよび図８Ｂの半導体構造８００の概略側方断面図である。半導体構造８００は、上述したコンタクト（すなわち、図７Ａおよび図７ＢのＳ／Ｄコンタクト１４８、ＢＰＲコンタクト１５０、およびゲートコンタクト１５２）と同様のコンタクトを形成する準備として作成されたコンタクト開口８５６を有している。コンタクト開口８５６は、層間誘電体（ＩＬＤ）８２２および第２のＩＬＤ８４６を通って、ソース／ドレイン（Ｓ／Ｄ）８２０、埋め込みパワーレール（ＢＰＲ）８３４、およびゲート８１８に接触するように形成される。しかし、上述した実施形態とは異なり、Ｓ／Ｄコンタクト開口８５６は、誘電体キャップ８５４を露出するのに十分なほど幅広にエッチング、もしくはパターニング、またはその両方を施される。したがって、半導体構造８００は、ＢＰＲコンタクト開口を含んでおらず、そのコンタクトを作るのに必要な段階／マスクは、半導体構造８００の作製中にスキップされてよい。半導体構造８００の他の実施形態は、誘電体キャップ８５４とＢＰＲコンタクト開口の両方を含んでいてよい。
図１０Ａおよび図１０Ｂは、本発明の一実施形態による、後の作製ステージにおける図８Ａおよび図８Ｂの半導体構造８００の概略側方断面図である。半導体構造８００は、コンタクト開口８５６の後にエッチングされたライナ凹み８５８を含んでいる。ライナ凹み８５８は、半導体構造８００の他の露出した構成要素をエッチングすることなく第２の誘電体ライナ８３０ｂをエッチングする選択的エッチング工程を使用して、第２の誘電体ライナ８３０ｂにエッチングされる。ライナ凹み８５８をエッチングすることにより、誘電体キャップ８５４のより大きい部分を露出させ、それにより図１１Ａおよび図１１Ｂに示してあるように、誘電体キャップ８５４をより簡単にエッチングすることができる。
図１１Ａおよび図１１Ｂは、本発明の一実施形態による、後の作製ステージにおける図８Ａおよび図８Ｂの半導体構造８００の概略側方断面図である。半導体構造８００では、誘電体フィル８４２とＢＰＲ８３４との間から誘電体キャップ８５４がエッチングにより取り去られていて、水平拡張間隙８６０が形成されている。水平拡張間隙８６０は、Ｓ／Ｄ領域８１２および特にゲート領域８１０の空間を含むコンタクト開口の近くで、誘電体キャップ８５４に置き換わる。ＩＬＤ８２２、８４６、Ｓ／Ｄ８２０、ゲート８１８、誘電体ライナ８３０ａ、ｂ、またはＢＰＲ８３４の露出部分をエッチングしないエッチングの選択的な工程により、誘電体キャップ８５４は除去される。
図１２Ａおよび図１２Ｂは、本発明の一実施形態による、後の作製ステージにおける図８Ａおよび図８Ｂの半導体構造８００の概略側方断面図である。半導体構造８００は、Ｓ／Ｄコンタクト８４８と、コンタクト開口８５６内に形成されたゲートコンタクト８５２とを含んでいる。Ｓ／Ｄコンタクト８４８は、水平拡張間隙８６０内に形成された水平金属拡張部８６２を含んでいる。水平金属拡張部８６２は、第１の誘電体ライナと第２の誘電体ライナとの間のＢＰＲ８３４の上面を覆ってＳ／Ｄコンタクト８４８から延在しており、それによりＳ／Ｄコンタクト８４８とＢＰＲ８３４との間の表面積接続が増大する。水平金属拡張部８６２は、特定の実施形態において、ＢＰＲ８３４の上面全体を覆ってよい。水平金属拡張部８６２とＢＰＲ８３４とのこの接続により、Ｓ／Ｄコンタクト８４８とＢＰＲ８３４との接続を犠牲にすることなく、Ｓ／Ｄコンタクト８４８同士間の距離８６４を広げることができるので、Ｓ／Ｄコンタクト８４８同士間の短絡の可能性が低減する。
図１３Ａおよび図１３Ｂは、本発明の一実施形態による、作製ステージにおける半導体構造１３００の概略側方断面図である。図１３Ａは、ゲート領域１３１０の図であり、図１３Ｂは、Ｓ／Ｄ領域１３１２の図である。半導体構造１３００は、ゲート領域１３１０およびＳ／Ｄ領域１３１２を通って横方向に（すなわち、ページに出入りするように）延在するフィン１３０６を有している。基板１３１４およびシャロートレンチアイソレーション（ＳＴＩ）１３１６ａ、ｂも、ゲート領域１３１０およびＳ／Ｄ領域１３１２を通って半導体構造１３００の長さに沿って延在している。特にゲート領域１３１０について、半導体構造１３００は、ＳＴＩ１３１６ａ、ｂおよびフィン１３０６の上に作製されたゲート１３１８を含んでいてよい。Ｓ／Ｄ領域１３１２において、半導体構造１３００は、ソース／ドレイン１３２０と層間誘電体（ＩＬＤ）１３２２とを含んでいる。ゲート１３１８およびＳ／Ｄ１３２０のアニーリングおよび硬化は先に完了しており、埋め込みパワーレールの存在に起因して生じることがある金属汚染、金属拡散、およびウエハ反りは、回避されている。
半導体構造１３００は、ディープＳＴＩ１３１６ａとシャローＳＴＩ１３１６ｂとを含んでいる。上述した実施形態と同様に、半導体構造１３００はＦＥＴ領域１３０８を含んでおり、同様にドープされたＦＥＴ領域間にディープＳＴＩ１３１６ａが位置している。つまり、ディープＳＴＩ１３１６ａは、（ｉ）ＮＦＥＴ領域１３０８ａと１３０８ｂとの間、および（ｉｉ）ＰＦＥＴ領域１３０８ｃと１３０８ｄとの間に位置している。ディープＳＴＩ１３１６ａは、第１の誘電体ライナ１３３０ａおよび第２の誘電体ライナ１３３０ｂに少なくとも部分的に重なり、ＢＰＲ１３３４の下側部分を囲んで、ＢＰＲ１３３４を基板１３１４から隔離する。
図１４Ａおよび図１４Ｂは、本発明の一実施形態による、作製ステージにおける半導体構造１３００の概略側方断面図である。半導体構造１３００は、ゲート１３１８、ＩＬＤ１３２２を通ってディープＳＴＩ１３１６ｂに入るように切り取られた埋め込みパワーレール（ＢＰＲ）領域１３２４ａ、ｂを有している。ＢＰＲ領域１３２４ａ、ｂは、Ｓ／Ｄ１３２０の一部分も通って切り取られていてよい。しかしＢＰＲ領域１３２４ａ、ｂは、基板１３１４までエッチングされることはなく、ライナＳＴＩ１３６６は、ＢＰＲ領域１３２４ａ、ｂの境界の周りに残る。これによりＢＰＲ１３３４がＢＰＲ領域１３２４ａ、ｂの内側に形成されたとき、ライナＳＴＩ１３６６は、ＢＰＲ１３３４を基板１３１４から隔離する。
図１５Ａおよび図１５Ｂは、本発明の一実施形態による、後の作製ステージにおける図１３Ａおよび図１３Ｂの半導体構造１３００の概略側方断面図である。半導体構造１３００は、それぞれのＢＰＲ領域１３２４ａ、ｂの第１の側１３３２ａにある第１の誘電体ライナ１３３０ａと、それぞれのＢＰＲ領域１３２４ａ、ｂの第２の側１３３２ｂにある第２の誘電体ライナ１３３０ｂとを含んでいる。例示してあるように、第１の誘電体ライナ１３３０ａおよび第２の誘電体ライナ１３３０ｂは、ＢＰＲ領域１３２４ａ、ｂの上側部分１３３８のみに位置しているが、それでもＢＰＲ１３３４は、ＢＰＲ領域１３２４ａ、ｂの下側部分１３３６にあるライナＳＴＩ１３６６によって、基板１３１４から隔離されている。
図１６Ａおよび図１６Ｂは、本発明の一実施形態による、後の作製ステージにおける図１３Ａおよび図１３Ｂの半導体構造の概略側方断面図である。半導体構造１３００は、第１の誘電体ライナ１３３０ａと第２の誘電体ライナ１３３０ｂとの間に形成された付加的なＢＰＲ１３６８を示しており、それによりゲート領域１３１０において、第１の誘電体ライナ１３３０ａは、ＢＰＲ１３３４、１３６８を第１のゲート１３１８ａから分離し、Ｓ／Ｄ領域１３１２において、第１の誘電体ライナ１３３０ａは、ＢＰＲ１３３４、１３６８を第１のＳ／Ｄ１３２０から分離する。
図１７Ａおよび図１７Ｂは、本発明の一実施形態による、後の作製ステージにおける図１３Ａおよび図１３Ｂの半導体構造の概略側方断面図である。半導体構造１３００は、ＢＰＲ１３３４上に形成されたＳ／Ｄコンタクト１３４８、ＢＰＲコンタクト１３５０、およびゲートコンタクト１３５２を示している。Ｓ／Ｄコンタクト１３４８は、第２の誘電体ライナ１３３０ｂの一部分に置き換わってＢＰＲ領域１３２４ａの第２の横側１３３２ｂをライニングしており、それによりＳ／Ｄ領域１３１２において、第２のＳ／Ｄ１３２０ｂが、ＢＰＲ領域１３２４ａ、ｂの外側からＢＰＲ１３３４に接触している。第２のＳ／Ｄ１３２０ｂは、ＢＰＲ１３３４の上側部分に接触し、特定の実施形態においては、ＢＰＲ１３３４の下側部分に接触する。
本明細書に記載の工程から得られる集積回路チップは、製造業者によって、ベアダイとして未加工ウエハの形態で（つまり、パッケージされていない複数のチップを有する１枚のウエハとして）分配されてもよいし、またはパッケージされた形態で分配されてもよい。後者の場合、チップは、シングルチップパッケージ（例えば、マザーボードまたはより高レベルな他のキャリアに固定されるリードを有するプラスチックキャリア）に装着されるか、あるいはマルチチップパッケージ（例えば、表面相互接続もしくは埋め込み相互接続のいずれかまたは両方を有するセラミックキャリア）に装着される。いずれの場合も、次いでチップは、（ａ）マザーボードなどの中間製品または（ｂ）最終製品のいずれかの一部分として、他のチップ、ディスクリート回路要素、もしくは他の信号処理デバイス、またはそれらの組み合わせに集積される。最終製品は、玩具および他の低価格用途から、ディスプレイ、キーボードもしくは他の入力デバイス、および中央処理装置を有する高度なコンピュータ製品に至る、集積回路チップを含む任意の製品とすることができる。
本明細書で使用される用語は、特定の実施形態を説明することのみを目的としており、本発明を限定することを意図するものではない。本明細書において使用されるとき、文脈により別段に明示されていない限り、単数形の「ａ」、「ａｎ」、および「ｔｈｅ」は、複数形も含むことが意図されている。用語「を含む（ｃｏｍｐｒｉｓｅ）」もしくは「を含む（ｃｏｍｐｒｉｓｉｎｇ）」またはその両方は、本明細書で使用される場合、記載された機能、整数、段階、動作、要素、もしくは構成要素、またはそれらの組み合わせの存在を特定するが、１つまたは複数の他の機能、整数、段階、動作、要素、構成要素、もしくはそのグループ、またはそれらの組み合わせの存在もしくは追加を排除しないことが、さらに理解されよう。
本願は、その好ましい実施形態に関して特に図示および説明されてきたが、本願の趣旨および範囲から逸脱することなく、形態および詳細事項の上記その他の変更がなされてよいことが、当業者によって理解される。したがって、本願は、説明および例示された厳密な形態および詳細事項に限定されるべきではなく、添付の特許請求の範囲に記載の範囲内に含まれることが意図されている。
本発明の様々な実施形態の説明は、例示の目的で提示されているが、網羅的であることとも、開示される実施形態に限定されることも意図されていない。説明される実施形態の範囲および趣旨から逸脱することなく、多くの修正および変形が、当業者には明らかであろう。本明細書において使用される専門用語は、実施形態の原理、市場で見出される技術の実用的な用途もしくは技術的改善を最もわかりやすく説明するため、または本明細書に開示する実施形態を当業者が理解できるようにするために選択された。

Claims (25)

  1. 半導体構造であって、
    第１の電界効果トランジスタ（ＦＥＴ）領域に接続された第１のソース／ドレイン（Ｓ／Ｄ）と、
    第２のＦＥＴ領域に接続された第２のＳ／Ｄと、
    第１の方向において横方向に延在し、前記第１のＦＥＴ領域と前記第２のＦＥＴ領域との間に位置する埋め込みパワーレール（ＢＰＲ）領域であって、
    埋め込みパワーレール（ＢＰＲ）、
    前記ＢＰＲ領域の第１の横側をライニングする第１の誘電体ライナであって、前記ＢＰＲを前記第１のＦＥＴ領域および前記第１のＳ／Ｄから隔離する第１の誘電体ライナ、
    前記ＢＰＲ領域の第２の横側をライニングする第２の誘電体ライナであって、前記ＢＰＲを前記第２のＦＥＴ領域から隔離する第２の誘電体ライナ
    を有する埋め込みパワーレール（ＢＰＲ）領域と、
    前記第２のＳ／Ｄと前記ＢＰＲとを、前記ＢＰＲ領域の第２の横側を介して電気的に接続するコンタクトと
    を備える、半導体構造。
  2. 前記第１のＦＥＴ領域および前記第２のＦＥＴ領域が、ＰＦＥＴおよびＮＦＥＴから構成されたグループから選択された第１の極性を有するデバイスである、請求項１に記載の半導体構造。
  3. 前記第１の誘電体ライナと前記第２の誘電体ライナが、前記ＢＰＲの下で接続されていて、前記ＢＰＲの下側部分を基板から隔離している、請求項１または２に記載の半導体構造。
  4. 前記第１の誘電体ライナと前記第２の誘電体ライナとの間で前記ＢＰＲの上面を覆うように前記コンタクトから延在している水平金属拡張部をさらに備える、請求項１または２に記載の半導体構造。
  5. 前記第１の方向において前記ＢＰＲに沿って、前記第１のＦＥＴ領域および前記第２のＦＥＴ領域に隣接しているゲート領域であって、前記ゲート領域において、前記第１の誘電体ライナが、前記ＢＰＲを第１のゲートから分離しており、前記第２の誘電体ライナが、前記ＢＰＲを第２のゲートから分離している、ゲート領域をさらに備える、請求項１または２に記載の半導体構造。
  6. 前記第１の誘電体ライナと前記第２の誘電体ライナとの間の層間誘電体（ＩＬＤ）と、
    前記ＩＬＤと前記ＢＰＲとの間に位置する水平金属拡張部と
    をさらに備える、請求項５に記載の半導体構造。
  7. 方法であって、
    半導体構造のゲート領域に第１のゲートおよび第２のゲートを形成する段階と、
    前記ゲート領域に隣接したソース／ドレイン（Ｓ／Ｄ）領域に、第１のＳ／Ｄおよび第２のＳ／Ｄを形成する段階と、
    前記第１のゲートと前記第２のゲートとの間でかつ前記第１のＳ／Ｄと前記第２のＳ／Ｄとの間に、埋め込みパワーレール（ＢＰＲ）領域をエッチングする段階と、
    前記ＢＰＲ領域の第１の横側をライニングする第１の誘電体ライナを形成する段階と、
    前記ＢＰＲ領域の第２の横側をライニングする第２の誘電体ライナを形成する段階と、
    前記第１の誘電体ライナと前記第２の誘電体ライナとの間でＢＰＲを形成する段階と、
    前記Ｓ／Ｄ領域および前記第２のＳ／Ｄの少なくとも一部分に、前記第２の誘電体ライナを通るコンタクト開口を形成する段階と
    を備える方法。
  8. 第１のドーピングタイプの第１のフィン電界効果トランジスタ（ＦＥＴ）を形成してから、前記第１のフィンＦＥＴの上に前記第１のゲートを形成する段階と、
    前記第１のドーピングタイプの第２のフィンＦＥＴを形成してから、前記第２のフィンＦＥＴの上に前記第２のゲートを形成する段階と
    をさらに備える、請求項７に記載の方法。
  9. 前記第１の誘電体ライナおよび前記第２の誘電体ライナは、前記ＢＰＲ領域の下側部分をライニングして、前記ＢＰＲを基板から隔離する、請求項７または８に記載の方法。
  10. 前記ＢＰＲの上部において前記ＢＰＲを層間誘電体（ＩＬＤ）部分から凹ませる段階と、
    前記ＩＬＤ部分にＩＬＤを形成してからコンタクトを切り取る段階と
    をさらに備える、請求項７または８に記載の方法。
  11. 前記ＢＰＲの上に第１の誘電体キャップを形成してから、前記ＩＬＤを形成する段階と、
    前記コンタクトを切り取った後に前記第１の誘電体キャップをエッチングして、水平金属拡張領域を形成する段階と、
    前記水平金属拡張領域を金属化して水平金属拡張部を形成する段階と
    をさらに備える、請求項１０に記載の方法。
  12. ディープシャロートレンチアイソレーション（ＳＴＩ）を形成してから前記第１のゲート、前記第２のゲート、前記第１のＳ／Ｄ、および前記第２のＳ／Ｄを形成する段階であって、前記ディープＳＴＩが、前記ＢＰＲの下側部分を囲んで前記ＢＰＲを基板から隔離する、段階をさらに備える、請求項７または８に記載の方法。
  13. 前記第１の誘電体ライナおよび前記第２の誘電体ライナの下に、前記ＢＰＲの下側部分を形成する段階であって、前記ＢＰＲの前記下側部分が、前記ディープＳＴＩによって基板から隔離される、段階をさらに備える、請求項１２に記載の方法。
  14. 半導体構造であって、
    第１のゲートと埋め込みパワーレール（ＢＰＲ）との間の第１の誘電体ライナおよび第２のゲートと前記ＢＰＲとの間の第２の誘電体ライナを有するゲート領域と、
    第１のソース／ドレイン（Ｓ／Ｄ）と前記ＢＰＲとの間の前記第１の誘電体ライナおよび前記ＢＰＲに接触する第２のＳ／Ｄを有するソース／ドレイン（Ｓ／Ｄ）領域と
    を備える半導体構造。
  15. 前記第２のＳ／Ｄの水平金属拡張部であって、前記第１の誘電体ライナの内側に接触する水平金属拡張部をさらに備える、請求項１４に記載の半導体構造。
  16. 前記ゲート領域が、前記第１の誘電体ライナと前記第２の誘電体ライナとの間に層間誘電体（ＩＬＤ）をさらに備えており、前記水平金属拡張部が、前記ＩＬＤと前記ＢＰＲとの間に位置する、請求項１５に記載の半導体構造。
  17. 前記第１の誘電体ライナおよび前記第２の誘電体ライナが、前記ＢＰＲの下側部分を基板から隔離している、請求項１４から１６のいずれか一項に記載の半導体構造。
  18. 前記ゲート領域が、前記ＢＰＲに沿って前記Ｓ／Ｄ領域に隣接している、請求項１４から１６のいずれか一項に記載の半導体構造。
  19. 前記第１の誘電体ライナおよび前記第２の誘電体ライナに少なくとも部分的に重なり、前記ＢＰＲの下側部分を囲んで前記ＢＰＲを基板から隔離するシャロートレンチアイソレーション（ＳＴＩ）構造をさらに備える、請求項１４から１６のいずれか一項に記載の半導体構造。
  20. 半導体構造であって、
    第１のソース／ドレイン（Ｓ／Ｄ）コンタクトを有する第１の電界効果トランジスタ（ＦＥＴ）領域と、
    第２のＳ／Ｄコンタクトを有する第２のＦＥＴ領域と、
    前記第１のＦＥＴ領域と前記第２のＦＥＴ領域との間のディープシャロートレンチアイソレーション（ＳＴＩ）と、
    埋め込みパワーレール（ＢＰＲ）であって、前記ＢＰＲの下側部分が、前記ディープＳＴＩによって、前記第１のＦＥＴ領域および前記第２のＦＥＴ領域から隔離されており、前記ＢＰＲの上側部分が、第１の誘電体ライナによって前記第１のＳ／Ｄコンタクトから隔離されており、前記ＢＰＲの前記上側部分が、前記第２のＳ／Ｄコンタクトに接触している、埋め込みパワーレールと
    を備える、半導体構造。
  21. 前記第１の誘電体ライナが、前記ＢＰＲの前記上側部分を第１のゲートから隔離し、第２の誘電体ライナが、前記ＢＰＲの前記上側部分を第２のゲートから隔離している、請求項２０に記載の半導体構造。
  22. 前記ＢＰＲの前記下側部分が、前記第２のＳ／Ｄコンタクトに接触する、請求項２０または２１に記載の半導体構造。
  23. 方法であって、
    ディープシャロートレンチアイソレーション（ＳＴＩ）を形成する段階と、
    第１のソース／ドレイン（Ｓ／Ｄ）を有する第１の電界効果トランジスタ（ＦＥＴ）領域および第２のＳ／Ｄを有する第２のＦＥＴ領域を形成する段階と、
    前記ディープＳＴＩに埋め込みパワーレール（ＢＰＲ）領域をエッチングする段階であって、前記ＢＰＲ領域の外側にライナＳＴＩが残る、段階と、
    前記ＢＰＲ領域内にＢＰＲの下側部分を形成する段階であって、前記ライナＳＴＩが、前記ＢＰＲを前記第１のＦＥＴ領域および前記第２のＦＥＴ領域から隔離する、段階と、
    前記ＢＰＲ領域の第１の横側をライニングする第１の誘電体ライナを前記ＢＰＲの上に形成する段階と、
    前記ＢＰＲの上側部分を形成する段階であって、前記第１の誘電体ライナが、前記ＢＰＲの前記上側部分を前記第１のＳ／Ｄから隔離する、段階と
    を備える方法。
  24. 前記ＢＰＲ領域の第２の横側をライニングする第２の誘電体ライナを前記ＢＰＲの上に形成する段階であって、前記第１の誘電体ライナが前記ＢＰＲの前記上側部分を第１のゲートから隔離し、前記第２の誘電体ライナが前記ＢＰＲの前記上側部分を第２のゲートから隔離する、段階をさらに備える、請求項２３に記載の方法。
  25. ＢＰＲコンタクトを形成する段階であって、前記ＢＰＲコンタクトが前記ＢＰＲを前記第２のＳ／Ｄに電気的に接続する、段階をさらに備える、請求項２３または２４に記載の方法。
JP2022170665A 2021-11-22 2022-10-25 半導体構造および方法（置換金属ゲートの後の埋め込みパワーレール） Pending JP2023076392A (ja)

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