CN108777257B - 用于集成电路晶体管器件的背侧源极-漏极接触及其制作方法 - Google Patents

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Abstract

本发明的各个实施例涉及用于集成电路晶体管器件的背侧源极‑漏极接触及其制作方法。集成电路晶体管形成在衬底上和在衬底中。用金属材料至少部分地填充在衬底中的沟槽，以形成埋置在衬底中的源极(或者漏极)接触。衬底进一步包括外延生长在源极(或者漏极)接触上方的源极(或者漏极)区域。衬底进一步包括与源极(或者漏极)区域相邻的沟道区域。在沟道区域的顶上设置栅极电介质并且在栅极电介质的顶上提供栅极电极。衬底优选地是绝缘体上硅(SOI)类型。

Description

用于集成电路晶体管器件的背侧源极-漏极接触及其制作 方法
本申请是申请日为2015年01月19日、申请号为201510026032.3、发明名称为“用于集成电路晶体管器件的背侧源极-漏极接触及其制作方法”的中国发明专利申请的分案申请。
技术领域
本公开大体上涉及集成电路，并且具体地，涉及具有形成有小节距(pitch)的晶体管的集成电路。
背景技术
本领域中的技术人员熟知，集成电路尺寸正在不断变小。随着用于制造的技术节点继续缩小，阻碍在晶体管中的短沟道效应(SCE) 以及减小金属线的电阻以便达到器件速度性能所要求的性能特性正不断变得更加困难。另外，晶体管布局的节距减小使得难以实现从晶体管上方至源极和漏极区域的电接触。
将晶体管制造在绝缘体上硅(SOI)类型(与使用块状半导体衬底相对)的集成电路衬底上是在本领域中已知的。SOI衬底由底部半导体(例如，硅)衬底层、在底部半导体衬底层之上的绝缘(例如，二氧化硅)层、以及在绝缘层之上的顶部半导体(例如，硅或者硅- 锗)层形成。晶体管的源极、漏极和沟道形成在顶部半导体层中。由此产生的晶体管通过绝缘材料制成的中间层与衬底的下部分电绝缘。该结构有利地减少有关泄漏电流的问题。
进一步的衬底开发已经将居间绝缘层的厚度减小到约50nm以产生供在晶体管制造中使用的衬底，该衬底称为极薄绝缘体上硅 (extremely thin silicon on insulator，ETSOI)衬底。再进一步的衬底开发已经减小了所有衬底层的厚度以产生供在晶体管制造中使用的衬底，该衬底称为超薄本体和埋置氧化物(ultra-thin body and buriedoxide，UTBB)衬底，其中居间绝缘层的厚度为约25nm(或者更小) 并且顶部半导体层的厚度为约5nm至10nm。所有这些衬底可以更加普遍地称为SOI衬底。
尽管使用SOI衬底进行晶体管制造具有这些公认优点，但是要指出，层厚度有可能会发生一些变化，尤其是在ETSOI衬底和UTBB 衬底的情况下。层厚度的该变化可能会导致制造在衬底上和在衬底中的晶体管的阈值电压(Vt)滚降(roll-off)和亚阈值电压斜率的可变性。该可变性对于具有小于约25nm的栅极长度的晶体管而言尤其是个问题。
因此，在本领域中，需要一种制作由SOI类型衬底支持的晶体管的替代方式。
发明内容
在实施例中，集成电路晶体管包括：包括绝缘层和上覆半导体层的衬底，该衬底包括延伸进入绝缘层中的沟槽；金属材料，至少部分地填充在绝缘层中的沟槽，以形成埋置在衬底中的源极接触；由上覆半导体层形成的源极区域，该源极区域位于源极接触的顶上并且与源极接触电接触；沟道区域，在上覆半导体层中与源极区域相邻；栅极电介质，在沟道区域的顶上；以及，栅极电极，在栅极电介质的顶上。
在实施例中，一种方法包括：在衬底中形成沟槽；用金属材料至少部分地填充沟槽，以形成埋置在衬底中的源极接触；在源极接触之上外延生长源极区域；外延生长位置与源极区域相邻的沟道区域；在沟道区域的顶上设置栅极电介质；以及，在栅极电介质上形成栅极电极。
本公开的上述和其他特征和优点将通过以下结合附图来阅读的对实施例的详细说明而变得进一步显而易见。详细说明和附图仅仅是为了说明本公开，而不是限制本发明的范围，本发明的范围由所附权利要求书及其等同物限定。
附图说明
在附图中以示例的形式对实施例进行了图示，这些附图并不一定是按照比例绘制而成，在图中相同的数字表示相似的零部件，在图中：
图1是利用了制作为至晶体管源极-漏极区域的背侧接触的多个晶体管的截面图；
图2A至图2Q图示了用于形成在图1中示出的集成电路的工艺步骤；
图3是利用了制作为至晶体管源极-漏极区域的背侧接触的多个晶体管的截面图；
图4A至图4B图示了用于形成在图3中示出的集成电路的替代工艺步骤；
图5是利用了制作为至晶体管源极-漏极区域的背侧接触的多个晶体管的截面图；
图6A是DRAM电路的示意图；
图6B和图6C是用于图6A的DRAM电路的读出/写入晶体管的截面图；
图7是利用了制作为至晶体管源极-漏极区域的背侧接触的多个晶体管的截面图；
图8A和图8B是利用了制作为至晶体管源极-漏极区域的背侧接触的多个晶体管的截面图；
图9是利用了制作为至晶体管源极-漏极区域的背侧接触的多个晶体管的截面图；
图10A至图10E图示了用于形成在图9中示出的集成电路的替代工艺步骤。
具体实施方式
现在参考图1，图1图示了利用了制作为至晶体管源极-漏极区域的背侧接触的多个晶体管的截面图。每个晶体管10包括栅极区域12、源极区域14和漏极区域16。晶体管10可以是不同的导电类型，其中左晶体管10n包括n沟道MOSFET(nFET)而右晶体管10p包括p 沟道MOSFET(pFET)，用于CMOS电路的实现。栅极接触18从晶体管上方延伸，实现至栅极区域12的电接触。源极-漏极接触20从晶体管下方延伸，实现至源极区域14和/或漏极区域16的电接触(使用例如硅化物区域22)。晶体管10形成在衬底24上和在衬底24中。在图1所图示的实施例中，衬底24包括绝缘体上硅(SOI)衬底，该 SOI衬底包括半导体层24a、绝缘体层24b和半导体层24c，半导体层 24a、绝缘体层24b和半导体层24c按照本领域中的技术人员所已知的方式堆叠在彼此的顶上。顶部半导体层24c可以是例如全耗尽类型。栅极接触18延伸通过绝缘材料26和28以到达栅极区域12。这些绝缘材料形成如本领域中的技术人员所已知的金属前(pre-metal)介电区域。将绝缘材料的顶表面、连同栅极接触18的顶表面平面化，以提供共面表面30，该共面表面30配置用于支持本领域中的技术人员所已知的进一步的后道工序(BEOL)制造(诸如，额外的金属化层和焊盘)。
现在参考图2A至图2Q，图2A至图2Q图示了用于形成在图1 中示出的集成电路的工艺步骤。
图2A示出了传统类型的绝缘体上硅(SOI)衬底24晶片。例如，晶片可以包括如本领域中已知的标准厚度SOI衬底。作为替代方案，衬底24可以包括极薄绝缘体上硅(ETSOI)类型的绝缘体上硅(SOI) 衬底。衬底晶片24包括：底部半导体衬底层24a、在底部半导体衬底层24a之上的绝缘(例如，由二氧化硅制成)层(BOX)24b、以及在绝缘层24b之上的顶部半导体层24c。顶部半导体层24c和底部半导体衬底层24a可以根据集成电路用途而适当地掺杂。顶部和底部半导体层24c和24a的厚度可以根据集成电路用途而按需调节(例如，通过使用减薄或外延操作)。在优选实施例中，顶部半导体层24c可以具有全耗尽(FD)配置(虽然对于一些应用而言部分耗尽的层也是可以的)。
通过使用本领域中的技术人员所已知的制造技术，在衬底24中形成浅沟槽隔离(STI)结构32，以将衬底24晶片划分为多个有源区域34(例如，用于制造第一导电类型的电路的有源区域34n和用于制造第二导电类型的电路的有源区域34p)。在图2B中示出了STI结构制造的结果。将STI结构32形成在已经蚀刻到衬底24中的沟槽中 (例如，完全延伸通过顶部半导体层24c和绝缘层24b并且进一步至少部分地延伸通过底部半导体衬底层24a)。然后，使沟槽衬有衬层 (liner)32a并且用绝缘填充材料32b填充。衬层32a可以由SiN制成，并且绝缘填充材料32b可以包括SiO2。
然后，在晶片的顶表面36上形成图案化掩模38。掩模38包括若干开口40a，这些开口40a对应于待形成源极-漏极接触20(见图1) 的位置。用于图案化的掩模38的材料例如可以包括，按照本领域中的技术人员所已知的方式使用光刻蚀刻技术图案化的热SiO2材料。在图2C中示出了结果。
然后，利用掩模38，使用本领域中已知的高度定向蚀刻(highly directionetch)，蚀刻了完全延伸通过衬底24的半导体层24c并且进入(未完全延伸通过)绝缘体层24b的开口40b。在图2D中示出了蚀刻工艺的结果。
然后，使开口40b衬有金属衬层50，并且用金属材料52填充开口40b。衬层50可以包括TiN或者TiC，并且金属导体材料52可以包括W。可以使用如本领域中已知的化学汽相沉积(CVD)工艺来执行加衬和填充(line and fill)操作。该沉积结果可以产生来自(from) 覆盖掩模38的衬层和填充材料的金属材料。执行化学机械抛光 (CMP)操作将金属材料去除到掩模38的高度(level)。在图2E中示出了填充和抛光工艺的结果。
然后，执行如本领域中已知的用于选择性地去除金属材料的蚀刻 (诸如，使用BCl3化学的等离子体蚀刻)，以使沉积的衬层50和金属材料52凹陷到开口40b内，从而产生源极-漏极接触20。凹陷工艺将金属材料去除到等于或者低于在绝缘体层24b与半导体层24c之间的界面的高度。在图2F中示出了蚀刻工艺的结果，留下了开口40c。
然后，在每个开口40c中执行自顶部半导体层24c的外延生长的工艺。可以使用本领域中已知的任何合适的外延生长工艺，诸如已知的循环外延。在有源区域34n中，外延生长包括SiCP外延，该SiCP 外延配置用于生长半导体材料以形成源极区域14和漏极区域16。要指出，在有源区域34n中进行外延生长期间所提供的磷(P)掺杂剂，可能侧向地扩散到在掩模38下面的顶部半导体层24c中。在有源区域34p中，外延生长包括SiGeB外延，该SiGeB外延配置用于生长半导体材料以形成源极区域14和漏极区域16。要指出，在有源区域 34p中进行外延生长期间所提供的硼(B)掺杂剂，肯那个侧向地扩散到在掩模38下面的顶部半导体层24c中。源极-漏极接触20的金属材料52还可以与外延生长发生反应，以在每个源极-漏极接触20的顶部处形成硅化物区域22。在图2G中示出了结果。要理解，在源极 -漏极接触20与源极区域14和漏极区域16之间的结(junction)可以包括如本领域中已知的MIS类型的接触(其中，未明确示出的绝缘体材料可以包括TiO2)。在优选实施例中，通过外延生长的源极区域 14和漏极区域16将具有基本上等于顶部半导体层24c的厚度的厚度。
然后，用绝缘材料58填充开口40c。材料58例如可以包括SiN。可以按照本领域中已知的方式，例如使用HDP CVD工艺，来共形地沉积材料58。在这种情况下，材料可能会覆盖掩模38。执行化学机械抛光(CMP)操作将材料58去除到掩模38的高度。在图2H中示出了填充的沉积和抛光工艺的结果。
然后，执行选择性蚀刻(例如，RIE)以去除掩模38，其中，在完成该蚀刻之后余留下来的材料58限定出另一掩模60。用于去除掩模38的蚀刻，也将去除一些并且有可能是基本上全部的、位于掩模 38之下的顶部半导体层24c，以形成开口70a，这些开口70a对应于待形成栅极区域12(见图1)的位置。在每个开口70a中余留了顶部半导体层24c的一部分24d，作为后续外延生长(下文待述)的种子。在图2I中示出了蚀刻工艺的结果。
然后，在每个开口70a中执行自余留部分24d的外延生长工艺。在有源区域34n中，外延生长包括Si外延，以形成用于nMOS晶体管10n的沟道区域27。在有源区域34p中，外延生长包括SiGe外延，以形成用于pMOS晶体管10p的沟道区域27。在图2J中示出了结果，其中，开口70b在外延生长工艺完成之后余留下来。要理解，不同时在不同类型的有源区域的开口70a中，执行形成沟道区域27的外延生长，由此虽然未明确示出但是本领域中的技术人员所理解的，需要基于有源区域的类型分别进行对开口70a的掩模。在优选实施方式中，沟道区域27未掺杂，由此包括全耗尽结构。在替代实施例中，可以按照本领域中已知的方式，与沟道区域27的外延生长同时发生地掺杂沟道区域27。形成沟道区域27的外延生长优选地产生基本上等于顶部半导体层24c的厚度的沟道厚度(虽然要理解，作为替代方案，可以形成更薄的沟道厚度)。
接着，使用ALD工艺在每个开口70b内共形地沉积绝缘材料制成的衬层90。用于衬层90的绝缘材料优选地是选择为高k电介质材料，用作晶体管的栅极电介质。然后，使用ALD工艺在每个开口70b 内共形地沉积功函数金属制成的衬层92(要理解，若需要，可以仅与其中一个或者另一个晶体管10的形成相关联地提供功函数金属)。最后，使用CVD或者电镀工艺，用金属导体94填充余留下来的每个开口70b的空白部分。沉积的材料90、92和94可以覆盖掩模60。执行化学机械抛光(CMP)操作，以将这些材料去除到掩模60的高度。在图2K中示出了沉积、填充和抛光工艺的结果。金属材料92和94 提供了用于每个晶体管的栅极区域12的导电材料。
然后，执行选择性蚀刻例如RIE，以去除掩模60，以及去除不位于栅极区域12的导电材料下面的这部分绝缘材料(沉积用于栅极介电衬层90的绝缘材料)即侧壁部分。在图2L中示出了结果。优选的是去除介电衬层90的侧壁部分，这是因为该操作减小了在栅极区域与源极-漏极区域之间的电容。
然后，使用CVD工艺生长包封层98以覆盖晶片。层98例如可以由氮化硅材料或者低k电介质材料(诸如，SiOCN或者SiBCN) 形成。在图2M中示出了结果。
然后，使用如本领域中已知的CVD工艺，在包封层98之上共形地沉积电介质材料102(诸如，氧化物材料)。电介质材料102形成集成电路的金属前电介质的一部分。由于包封层98的形状以及电介质材料102的共形沉积，所以沉积物的顶表面不太可能是平面的。由此，在电介质材料102上执行化学机械抛光(CMP)操作，以提供金属前介电区域的平面顶表面104。在图2N中示出了结果。
然后，在晶片的顶表面104上形成图案化掩模110，该掩模110 包括若干开口112a，这些开口112a对应于待形成栅极接触18(见图 1)的位置。用于图案化掩模110的材料例如可以包括，按照本领域中的技术人员所已知的方式使用光刻蚀刻技术图案化的热SiO2材料。在图2O中示出了结果。
然后，利用掩模110，使用本领域中已知的高度定向蚀刻，蚀刻了完全延伸通过电介质材料102和包封层98到达用于栅极区域12的导电材料94的顶表面的开口112b。在图2P中示出了蚀刻工艺的结果。
然后，使开口112b衬有金属衬层(未明确示出)，并且用绝缘填充材料32b填充开口112b。衬层可以包括TiN或者TiC，并且金属导体材料120可以包括W。可以使用如本领域中已知的化学汽相沉积 (CVD)工艺来执行加衬和填充操作，以产生如在图2Q中示出的结果。该沉积结果可以产生覆盖掩模110的金属材料。然后，执行用于减少在开口112b内的衬层和金属材料120以及去除掩模110的各种处理操作，诸如例如，蚀刻和化学机械抛光(CMP)操作，来将金属去除到金属前电介质材料100的高度。在图1中示出了去除工艺的结果以提供栅极接触18。
虽然图2O和图2P图示了单大马士革工艺，但是要理解，若需要，作为替代方案，也可以使用如本领域中周知的双大马士革工艺，以便不仅在金属前介电区域中形成开口用于设置栅极接触18，而且还在金属前介电区域中形成邻接(abut)开口用于设置互连金属线。作为示例，这种互连金属线可以将nMOS晶体管10n和pMOS晶体管10p 的栅极区域直接电连接(例如，以形成CMOS逆变器电路)。作为替代方案，这种互连金属线可以将两个nMOS晶体管10n(或者两个 pMOS晶体管10p)的栅极区域直接电连接。
现在参考图3，图3图示了利用了制作为至晶体管源极-漏极区域的背侧接触的多个晶体管的截面图。如在图1中所示的，相同的附图标记表示相同或者相似的零部件，并且将不再另外对其进行描述。图 3的晶体管与图1的晶体管的不同之处在于每个源极-漏极接触20均由介电层130包围。介电层30可以包括例如高k电介质材料。层130 有助于阻碍器件泄漏。在晶体管的特定使用中，层130可以形成动态随机存取存储器(DRAM)元件的电容器电介质(其中，源极接触提供了电容器的一个极板)。
图4A至图4B图示了用于形成在图3中示出的集成电路的工艺步骤。
图4A图示了在完成了如上所描述的图2A至图2D的处理步骤 (以引用的方式并入)之后的晶片的制造状态。
然后，使开口40b衬有绝缘衬层130，随后是金属衬层50，然后用金属材料52填充开口40b。绝缘衬层130可以包括高k电介质材料，诸如使用PVD工艺沉积的HfO2。衬层50可以包括TiN或者TiC，并且金属导体材料52可以包括W。可以使用如本领域中已知的化学汽相沉积(CVD)工艺执行加衬和填充操作。该沉积的结果可以产生来自覆盖掩模38的衬层和填充材料材料。执行化学机械抛光(CMP) 操作将材料去除到掩模38的高度。在图4B中示出了填充和抛光工艺的结果。
此时，制造工艺继续如图2F至图2Q以产生如在图3中示出的集成电路。在图4A至图4B的制造工艺步骤之后，图2F至图2Q的制造工艺步骤以引用的方式并入。
现在参考图5，图5图示了利用了制作为至晶体管源极-漏极区域的背侧接触的多个晶体管的截面图。该截面与图1和图3的不同之处在于，已经使用众所周知的背侧处理技术(诸如，蚀刻和填充)对半导体层24a进行了处理，以形成延伸进入背侧表面或者从背侧表面延伸的多个导电结构140。导电结构140可以包括用于对热量进行散热的结构。作为替代方案，导电结构140可以包括用于电互连的结构(诸如，线和/或过孔，包括使用如本领域中已知的硅通孔(TSV)结构)。虽然未具体图示，但是，导电结构140可以包括由绝缘材料制成的衬层以使导电结构与半导体层24a绝缘。
上面所描述的晶体管制造工艺带来了很多优点。首先，产生背侧源极和漏极接触(附图标记20)使得晶体管器件布局的密度增加。就这一点而言，可以减小晶体管节距，这是因为在布局中不需要预留供源极和漏极接触从晶体管上方落下的空间，如在现有技术实施方式中所常见的。第二，背侧源极和漏极接触显示更短的局部长度，由此具有减小的电阻。这有益地减小晶体管的RC时间常数，从而使器件速度提高。第三，如图2L所示，有利地去除了在导电栅极区域12的侧面上的高k电介质材料。因此，晶体管在栅极区域与源极/漏极区域之间将具有减小的电容。这有益地减小晶体管的RC时间常数，从而使器件速度提高。第四，使用第二掩模(附图标记60)的工艺有利地允许根据更简单更廉价的栅极最后形成(gate-last formation)来进行制造，此外还实现了栅极区域的自对准形成。第五，如图3和图4B所示，可以在源极和漏极接触20之下和周围形成高k电介质材料层，其中该高k电介质材料层用作DRAM单元的存储器电容器的电容器电介质材料。
现在参考图6A，图6A示出了DRAM电路的示意图。DRAM电路包括字线(WL)和位线(BL)。在字线和位线的相交处，形成DRAM 单元。该单元包括读出/写入晶体管和存储电容器(CStorage)。读出/ 写入晶体管由具有耦合至字线的栅极端子和耦合至位线的漏极端子的n沟道MOSFET器件形成。读出/写入晶体管的源极端子耦合至存储电容器的第一极板。存储电容器的第二极板耦合至参考供电电压节点(例如，接地)。位线进一步耦合至传感放大器，该传感放大器可操作用于感测位线电压(Vsignal)。位线具有相关联的寄生电容 (Cparasitic)。
图6B示出了具有集成存储电容器的读出-写入晶体管的截面。源极区域14的接触20由绝缘衬层130包围。衬层130由高k电介质材料形成。晶体管进一步包括从背侧与源极区域的接触20对准地延伸进入衬底24中的导电结构140。导电结构与衬层130邻接。因此，由接触20、衬层130和导电结构140形成金属-绝缘体-金属(MIM)电容器。该MIM电容器形成DRAM单元的存储电容器(Cstorage)，并且晶体管10形成DRAM单元的读出/写入晶体管。
图6C示出了具有集成的存储电容器的读出-写入晶体管的截面。该实施例与图6B的不同之处在于，用于源极区域14的接触20延伸通过绝缘层24b并且进入底部半导体衬底层24a中。用于源极区域14 的接触20由绝缘衬层130包围。衬层130由与底部半导体衬底层24a 邻接的高k电介质材料形成。因此，由接触20、衬层130和底部半导体衬底层24a，形成金属-绝缘体-半导体(MIS)电容器。该MIS电容器形成DRAM单元的存储电容器(Cstorage)，并且电容器10形成 DRAM单元的读出/写入晶体管。
现在参考图7，图7图示了利用了制作为至晶体管源极-漏极区域的背侧接触的多个晶体管的截面图。该截面与图1、图3和图5的不同之处在于，已经使用众所周知的背侧处理技术(诸如，蚀刻和填充) 对半导体层24a进行了处理，以形成多个导电结构140。导电结构140 位于接触20之间，并且延伸通过底部半导体衬底层24a，并且进入绝缘层24b中，到达与沟道区域27相邻的位置。因此，导电结构140 形成用于晶体管10的背侧(或者第二)栅极。
虽然这些截面显示STI结构32并不完全延伸通过底部半导体衬底层24a，但是要理解，这仅仅是示例性质的，并且在一些实施方式中，STI结构会完全延伸通过底部导体衬底层24a由此使有源区域彼此隔离。在这种实施方式中，在每个有源区域中的底部导体衬底层24a 可以与偏置电压或者控制信号接触。
现在参考图8A和图8B，图8A和图8B图示了不同的栅极接触配置。要指出，埋置的源极和漏极接触配置具有晶体管配置大幅缩小的优点，这是因为不需要在晶体管上方提供供源极/漏极接触结构形成的空间。就这一点而言，即使是具有大幅缩小的晶体管配置，也可以将栅极接触的大小设计为大于栅极电极本身。图8A图示了这种配置。埋置的源极和漏极接触进一步允许在栅极接触与栅极电极之间的一定的失对准，而不必担心与源极或者漏极接触产生短路。图8B图示了这种配置。
现在参考图9，图9图示了利用了制作为至晶体管源极-漏极区域的背侧接触的多个晶体管的截面图。如在图1、图3、图5和图7中所示的，相同的附图标记表示相同或者相似的零部件，并且将不再另外对其进行描述。图9的晶体管与图1、图3、图5和图7的晶体管的不同之处，在于SOI衬底替换为超薄本体和埋置氧化物(UTBB) 类型，由此埋置的源极-漏极接触20由绝缘层230包围以使埋置的源极-漏极接触20与半导体衬底层24a隔离。
现在参考图10A至图10E，图10A至图10E图示了用于形成在图9中示出的集成电路的替代工艺步骤。
图10A示出了超薄本体和埋置氧化物(UTBB)类型的绝缘体上硅(SOI)衬底24晶片。衬底晶片24包括：底部半导体衬底层24a、在底部半导体衬底层24a之上的绝缘(例如，由二氧化硅制成)层 (BOX)24b、以及在绝缘层24b之上的顶部半导体层24c。顶部半导体层24c可以具有约5nm至10nm的厚度，绝缘层24b可以具有约 10nm至40nm的厚度，而底部半导体衬底层24a可以具有约100微米至800微米的厚度。顶部半导体层24c和底部半导体衬底层24a可以根据集成电路用途而适当地掺杂。顶部和底部半导体层24c和24a 的厚度可以根据集成电路用途而按需调节(例如，通过使用减薄或外延操作)。在优选实施例中，顶部半导体层24c可以具有全耗尽(FD) 配置(虽然对于一些应用而言部分耗尽层也是可以的)。
通过使用本领域中的技术人员所已知的制造技术，在衬底24中形成浅沟槽隔离(STI)结构32以将衬底24晶片划分为多个有源区域34(例如，用于制造第一导电类型的电路的有源区域34n和用于制造第二导电类型的电路的有源区域34p)。在图10B中示出了STI结构制造的结果。STI结构32形成在已经蚀刻到衬底24中的沟槽中(例如，完全延伸通过顶部半导体层24c和绝缘层24b并且进一步至少部分地延伸通过底部半导体衬底层24a)。然后，使沟槽衬有衬层32a，并用绝缘填充材料32b填充沟槽。衬层32a可以由SiN制成，并且绝缘填充材料32b可以包括SiO2。
然后，在晶片的顶表面36上形成图案化掩模38。掩模38包括若干开口40a，这些开口40a对应于待形成源极-漏极接触20(见图9) 的位置。用于图案化掩模38的材料例如可以包括，按照本领域中的技术人员所已知的方式使用光刻蚀刻技术图案化的热SiO2材料。在图 10C中示出了结果。
然后，利用掩模38，使用本领域中已知的高度定向蚀刻，蚀刻了完全延伸通过衬底24的半导体层24c并且完全延伸通过衬底24的绝缘体层24b的开口40b。在图10D中示出了蚀刻工艺的结果。
然后，使开口40b衬有绝缘衬层230，随后是金属衬层50，然后用金属材料52填充开口40b。绝缘衬层230可以包括绝缘材料，诸如 SiN。衬层50可以包括TiN或者TiC，并且金属导体材料52可以包括W。可以使用如本领域中已知的化学汽相沉积(CVD)工艺执行加衬和填充操作。该沉积的结果可以产生来自覆盖掩模38的衬层和填充材料产生材料。执行化学机械抛光(CMP)操作将材料去除到掩模 38的高度。在图10E中示出了填充和抛光工艺的结果。
此时，制造工艺继续如图2F至图2Q以产生如在图9中示出的集成电路。在图10A至图10E的制造工艺步骤之后，图2F至图2Q的制造工艺步骤以引用的方式并入。
该工艺可以进一步包括：将底部半导体衬底层24a减薄到浅沟槽隔离结构的底部的高度。这会使在每个有源区域34中的底部半导体衬底层24a隔离。然后，可以使隔离的底部半导体衬底层24a被接触，例如按照本领域中已知的方式用于偏置阱，从而为每个晶体管设置背侧栅极区域232。
前述说明已经以举例说明的方式和非限制性示例提供了对本发明的一个或者多个示例性实施例的信息性说明。然而，当结合附图和所附权利要求书进行阅读之后，有鉴于前述说明，对本领域技术人员而言，各种修改和更改可以变得显而易见。然而，本发明的教导的所有这类和相似修改将仍落入如所附权利要求书中所限定的本发明的范围内。

Claims (22)

1.一种集成电路，包括：
包括绝缘层和半导体层的衬底，所述衬底包括延伸穿过所述半导体层、并且进入但部分地穿过所述绝缘层的沟槽；
金属材料，所述金属材料至少部分地填充所述沟槽，以在所述衬底内形成源极接触，所述源极接触具有顶表面并且被介电层包围；
外延半导体材料源极区域，所述外延半导体材料源极区域具有位于与所述源极接触的所述顶表面接触的结中的底表面，所述结包括MIS类型的接触；
外延半导体材料沟道区域，位于所述外延半导体材料源极区域附近；
栅极电介质，位于所述沟道区域之上；以及
栅极电极，位于所述栅极电介质之上。
2.根据权利要求1所述的集成电路，其中所述外延半导体材料源极区域从所述半导体层外延生长，并且其中所述外延半导体材料沟道区域从所述半导体层外延生长，并且其中所述沟槽具有延伸穿过所述半导体层并进入所述绝缘层的深度。
3.根据权利要求1所述的集成电路，其中所述介电层使所述源极接触与所述绝缘层和基础衬底层隔离。
4.根据权利要求1所述的集成电路，还包括位于所述源极接触的所述顶表面处的硅化物区域，所述外延半导体材料源极区域的所述底表面与所述硅化物区域接触。
5.根据权利要求1所述的集成电路，其中所述介电层使所述源极接触与所述衬底隔离。
6.根据权利要求5所述的集成电路，还包括电容器，所述电容器具有作为第一电极的所述源极接触和作为电容器电介质的所述介电层。
7.根据权利要求1所述的集成电路，其中所述衬底具有底表面并且还包括从所述底表面延伸进入所述衬底中的导电元件。
8.根据权利要求1所述的集成电路，还包括从所述栅极电极上方延伸的栅极接触，以与所述栅极电极电接触。
9.根据权利要求8所述的集成电路，其中所述栅极接触横向延伸超过所述栅极电极。
10.一种用于形成集成电路的方法，包括：
形成延伸进入包括绝缘层和半导体层的衬底中的沟槽，其中所述沟槽延伸穿过所述半导体层，并且进入但部分地穿过所述绝缘层；
用金属材料部分地填充所述绝缘层中的所述沟槽以形成源极接触，所述源极接触被介电层包围；
从所述半导体层外延生长半导体材料，以用作源极区域覆盖所述源极接触的顶部；
转换邻近所述源极区域的所述半导体层，以形成沟道区域；以及
在所述沟道区域之上形成绝缘的栅极电极。
11.根据权利要求10所述的方法，还包括在与所述源极区域接触的所述源极接触的所述顶部处形成硅化物。
12.根据权利要求10所述的方法，其中转换所述半导体层包括：
减小所述半导体层的厚度；以及
从减小厚度的所述半导体层外延生长所述沟道区域。
13.根据权利要求10所述的方法，其中所述源极接触的顶部位于所述衬底的所述绝缘层的上表面之下。
14.根据权利要求10所述的方法，还包括形成与所述源极接触绝缘的所述介电层。
15.根据权利要求14所述的方法，还包括在所述衬底中形成电容器，其中所述源极接触形成所述电容器的第一电极，并且所述介电层形成所述电容器的电介质。
16.根据权利要求10所述的方法，其中所述衬底具有底表面并且还包括形成从所述底表面延伸进入所述衬底中的导电元件。
17.一种用于形成集成电路的方法，包括：
在包括绝缘层和上覆半导体层的衬底中形成沟槽，所述衬底包括延伸进入但部分地穿过所述绝缘层的沟槽；
用金属材料至少部分地填充所述绝缘层中的所述沟槽，以形成源极接触，所述源极接触被介电层包围；
形成由半导体材料制成的源极区域，所述源极区域与所述上覆半导体层相邻并且位于所述源极接触的顶部上并与所述源极接触电接触；
从邻近所述源极区域的所述上覆半导体层形成沟道区域；以及
在所述沟道区域之上形成绝缘栅极电极。
18.根据权利要求17所述的方法，还包括形成用于隔离所述源极接触的所述介电层。
19.根据权利要求17所述的方法，还包括在所述源极区域和所述源极接触之间形成硅化物区域。
20.根据权利要求17所述的方法，其中形成所述源极区域包括外延生长第一半导体材料，并且其中形成所述沟道区域包含外延生长不同于所述第一半导体材料的第二半导体材料。
21.根据权利要求17所述的方法，还包括形成从所述衬底的底表面延伸进入所述衬底的导电元件，所述导电元件包括散热器或电接触中的一个。
22.根据权利要求21所述的方法，还包括形成电容器，其中所述源极接触作为所述电容器的第一电极，并且所述导电元件是所述电容器的第二电极。
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