CN105789188A - Fdsoi电容器 - Google Patents

Fdsoi电容器 Download PDF

Info

Publication number
CN105789188A
CN105789188A CN201610021003.2A CN201610021003A CN105789188A CN 105789188 A CN105789188 A CN 105789188A CN 201610021003 A CN201610021003 A CN 201610021003A CN 105789188 A CN105789188 A CN 105789188A
Authority
CN
China
Prior art keywords
layer
district
wafer
capacitor
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610021003.2A
Other languages
English (en)
Other versions
CN105789188B (zh
Inventor
J·亨治尔
P·巴尔斯
H-P·摩尔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GlobalFoundries US Inc
Original Assignee
GlobalFoundries Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by GlobalFoundries Inc filed Critical GlobalFoundries Inc
Publication of CN105789188A publication Critical patent/CN105789188A/zh
Application granted granted Critical
Publication of CN105789188B publication Critical patent/CN105789188B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1207—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with devices in contact with the semiconductor body, i.e. bulk/SOI hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors having potential barriers
    • H01L29/94—Metal-insulator-semiconductors, e.g. MOS
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0387—Making the trench
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

本发明涉及一种FDSOI电容器。本发明提供一种制造包括电容器结构的半导体装置的方法，包括步骤：提供SOI晶圆，该SOI晶圆包括衬底、形成于该衬底上方的氧化物埋层以及形成于该氧化物埋层上方的半导体层；移除该晶圆的第一区中的该半导体层，以暴露该氧化物埋层；在该第一区中的该暴露氧化物埋层上方形成介电层；以及在该介电层上方形成导电层。另外，本发明提供一种包括形成于晶圆上的电容器的半导体装置，其中该电容器包括：第一电容器电极，包括该晶圆的掺杂半导体衬底；电容器绝缘体，包括该晶圆的超薄氧化物埋层以及形成于该超薄氧化物埋层上的高k介电层；以及第二电容器电极，包括形成于该高k介电层上方的导电层。

Description

FDSOI电容器
技术领域
本发明通常涉及集成电路领域，尤其涉及全耗尽绝缘体上硅(FullyDepletedSilicon-on-Insulator)制造技术中的电容器。
背景技术
集成电路通常包括大量电路元件，这些电路元件构成电路。除主动装置例如场效应晶体管和/或双极性晶体管以外，集成电路可包括被动装置，例如电阻器、电感器和/或电容器。
随着半导体装置的集成密度增加，由独立装置占据的面积持续缩小。尽管如此，但用以储存数据的电容器(例如动态随机访问存储器(DRAM))需要有足够的电容，而不论该电容器所占据的面积降低。除利用集成电路中金属线之间的原生或“寄生”金属间电容量的原生电容器以外，还有金属-绝缘体-金属(metal-insulator-metal；MIM)电容器。相应地，金属-绝缘体-金属(MIM)电容器(其中，下电极与上电极由金属构成并被绝缘材料层隔开)正被用于许多集成电路产品。金属-绝缘体-金属电容器可用于CMOS、BICMOS以及双极性集成电路。金属-绝缘体-金属电容器的典型应用包括例如模拟-数字转换器或数字-模拟转换器中的滤波及模拟电容器，射频振荡器、谐振电路以及匹配网络中的去耦电容器、射频耦合及射频旁路电容器。
现有技术的电容器存在下列问题。垂直自然电容器以及指状金属-氧化物-金属电容器因所用的超低k介电质的低介电常数值而显示不足的电容，原则上，无论如何，这些介电质需要大面积来提供较大电容。另一方面，原则上，横向电容器的电压受所用的超低k介电质的操作可靠性限制。此外，金属化/导线层中的传统MIM电容器需要复杂的集成方案。
通常在用于多个目的(例如用于去耦)的集成电路中形成多个被动电容器。集成电路中的去耦是用以降低快速开关晶体管的开关噪声的一个重要方面，因为去耦电容器可在电路的特定点例如在快速开关晶体管的位置处提供能量，并因此降低电压变化，不然，该电压变化可能不当地影响晶体管所表示的逻辑状态。由于这些电容器通常形成于主动半导体区中及上，因此该些去耦电容器消耗较大的芯片面积。通常，这些电容器以平面式配置形成于主动半导体区上方，该主动半导体区充当第一电容器电极。电容器介电质在制造场效应晶体管的栅极绝缘层的制造方法期间形成，其中，栅极材料通常与栅极电极结构一起被图案化，以充当第二电容器电极。因此，除芯片面积的显着消耗以外，在需要高电容去耦元件的装置中可能遭遇增加的漏电流，从而显着影响总静态泄漏消耗并因此影响集成电路的总功耗。对于先进的应用，就功耗和/或热管理来说，可能无法接受高额静态功耗，因此，通常可使用双栅极氧化物制造方法来增加电容器的介电层的厚度，从而降低这些元件的漏电流。
请参照图1a至1c，现在将说明用以形成包括具有中等漏电流的高电容去耦电容器的半导体装置的典型现有技术流程。图1a示意处于特定制造阶段的半导体装置100的剖视图。半导体装置100包括衬底101，例如硅衬底，该衬底包括用以接纳晶体管元件的第一半导体区130以及用以接纳具有高电容的去耦电容器的第二半导体区120。因此，相对半导体区130，半导体区120可能占用装置100的功能块的较大部分。第一及第二半导体区130、120分别由隔离结构102包围。第一半导体区130以及部分相应的隔离结构102被掩膜层103覆盖，掩膜层103可由光阻剂组成。第二半导体区120包括具有因离子注入(如105所示)而引起的严重晶格损伤的表面部分104。
形成如图1a所示的半导体装置的典型流程包括用以定义隔离结构102的先进光刻及蚀刻技术，接着执行另外的光刻步骤以图案化阻剂掩膜103。随后，以任意适当的离子例如硅、氩、氙等执行离子注入105，其中，剂量及能量经选择以在部分104中形成严重晶格损伤，从而显着改变在随后将执行的氧化制造方法期间部分104的扩散行为。
图1b示意处于下一制造阶段中的半导体结构100。在第一半导体区130上形成第一介电层131，该第一介电层基本由二氧化硅组成且具有第一厚度132。在第二半导体区120上形成第二介电层121，该第二介电层具有第二厚度122并由与第一介电层131相同的材料组成。第一及第二介电层131及132通过高温炉制造方法中的传统氧化或者通过快速热氧化制造方法形成。由于表面部分104的严重晶格损伤，因此与例如位于第一半导体区130的表面区域中的具有基本未受干扰的结晶度的硅部分相比，此表面部分104中的氧扩散显着增强。因此，与第一半导体区130的生长速率相比，第二半导体区120中及上的氧化物生长得以提高，从而对于在1至5纳米级的第一介电层131的厚度而言，第一厚度132与第二厚度122相差约0.2至1.0纳米。
图1c示意处于下一制造阶段中的半导体装置100，其中，在第二半导体区120中及上形成去耦电容器140，并在第一半导体区130中及上形成场效应晶体管150。晶体管元件150包括栅极电极133，该栅极电极包括例如高掺杂多晶硅以及金属硅化物部分135。而且，邻近栅极电极133的侧壁形成侧间隙壁134。在第一半导体区130中形成源漏区136，该源漏区分别包括金属硅化物部分135。电容器140包括由与栅极电极133相同的材料组成并形成于第二介电层121上方的导电电极123。电极123代表电容器140的第一电极。电容器电极123包括金属硅化物部分125并被侧间隙壁元件124包围。
用以形成晶体管元件150及电容器140的典型流程可包括下列步骤。多晶硅层可沉积于如图1b所示的装置上方并可通过已知的光刻及蚀刻技术图案化，以在共同的制造方法中形成电容器电极123及栅极电极133。接着，通过离子注入形成源漏区136，其中，间断地形成侧间隙壁134及侧间隙壁124，以使侧间隙壁134可充当注入掩膜以适当地决定源漏区136的掺杂物浓度。随后，通过沉积难熔金属并启动该金属与电容器电极123的下方多晶硅、栅极电极133以及源漏区136中的硅之间的化学反应可形成金属硅化物部分125及135。
从图1c明显看出，与具有经最优化以提供晶体管150所需的动态性能的第二厚度132的较薄第一介电层131所引起的相应泄漏速率相比，具有增加厚度122的第二介电层121的电容器140将呈现降低的漏电流速率。尽管通过上述传统方法可获得电容器140的显着改进的泄漏速率，但一个关键的缺点是因第二介电层121的增加的厚度而显着降低电容器140的每单位面积的电容。因此，对于增强去耦效应所需的给定的想要的电荷储存容量，电容器140需要更加扩大的面积。传统技术的另一个缺点是需要高温氧化制造方法来形成第一及第二介电层131及121，从而使该制造方法方案可能无法与用以形成极薄栅极介电质的替代解决方案(例如用以形成超薄栅极绝缘层的先进沉积方法)兼容。而且，上述流程导致高度不均匀的图案密度，也就是，代表例如电容器140的具有增加尺寸的区域位于例如晶体管150的微小区域附近，这可能影响用以形成高度关键的栅极电极例如栅极电极133的图案化制造方法。针对上述情形，需要一种能够形成电容器同时避免或至少减轻上述一个或多个问题的影响的改进技术。
因此，需要改进的电容器结构以及例如用于半导体装置制造的形成制造方法，以较好地集成SOI制造技术，尤其全耗尽SOI(FullyDepletedSOI；FDSOI)制造技术。本发明提供改进的电容器结构及其制造方法，以妥善解决上述问题并克服或至少减轻所提到的现有技术的问题。
发明内容
下面提供本发明的简要总结，以提供本发明的一些态样的基本理解。本发明内容并非详尽概述本发明。其并非意图识别本发明的关键或重要元件或划定本发明的范围。其唯一目的在于提供一些简化的概念，作为后面所讨论的更详细说明的前序。
这里所揭露的一种制造包括电容器结构的半导体装置的示例方法包括步骤：提供SOI晶圆，该SOI晶圆包括衬底、形成于该衬底上方(例如其上)的氧化物埋层(buriedoxidelayer；BOX层)以及形成于该BOX层上方(例如其上)的半导体层；移除该晶圆的第一区中的该半导体层，以暴露该BOX层；在该第一区中的该暴露BOX层上方(例如其上)形成介电层；以及在该介电层上方(例如其上)形成导电层(这里的术语“导电”一贯指“电性导电”)。该导电层代表将要构建的该电容器的电极，且该组合的介电层及BOX层代表电容器绝缘体。这里及下述中，该半导体层可包括多晶硅或非晶硅，且可具有低于30纳米或低于20纳米的厚度，该介电层可为具有低于20纳米或低于10纳米的厚度且介电常数k高于5或10或20的高k介电层，该BOX层可为具有低于30纳米或低于20纳米的厚度的超薄BOX(ultra-thinBOX；UTBOX)层，以及/或者该晶圆可为全耗尽SOI(fullydepleted；FDSOI)晶圆。该方法可完全集成于FDSOI晶体管装置的制造方法中，其中，该导电层用以形成栅极电极，且该介电层用以在与形成该电容器结构的晶圆区不同的晶圆区处形成薄膜晶体管(TFT)的栅极介电质。换句话说，在集成的TFT及电容器制造的背景下，导电层可形成于该晶圆上方(并经图案化)且可提供电容器装置的电容器电极以及TFT的栅极电极。类似地，介电层可形成于该晶圆上方(并经图案化)且可提供电容器装置的电容器绝缘体(与该BOX层一起)以及TFT的栅极介电质。
该方法可通过下列步骤来补充：通过形成隔离物结构尤其浅沟槽隔离物来定义该晶圆的该第一区以及第二区，且还包括移除邻近该隔离物结构的该第二区的第一部分中的该半导体层及该BOX层，同时保持邻近该第一部分的该第二区的第二部分中的该半导体层及该BOX层。该第二区的该第一部分代表可形成无需SOI设计的半导体结构的该晶圆的区域。
而且，本发明提供一种在具有衬底、形成于该衬底上方(例如其上)的氧化物埋层(buriedoxidelayer；BOX层)以及形成于该BOX层上方(例如其上)的半导体层的SOI(silicon-on-isolator；绝缘体上硅)晶圆上形成半导体装置的方法，其中，该半导体装置包括电容器及晶体管装置，包括步骤：移除位于将要形成该电容器的该晶圆的第一区中的该半导体层，以暴露该BOX层；在该暴露BOX层上方(例如其上)以及将要形成该晶体管装置的该晶圆的第二区中形成介电层，尤其高k介电层；以及在该介电层上方形成导电层(例如包括多晶硅或非晶硅)。在此方法中，该导电层代表该电容器的电容器电极以及该晶体管装置的栅极电极的至少一部分，以及该介电层及该BOX层代表该电容器的电容器绝缘体且该介电层代表该晶体管装置的栅极介电质的至少一部分。换句话说，形成该晶体管装置的电容器电极以及形成该电容器电极包括在该晶圆上方形成该导电层的步骤。类似地，形成该晶体管装置的该栅极介电质以及形成该电容器绝缘体包括形成该介电层。该方法还可包括形成非SOI区，在形成该介电层及该导电层之前移除位于该非SOI区的该BOX层及该半导体层。
另外，本发明提供一种包括形成于晶圆上的电容器的半导体装置，其中该电容器包括：第一电容器电极，包括该晶圆的掺杂半导体衬底；电容器绝缘体，包括该晶圆的超薄氧化物埋层(例如具有小于30纳米的厚度)以及形成于该超薄氧化物埋层上的高k介电层(例如k>5且厚度低于20纳米或低于10纳米)；以及第二电容器电极，包括形成于该高k介电层上方的导电层。
附图说明
结合附图参照下面的说明可理解本发明，这些附图中类似的附图标记代表类似的元件，以及其中：
图1a至1c显示依据现有技术已知的例子处于制造方法的特定阶段中的半导体装置的示意剖视图；以及
图2a至2h显示依据本发明的例子处于制造方法的特定阶段中的半导体结构的示意剖视图。
尽管这里所揭露的发明主题容许各种修改及替代形式，但附图中以示例形式显示本发明主题的特定实施例，并在此进行详细说明。不过，应当理解，这里对特定实施例的说明并非意图将本发明限于所揭露的特定形式，相反，意图涵盖落入由权利要求定义的本发明的精神及范围内的所有修改、等同及替代。
具体实施方式
下面说明本发明的各种示例实施例。出于清楚目的，不是实际实施中的全部特征都在本说明书中进行说明。当然，应当了解，在任意此类实际实施例的开发中，必须作大量的特定实施决定以满足开发者的特定目标，例如符合与系统相关及与商业相关的约束条件，该些约束条件因不同实施而异。而且，应当了解，此类开发努力可能复杂而耗时，但其仍然是本领域技术人员借助本发明所执行的常规程序。
现在将参照附图来说明本发明。附图中示意各种结构、系统及装置仅是出于解释目的以及避免使本发明与本领域技术人员熟知的细节混淆，但仍包括该些附图以说明并解释本发明的示例。这里所使用的词语和词组的意思应当被理解并解释为与相关领域技术人员对这些词语及词组的理解一致。这里的术语或词组的连贯使用并不意图暗含特别的定义，亦即与本领域技术人员所理解的通常或惯用意思不同的定义。若术语或词组意图具有特定意思，亦即不同于本领域技术人员所理解的意思，则此类特别定义会以直接明确地提供该术语或词组的特定定义的定义方式明确表示于说明书中。
本发明提供用以形成电容器尤其是SOI半导体结构(尤其是FDSOI结构)中的去耦电容器的方法。在完整阅读本申请以后，本领域的技术人员很容易了解，原则上，本方法可应用于各种技术，例如NMOS、PMOS、CMOS等，并且很容易应用于各种装置，包括但不限于逻辑装置、存储器装置等。这里所述的工艺及技术可用以制造MOS集成电路装置，包括NMOS集成电路装置、PMOS集成电路装置以及CMOS集成电路装置。详而言之，这里所述的制造方法步骤与形成集成电路(包括平面式及非平面式集成电路)的栅极结构的任意半导体装置制造方法结合使用。尽管术语“MOS”通常是指具有金属栅极电极及氧化物栅极绝缘体的装置，但该术语在全文中用以指包括位于半导体衬底上方的栅极绝缘体(无论是氧化物还是其它绝缘体)上方的导电栅极电极(无论是金属还是其它导电材料)的任意半导体装置。应当强调的是，依据这里所述的制造半导体装置的方法，电容器尤其是去耦电容器的形成可集成于制造多个晶体管装置(FDSOITFT)的流程中。现在将参照附图说明示例实施例。
在如图2a中所示的制造半导体装置10的示例初始阶段，提供SOI晶圆，该SOI晶圆包括半导体衬底11、形成于半导体衬底11上的氧化物埋层(buriedoxidelayer；BOX层)12以及形成于BOX层12上的半导体层13。半导体衬底11可为硅衬底，尤其单晶硅衬底。可使用其它材料来形成半导体衬底11，例如锗、硅锗、磷酸镓、砷化镓等。例如，BOX层12可为具有低于30纳米或低于20纳米的厚度的超薄BOX(ultra-thinBOX；UTBOX)层。BOX层12可包括氧化硅或由其制成。半导体层13可由任意适当的半导体材料组成，例如硅、硅/锗、硅/碳、其它II-VI或III-V族半导体化合物等。半导体层13可包括较大量的硅，原因在于如下事实：由于增强的可用性以及过去几十年所开发的成熟制造方法技术，基于硅可批量形成具有高集成密度的半导体装置。不过，可使用任意适当的半导体材料，例如包含其它等电子成分如锗、碳等的硅基材料。尤其，图2a中所示的晶圆可为全耗尽SOI(FullyDepletedSOI；FDSOI)晶圆，也就是层的材料及厚度经选择以适于全耗尽SOI半导体装置尤其是FDSOITFT的形成。
如图2b所示，通过包括蚀刻该SOI晶圆并使用一些绝缘材料例如使用一些氧化物材料来填充该蚀刻部分的现有技术已知的标准技术来形成浅沟槽隔离(shallowtrenchisolation；STI)14。STI14将该晶圆的不同区(第一及第二区)相互隔开，在这些区上可形成不同种类的装置。在STI14的形成制造方法期间必须注意保持薄半导体层12(例如具有低于30纳米或低于20纳米的厚度)。原则上，可应用双STI方案来设置STI的不同深度并允许同时多个向后偏置(backbiasing)，STI的不同深度可能适于可能形成于后续制造步骤中的FDSOI装置的向后偏置。
可执行蚀刻制造方法来形成非SOI区20(该晶圆的第二区的第一部分)，如图2c中所示。非SOI区20可通过沉积并图案化例如包括SiN的硬掩膜以及反应离子蚀刻(reactiveionetching；RIE)来形成。非SOI区20中的半导体层13及BOX层12被移除。在非SOI区20中可形成那些不形成于(FD)SOI基础上的装置。依据设计规则，此类装置可部分地重叠STI14形成。如图2c所示，非SOI区20自STI区14延伸至(FD)SOI区(第二区的第二部分；如图2c的右侧所示)。或者，依据设计要求，非SOI区20可完全位于标准(FD)SOI区内，而不延伸进入STI区。
如图2d所示，在STI14、非SOI区20以及半导体装置10的右侧的FDSOI区上形成硬掩膜21，例如SiN硬掩膜。在形成SiN掩膜21以后(例如通过沉积SiN层并通过形成于该SiN层上方的光阻掩膜来图案化该SiN层)，移除STI14的左侧所示区中被掩膜层21暴露的半导体层13(见图2e)。移除半导体层13的该制造方法(例如蚀刻)必须对下方UTBOX层12敏感，而不留下半导体层13的残余物(例如包括硅的残余物)。另外如图2e所示，在沉积一个或多个注入掩膜(阻剂)22，22’以后，执行阱注入步骤(箭头显示掺杂制造方法)。例如，通过暴露的UTBOX层12可执行P型或N型掺杂物注入，以调整在注入区25中最终形成的去耦电容器的电性属性。在形成注入区25期间(见图2f)，掩膜22可覆盖STI14。在缩小掩膜22的面积以暴露STI14以后，可形成适于制造CMOS装置的流程的隔离阱注入区26。或者，形成电容的阱注入区25与阱隔离注入区26可在相同制造方法步骤中同时执行。
在下面的说明中，将说明在先高k金属栅极(high-kmetalgate；HKMG)流程中形成去耦电容器。或者，可在后HKMG(替代栅极)流程中形成去耦电容器。实际上，基本具有两种熟知的制造方法方法来形成具有HKMG结构的平面或三位晶体管。在替代栅极技术中，初始形成“伪”或牺牲栅极结构，并在执行例如形成掺杂源/漏区、执行退火制造方法以修复因离子注入制造方法引起的衬底损伤并活化所注入的掺杂物材料等许多制造方法操作以形成装置时，使该“伪”或牺牲栅极结构保持于原位。在该流程的某点，移除该牺牲栅极结构以定义栅极开口，在该栅极开口处形成装置的最终HKMG栅极结构。另一方面，使用“先栅极”技术包括在衬底上形成材料层堆叠，其中，该材料堆叠包括高k栅极绝缘层、一个或多个金属层、多晶硅层，以及保护覆盖层，例如氮化硅。执行一个或多个蚀刻制造方法以图案化该堆叠材料，从而定义晶体管装置的基本栅极结构。
在移除注入掩膜22、22’以后，执行栅极堆叠形成。如图2f所示，在包括该(FD)SOI区、STI14以及非SOI区20的整体结构上方形成高k介电层31。在高k介电层31上方或其上形成导电层32。在本例中，电容器的形成集成于FET(场效应晶体管)的制造方法中。导电层32形成于该晶圆上方以及要形成晶体管装置的该晶圆的区域中，导电层32代表栅极电极层。出于此原因，在下面的说明中，导电层32常被称作栅极电极层。类似地，高k介电层31因其在与形成电容器的区不同的区中将要形成的TFT(薄膜晶体管)装置中的功能而可被称为高k栅极介电层。高k栅极介电层31可代表包括高k介电材料的先进栅极介电材料，可能结合“传统”介电材料如二氧化硅基材料，例如采用含硅、氧、氮化合物等的形式。该介电层可具有低于20或10纳米的厚度，例如约5或1纳米的厚度，且可具有任意合适的组成，以相对下方区域提供想要的界面特征。例如，高k介电层31可以铪基材料例如氧化铪、铪硅氧化物的形式设置。可使用例如具有约25的k值的氧化钽(Ta2O5)、具有约150的k值的锶钛氧化物(SrTiO3)、氧化铪(HfO2)、HfSiO、氧化锆(ZrO2)等形成高k介电层31。至少在与STI14左侧的下方UTBOX层的界面处，高k介电层31可包括SiON材料，以增强黏附力。
导电层(栅极电极层)32可包括含金属电极材料或覆盖材料，该材料具有想要的电导度。而且，该含金属材料可为还将形成的一类型晶体管(例如将要在图中未显示的主动区中及上方形成的晶体管)提供合适的功函数。例如，氮化钛、铝或镧可代表提供想要的电子特性的合适材料。而且，在栅极电极层32中可包括中间衬里材料。该中间衬里材料可代表二氧化硅材料，而在其它情况下，可使用可在很先进的制造阶段中提供想要的蚀刻停止功能的其它材料，后面将作解释。例如，该衬里材料可以氮氧化硅材料、氮化硅材料等的形式设置。此外，栅极电极层32可包括多晶硅或非晶硅，尤其形成于上述含金属材料上。
在形成高k栅极介电层31及栅极电极层32以后，可执行(两步)快速热退火(rapidthermalanneal；RTA)制造方法40，以调整该高k材料中的电荷及偶极子以及该栅极堆叠的功函数调整材料的功函数。
图2g显示执行栅极蚀刻制造方法以后的半导体装置10。详而言之，自非SOI区20移除该栅极堆叠(高k栅极介电层31及栅极电极层32)，并在单个蚀刻制造方法内可形成将要形成于该晶圆上的所有装置(尤其是所有FET(场效应晶体管))的标准栅极。毫无疑问，必须执行另外的注入步骤以形成FET装置的源/漏区，且对于所考虑的去耦电容器，无须形成源/漏区。要注意的是，STI14左侧的电容器的栅极堆叠的边缘落在STI14上，以免与隔离阱注入区26电性接触。这可通过针对用于该栅极堆叠蚀刻制造方法的蚀刻掩膜适当选择的设计规则来实现。
最终构建的电容器如图2h所示。可执行硅化制造方法来获得具有低电阻的区域51及52。硅化物区51及52可包括硅化镍、镍/铂硅化物或硅化钴等。可执行平坦化步骤并在整体结构上方形成层间介电层60。层间介电层60可包括沉积的氧化硅、氮化硅，或氮氧化硅，或适于提供半导体装置之间的电性隔离的其它材料。层间介电层60可通过例如等离子增强型化学气相沉积(plasmaenhancedchemicalvapordeposition；PECVD)、低压化学气相沉积(lowpressuerchemicalvapordeposition；LPCVD)或CVD制造方法来覆被沉积。在一个例子中，层间介电层60包括氧化硅材料并具有约50纳米至约1微米的厚度，例如约100纳米至约500纳米的厚度。尤其，层间介电层60可包括或由k<2.8或k最多为2.4的超低k(ultra-low-k；ULK)材料组成。
在沉积介电层60以后，可执行平坦化制造方法例如化学机械抛光制造方法，以获得基本平坦的表面。在该化学机械抛光制造方法中，相对抛光垫移动半导体结构10的表面，同时向半导体结构10的表面与该抛光垫之间的界面供应抛光液。该抛光液可在该表面处与半导体结构10的部分化学反应，且反应产物可通过半导体结构10与该抛光垫之间的摩擦和/或通过该抛光液中的磨粒所引起的磨损来移除。
如图2h所示，通过在层间介电层60中形成过孔并使用一些接触材料例如铝或铜填充该过孔，可实现与栅极电极层32的硅化区51(例如硅化多晶硅或非晶硅材料)的电性接触。
最终构建的电容器包括采用图2h的左侧所示的栅极电极层32的形式的第一电容器电极，以及采用衬底11的掺杂区25及26的形式的第二电容器电极。电容器绝缘体由高k栅极介电质31及UTBOX层12形成。最终的电容可通过电容器结构所覆盖的总面积以及相关掺杂级来调整。电容器电极被形成于层间介电层60中的接触71及72接触。
因此，这里说明制造半导体装置的方法，该半导体装置包括完全集成于包括N沟道和/或P沟道FET的FDSOI装置的总体制造中的电容器。通过使用FDSOI/UTBOX晶圆，可在低于28纳米技术(例如降至10及7纳米的超大规模集成(verylargescaleintegratoin；VLSI)CMOS技术)的背景下以较简单且可靠的方式设置电容器。尤其，在这里所述的方法中，制造方法可利用(UT)BOX层所提供的电容。HKMG结构的栅极介电质与UTBOX层的组合电容导致极高的电容，从而允许降低电容器结构所覆盖的总面积。
由于本领域的技术人员借助这里的教导可以很容易地以不同但等同的方式修改并实施本发明，因此上面揭露的特定实施例仅为示例性质。例如，可以不同的顺序执行上述制造方法步骤。而且，本发明不限于这里所示架构或设计的细节，而是如权利要求所述。因此，显然，可对上面揭露的特定实施例进行修改或变更，所有此类变更落入本发明的范围及精神内。因此，权利要求规定本发明的保护范围。

Claims (23)

1.一种制造包括电容器结构的半导体装置的方法，包括步骤：
提供SOI晶圆，该SOI晶圆包括衬底、形成于该衬底上方的氧化物埋层以及形成于该氧化物埋层上方的半导体层；
移除该晶圆的第一区中的该半导体层，以暴露该氧化物埋层；
在该第一区中的该暴露氧化物埋层上方形成介电层；以及
在该介电层上方形成导电层。
2.如权利要求1所述的方法，还包括通过形成隔离物结构来定义该晶圆的该第一区以及第二区，且还包括移除邻近该隔离物结构的该第二区的第一部分中的该半导体层及该氧化物埋层，同时保持邻近该第一部分的该第二区的第二部分中的该半导体层及该氧化物埋层。
3.如权利要求2所述的方法，其中，该介电层及该导电层形成于该晶圆的该第一及第二区中，且所述的方法还包括在该导电层上方形成掩膜层，图案化该掩膜层以暴露该第二区的该第一部分中的该导电层，以及移除该晶圆的该第二区的该第一部分中的该导电层及该介电层。
4.如权利要求2所述的方法，其中，该介电层及该导电层形成于该晶圆的该第一及第二区中以及该隔离物结构上方，且所述的方法还包括在该导电层上方形成掩膜层，图案化该掩膜层以暴露位于该第二区的该第一部分中的该导电层以及邻近该第一部分的该隔离物结构的一部分，以及移除位于该晶圆的该第二区的该第一部分的该导电层及该介电层中以及自该隔离物结构的暴露部分移除该导电层及该介电层。
5.如权利要求2所述的方法，还包括在该晶圆的该第二区的该第二部分以及与该第一区及该第二区的至少其中一者电性隔离的该晶圆的第三区的至少其中一者中形成晶体管装置，以及其中，该晶体管装置的栅极电极包括该导电层的一部分且该晶体管装置的栅极介电质包括该介电层的一部分。
6.如权利要求5所述的方法，其中，该晶体管装置为全耗尽SOI装置。
7.如权利要求2所述的方法，其中，该介电层形成于该隔离物结构上方以及该晶圆的该第二区上方，且随后从该第二区的该第一部分以及部分地从该隔离物结构被移除。
8.如权利要求2所述的方法，其中，该导电层形成于该隔离物结构上方以及该晶圆的该第二区上方，且随后从该第二区的该第一部分以及部分地从该隔离物结构被移除。
9.如权利要求2所述的方法，还包括在该第一及第二区以及该隔离物结构上方形成层间介电质，在该层间介电质中形成抵达该晶圆的该第一区中的该导电层以及该第二区的该第一部分中的该衬底的接触开口，以及使用接触材料填充该接触开口。
10.如权利要求9所述的方法，还包括硅化该导电层以及该第二区的该第一部分中的该衬底，以使该接触开口分别抵达该硅化导电层及该衬底。
11.如权利要求2所述的方法，其中，移除邻近该第二区的该第一部分的该隔离物结构的一部分。
12.如权利要求2所述的方法，还包括在位于该晶圆的该第一区及该第二区的该第一部分中的该衬底中注入掺杂物。
13.如权利要求1所述的方法，其中，该半导体层具有小于30纳米的厚度，该介电层具有小于20纳米的厚度，以及该氧化物埋层具有低于30纳米的厚度。
14.一种在具有衬底、形成于该衬底上方的氧化物埋层以及形成于该氧化物埋层上方的半导体层的SOI晶圆上制造半导体装置的方法，其中，该半导体装置包括电容器及晶体管装置，包括步骤：
移除位于将要形成该电容器的该晶圆的第一区中的该半导体层，以暴露该氧化物埋层；
在该暴露氧化物埋层上方以及将要形成该晶体管装置的该晶圆的第二区中形成介电层；以及
在该第一及第二区中的该介电层上方形成导电层，其中：
该导电层代表该电容器的电容器电极以及该晶体管装置的栅极电极的至少一部分，以及
该介电层及该氧化物埋层代表该电容器的电容器绝缘体且该介电层代表该晶体管装置的栅极介电质的至少一部分。
15.如权利要求14所述的方法，其中，该晶体管装置为全耗尽SOI场效应晶体管。
16.如权利要求14所述的方法，还包括在该晶圆中形成隔离物结构以将该第一区与该第二区隔开，并移除邻近该隔离物结构的该第二区的第一部分中的该半导体层及该氧化物埋层。
17.如权利要求14所述的方法，还包括掺杂位于该第二区的该第一部分及该第一区中的该衬底，在该电容器上方形成层间介电质，以及通过形成至该第一区中的该导电层以及至该第二区的该第一部分中的该衬底的接触来通过该层间介电质电性接触该电容器。
18.一种包括形成于晶圆上的电容器的半导体装置，其中，该电容器包括：
第一电容器电极，包括该晶圆的掺杂半导体衬底；
电容器绝缘体，包括该晶圆的超薄氧化物埋层以及形成于该超薄氧化物埋层上的高k介电层；以及
第二电容器电极，包括形成于该高k介电层上方的导电层。
19.如权利要求18所述的半导体装置，其中，该晶圆通常为包括该半导体衬底、形成于该半导体衬底上方的该氧化物埋层以及形成于该氧化物埋层上方的半导体层的SOI晶圆，以及该电容器形成于该晶圆的第一区中并且还包括：
浅沟槽隔离物，形成于该晶圆中以将该第一区与该晶圆的第二区隔开，其中，该第二区没有该氧化物埋层及该半导体层；
其中，该晶圆包括第三区，该第三区包括该衬底、该氧化物埋层、该半导体层、该介电层以及该导电层。
20.如权利要求19所述的半导体装置，还包括形成于该晶圆的该第三区中的晶体管装置。
21.一种半导体装置，包括：
包括半导体衬底的晶圆；
在第一区中，形成于该第一区上的经掺杂的该半导体衬底上的氧化物埋层；
通过浅沟槽隔离物与该第一区隔开的第二区的第一部分；以及
在该第二区的第二部分中，形成于该半导体衬底上的氧化物埋层以及形成于该氧化物埋层上的半导体层；
电容器，形成于该第一区中并包括：作为第一电容器电极的位于该第一区中经掺杂的该半导体衬底，作为电容器绝缘体的该氧化物埋层以及形成于该氧化物埋层上方的高k介电层，以及作为第二电容器电极的形成于该介电层上方的导电层；
非SOI半导体装置，形成于该第二区的该第一部分中、或者在该第二区的该第一部分中以及部分地在该隔离物结构的上方；以及
晶体管装置，形成于该第二区的该第二部分及该晶圆的第三区的至少其中一者中。
22.如权利要求21所述的半导体装置，其中，该晶体管装置为全耗尽SOI薄膜晶体管(TFT)。
23.如权利要求22所述的半导体装置，其中，该第二区的该第一部分中的该半导体衬底经掺杂，且所述的半导体装置还包括形成于该电容器及该晶体管以及该隔离物结构上方的层间介电质，以及形成于该层间介电质中且抵达该第一电容器电极以及抵达该第二区的该第一部分中的该掺杂半导体衬底的接触。
CN201610021003.2A 2015-01-14 2016-01-13 Fdsoi电容器 Active CN105789188B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/596,331 2015-01-14
US14/596,331 US9735174B2 (en) 2015-01-14 2015-01-14 FDSOI—capacitor

Publications (2)

Publication Number Publication Date
CN105789188A true CN105789188A (zh) 2016-07-20
CN105789188B CN105789188B (zh) 2018-07-06

Family

ID=56368076

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610021003.2A Active CN105789188B (zh) 2015-01-14 2016-01-13 Fdsoi电容器

Country Status (3)

Country Link
US (2) US9735174B2 (zh)
CN (1) CN105789188B (zh)
TW (1) TWI608627B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108242443A (zh) * 2016-12-26 2018-07-03 瑞萨电子株式会社 半导体器件以及制造半导体器件的方法
CN113078159A (zh) * 2021-03-18 2021-07-06 长江先进存储产业创新中心有限责任公司 具有去耦电容的集成电路芯片及其制造方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9735174B2 (en) * 2015-01-14 2017-08-15 Globalfoundries Inc. FDSOI—capacitor
US10141229B2 (en) * 2016-09-29 2018-11-27 Globalfoundries Inc. Process for forming semiconductor layers of different thickness in FDSOI technologies
US9929148B1 (en) 2017-02-22 2018-03-27 Globalfoundries Inc. Semiconductor device including buried capacitive structures and a method of forming the same
US11437406B2 (en) 2019-12-20 2022-09-06 Globalfoundries Singapore Pte. Ltd. Semiconductor device having a capacitive structure and method of forming the same
US20230080212A1 (en) * 2021-09-15 2023-03-16 Intel Corporation Gate dielectric for thin film oxide transistors

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101232015A (zh) * 2007-01-22 2008-07-30 台湾积体电路制造股份有限公司 半导体装置
CN103107092A (zh) * 2011-10-13 2013-05-15 国际商业机器公司 用于重置栅极晶体管中功函数调节的碳注入
CN103988304A (zh) * 2011-12-12 2014-08-13 国际商业机器公司 用于形成具有etsoi晶体管的芯片上高质量电容器的方法和结构

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7888746B2 (en) 2006-12-15 2011-02-15 Hvvi Semiconductors, Inc. Semiconductor structure and method of manufacture
JP5837387B2 (ja) 2011-10-11 2015-12-24 ルネサスエレクトロニクス株式会社 半導体集積回路装置および半導体集積回路装置の製造方法
US9373678B2 (en) * 2014-06-17 2016-06-21 Globalfoundries Inc. Non-planar capacitors with finely tuned capacitance values and methods of forming the non-planar capacitors
US9735174B2 (en) * 2015-01-14 2017-08-15 Globalfoundries Inc. FDSOI—capacitor

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101232015A (zh) * 2007-01-22 2008-07-30 台湾积体电路制造股份有限公司 半导体装置
CN103107092A (zh) * 2011-10-13 2013-05-15 国际商业机器公司 用于重置栅极晶体管中功函数调节的碳注入
CN103988304A (zh) * 2011-12-12 2014-08-13 国际商业机器公司 用于形成具有etsoi晶体管的芯片上高质量电容器的方法和结构

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108242443A (zh) * 2016-12-26 2018-07-03 瑞萨电子株式会社 半导体器件以及制造半导体器件的方法
CN108242443B (zh) * 2016-12-26 2023-01-10 瑞萨电子株式会社 半导体器件以及制造半导体器件的方法
CN113078159A (zh) * 2021-03-18 2021-07-06 长江先进存储产业创新中心有限责任公司 具有去耦电容的集成电路芯片及其制造方法
CN113078159B (zh) * 2021-03-18 2023-08-29 长江先进存储产业创新中心有限责任公司 具有去耦电容的集成电路芯片及其制造方法

Also Published As

Publication number Publication date
TW201630199A (zh) 2016-08-16
US9960184B2 (en) 2018-05-01
US9735174B2 (en) 2017-08-15
TWI608627B (zh) 2017-12-11
CN105789188B (zh) 2018-07-06
US20170317108A1 (en) 2017-11-02
US20160204129A1 (en) 2016-07-14

Similar Documents

Publication Publication Date Title
CN105789188B (zh) Fdsoi电容器
CN108777257B (zh) 用于集成电路晶体管器件的背侧源极-漏极接触及其制作方法
US10249630B2 (en) Structure featuring ferroelectric capacitance in interconnect level for steep sub-threshold complementary metal oxide semiconductor transistors
US8159008B2 (en) Method of fabricating a trench-generated transistor structure
KR101081162B1 (ko) 트랜치 구조물 및 트랜치 구조물의 형성방법
US8445356B1 (en) Integrated circuit having back gating, improved isolation and reduced well resistance and method to fabricate same
US9209172B2 (en) FinFET and fin-passive devices
US8937345B2 (en) Integrated circuits comprising an active transistor electrically connected to a trench capacitor by an overlying contact
US7772647B2 (en) Structure and design structure having isolated back gates for fully depleted SOI devices
CN107492542A (zh) 半导体组件的制造方法
CN103563059A (zh) 置换金属栅极工艺流程中具有低电阻源极区和漏极区的方法和结构
US10580686B2 (en) Semiconductor structure with integrated passive structures
US11500614B2 (en) Stacked FET multiply and accumulate integrated circuit
US11139306B2 (en) Memory device and method for fabricating the same
CN106328652A (zh) 集成电路结构及其电性连接方法
CN105609562A (zh) 背栅连接有负电容的半导体器件及其制造方法及电子设备
US7173302B2 (en) Integrated circuit arrangement having capacitors and having planar transistors and fabrication method
CN102299177B (zh) 一种接触的制造方法以及具有该接触的半导体器件
US9041105B2 (en) Integrated circuit including transistor structure on depleted silicon-on-insulator, related method and design structure
US20200303247A1 (en) Semiconductor structures with a protective liner and methods of forming the same
US20090305470A1 (en) Isolating back gates of fully depleted soi devices
US20090159947A1 (en) SIMPLIFIED VERTICAL ARRAY DEVICE DRAM/eDRAM INTEGRATION
US20230197813A1 (en) Separate gate complementary field-effect transistor
US10304692B1 (en) Method of forming field effect transistor (FET) circuits, and forming integrated circuit (IC) chips with the FET circuits

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20210330

Address after: California, USA

Patentee after: Lattice chip (USA) integrated circuit technology Co.,Ltd.

Address before: Greater Cayman Islands, British Cayman Islands

Patentee before: GLOBALFOUNDRIES Inc.