CN105609562A - 背栅连接有负电容的半导体器件及其制造方法及电子设备 - Google Patents

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Abstract

公开了一种背栅连接有负电容的半导体器件及其制造方法及包括该半导体器件的电子设备。根据实施例，半导体器件可以包括：晶体管，包括控制栅和背栅；以及与背栅串联连接的负电容器。

Description

背栅连接有负电容的半导体器件及其制造方法及电子设备
技术领域
本公开涉及半导体技术，更具体地，涉及一种背栅连接有负电容的半导体器件及其制造方法以及包括该半导体器件的电子设备。
背景技术
亚阈值摆幅(Sub-thresholdSwing，SS)是金属氧化物半导体场效应晶体管(MOSFET)的一项重要的大于零的性能参数，希望越小越好。目前，常温下SS的极限值约为60mV/dec，且难以随着器件尺寸的缩小而降低。期望能够实现更小的SS，以改善器件性能。
发明内容
本公开的目的至少部分地在于提供一种背栅连接有负电容的半导体器件及其制造方法以及包括该半导体器件的电子设备。
根据本公开的一个方面，提供了一种半导体器件，包括：晶体管，包括控制栅和背栅；以及与背栅串联连接的负电容器。
根据本公开的另一方面，提供了一种电子设备，包括上述半导体器件形成的集成电路。
根据本公开的再一方面，提供了一种制造半导体器件的方法，包括：在衬底中形成阱区；在形成有阱区的衬底上依次形成负电容材料层、导电层、背栅介质层；在背栅介质层上形成半导体层；以及在半导体层上形成控制栅。
根据本公开的实施例，可以在背栅上串联负电容器。通过这种负电容器，可以使得总背栅电容为负值，从而可以有效降低亚阈值摆幅(SS)。另一方面，控制栅可以如常形成，而不连接负电容器。通过控制栅，可以有效降低关断电流。
附图说明
通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1是示出了根据本公开实施例的半导体器件的示意电路图；
图2(a)-2(e)是示出了根据本公开实施例的制造半导体器件的流程中部分阶段的截面图。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
图1是示出了根据本公开实施例的半导体器件的示意电路图。
如图1所示，根据该实施例的半导体器件100包括晶体管101。晶体管101可以包括控制栅(G)、源极(S)和漏极(D)。此外，晶体管101还可以包括背栅(未示出)。晶体管101可以各种形式来实现，例如各种形式的金属氧化物半导体场效应晶体管(MOSFET)，如鳍式场效应晶体管(FinFET)、绝缘体上半导体(SOI)MOSFET、纳米线场效应晶体管(nanowireFET)等等。
如本领域技术人员所知，控制栅G(特别是由于控制栅介质层)将导致控制栅电容，在此以Cg来表示；同样，背栅(特别是由于背栅介质层)将导致背栅电容1031，在此以C来表示。这种控制栅电容Cg和背栅电容C(在形成背栅时)是半导体器件固有的电容。
根据本公开的实施例，可以在背栅上串联连接负电容器1033。因此，负电容器1033表现为与背栅电容1031相串联。一般地，电容器包括极板-电介质层-极板的配置，电介质层可以储存电荷。常规的电容器呈“正”电容特性，即，当电介质层储存的电荷增多时，两个极板间的电压增大。在本公开中，将这种电介质层称作常规电介质层，或者直接简称为电介质层，这与该术语在本领域的常规含义相同。与此不同，某些材料在一定状态下，可以呈现“负”电容特性，即，随着其中储存的电荷增多，极板间的电压反而表现为降低。这种材料称作“负电容材料”。例如，某些铁电材料(例如含Zr、Ba或Sr的材料，如HfZrO2、BaTiO3、KH2PO4或NBT或其任意组合等)在到达某一临界电场时，可发生极化现象。极化使得大量的束缚电荷瞬间积累在材料的表面，使铁电材料两端的电压减小。
由于串联关系，背栅处的总电容Ct可以表示为：
Ct＝|Cn|C/(|Cn|-C)，
其中，C是背栅电容1031的电容值，Cn是负电容器1033的电容值(如上所述，为负值)，|Cn|表示Cn的绝对值。
此时，MOSFET的亚阈值摆幅(SS)可以表示为：
SS≈60(1+Ct/Cg)mV/dec。
根据上式可以看出，当Ct＜0时，可以实现小于60mV/dec的SS。因此，优选地，|Cn|＜C。另外，SS越小(大于零)，则器件性能越佳。因此，优选地|Ct|近似等于Cg。
例如，控制栅可以包括在半导体层上依次形成的控制栅介质和控制栅电极层。另外，背栅可以包括在半导体层与控制栅所在一侧相反的一侧上依次形成的背栅介质层和背栅电极层。在半导体层很薄的情况下(例如，在衬底上形成的薄半导体层)，可以形成超薄体埋入氧化物(Ultra-ThinBodyBOX，UTBB)器件。背栅电极层可以包括衬底中形成的掺杂区。
负电容器1033可以包括形成在背栅介质层与背栅电极层之间的导电层-负电容材料层的叠层。这种情况下，导电层-负电容材料层-背栅电极层可以形成负电容器1033的叠层配置。
这里需要指出的是，尽管在此以UTBB器件为例来描述半导体器件，但是本公开不限于此。在此公开的配置可以适用于任何形成有背栅的器件。
图2(a)-2(e)是示出了根据本公开实施例的制造半导体器件的流程中部分阶段的截面图。
如图2(a)所示，提供衬底1001。例如，衬底1001可以包括硅晶片。但是，本公开不限于此。衬底1001可以包括各种合适的衬底，例如绝缘体上半导体(SOI)衬底、化合物半导体如SiGe等。
在衬底1001中，可以形成阱区1003。例如，可以通过离子注入，并进行退火来形成这种阱区。例如，可以通过向衬底1001中注入n型离子如P或As等来形成n型阱区，注入p型离子如BF2或In等来形成p型阱区。在该示例中，阱区1003从衬底1001的表面向内延伸，且随后可以用作背栅电极层。可以适当地选择阱区1003的掺杂类型，以便适当调节器件的阈值电压。
在形成有阱区1003的衬底1001上，可以通过例如淀积如化学气相淀积(CVD)、原子层淀积(ALD)等，依次形成负电容材料层1007、导电层1009和背栅介质层1011。此外，为改善性能，还可以在衬底1001的表面上先形成界面层1005，然后再在该界面层1005上形成上述材料层。例如，界面层1005可以包括氧化物(例如，氧化硅)，厚度为约1～5nm；负电容材料层1007可以包括铁电材料如HfZrO2，厚度为约2～30nm；导电层1009可以包括TiN，厚度为约1～10nm；背栅介质层1011可以包括氧化物，厚度为约2～30nm。
接着，如图2(b)所示，可以在图1所示的结构上(具体地，在背栅介质层1011)形成半导体层1013。该半导体层1013随后将用作器件的有源层。本领域存在多种方式来在电介质层上形成半导体层。例如，可以利用智能切割技术，来键合半导体层1013。半导体层1013可以包括任何合适的半导体材料，且可以与衬底1001的半导体材料相同或不同，例如Si、Ge、SiGe或III-V族化合物半导体层。另外，为了改善器件性能，半导体层1013可以带应力。
此外，如图2(c)所示，可以限定器件的有源区。具体地，可以形成浅沟槽隔离(STI)1015，从而可以将作为有源层的半导体层1013划分为不同的区域，以在其中分别形成不同的器件。STI1015例如可以包括氧化物。优选地，STI1015形成为到达阱区1003的表面(或者说，衬底1001的表面)或者进入阱区1003中。
在限定有源区之后，可以在有源区中形成晶体管器件，如MOSFET。本领域存在多种方式来形成各种形式的晶体管，在此不再赘述。图2(d)示出了一个晶体管的示例。如图2(d)所示，该晶体管可以包括控制栅(包括控制栅介质层1017、控制栅电极层1019)、绕控制栅形成的栅侧墙1021以及源/漏区1023。源/漏区1023可以是半导体层1013中的掺杂区，在此未明确示出其边界。
对于该晶体管而言，控制栅电极层1019经由控制栅介质层1017与有源区相对，从而可以控制有源区中形成的沟道。另外，在有源区的另一侧，还形成了背栅。具体地，背栅电极层1003经由背栅介质层1011与有源区相对，从而可以对沟道施加影响。此外，在背栅电极层1003与背栅介质层1011之间还插入了负电容配置。具体地，背栅电极层1003构成了该负电容配置的一个极板，导电层1009构成了该负电容配置的另一个极板，且负电容材料层1007(以及可能具有的界面层1005)构成了该负电容配置的电容介质。由于负电容材料层1007，该负电容配置呈现负电容，且该负电容由于插入在背栅介质层与背栅电极层之间从而与背栅介质层所导致的背栅电容相串联。如上所述，这种配置可以降低SS。
还可以形成与其他部件的接触部。例如，如图2(e)所示，可以在如图2(d)所示的形成有晶体管(包括控制栅和背栅)和负电容配置的衬底上形成层间电介质层1025(例如，氮化物)。在层间电介质层1025中，与晶体管的栅极、源/漏区相对应的位置处，例如通过刻蚀，形成接触孔，并在接触孔中填充导电材料层(例如，W)来形成接触部1027-1和1027-2。当然，也可以先在接触孔的侧壁和底壁上先形成(导电性)扩散阻挡层，然后再填充导电材料。此外，可以穿透最右侧的STI，形成到背栅电极层1003的接触部1027-3。
根据本公开实施例的半导体器件可以应用于各种电子设备。例如，通过集成多个这样的半导体器件以及其他器件(例如，其他形式的晶体管等)，可以形成集成电路(IC)，并由此构建电子设备。因此，本公开还提供了一种包括上述半导体器件的电子设备。电子设备还可以包括与集成电路配合的显示屏幕以及与集成电路配合的无线收发器等部件。这种电子设备例如智能电话、平板电脑(PC)、个人数字助手(PDA)等。
根据本公开的实施例，还提供了一种芯片系统(SoC)的制造方法。该方法可以包括上述制造半导体器件的方法。具体地，可以在芯片上集成多种器件，其中至少一些是根据本公开的方法制造的。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (15)

1.一种半导体器件，包括：
晶体管，包括控制栅和背栅；以及
与背栅串联连接的负电容器。
2.根据权利要求1所述的半导体器件，其中，负电容器的电容绝对值小于背栅所导致的背栅电容。
3.根据权利要求2所述的半导体器件，其中，负电容器与背栅电容的串联电容值近似等于控制栅所导致的控制栅电容。
4.根据权利要求1所述的半导体器件，其中，
控制栅包括在半导体层上依次形成的控制栅介质和控制栅电极层；以及
背栅包括在半导体层与控制栅所在一侧相反的一侧上依次形成的背栅介质层和背栅电极层。
5.根据权利要求4所述的半导体器件，其中，所述半导体器件在半导体衬底上形成，且背栅电极层包括该半导体衬底中形成的掺杂区。
6.根据权利要求4或5所述的半导体器件，其中，负电容器包括形成在背栅介质层与背栅电极层之间的导电层-负电容材料层的叠层。
7.根据权利要求6所述的半导体器件，其中，负电容材料层包括铁电材料。
8.根据权利要求7所述的半导体器件，其中，负电容材料层包括含Zr、Ba或Sr的材料。
9.根据权利要求7所述的半导体器件，其中，负电容材料层包括HfZrO2或BaTiO3或KH2PO4或NBT或它们的任意组合。
10.根据权利要求6所述的半导体器件，其中，导电层包括TiN。
11.一种电子设备，包括由如权利要求1所述的半导体器件形成的集成电路。
12.根据权利要求11所述的电子设备，还包括：与所述集成电路配合的显示器以及与所述集成电路配合的无线收发器。
13.一种制造半导体器件的方法，包括：
在衬底中形成阱区；
在形成有阱区的衬底上依次形成负电容材料层、导电层、背栅介质层；
在背栅介质层上形成半导体层；以及
在半导体层上形成控制栅。
14.根据权利要求13所述的方法，其中，通过智能切割技术在背栅介质层上形成半导体层。
15.根据权利要求13所述的方法，还包括：在衬底的表面上形成界面层。
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