CN110010688A - 双栅负电容场效应晶体管及制备方法 - Google Patents
双栅负电容场效应晶体管及制备方法 Download PDFInfo
- Publication number
- CN110010688A CN110010688A CN201910082608.6A CN201910082608A CN110010688A CN 110010688 A CN110010688 A CN 110010688A CN 201910082608 A CN201910082608 A CN 201910082608A CN 110010688 A CN110010688 A CN 110010688A
- Authority
- CN
- China
- Prior art keywords
- grid
- negative
- layer
- field effect
- effect transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000002360 preparation method Methods 0.000 title claims abstract description 9
- 238000002353 field-effect transistor method Methods 0.000 title abstract description 4
- 239000003990 capacitor Substances 0.000 claims abstract description 36
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 239000000463 material Substances 0.000 claims description 67
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 22
- 230000005669 field effect Effects 0.000 claims description 14
- 239000000377 silicon dioxide Substances 0.000 claims description 11
- 238000000137 annealing Methods 0.000 claims description 10
- 239000004020 conductor Substances 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 9
- 230000005611 electricity Effects 0.000 claims description 8
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 6
- 229910021389 graphene Inorganic materials 0.000 claims description 5
- 239000002019 doping agent Substances 0.000 claims description 4
- 229910052961 molybdenite Inorganic materials 0.000 claims description 4
- CWQXQMHSOZUFJS-UHFFFAOYSA-N molybdenum disulfide Chemical compound S=[Mo]=S CWQXQMHSOZUFJS-UHFFFAOYSA-N 0.000 claims description 4
- 229910052982 molybdenum disulfide Inorganic materials 0.000 claims description 4
- 229910002113 barium titanate Inorganic materials 0.000 claims description 3
- -1 WeS2 Chemical compound 0.000 claims description 2
- 239000003989 dielectric material Substances 0.000 claims description 2
- 238000005516 engineering process Methods 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 74
- 230000000694 effects Effects 0.000 description 8
- 238000005530 etching Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 230000004888 barrier function Effects 0.000 description 6
- 238000001020 plasma etching Methods 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 4
- 229910052737 gold Inorganic materials 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910052688 Gadolinium Inorganic materials 0.000 description 1
- 101150062589 PTGS1 gene Proteins 0.000 description 1
- 101150000187 PTGS2 gene Proteins 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000002041 carbon nanotube Substances 0.000 description 1
- 229910021393 carbon nanotube Inorganic materials 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910017464 nitrogen compound Inorganic materials 0.000 description 1
- 150000002830 nitrogen compounds Chemical class 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 230000003014 reinforcing effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 230000002269 spontaneous effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/516—Insulating materials associated therewith with at least one ferroelectric layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6684—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a ferroelectric gate insulator
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/78391—Field effect transistors with field effect produced by an insulated gate the gate comprising a layer which is used for its ferroelectric properties
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
双栅负电容场效应晶体管及制备方法，涉及电子器件技术。本发明的晶体管包括衬底、沟道区、源电极、漏电极、第一本征栅和第二本征栅，第一本征栅设置于第二本征栅的上方，其特征在于，在第一本征栅的上方串联设置有第一负电容器，在第二本质栅的下方串联设置有第二负电容器。本发明能够有效降低亚阈值摆幅。
Description
技术领域
本发明涉及电子器件技术，更具体地，涉及到基于二维材料的双栅负电容场效应晶体管器件及其制备方法。
背景技术
随着集成电路规模的不断增大以及晶体管尺寸的不断缩小，功耗成为最主要的限制因素。在摩尔定律的指引下，晶体管尺寸及工作电压不断缩小，漏致势垒降低效应(DrainInduced Barrier Lowering Effect) 及短沟道效应越来越明显，导致晶体管器件的泄露电流及功耗增加。由于MOSFET热发射的电流机制，在玻尔兹曼热力学限制下，常温下亚阈值摆幅(Sub-threshold Swing，SS)的理论极限值约为 60mV/dec，而负电容场效应晶体管(NCFET)可以通过铁电材料的负电容效应，带来电压放大的效果，可使亚阈值摆幅突破理论极限值，使MOSFET获得更低的漏电流，降低功耗。二维材料具有载流子高迁移率等特性，由于其沿某一方向的超薄特性，可以使得沟道在沿沟道垂直方向几乎没有压降，减小了很多的寄生效应，提高了器件的性能，也可以实现超低亚阈值摆幅。双栅结构可以加强栅极对沟道的控制能力，可以使耦合在栅上的负电容结构发挥更大的负电容效应，得到在相同的条件下，更低的亚阈值摆幅，实现低功耗的目标。
发明内容
本发明所要解决的技术问题是，提供一种能够有效降低亚阈值摆幅的双栅负电容场效应晶体管及制备方法。
本发明解决所述技术问题采用的技术方案是，双栅负电容场效应晶体管，包括衬底、沟道区、源电极、漏电极、第一本征栅和第二本征栅，第一本征栅设置于第二本征栅的上方，其特征在于，在第一本征栅的上方串联设置有第一负电容器，在第二本质栅的下方串联设置有第二负电容器。
所述第一负电容器的一个极板为第一本征栅，另一个极板为第一本征栅上方的导电板；所述第二负电容器的一个极板为第二本征栅，另一个极板为第二本征栅下方的导电板。
所述第一负电容器和第二负电容器的电容介质材料为铁电材料。
在第一本征栅和第二本征栅之间，设置有二维材料层。
在源电极和沟道区之间设置有二维材料层，在漏电极和沟道区之间设置有二维材料层。
所述二维材料为MoS2、WeS2、石墨烯或者BN；所述负电容材料为HfZrO2、PZT、SBT或BaTiO3。
所述二维材料为P型重掺杂二维材料。所述衬底为重掺杂衬底，掺杂材料为N型或P型材料。
本发明的双栅负电容场效应晶体管的制备方法包括下述步骤：
1)在衬底上设置氧化层；
2)在氧化层刻蚀形成第一沟槽；
3)在第一沟槽底部设置一个底导电层；
4)以二氧化硅填充第一沟槽；
5)在第一沟槽内的二氧化硅填充物区域开设第二沟槽，直至部分底导电层暴露于第二沟槽的底部；
6)在第二沟槽底部暴露的导电层上设置一个负电容材料层；
7)在负电容材料层上设置一个导电材料层；
8)以二氧化硅填充第二沟槽，并作平坦化处理；
9)步骤8)处理后的氧化层上表面设置一层二维材料；
10)在第二沟槽的上方，自下向上依次设置一个栅介质层、一个导电材料层、一个负电容材料层、一个顶导电层；
11)设置源极和源极引出线、漏极和漏极引出线、顶导电层引出线和底导电层引出线。
所述步骤6)和步骤10)中，对负电容材料作退火处理，退火温度400～600℃，退火时间30～60秒。
所述步骤9中，二维材料为MoS2、WeS2、石墨烯或者BN。
本发明的两个本征栅分别串联负电容器(由于金属层提供的等势面的存在，因此负电容结构可以等效为串联在栅上)。通过串联负电容结构，可以使得外部栅总电容为负值，实现电压放大的有效方法，从而可以有效降低亚阈值摆幅(SS)。另一方面，高掺杂浓度的衬底形成的背栅结构，可以在其上施加较高电压，使得二维材料层源漏接触处的肖特基势垒降低，接触电阻变小。基于二维材料的双栅场效应晶体管器件可以是N型器件或P型器件，对于N型器件来说，可选择具有较低功函数的金属源漏电极，能够和二维材料层之间形成较低的电子肖特基势垒；对于P型器件来说，可选择具有较大功函数的金属源漏电极，能够和二维材料层之间形成较低的空穴肖特基势垒。
附图说明
图1是本发明的半导体器件的等效结构图；
图2为在衬底上设置氧化层的示意图；
图3为刻蚀第一沟槽和设置底导电层的示意图；
图4为填充第一沟槽的示意图；
图5为在第二沟槽内设置第二负电容器和第二本征栅的示意图；
图6为设置二维材料层的示意图；
图7为制备第一负电容器和第一本征栅的示意图；
图8为源极、漏极的制备，以及源极、漏极、本征栅的引出线的制备示意图。
具体实施方式
如图1所示，该半导体器件的第一本征栅1008和第二本征栅1006 分别串联了负电容器101和负电容器102，负电容器由金属/铁电材料 /金属这样的栅极叠层结构构成，由于铁电材料存在自发极化的特性，使得铁电材料具有负电容效应，会产生负向压降，由此相当于放大了本征栅极的电压，使得外部栅极施加较小电压，本征栅极也可以获得较大的电压，从而产生较大的电流。
由第一本征栅及与其串联的负电容器形成第一外部栅，第一外部栅的总栅电容Cg1为第一本征栅的栅电容Cox1串联负电容器1的电容Cfe1形成，由第二本征栅及与其串联的负电容器形成第二外部栅，第二外部栅的总栅电容Cg2由第二本征栅的栅电容Cox2串联负电容器的电容Cfe2形成；第一外部栅的总栅电容Cg1、第二外部栅的总栅电容Cg2和二维材料层1007的电容，也就是沟道电容C2D串联。一般地，为了使得双栅器件有好的对称性，可以令Cg1＝Cg2＝Cg得出双栅负电容场效应晶体管器件的亚阈值摆幅的表达式为：
根据上式可以看出，当Cg<0时，可以实现低于60mV/dec的亚阈值摆幅。通过串联的负电容器可以实现总栅电容为负。并且亚阈值摆幅越小，器件功耗就越低。
如图2所示，提供衬底1001。衬底1001可以包括硅晶片。
在衬底1001上生长300nm厚度的氧化层1002。例如，可以通过在1000℃的环境下干法氧化得到二氧化硅。氧化层1002也可作为背栅介质层。
对衬底1001进行高剂量的离子注入，经过退火处理，得到重掺杂的衬底，可以作为背栅电极层使用。例如，可以通过向衬底1001 中注入N型离子如P或As等，注入P型离子如BF2或In等。
接着，如图3所示，用光刻胶(PR1和PR2为光刻胶)对衬底进行构图来刻蚀沟槽，称为第一沟槽，例如利用反应离子刻蚀RIE。在第一沟槽内淀积一层导电层，称为底导电层1003，底导电层1003 的材料可以为TiN/Ti，优选地，该层具有阻挡扩散的作用，厚度为10nm。然后用氧化物例如二氧化硅填充沟槽，例如使用和氧化层1002 相同的材料进行填充，然后去除光刻胶，并对氧化层进行平坦化处理，如化学抛光法CMP，如图4所示。
然后利用光刻胶进行构图刻蚀第二沟槽，例如利用反应离子刻蚀 RIE，至底导电层1003处停止刻蚀。第二沟槽的底部范围仅为底导电层1003的局部。在沟槽内依次淀积负电容材料层1004，导电材料层 1005，负电容材料层1004可以为具有铁电性质的材料，例如HfZrO2， PZT,SBT，BaTiO3等，厚度为10nm，导电材料层1005的材料可以为Ti/TiN,厚度为10nm，优选地，和底导电层1003使用相同的材料。底导电层1003，负电容材料层1004以及导电材料层1005构成了一个负电容器，称为第二负电容器，其中底导电层1003相当于是第二负电容器的下极板，导电材料层1005相当于是第二负电容器的上极板。优选地，可以对负电容材料层进行一次退火处理，通过合适温度的退火，使铁电材料形成铁电相，具有负电容特性，退火温度优选为 400℃-600℃，退火时间优选为30s-60s。
为了形成第二本征栅的介质层1006，用二氧化硅填充沟槽，然后去除光刻胶，并对二氧化硅进行平坦化处理，如化学抛光法CMP；
如图5，为了形成二维材料层1007，将用机械剥离技术得到的二维材料设置于平坦的二氧化硅表面，可以使用的二维材料包括MoS2、 WeS2、石墨烯、BN等。为了减小源漏接触处的肖特基势垒，还可以对二维材料进行重掺杂，类似于碳纳米管和石墨烯表面掺杂方法，P型重掺杂可以通过NO2分子作P型表面掺杂剂。
如图6所示，为了形成第一本征栅的介质层1008，在温度200℃到400℃之间，用ALD沉积16nm的三氧化二铝在二维材料层的表面。
参见图7，在第一本征栅的介质层上依次淀积导电材料层1009、负电容材料层1010、顶导电层1011，形成第一负电容器。优选地，第一负电容器和第二负电容的导电层和负电容层选择相同的材料和厚度。当然，这只是为了对称双栅器件的考虑，不限定材料和厚度的选取，可以选择不同的材料和厚度来研究非对称性的双栅器件，但本例中用对称的结构进行说明。其中导电材料层1010相当于是第一负电容器1的下极板，顶导电层1011相当于是第一负电容器的上极板。接着利用光刻胶进行构图，优选地，在二维材料层停止刻蚀。
接着，如图8所示，为了形成栅侧墙1012，以大致共形的方式淀积一层氮化物层，然后以大致垂直于衬底表面的方向进行RIE刻蚀，以去除其横向延伸部分，而留下其竖直延伸部分来形成，以栅侧墙和光刻胶以掩蔽层，淀积漏极的电极层1013以及源极的电极层1014。电极层1013和电极层1014，因为二维材料一般很难与金属形成欧姆接触，会存在肖特基势垒，因此，需要优选使用和二维材料肖特基势垒最小的金属材料，例如Pd、Ag、Ni、Au、Ti和Gd。优选地使用混合金属(如Pd/Au，Ti/Au，Ti/Ni等)。然后，淀积层间介质层1015 (例如，氮化物)，对应于源，漏，外部栅1，外部栅2，以及背栅的接触部分，例如通过刻蚀，形成接触孔1016，并在接触孔中填充导电材料层(例如，W)来形成接触部。
根据本发明实施例的半导体器件可以应用于各种电子设备。例如，通过集成多个这样的半导体器件以及其他器件(例如，其他形式的晶体管等)，可以形成集成电路(IC)，并由此构建电子设备。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。
Claims (10)
1.双栅负电容场效应晶体管，包括衬底、沟道区、源电极、漏电极、第一本征栅和第二本征栅，第一本征栅设置于第二本征栅的上方，其特征在于，在第一本征栅的上方串联设置有第一负电容器，在第二本质栅的下方串联设置有第二负电容器。
2.如权利要求1所述的双栅负电容场效应晶体管，其特征在于，所述第一负电容器的一个极板为第一本征栅，另一个极板为第一本征栅上方的导电板；所述第二负电容器的一个极板为第二本征栅，另一个极板为第二本征栅下方的导电板。
3.如权利要求1所述的双栅负电容场效应晶体管，其特征在于，所述第一负电容器和第二负电容器的电容介质材料为铁电材料。
4.如权利要求1所述的双栅负电容场效应晶体管，其特征在于，在第一本征栅和第二本征栅之间，设置有二维材料层。
5.如权利要求4所述的双栅负电容场效应晶体管，其特征在于，在源电极和沟道区之间设置有二维材料层，在漏电极和沟道区之间设置有二维材料层。
6.如权利要求5所述的双栅负电容场效应晶体管，其特征在于，所述二维材料为MoS2、WeS2、石墨烯或者BN；所述负电容材料为HfZrO2、PZT、SBT或BaTiO3。
7.如权利要求5所述的双栅负电容场效应晶体管，其特征在于，所述二维材料为P型重掺杂二维材料。
8.如权利要求5所述的双栅负电容场效应晶体管，其特征在于，所述衬底为重掺杂衬底，掺杂材料为N型或P型材料。
9.双栅负电容场效应晶体管的制备方法，其特征在于，包括下述步骤：
1)在衬底上设置氧化层；
2)在氧化层刻蚀形成第一沟槽；
3)在第一沟槽底部设置一个底导电层；
4)以二氧化硅填充第一沟槽；
5)在第一沟槽内的二氧化硅填充物区域开设第二沟槽，直至部分底导电层暴露于第二沟槽的底部；
6)在第二沟槽底部暴露的导电层上设置一个负电容材料层；
7)在负电容材料层上设置一个导电材料层；
8)以二氧化硅填充第二沟槽，并作平坦化处理；
9)步骤8)处理后的氧化层上表面设置一层二维材料；
10)在第二沟槽的上方，自下向上依次设置一个栅介质层、一个导电材料层、一个负电容材料层、一个顶导电层；
11)设置源极和源极引出线、漏极和漏极引出线、顶导电层引出线和底导电层引出线。
10.如权利要求9所述的双栅负电容场效应晶体管的制备方法，其特征在于，所述步骤6)和步骤10)中，对负电容材料作退火处理，退火温度400～600℃，退火时间30～60秒。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910082608.6A CN110010688A (zh) | 2019-01-28 | 2019-01-28 | 双栅负电容场效应晶体管及制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910082608.6A CN110010688A (zh) | 2019-01-28 | 2019-01-28 | 双栅负电容场效应晶体管及制备方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN110010688A true CN110010688A (zh) | 2019-07-12 |
Family
ID=67165578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910082608.6A Pending CN110010688A (zh) | 2019-01-28 | 2019-01-28 | 双栅负电容场效应晶体管及制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN110010688A (zh) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113345956A (zh) * | 2020-03-02 | 2021-09-03 | 爱思开海力士有限公司 | 开关元件、半导体存储器装置及其制造方法 |
| CN113363317A (zh) * | 2021-06-06 | 2021-09-07 | 复旦大学 | 一种负量子电容器件及其制备方法 |
| CN114822400A (zh) * | 2022-06-28 | 2022-07-29 | 惠科股份有限公司 | 像素驱动电路、显示面板及显示装置 |
| CN117012813A (zh) * | 2023-09-07 | 2023-11-07 | 湘潭大学 | 一种双栅极场效应晶体管及其制备方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103329244A (zh) * | 2011-01-07 | 2013-09-25 | 国际商业机器公司 | 具有局部双栅的石墨烯器件 |
| CN105609562A (zh) * | 2016-02-05 | 2016-05-25 | 中国科学院微电子研究所 | 背栅连接有负电容的半导体器件及其制造方法及电子设备 |
| US20170271460A1 (en) * | 2016-03-18 | 2017-09-21 | National Chiao Tung University | Semiconductor device for ultra-high voltage operation and method for forming the same |
-
2019
- 2019-01-28 CN CN201910082608.6A patent/CN110010688A/zh active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103329244A (zh) * | 2011-01-07 | 2013-09-25 | 国际商业机器公司 | 具有局部双栅的石墨烯器件 |
| CN105609562A (zh) * | 2016-02-05 | 2016-05-25 | 中国科学院微电子研究所 | 背栅连接有负电容的半导体器件及其制造方法及电子设备 |
| US20170271460A1 (en) * | 2016-03-18 | 2017-09-21 | National Chiao Tung University | Semiconductor device for ultra-high voltage operation and method for forming the same |
Non-Patent Citations (2)
| Title |
|---|
| CHUNSHENG JIANG等: "A carrier-based analytical theory for negative capacitance symmetric double-gate field effect transistors and its simulation verification", 《JOURNAL OF PHYSICS D APPLIED PHYSICS》 * |
| WEI-XIANG YOU 等: "Intrinsic Difference Between 2-D Negative-Capacitance FETs With Semiconductor-on-Insulator and Double-Gate Structures", 《IEEE TRANSACTIONS ON ELECTRON DEVICES》 * |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113345956A (zh) * | 2020-03-02 | 2021-09-03 | 爱思开海力士有限公司 | 开关元件、半导体存储器装置及其制造方法 |
| CN113345956B (zh) * | 2020-03-02 | 2024-01-02 | 爱思开海力士有限公司 | 开关元件及半导体存储器装置 |
| US11985829B2 (en) | 2020-03-02 | 2024-05-14 | SK Hynix Inc. | Switching element, semiconductor memory device including switching element, and method for fabricating the semiconductor memory device |
| CN113363317A (zh) * | 2021-06-06 | 2021-09-07 | 复旦大学 | 一种负量子电容器件及其制备方法 |
| CN114822400A (zh) * | 2022-06-28 | 2022-07-29 | 惠科股份有限公司 | 像素驱动电路、显示面板及显示装置 |
| US11978399B2 (en) | 2022-06-28 | 2024-05-07 | HKC Corporation Limited | Pixel drive circuit, display panel, and display device |
| CN117012813A (zh) * | 2023-09-07 | 2023-11-07 | 湘潭大学 | 一种双栅极场效应晶体管及其制备方法 |
| CN117012813B (zh) * | 2023-09-07 | 2024-09-17 | 湘潭大学 | 一种双栅极场效应晶体管及其制备方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN103545370B (zh) | 用于功率mos晶体管的装置和方法 | |
| CN110010688A (zh) | 双栅负电容场效应晶体管及制备方法 | |
| CN104124174B (zh) | 半导体结构及其形成方法 | |
| CN103872132B (zh) | 金属氧化物半导体(mos)晶体管及其制作方法 | |
| CN111987148A (zh) | 集成芯片、高电压器件及形成高电压晶体管器件的方法 | |
| CN105321945A (zh) | 具有减小的栅极电荷的沟槽式mosfet | |
| US10797178B2 (en) | Multi-gate FinFET including negative capacitor, method of manufacturing the same, and electronic device | |
| US11322617B2 (en) | Semiconductor device | |
| CN103811549A (zh) | 横向mosfet | |
| CN208767305U (zh) | 屏蔽栅极场效应晶体管 | |
| CN110291620A (zh) | 半导体装置及半导体装置的制造方法 | |
| US20200119186A1 (en) | Lateral MOSFET with Dielectric Isolation Trench | |
| CN109326653A (zh) | 功率器件及其制造方法 | |
| JP2008028263A (ja) | 半導体装置 | |
| CN105336779A (zh) | Ldmos器件及其形成方法 | |
| Low et al. | Device physics and design of a L-shaped germanium source tunneling transistor | |
| US8941206B2 (en) | Semiconductor device including a diode and method of manufacturing a semiconductor device | |
| CN107546274B (zh) | 一种具有阶梯型沟槽的ldmos器件 | |
| CN109509783A (zh) | 半导体装置 | |
| CN106653857B (zh) | 具有背栅负电容的半导体器件及其制造方法 | |
| TWI587483B (zh) | 半導體裝置及其製造方法 | |
| CN104282750A (zh) | 主辅栅分立控制u形沟道无掺杂场效应晶体管 | |
| CN104425609B (zh) | 半导体装置 | |
| CN209104158U (zh) | 功率器件和电子设备 | |
| CN103762229A (zh) | 具有复合栅介质的横向功率器件 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20190712 |
|
| WD01 | Invention patent application deemed withdrawn after publication |