CN113345956A - 开关元件、半导体存储器装置及其制造方法 - Google Patents

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Abstract

本申请涉及开关元件、半导体存储器装置及其制造方法。一种开关元件包括：第一栅极介电层，其形成在基板上方；第二栅极介电层，其形成在第一栅极介电层上方以与第一栅极介电层的一部分交叠，并且包括铁电材料；第二栅电极，其形成在第二栅极介电层上方；以及第一栅电极，其位于第一栅极介电层和第二栅极介电层之间，并且被配置为控制第二栅极介电层选择性地具有负电容。

Description

开关元件、半导体存储器装置及其制造方法
技术领域
各种实施方式总体上涉及电子装置，更具体地，涉及一种包括负电容器的开关元件、包括该开关元件的半导体存储器装置以及制造该半导体存储器装置的方法。
背景技术
为了满足消费者所需求的优异性能和低价格，需要改进半导体装置的集成度。具体地，由于半导体存储器装置的集成度是决定产品的性能和价格的重要因素，所以正在进行各种尝试以改进集成度。例如，在包括多个存储器单元的半导体存储器装置中，正在积极地对包括以3D方式布置的存储器单元的3D半导体存储器装置进行研究，因此可减小基板的每单位面积存储器单元所占用的面积。
发明内容
在实施方式中，一种开关元件可包括：第一栅极介电层，其形成在基板上方；第二栅极介电层，其形成在第一栅极介电层上方以与第一栅极介电层的一部分交叠，并且包括铁电材料；第二栅电极，其形成在第二栅极介电层上方；以及第一栅电极，其位于第一栅极介电层和第二栅极介电层之间，并且被配置为控制第二栅极介电层选择性地具有负电容。
在实施方式中，一种开关元件可包括：第一栅极层叠物，其形成在基板上方；以及一个或更多个第二栅极层叠物，其形成在基板上方并且与第一栅极层叠物邻近。第一栅极层叠物可包括依次层叠在基板上方的第一栅极介电层、第一栅电极、第二栅极介电层和第二栅电极，第二栅极介电层包括响应于施加到第一栅电极的偏压而具有负电容的铁电材料，并且第二栅极层叠物可包括依次层叠在基板上方的第三栅极介电层、第四栅极介电层和第三栅电极，第四栅极介电层包括具有自感生负电容的铁电材料。
在实施方式中，一种开关元件可包括：第一栅极层叠物，其形成在基板上方；以及第二栅极层叠物，其形成在基板上方并且与第一栅极层叠物邻近。第一栅极层叠物可包括依次层叠在基板上方的第一栅极介电层、第二栅极介电层和第一栅电极，第二栅极介电层包括具有自感生负电容的铁电材料，并且第二栅极层叠物可包括依次层叠在基板上方的存储器层和第二栅电极，存储器层包括电荷捕获层。
在实施方式中，一种半导体存储器装置可包括：多个存储器单元，其被配置为共享沟道结构；以及第一开关元件，其被配置为共享沟道结构并且联接到存储器单元的一侧。第一开关元件可包括：第一栅极介电层，其围绕沟道结构；第一栅电极，其围绕第一栅极介电层；第二栅极介电层，其围绕第一栅电极的一部分，并且包括响应于施加到第一栅电极的偏压而具有负电容的铁电材料；以及第二栅电极，其围绕第二栅极介电层并且具有平面形状。
在实施方式中，一种半导体存储器装置可包括：多个存储器单元，其被配置为共享沟道结构；以及第一开关元件，其被配置为共享沟道结构并且联接到存储器单元的一侧。第一开关元件可包括层叠以彼此间隔开的第一栅极结构和第二栅极结构。第一栅极结构可包括围绕沟道结构的第一栅极介电层、围绕第一栅极介电层并且包括具有自感生负电容的铁电材料的第二栅极介电层以及围绕第二栅极介电层并且具有平面形状的第一栅电极，并且第二栅极结构可包括围绕沟道结构并且包括电荷捕获层的存储器层以及围绕存储器层并且具有平面形状的第二栅电极。
在实施方式中，一种制造半导体存储器装置的方法可包括以下步骤：在基板上方形成第一层叠体，该第一层叠体包括交替地层叠在其中的一个或更多个第一材料层和一个或更多个第二材料层；穿过第一层叠体形成第一开口；在第一开口的侧壁上形成第二栅极介电层，该第二栅极介电层包括铁电材料；在第一层叠体和第一开口的形成有第二栅极介电层的侧壁上形成第二材料层；在第一开口内第二材料层的侧壁上依次形成第一栅极介电层和沟道层；去除第二材料层；以及通过利用导电材料间隙填充第二材料层被去除的空间来形成第一栅电极和第二栅电极，其中，第一栅电极位于第一栅极介电层和第二栅极介电层之间，并且第二栅电极抵接在第二栅极介电层上。
在实施方式中，一种制造半导体存储器装置的方法可包括以下步骤：在基板上方形成第一层叠体，该第一层叠体包括交替地层叠在其中的一个或更多个第一材料层和一个或更多个第二材料层；穿过第一层叠体形成第一开口；沿着第一开口的表面形成第二栅极介电层，该第二栅极介电层包括铁电材料；在第一层叠体上方形成第二层叠体，该第二层叠体包括交替地层叠在其中的多个第一材料层和多个第二材料层；穿过第二层叠体形成第二开口，使得第二开口连接到第一开口；在第二开口的侧壁上形成存储器层；沿着第一开口和第二开口的表面依次形成第一栅极介电层和沟道层；去除第二材料层；以及通过利用导电材料间隙填充第二材料层被去除的空间来形成栅电极和控制栅极，其中，栅电极抵接在第二栅极介电层上，并且控制栅极抵接在存储器层上。
附图说明
图1是示出根据实施方式的开关元件的横截面图。
图2是用于描述图1所示的开关元件的导通操作和截止操作的图。
图3是示出根据实施方式的开关元件的横截面图。
图4是用于描述图3所示的开关元件的导通操作和截止操作的图。
图5是示出根据实施方式的开关元件的横截面图。
图6是用于描述图5所示的开关元件的导通操作和截止操作的图。
图7是示出根据实施方式的半导体存储器装置的框图。
图8是示出根据本实施方式的半导体存储器装置的存储块的电路图。
图9是示出根据本实施方式的半导体存储器装置的单元串的立体图。
图10是图9所示的区域A的放大横截面图。
图11A、图11B、图11C、图11D、图11E、图11F、图11G和图11H是示出根据实施方式的半导体存储器装置的制造方法的横截面图。
图12是示出根据实施方式的半导体存储器装置的存储块的电路图。
图13是示出根据本实施方式的半导体存储器装置的单元串的立体图。
图14是图13所示的区域B的放大横截面图。
图15A、图15B、图15C、图15D、图15E、图15F、图15G、图15H和图15I是示出根据实施方式的半导体存储器装置的制造方法的横截面图。
图16是示出根据实施方式的半导体存储器装置的存储块的电路图。
图17是示出根据本实施方式的半导体存储器装置的单元串的立体图。
图18是示出根据实施方式的半导体存储器装置的存储块的电路图。
图19是示出根据本实施方式的半导体存储器装置的单元串的立体图。
图20是示出根据实施方式的半导体存储器装置的存储块的电路图。
图21是示出根据本实施方式的半导体存储器装置的单元串的立体图。
图22是示出根据实施方式的存储器系统的配置的框图。
图23是示出根据实施方式的计算系统的配置的框图。
具体实施方式
本公开的优点和特性以及实现这些优点和特性的方法将通过下面参照附图描述的实施方式显而易见。然而，本公开可按不同的形式具体实现，不应被解释为限于本文所阐述的实施方式。本公开仅由权利要求的范围限定。在附图中，层和区域的尺寸和相对尺寸可被夸大，以使描述清晰。通过本说明书，相似的标号表示相同的组件。还将理解，当层被称为在另一层或基板“上”时，其可直接在另一层或基板上，或者也可存在中间层。在本公开的描述中，可使用术语“第一”和“第二”来描述各种组件，但是组件不受这些术语限制。这些术语可用于将一个组件与另一组件相区分。例如，在不脱离本公开的范围的情况下，第一组件可被称为第二组件并且第二组件可被称为第一组件。
以下实施方式旨在提供一种能够改进操作速度的开关元件、包括该开关元件并且能够改进操作可靠性的半导体存储器装置及其制造方法。
为此，根据实施方式的开关元件可包括NCFET(负电容器场效应晶体管)。作为参考，NCFET可被实现为具有60mV/dec(玻尔兹曼限制)或更小的亚阈值摆幅(SS)，这被称为物理极限。已知的是NCFET可使亚阈值摆幅降低至约10mV/dec。
各种实施方式涉及一种能够改进操作速度和操作可靠性的开关元件、包括该开关元件的半导体存储器装置及其制造方法。
根据本实施方式，可提供包括负电容器并且能够容易地控制负电容的栅极结构，从而改进开关元件以及包括其的半导体存储器装置的操作速度和操作可靠性。
以下，将参照附图详细描述根据本实施方式的开关元件。
图1是示出根据实施方式的开关元件的横截面图。
如图1所示，根据实施方式的开关元件SE1可包括栅极层叠物GS和结区域202。栅极层叠物GS可包括依次层叠在其上的第一栅极介电层210、第一栅电极212、第二栅极介电层214和第二栅电极216。第二栅极介电层214可包括选择性地具有负电容的铁电材料。结区域202可在栅极层叠物GS的两侧形成在基板200中。基板200可具有在栅极层叠物GS下方形成在其表面处的沟道204，并且沟道204可响应于施加到栅极层叠物GS的偏压而将结区域202电联接。
开关元件SE1的栅极层叠物GS可包括负电容器。此时，负电容器可包括彼此层叠的第一栅电极212、第二栅极介电层214和第二栅电极216。
第一栅极介电层210可形成在基板200上，并且包括氧化物或氮化物。例如，第一栅极介电层210可包括由选自由氧化硅(SiO2)、氮化硅(Si3N4)、氧化铪(HfO2)、氧化锆(ZrO2)、氧化镧(La2O3)、氧化铝(Al2O3)和氧化钛(TiO2)组成的组中的任一种元素形成的单层，或者选自该组的两种或更多种元素层叠的多层。
第一栅电极212可用于通过变化包括铁电材料的第二栅极介电层214的电容来实现负电容器。例如，在热平衡状态下，第二栅极介电层214可具有正电容。热平衡状态指示没有外力施加到第二栅极介电层214的状态。例如，热平衡状态可指示没有偏压施加到第一栅电极212的状态。另一方面，第二栅极介电层214可响应于施加到第一栅电极212的偏压而具有负电容。对于该结构，第一栅电极212可包括第一区域212A和第二区域212B。第一区域212A可被插入在第一栅极介电层210和第二栅极介电层214之间，并且第二区域212B可从第一区域212A延伸以与第二栅电极216的一个侧壁邻近，并且间隙218设置在其间。
在第一栅电极212中，第一区域212A可用于变化第二栅极介电层214的电容。第一栅电极212的第二区域212B可用于从第二区域212B的外部接收用于变化第二栅极介电层214的电容的偏压。尽管图中未示出，第一栅电极212的第二区域212B与第二栅电极216之间的空间可利用介电层间隙填充。
间隙218在沟道的纵向方向上的线宽可至少大于第一栅极介电层210的厚度。这是为了防止通过其侧壁面向彼此的第一栅电极212和第二栅电极216之间的干扰。间隙218的线宽可被设定在这样的范围内，使得可在有限的面积内形成栅极层叠物GS，同时防止由分别施加到第一栅电极212和第二栅电极216的偏压生成泄漏电流。作为参考，当第一栅电极212和第二栅电极216之间的距离(即，间隙218的线宽)变得小于预设范围时，可通过施加到第一栅电极212的偏压在结区域202中生成泄漏电流。预设范围可指示第一栅极介电层210的厚度。这是因为，在偏压被施加到第二栅电极216以形成沟道204的情况下，偏压被施加到第一栅电极212以另外感生负电容。由具有较小线宽的间隙218生成的泄漏电流可在开关元件SE1的操作处理期间使沟道204的电位电平控制效率降低。
由于第一栅电极212被插入在第一栅极介电层210和第二栅极介电层214之间，所以考虑第一栅极介电层210和第二栅极介电层214之间的界面特性，第一栅电极212可包括金属氧化物、金属氮化物或金属氮氧化物。金属氧化物、金属氮化物或金属氮氧化物可包括金(Au)、钪酸钆(GdScO3)、硅(Si)、多晶Si、铜(Cu)、银(Ag)、钼(Mo)、镍(Ni)、铂(Pt)、钛(Ti)、钽(Ta)和钌(Ru)中的一种或更多种。
在本实施方式中，已经以第一栅电极212的第二区域212B形成为面向第二栅电极216的一个侧壁并且具有“L”形横截面的情况为例。然而，本实施方式不限于此。在改型中，第一栅电极212的第二区域212B可形成为面向第二栅电极216的一个侧壁和另一侧壁二者，因此具有“U”形横截面。
第二栅极介电层214可用作负电容器的介电层，并且包括铁电材料。例如，第二栅极介电层214的电容可响应于施加到第一栅电极212的偏压而从正电容改变为负电容。对于该结构，第二栅极介电层214可包括具有萤石结构的金属氧化物，其具有选自立方晶系、四方晶系和单斜晶系的一个或更多个稳定组成区域。例如，氧化铪(HfOx)或氧化锆(ZrOx)可用作具有萤石结构的金属氧化物。此外，掺杂有选自由硅(Si)、铝(Al)、镧(La)和钆(Gd)组成的组中的一种或更多种元素的氧化铪(HfOx)或氧化锆(ZrOx)可用作具有萤石结构的金属氧化物。此时，第二栅极介电层214可具有约1nm至约20nm的厚度，以便稳定地维持萤石结构，同时响应于施加到第一栅电极212的偏压容易地变化电容。
例如，第二栅极介电层214可包括选自由氧化铪(HfOx)、氧化铪锆(Hf1-xZrxO2)、氧化铪铝(Hf1-xAlxO2)和氧化铪硅(Hf1-xSixO2)组成的组中的任一种。此时，第二栅极介电层214可被配置成单层或者包括层叠在其中并具有不同的晶体结构或组成的两种或更多种金属氧化物的多层。例如，第二栅极介电层214可以是由氧化铪形成的单层或者其中层叠有氧化铪和氧化铪锆的多层。
此外，可实现负电容器的铁电有机物和铁电无机物二者可作为第二栅极介电层214应用。铁电无机物的示例可包括诸如PZT(PbZrxTi1-xO3)、BaTiO3或PbTiO3的钙钛矿铁电材料、诸如LiNbO3或LiTaO3的伪钛铁矿铁电材料、诸如PbNb3O6或Ba2NaNb5O15的钨青铜(TB)铁电材料、诸如SBT(SrBi2Ta2O9)、BLT((Bi,La)4Ti3O12)或Bi4Ti3O12的铋铁电材料以及诸如La2Ti2O7的烧绿石铁电材料。铁电无机物的示例还可包括铁电材料的固溶体，包括诸如Y、Er、Ho、Tm、Yb或Lu的稀土元素(R)的RMnO3、PGO(Pb5Ge3O11)和BFO(BiFeO3)。另外，铁电无机物的示例还可包括诸如CdZnTe、CdZnS、CdZnSe、CdMnS、CdFeS、CdMnSe和CdFeSe的II-VI族化合物。此外，铁电有机物的示例可包括聚偏二氟乙烯(PVDF)、包括PVDF的聚合物、包括PVDF的共聚物、包括PVDF的三聚物、奇数尼龙、氰基聚合物及其聚合物或共聚物中的一种或更多种。
第二栅极介电层214可通过ALD(原子层沉积)形成。这是为了实现稳定的晶体结构和组成，并且防止抵接在第二栅极介电层214上的界面处形成的陷阱所导致的负电容器效应降低。
第二栅电极216可用于控制开关元件SE1的导通/截止。换言之，可响应于施加到第二栅电极216的偏压而在基板200中栅极层叠物GS下方形成沟道204。考虑抵接在第二栅极介电层214上的界面的特性，第二栅电极216可包括选自由铂(Pt)、钌(Ru)、铱(Ir)、银(Ag)、铝(Al)、钛(Ti)、钽(Ta)、钨(W)、铜(Cu)、镍(Ni)、钴(Co)和钼(Mo)组成的组中的一种或更多种类型的金属。例如，第二栅电极216可包括上述金属的导电氮化物(例如，TiN或MoN)或导电氮氧化物(例如，TiON)或其组合(例如，TiSiN或TiAlON)。
在本实施方式中，已经以栅极层叠物GS与水平沟道形成为平面型的情况为例。然而，本实施方式不限于此。在改型中，栅极层叠物GS可具有凹陷型或鳍型沟道结构。
如上所述，根据实施方式的开关元件SE1可包括响应于施加到第一栅电极212的偏压而具有负电容的第二栅极介电层214，从而改进开关元件SE1的操作速度。
此外，由于包括第一区域212A和第二区域212B的第一栅电极212被集成在栅极层叠物GS中，所以可在有限的面积内提供包括负电容器的开关元件SE1。
此外，由于可通过施加到第一栅电极212的偏压选择性地控制第二栅极介电层214的电容极性和容量以及沟道204的电位电平，所以可改进开关元件SE1的操作可靠性。
图2是用于描述图1所示的开关元件的导通操作和截止操作的图。
如图1和图2所示，第一栅电极212和第二栅电极216可具有截止电压电平VLoff，同时开关元件截止。截止电压电平VLoff可以是接地电位。因此，在开关元件SE1截止时，接地电压可被施加到第一栅电极212和第二栅电极216。
在用于使开关元件SE1导通的导通操作时间中，第一导通电压Von1和第二导通电压Von2可分别施加到第一栅电极212和第二栅电极216。
第一导通电压Von1可从截止电压电平VLoff扫掠到第一电压电平VL1。这里，扫掠可以是电压值在预定时间内变化。从截止电压电平VLoff扫掠到第一电压电平VL1可在导通操作时间的起点处执行，并且具有垂直轮廓。第一电压电平VL1可低于截止电压电平VLoff。即，第一电压电平VL1可具有负极性。
连续地，第一导通电压Von1可从第一电压电平VL1扫掠到第二电压电平VL2。此时，电压电平可在预定时间内从第一电压电平VL1依次升高到第二电压电平VL2。即，电压电平可在预定时间内从第一电压电平VL1依次升高到第二电压电平VL2以具有阶梯轮廓或线性轮廓。预定时间可对应于导通操作时间。第二电压电平VL2可高于截止电压电平VLoff并且具有与第一电压电平VL1不同的电平。因此，第二电压电平VL2可以是具有正极性的电压。本文中针对参数使用的词语“预定”(例如，预定时间、预定范围或预定厚度)意指在处理或算法中使用参数之前确定该参数的值。对于一些实施方式，在处理或算法开始之前确定参数的值。在其它实施方式中，在处理或算法期间但是在处理或算法中使用参数之前确定参数的值。
第一导通电压Von1从截止电压电平VLoff扫掠到具有负极性的第一电压电平VL1并且连续地从第一电压电平VL1扫掠到具有正极性的第二电压电平VL2的原因是为了感生负电容器效应。即，原因是为了变化电压电平，使得第二栅极介电层214具有负电容。此时，在预定时间内使电压电平从第一电压电平VL1依次升高到第二电压电平VL2的原因是为了确保操作可靠性。因此，可调节第一电压电平VL1和第二电压电平VL2的大小以及电压电平从第一电压电平VL1扫掠到第二电压电平VL2的时间以控制第二栅极介电层214的负电容。
第二导通电压Von2可从截止电压电平VLoff扫掠到第三电压电平VL3。此时，电压电平可在预定时间内从截止电压电平VLoff依次升高到第三电压电平VL3。即，电压电平可在预定时间内从截止电压电平VLoff依次升高到第三电压电平VL3以具有阶梯轮廓或线性轮廓。预定时间可比导通操作时间短。因此，第一导通电压Von1从截止电压电平VLoff扫掠到第一电压电平VL1的时间点可早于第二导通电压Von2从截止电压电平VLoff扫掠到第三电压电平VL3的时间点。第三电压电平VL3可高于截止电压电平VLoff并且具有与第一电压电平VL1不同的极性。因此，第三电压电平VL3可以是具有正极性的电压。
在本实施方式中，已经以当第二导通电压Von2从截止电压电平VLoff扫掠到第三电压电平VL3时电压电平在预定时间内依次升高的情况为例。然而，本实施方式不限于此。在改型中，第二导通电压Von2可从截止电压电平VLoff扫掠到第三电压电平VL3。然而，在这种情况下，第二导通电压Von2可在短时间内升高以具有垂直轮廓。
在开关元件SE1导通时，第一栅电极212和第二栅电极216可分别保持第二电压电平VL2和第三电压电平VL3。然后，当分别施加到第一栅电极212和第二栅电极216的第一导通电压Von1和第二导通电压Von2被同时切断时，开关元件SE1可截止。然后，在开关元件SE1截止时，第一栅电极212和第二栅电极216中的每一个可具有截止电压电平VLoff。
在本实施方式中，分离并描述了导通操作时间。然而，由于开关元件SE1具有负电容器，所以开关元件SE1可实现60mV/dec(玻尔兹曼限制)或更小的亚阈值电压摆幅值，这是理论极限。因此，与典型的开关元件(例如，晶体管)相比，开关元件SE1可缩短导通操作所需的时间。
图3是示出根据实施方式的开关元件的横截面图。
如图3所示，根据实施方式的开关元件SE2可包括第一栅极层叠物GS1、第二栅极层叠物GS2和结区域202。第一栅极层叠物GS1可形成在基板200上。第二栅极层叠物GS2可形成在基板200上以与第一栅极层叠物GS1邻近，并且间隙208设置在第二栅极层叠物GS2与第一栅极层叠物GS1之间。结区域202可形成在基板200中以分别与第一栅极层叠物GS1的一侧和第二栅极层叠物GS2的另一侧相邻。基板200可具有形成在其表面处第一栅极层叠物GS1和第二栅极层叠物GS2下方的沟道204。沟道204可响应于分别施加到第一栅极层叠物GS1和第二栅极层叠物GS2的偏压而将结区域202电联接。
开关元件SE2的第一栅极层叠物GS1可包括负电容器。负电容器可包括彼此交叠的基板200或沟道204、第二栅极介电层222和第一栅电极224。
开关元件SE2还可包括联接区域206，联接区域206形成在基板200中第一栅极层叠物GS1和第二栅极层叠物GS2之间，并且将第一栅极层叠物GS1所感生的沟道204联接到第二栅极层叠物GS2所感生的沟道204。结区域202和联接区域206可以是通过将杂质注入到基板200中而形成的杂质区域。当由于第一栅极层叠物GS1和第二栅极层叠物GS2之间的距离(即，间隙208的线宽)较小，第一栅极层叠物GS1所感生的沟道204与第二栅极层叠物GS2所感生的沟道204可彼此电联接时，可省略联接区域206。
第一栅极层叠物GS1可用于利用负电容器效应来改进开关元件SE2的操作速度。与第一栅极层叠物GS1相邻的第二栅极层叠物GS2可以是存储器层叠物，并且用于控制其中形成有沟道204的基板200的表面电位电平，从而改进开关元件SE2的操作可靠性。第二栅极层叠物GS2还可用于在预定范围内变化开关元件SE2的阈值电压。第一栅极层叠物GS1在沟道的纵向方向上的线宽可等于或大于第二栅极层叠物GS2的线宽。此外，第一栅极层叠物GS1和第二栅极层叠物GS2之间在沟道的纵向方向上的距离(即，间隙208的线宽)可被设定为使得施加到第一栅极层叠物GS1的偏压对第二栅极层叠物GS2的阈值电压没有影响。
第一栅极层叠物GS1可包括形成在基板200上的第一栅极介电层220、形成在第一栅极介电层220上并且包括铁电材料的第二栅极介电层222以及形成在第二栅极介电层222上的第一栅电极224。
第一栅极介电层220可形成在基板200上，并且包括氧化物或氮化物。例如，第一栅极介电层220可包括由选自由氧化硅(SiO2)、氮化硅(Si3N4)、氧化铪(HfO2)、氧化锆(ZrO2)、氧化镧(La2O3)、氧化铝(Al2O3)和氧化钛(TiO2)组成的组中的任一种元素形成的单层，或者选自该组的两种或更多种元素层叠的多层。
第二栅极介电层222可用作负电容器的介电层，并且包括具有自感生负电容的铁电材料。即，在热平衡状态下，第二栅极介电层222可具有负电容。对于该结构，第二栅极介电层222可包括具有萤石结构的金属氧化物，该萤石结构具有选自立方晶系、四方晶系和单斜晶系中的一个或更多个稳定组成区域。例如，氧化铪或氧化锆可用作具有萤石结构的金属氧化物。此外，掺杂有选自由硅(Si)、铝(Al)、镧(La)和钆(Gd)组成的组中的一种或更多种元素的氧化铪或氧化锆可用作具有萤石结构的金属氧化物。此时，为了维持具有自感生负电容的稳定萤石结构，第二栅极介电层222可具有约1nm至约10nm的厚度。
例如，第二栅极介电层222可包括选自由氧化铪(HfOx)、氧化铪锆(Hf1-xZrxO2)、氧化铪铝(Hf1-xAlxO2)和氧化铪硅(Hf1-xSixO2)组成的组中的任一种。此时，第二栅极介电层222可被配置成单层或者具有不同晶体结构或组成的两种或更多种金属氧化物层叠的多层。例如，第二栅极介电层222可以是由氧化铪形成的单层或者其中层叠有氧化铪和氧化铪锆的多层。
此外，可实现负电容器的铁电有机物和铁电无机物二者可作为第二栅极介电层222应用。铁电无机物的示例可包括诸如PZT(PbZrxTi1-xO3)、BaTiO3或PbTiO3的钙钛矿铁电材料、诸如LiNbO3或LiTaO3的伪钛铁矿铁电材料、诸如PbNb3O6或Ba2NaNb5O15的钨青铜(TB)铁电材料、诸如SBT(SrBi2Ta2O9)、BLT((Bi,La)4Ti3O12)或Bi4Ti3O12的铋铁电材料以及诸如La2Ti2O7的烧绿石铁电材料。铁电无机物的示例还可包括铁电材料的固溶体，包括诸如Y、Er、Ho、Tm、Yb或Lu的稀土元素(R)的RMnO3、PGO(Pb5Ge3O11)和BFO(BiFeO3)。另外，铁电无机物的示例还可包括诸如CdZnTe、CdZnS、CdZnSe、CdMnS、CdFeS、CdMnSe和CdFeSe的II-VI族化合物。此外，铁电有机物的示例可包括聚偏二氟乙烯(PVDF)、包括PVDF的聚合物、包括PVDF的共聚物、包括PVDF的三聚物、奇数尼龙、氰基聚合物及其聚合物或共聚物中的一种或更多种。
第二栅极介电层222可通过ALD(原子层沉积)形成。这是为了实现稳定的晶体结构和组成，并且防止抵接在第二栅极介电层222上的界面处所形成的陷阱导致的负电容器效应降低。
在本实施方式中，已经以第二栅极介电层222形成在第一栅极介电层220上的情况为例。然而，本实施方式不限于此。在改型中，浮置电极(未示出)可被插入在第一栅极介电层220和第二栅极介电层222之间。浮置电极(未示出)可用于改进抵接在第二栅极介电层222上的界面的特性。由于耦合效应，浮置电极(未示出)还可用于分布施加到第一栅电极224的偏压，从而改进操作可靠性。由于浮置电极被插入在第一栅极介电层220和第二栅极介电层222之间，所以考虑第一栅极介电层220和第二栅极介电层214之间的界面特性，浮置电极可包括金属氧化物、金属氮化物或金属氮氧化物，该金属氧化物、金属氮化物或金属氮氧化物包括金(Au)、钪酸钆(GdScO3)、硅(Si)、多晶Si、铜(Cu)、银(Ag)、钼(Mo)、镍(Ni)、铂(Pt)、钛(Ti)、钽(Ta)和钌(Ru)中的一种或更多种。
考虑抵接在第二栅极介电层222上的界面的特性，第一栅电极224可包括选自由铂(Pt)、钌(Ru)、铱(Ir)、银(Ag)、铝(Al)、钛(Ti)、钽(Ta)、钨(W)、铜(Cu)、镍(Ni)、钴(Co)和钼(Mo)组成的组中的一种或更多种类型的金属。例如，第一栅电极224可包括上述金属的导电氮化物(例如，TiN或MoN)或导电氮氧化物(例如，TiON)或其组合(例如，TiSiN或TiAlON)。
第二栅极层叠物GS2可包括存储器层ML和第二栅电极236。存储器层ML可形成在基板200上，并且包括依次层叠的隧道介电层230、电荷捕获层232和阻挡层234，并且第二栅电极236可形成在存储器层ML上。即，第二栅极层叠物GS2可以是存储器层叠物。
隧道介电层230和阻挡层234可包括氧化物，并且电荷捕获层232可包括氮化物。这里，电荷可被注入到电荷捕获层232中，或者注入到电荷捕获层232中的电荷可被去除，以便在预定范围内变化第二栅极层叠物GS2的阈值电压值。通过此操作，开关元件SE2的阈值电压可变化。
考虑抵接在存储器层ML上的界面的特性，第二栅电极236可包括选自由铂(Pt)、钌(Ru)、铱(Ir)、银(Ag)、铝(Al)、钛(Ti)、钽(Ta)、钨(W)、铜(Cu)、镍(Ni)、钴(Co)和钼(Mo)组成的组中的一种或更多种类型的金属。例如，第二栅电极236可包括上述金属的导电氮化物或导电氮氧化物或其组合。
在本实施方式中，已经以第一栅极层叠物GS1和第二栅极层叠物GS2中的每一个与水平沟道形成为平面型的情况为例。然而，本实施方式不限于此。在改型中，第一栅极层叠物GS1和第二栅极层叠物GS2中的每一个可具有凹陷型或鳍型沟道结构。
如上所述，根据本实施方式的开关元件SE2可包括具有自感生负电容的第二栅极介电层222，因此改进开关元件SE1的操作速度。此外，由于第二栅极介电层222具有自感生负电容，所以导通操作时间可缩短，以进一步改进开关元件SE2的操作速度。
此外，可提供包括存储器层ML的第二栅极层叠物GS2以改进开关元件SE2的操作可靠性。
此外，由于第一栅极层叠物GS1和第二栅极层叠物GS2中的每一个可被独立地控制，所以可提供能够执行各种操作模式的开关元件SE2。
图4是用于描述图3所示的开关元件的导通操作和截止操作的图。
如图3和图4所示，在开关元件截止时，第一栅电极224和第二栅电极236可具有截止电压电平VLoff。截止电压电平VLoff可以是接地电位。因此，在开关元件截止时，接地电压可被施加到第一栅电极224和第二栅电极236。
在用于使开关元件SE2导通的导通操作时间中，第一导通电压Von1和第二导通电压Von2可分别被施加到第一栅电极224和第二栅电极236。
第一导通电压Von1可从截止电压电平VLoff扫掠到第一电压电平VL1。此时，电压电平可在预定时间内从截止电压电平VLoff依次升高到第一电压电平VL1。即，电压电平可在预定时间内从截止电压电平VLoff依次升高到第一电压电平VL1以具有阶梯轮廓或线性轮廓。预定时间可对应于导通操作时间，并且在预定时间内将电压电平从截止电压电平VLoff依次升高到第二电压电平VL2的原因是为了确保操作可靠性。第一电压电平VL1可高于截止电压电平VLoff。即，第一电压电平VL1可具有正极性。
第二导通电压Von2可从截止电压电平VLoff扫掠到第二电压电平VL2。此时，电压电平可在预定时间内从截止电压电平VLoff依次升高到第二电压电平VL2。即，电压电平可在预定时间内从截止电压电平VLoff依次升高到第二电压电平VL2以具有阶梯轮廓或线性轮廓。预定时间可比导通操作时间短。第二电压电平VL2可高于截止电压电平VLoff。即，第二电压电平VL2可具有正极性。
在本实施方式中，已经以当第二导通电压Von2从截止电压电平VLoff扫掠到第二电压电平VL2时电压电平在预定时间内依次升高的情况为例。然而，本实施方式不限于此。在改型中，第二导通电压Von2可从截止电压电平VLoff扫掠到第二电压电平VL2。然而，第二导通电压Von2可在短时间内升高以具有垂直轮廓。
在开关元件SE2导通时，第一栅电极224和第二栅电极236可分别保持第一电压电平VL1和第二电压电平VL2。然后，当分别施加到第一栅电极224和第二栅电极236的第一导通电压Von1和第二导通电压Von2被同时切断时，开关元件SE2可截止。然后，在开关元件SE2截止时，第一栅电极224和第二栅电极236中的每一个可具有截止电压电平VLoff。
在本实施方式中，分离并描述了导通操作时间。然而，由于开关元件SE2包括负电容器，所以开关元件SE2可实现60mV/dec或更小的亚阈值电压摆幅值，这是理论极限。因此，与典型的开关元件(例如，晶体管)相比，开关元件SE1可缩短导通操作所需的时间。
图5是示出根据实施方式的开关元件的横截面图。
如图5所示，根据实施方式的开关元件SE3可包括形成在基板200上并且彼此邻近的第三栅极层叠物GS3和一个或更多个第四栅极层叠物GS4。此外，开关元件SE3可包括结区域202，结区域202形成在基板200中以分别与第三栅极层叠物GS3的一侧和第四栅极层叠物GS4的另一侧相邻。基板200可具有形成在其表面处第三栅极层叠物GS3和第四栅极层叠物GS4下方的沟道204。沟道204可响应于分别施加到第三栅极层叠物GS3和第四栅极层叠物GS4的偏压而将结区域202电联接。
在本实施方式中，已经以开关元件SE3包括一个第四栅极层叠物GS4的情况为例。然而，本实施方式不限于此。在改型中，开关元件SE3可包括多个第四栅极层叠物GS4。
此外，开关元件SE3还可包括联接区域206，联接区域206形成在基板200中第三栅极层叠物GS3和第四栅极层叠物GS4之间，并且将第三栅极层叠物GS3所感生的沟道204联接到第四栅极层叠物GS4所感生的沟道204。结区域202和联接区域206可以是通过将杂质注入到基板200中而形成的杂质区域。当由于第三栅极层叠物GS3与第四栅极层叠物GS4之间的间隙208较小，第三栅极层叠物GS3所感生的沟道204和第四栅极层叠物GS4所感生的沟道204可彼此电联接时，可省略联接区域206。
在开关元件SE3中，第三栅极层叠物GS3和第四栅极层叠物GS4中的每一个可用于利用负电容器效应来改进开关元件SE3的操作速度。因此，第三栅极层叠物GS3和第四栅极层叠物GS4中的每一个可包括负电容器。此外，第四栅极层叠物GS4可用于通过控制形成有沟道204的基板200的表面电位电平来改进开关元件SE3的操作可靠性。第三栅极层叠物GS3在沟道的纵向方向上的线宽可等于或大于第四栅极层叠物GS4的线宽。此外，第三栅极层叠物GS3和第四栅极层叠物GS4之间的间隙208在沟道的纵向方向上的线宽可被设定为使得施加到第三栅极层叠物GS3的偏压对第四栅极层叠物GS4的阈值电压没有影响。
第三栅极层叠物GS3可包括第一栅极介电层210、第二栅极介电层214、第二栅电极216和第一栅电极212。第一栅极介电层210可形成在基板200上，第二栅极介电层214可形成在第一栅极介电层210上以与第一栅极介电层210的一部分交叠，并且包括铁电材料，第二栅电极216可形成在第二栅极介电层214上，并且第一栅电极212可包括：第一区域212A，其插入在第一栅极介电层210和第二栅极介电层214之间；以及第二区域212B，其从第一区域212A延伸以与第二栅电极216邻近，并且间隙218设置在其间，并且控制第二栅极介电层214选择性地具有负电容。负电容器可包括彼此交叠的第一栅电极212、第二栅极介电层214和第二栅电极216。
在开关元件SE3中，第三栅极层叠物GS3可对应于图1所示的栅极层叠物GS。换言之，根据本实施方式的第三栅极层叠物GS3可具有与图1所示的栅极层叠物GS基本上相同的配置。因此，本文中将省略第三栅极层叠物GS3的各个组件中与栅极层叠物GS重复的内容的详细描述。
在第三栅极层叠物GS3中，第二栅极介电层214可用作负电容器的介电层。第二栅极介电层214的电容可响应于施加到第一栅电极212的偏压而从正电容改变为负电容。为了容易地变化电容并稳定地维持萤石结构，第二栅极介电层214可具有约1nm至约20nm的厚度。
第二栅电极216的一个侧壁可面向第四栅极层叠物GS4，第二栅电极216的另一侧壁可面向第一栅电极212的第二区域212B。即，第一栅电极212的第二区域212B可与结区域202相邻定位。这可能是为了当响应于施加到第四栅极层叠物GS4的第三栅电极224的偏压而控制其中形成有沟道204的基板200的表面电位电平时，防止由施加到第一栅电极212的偏压导致的干扰。
第四栅极层叠物GS4可包括形成在基板200上的第三栅极介电层220、形成在第三栅极介电层220上并且包括铁电材料的第四栅极介电层222以及形成在第四栅极介电层222上的第三栅电极224。负电容器可包括彼此交叠的基板200或沟道204、第四栅极介电层222和第三栅电极224。
在开关元件SE3中，第四栅极层叠物GS4可对应于图3所示的第一栅极层叠物GS1。换言之，根据本实施方式的第四栅极层叠物GS4可具有与图3所示的第一栅极层叠物GS1基本上相同的配置。因此，本文中将省略第四栅极层叠物GS4的各个组件中与第一栅极层叠物GS1重复的内容的详细描述。
第四栅极介电层222可用作负电容器的介电层，并且包括具有自感生负电容的铁电材料。即，在热平衡状态下，第四栅极介电层222可具有负电容。为了维持具有自感生负电容的稳定萤石结构，第四栅极介电层222可具有比第二栅极介电层214小的厚度。例如，第四栅极介电层222可具有约1nm至约10nm的厚度。
在本实施方式中，已经以第三栅极层叠物GS3和第四栅极层叠物GS4中的每一个与平面沟道形成为平面型的情况为例。然而，本实施方式不限于此。在改型中，第三栅极层叠物GS3和第四栅极层叠物GS4中的每一个可具有凹陷型或鳍型沟道结构。
如上所述，根据实施方式的开关元件SE3可包括第三栅极层叠物GS3，第三栅极层叠物GS3包括响应于施加到第一栅电极212的偏压而具有负电容的第二栅极介电层214，从而改进开关元件SE3的操作速度。
此外，除了第三栅极层叠物GS3之外，开关元件SE3可包括第四栅极层叠物GS4，第四栅极层叠物GS4包括具有自感生负电容的第四栅极介电层222，从而进一步改进开关元件SE3的操作速度。
此外，由于可通过施加到第一栅电极212的偏压选择性地控制第二栅极介电层214的电容极性和容量以及沟道204的电位电平，所以可改进开关元件SE3的操作可靠性。
此外，由于第三栅极层叠物GS3和第四栅极层叠物GS4中的每一个可被独立地控制，所以可提供能够执行各种操作模式的开关元件SE3。
图6是用于描述图5所示的开关元件的导通操作和截止操作的图。
如图5和图6所示，在开关元件截止时，第一栅电极212、第二栅电极216和第三栅电极224中的每一个可具有截止电压电平VLoff。截止电压电平VLoff可以是接地电位。因此，在开关元件截止时，接地电压可被施加到第一栅电极212、第二栅电极216和第三栅电极224中的每一个。
在用于使开关元件SE3导通的导通操作时间中，第一导通电压Von1、第二导通电压Von2和第三导通电压Von3可分别被施加到第一栅电极212、第二栅电极216和第三栅电极224。
第一导通电压Von1可从截止电压电平VLoff扫掠到第一电压电平VL1。从截止电压电平VLoff扫掠到第一电压电平VL1可在导通操作时间的起点处执行，并且具有垂直轮廓。第一电压电平VL1可低于截止电压电平VLoff。即，第一电压电平VL1可具有负极性。连续地，第一导通电压Von1可从第一电压电平VL1扫掠到第二电压电平VL2。此时，电压电平可在预定时间内从第一电压电平VL1依次升高到第二电压电平VL2。即，电压电平可在预定时间内从第一电压电平VL1依次升高到第二电压电平VL2以具有阶梯轮廓或线性轮廓。预定时间可对应于导通操作时间。第二电压电平VL2可高于截止电压电平VLoff并且具有与第一电压电平VL1不同的极性。即，第二电压电平VL2可具有正极性。
第二导通电压Von2可从截止电压电平VLoff扫掠到第三电压电平VL3。此时，电压电平可在预定时间内从截止电压电平VLoff依次升高到第三电压电平VL3。即，电压电平可在预定时间内从截止电压电平VLoff依次升高到第三电压电平VL3以具有阶梯轮廓或线性轮廓。预定时间可比导通操作时间短。因此，第一导通电压Von1从截止电压电平VLoff扫掠到第一电压电平VL1的时间点可早于第二导通电压Von2从截止电压电平VLoff扫掠到第三电压电平VL3的时间点。第三电压电平VL3可高于截止电压电平VLoff并且具有与第一电压电平VL1不同的极性。因此，第三电压电平VL3可具有正极性。
在本实施方式中，已经以当第二导通电压Von2从截止电压电平VLoff扫掠到第三电压电平VL3时电压电平在预定时间内依次升高的情况为例。然而，本实施方式不限于此。在改型中，第二导通电压Von2可从截止电压电平VLoff扫掠到第三电压电平VL3。然而，在这种情况下，第二导通电压Von2可在短时间内升高以具有垂直轮廓。
第三导通电压Von3可从截止电压电平VLoff扫掠到第四电压电平VL4。此时，电压电平可在预定时间内从截止电压电平VLoff依次升高到第四电压电平VL4。即，电压电平可在预定时间内从截止电压电平VLoff依次升高到第四电压电平VL4以具有阶梯轮廓或线性轮廓。预定时间可比导通操作时间短。因此，第一导通电压Von1从截止电压电平VLoff扫掠到第一电压电平VL1的时间点可早于第三导通电压Von3从截止电压电平VLoff扫掠到第四电压电平VL4的时间点。此外，第三导通电压Von3从截止电压电平VLoff扫掠到第四电压电平VL4的时间点可等于或早于第二导通电压Von2从截止电压电平VLoff扫掠到第三电压电平VL3的时间点。第四电压电平VL4可高于截止电压电平VLoff并且具有与第一电压电平VL1不同的极性。即，第四电压电平VL4可具有正极性。
在本实施方式中，已经以当第三导通电压Von3从截止电压电平VLoff扫掠到第四电压电平VL4时电压电平在预定时间内依次升高的情况为例。然而，本实施方式不限于此。在改型中，第三导通电压Von3可从截止电压电平VLoff扫掠到第四电压电平VL4。然而，在这种情况下，第三导通电压Von3可在短时间内升高以具有垂直轮廓。
在开关元件SE3导通时，第一至第三栅电极212、216和224可分别保持第二电压电平VL2至第四电压电平VL4。然后，当分别施加到第一至第三栅电极212、216和224的第一导通电压Von1至第三导通电压Von3被同时切断时，开关元件SE3可截止。然后，在开关元件SE3截止时，第一至第三栅电极212、216和224中的每一个可具有截止电压电平VLoff。
在本实施方式中，分离并描述了导通操作时间。然而，由于开关元件SE3具有负电容器，所以开关元件SE3可实现60mV/dec(玻尔兹曼限制)或更小的亚阈值电压摆幅值，这是理论极限。因此，与典型的开关元件(例如，晶体管)相比，开关元件SE3可缩短导通操作所需的时间。
以下，将描述包括上述开关元件的半导体存储器装置及其制造方法。半导体存储器装置可包括具有3D结构的非易失性半导体存储器装置，例如3D NAND存储器装置。
半导体存储器装置可包括选择晶体管，选择晶体管串联联接到共享沟道的多个存储器单元的一侧和另一侧。下面将描述的根据本实施方式的半导体存储器装置可包括作为选择晶体管应用的上述开关元件，以便改进半导体存储器装置的操作速度和操作可靠性。
图7是示出根据实施方式的半导体存储器装置的框图。
如图7所示，半导体存储器装置1可包括外围电路PC和存储器单元阵列3。
外围电路PC可被配置为控制用于将数据存储在存储器单元阵列3中的编程操作、用于输出存储在存储器单元阵列3中的数据的读操作以及用于擦除存储在存储器单元阵列3中的数据的擦除操作。例如，外围电路PC可包括电压发生器5、行解码器6、控制电路7和页缓冲器组8。
存储器单元阵列3可包括多个存储块。存储器单元阵列3可通过字线WL联接到行解码器6，并且通过位线BL联接到页缓冲器组8。
控制电路7可响应于命令CMD和地址ADD而控制外围电路PC。
电压发生器5可响应于控制电路7的控制而生成用于编程操作、读操作和擦除操作的各种操作电压，例如预擦除电压、擦除电压、接地电压、编程电压、验证电压、通过电压和读电压。
行解码器6可响应于控制电路7的控制而选择存储块。行解码器6可被配置为将操作电压施加到与所选存储块联接的字线WL。
页缓冲器组8可通过位线BL联接到存储器单元阵列3。页缓冲器组8可响应于控制电路7的控制在编程操作期间暂时存储从输入/输出电路(未示出)接收的数据。页缓冲器组8可响应于控制电路7的控制在读操作或验证操作期间感测位线BL的电压或电流。页缓冲器组8可响应于控制电路7的控制而选择位线BL。
例如，存储器单元阵列3可与外围电路PC平行设置，或者与外围电路PC的一部分交叠。
图8是示出根据本实施方式的半导体存储器装置的存储块的电路图。
如图8所示，存储块BLK1可包括源极层SL以及共同联接到多条字线WL1至WLn的多个单元串CS1。多个单元串CS1可联接到多条位线BL。
各个单元串CS1可包括联接到源极层SL的源极选择晶体管SST、联接到位线BL的漏极选择晶体管DST以及串联联接在源极选择晶体管SST和漏极选择晶体管DST之间的多个存储器单元MC1至MCn。源极选择晶体管SST和漏极选择晶体管DST中的每一个可包括两个栅极(或栅电极)。此外，源极选择晶体管SST和漏极选择晶体管DST中的每一个可包括负电容器。
多个存储器单元MC1至MCn的栅极可联接到层叠以彼此间隔开的各条字线WL1至WLn。多条字线WL1至WLn可设置在源极选择线SSL1和SSL2与漏极选择线DSL1和DSL2之间。
第一源极选择线SSL1可联接到源极选择晶体管SST的第二栅电极，并且第二源极选择线SSL2可联接到源极选择晶体管SST的第一栅电极。第二源极选择线SSL2可位于第一源极选择线SSL1上方。源极选择晶体管SST的第一栅电极可用于控制负电容。源极选择晶体管SST的第二栅电极可用于控制沟道的导通/截止。
第一漏极选择线DSL1可联接到漏极选择晶体管DST的第一栅电极，第二漏极选择线DSL2可联接到漏极选择晶体管DST的第二栅电极。漏极选择晶体管DST的第一栅电极可用于控制负电容。漏极选择晶体管DST的第二栅电极可用于控制沟道的导通/截止。
源极层SL可联接到源极选择晶体管SST的源极。漏极选择晶体管DST的漏极可联接到与漏极选择晶体管DST的漏极对应的位线BL。
图9是示出根据本实施方式的半导体存储器装置的单元串的立体图。图10是图9所示的区域A的放大横截面图。
如图8至图10所示，根据本实施方式的单元串CS1可包括位于源极层SL和位线BL之间的沟道结构300、多个存储器单元MC1至MCn、第一开关元件400和第二开关元件500。源极层SL可具有平面形状，并且用作源极选择晶体管SST的源极。位线BL可通过接触插塞CP电联接到沟道结构300。
沟道结构300可将层叠以彼此间隔开的源极层SL和位线BL联接，并且具有在垂直方向上延伸的柱形状。因此，沟道结构300的一端和另一端可分别电联接到源极层SL和位线BL。沟道结构300可包括芯柱302、覆盖层306和沟道层304。芯柱302可具有圆柱形状，并且包括介电材料。覆盖层306可位于芯柱302和位线BL之间，并且包括掺杂半导体层。例如，掺杂半导体层可包括掺杂有n型杂质的硅层。覆盖层306可用作漏极选择晶体管DST的漏极，并且联接到位线BL的接触插塞CP。沟道层304可围绕芯柱302的底表面和侧表面，并且电联接到源极层SL。沟道层304可在围绕覆盖层306的侧表面的同时电联接到覆盖层306。沟道层304可包括半导体层。例如，半导体层可包括硅层。
多个存储器单元MC1至MCn可在围绕沟道结构300的同时层叠以彼此间隔开。在多个存储器单元MC1至MCn当中，分别与第一开关元件400和第二开关元件500相邻定位的存储器单元MC1和MCn可用作虚设单元。存储器单元MC1至MCn中的每一个可包括围绕沟道结构300的存储器结构MS。存储器结构MS可具有与图3所示的第二栅极层叠物GS2基本上相同的配置。即，存储器结构MS可包括围绕沟道层304的隧道介电层230、围绕隧道介电层230的电荷捕获层232、围绕电荷捕获层232的阻挡层234以及围绕阻挡层234并具有平面形状的栅电极236。在存储器结构MS中，栅电极236可用作字线WL。由于存储器结构MS具有与图3所示的第二栅极层叠物GS2基本上相同的配置，所以本文中将省略其附加详细描述。
第一开关元件400和第二开关元件500中的每一个可包括负电容器。第一开关元件400和第二开关元件500可分别位于存储器单元MC1至MCn的一侧和另一侧，同时共享沟道结构300。例如，第一开关元件400可位于源极层SL和存储器单元MC1至MCn之间，第二开关元件500可位于位线BL和存储器单元MC1至MCn之间。因此，第一开关元件400可用作源极选择晶体管SST，第二开关元件500可用作漏极选择晶体管DST。第一开关元件400和第二开关元件500可在沟道结构300的延伸方向(即，沟道的纵向方向)上具有对称形状。
第一开关元件400和第二开关元件500可分别包括栅极结构410和510，其具有GAA(全环绕栅极)结构以围绕沟道结构300。栅极结构410和510中的每一个可具有与图1所示的栅极层叠物GS基本上相同的配置。即，栅极结构410和510中的每一个可包括：第一栅极介电层210，其围绕沟道层304；第一栅电极212，其围绕第一栅极介电层210；第二栅极介电层214，其围绕第一栅电极212的一部分并且包括选择性地具有负电容的铁电材料；以及第二栅电极216，其围绕第二栅极介电层214并且具有平面形状。第一栅电极212可包括第一区域212A和第二区域212B。第一区域212A可位于第一栅极介电层210和第二栅极介电层214之间以围绕第一栅极介电层210，第二区域212B可从第一区域212A延伸以与第二栅电极216的侧壁邻近，间隙218设置在其间，并且第二区域212B具有平面形状。间隙218在沟道的纵向方向上的线宽可至少大于第一栅极介电层210的厚度。间隙218在沟道的纵向方向上的线宽可小于存储器结构MS与栅极结构410和510之间的距离。
第一栅电极212的第二区域212B可位于存储器结构MS与栅极结构410或510的第二栅电极216之间，以便容易地控制沟道升压效应。这种结构可通过施加到第一栅电极212的偏压来调节导通操作和截止操作，从而防止与相邻存储器单元MC1或MCn的不必要的干扰。换言之，这种结构可通过施加到第一栅电极212的偏压来调节由第一开关元件400和第二开关元件500感生的沟道的电位电平，从而改进相邻存储器单元MC1或MCn的操作可靠性。
在第一开关元件400的栅极结构410中，第一栅电极212和第二栅电极216可分别用作第二源极选择线SSL2和第一源极选择线SSL1。在第二开关元件500的栅极结构510中，第一栅电极212和第二栅电极216可分别用作第一漏极选择线DSL1和第二漏极选择线DSL2。由于栅极结构410和510中的每一个具有与图1所示的栅极层叠物GS基本上相同的配置，所以本文中将省略其附加详细描述。
第一开关元件400和第二开关元件500的导通操作和截止操作可按照与图2所示基本上相同的方式执行。此外，可使用公知方法来对源极层SL、位线BL和存储器单元MC1至MCn执行编程操作、擦除操作和读操作。
在本实施方式中，已经以第一开关元件400和第二开关元件500中的每一个包括负电容器的情况为例。然而，本实施方式不限于此。在改型中，仅第一开关元件400和第二开关元件500之一可包括负电容器。
如上所述，根据本实施方式的半导体存储器装置可包括各自具有负电容器的第一开关元件400和第二开关元件500，从而改进半导体存储器装置的操作速度和操作可靠性。具体地，由于半导体存储器装置可实现60mV/dec或更小(理论极限)的亚阈值电压切换摆幅值，所以半导体存储器装置可改进沟道的导通/截止响应速度。此外，在对存储器单元MC1至MCn的擦除操作期间，GIDL(栅极感生漏极泄漏)的导通斜率(即，GIDL形成时间)可缩短，以改进擦除速度。GIDL形成时间可指示第一开关元件400和第二开关元件500中的每一个的导通操作时间。由于在擦除操作期间GIDL形成时间可缩短，所以可从根本上防止当擦除操作暂时停止时在沟道中生成空穴时发生的问题。作为参考，当源极选择晶体管SST和漏极选择晶体管DST的亚阈值电压摆幅值超过60mV/dec时，在擦除操作期间GIDL形成时间可增加。因此，当在形成GIDL的同时(即，在导通操作时间期间)施加擦除暂时停止命令时，擦除操作可响应于擦除暂时停止命令而停止，同时在沟道中生成空穴。在这种情况下，空穴可在沟道中累积，并且在擦除操作期间导致错误。
图11A至图11H是示出根据实施方式的半导体存储器装置的制造方法的横截面图。作为参考，图11A至图11H是用于描述图8至图10所示的半导体存储器装置的制造方法的示例的横截面图。由于工艺上的原因，图11A至图11H的横截面形状可与图9部分地不同。
如图11A所示，在具有预定结构(例如，形成在其上的外围电路)的基板10上形成预源极层14A。预源极层14A可形成为使得第一牺牲层12插入在掺杂有杂质的半导体层之间的形状。例如，预源极层14A可形成为掺杂有n型杂质的第一硅层11、第一牺牲层12和掺杂有n型杂质的第二硅层13依次层叠的多层。
尽管未示出，在形成预源极层14A之前，可在预源极层14A和基板10之间形成隔离介电层。隔离介电层可用于将预源极层14A和基板10彼此电隔离，并且防止在工艺之间对基板10的损坏。
然后，形成一个或更多个第一材料层15和一个或更多个第二材料层16交替地层叠的第一层叠体17，然后通过蚀刻第一层叠体17直至预源极层14A暴露来形成第一开口18。第一层叠体17和第一开口18用于形成第一选择晶体管(即，源极选择晶体管)。第一材料层15可被定位在第一层叠体17的最下层和最上层。通过后续工艺，第一材料层15可用作层间介电层以将层叠的栅极导电层彼此隔离，第二材料层16可用作牺牲层以用于形成栅极导电层。对于该结构，第一材料层15可由与第二材料层16具有蚀刻选择性的材料形成。例如，第一材料层15可包括氧化物，第二材料层16可包括氮化物。
然后，第一铁电材料层19和第二材料层16沿着其中形成有第一开口18的第一层叠体17的表面依次形成，然后被选择性地蚀刻直至预源极层14A暴露，以使得第一铁电材料层19和第二材料层16保留在第一开口18的侧壁上。第一铁电材料层19是负电容器的介电体，并且可对应于图9所示的第一开关元件400的栅极结构410中的第二栅极介电层214。
第一铁电材料层19可包括选择性地具有负电容的铁电材料。铁电材料可包括具有萤石结构的金属氧化物，其具有选自立方晶系、四方晶系和单斜晶系当中的一个或更多个稳定组成区域。例如，第一铁电材料层19可由氧化铪形成。第一铁电材料层19可形成为具有20nm或更小的厚度，以便容易地变化电容并稳定地维持萤石结构。例如，第一铁电材料层19可形成为具有约1nm至约20nm的厚度。
第一铁电材料层19可通过ALD(原子层沉积)形成。这是为了实现稳定的晶体结构和组成，并且防止由界面处形成的陷阱导致的负电容器效应降低。以下，将以第一铁电材料层19由氧化铪形成的情况作为形成第一铁电材料层19的方法的示例。
可通过多个单位循环来重复地执行ALD，各个单位循环包括依次执行的前体供给步骤、前体吹扫步骤、氧化剂供给步骤和氧化剂吹扫步骤。在重复地执行多个单位循环时，腔室的内部可被控制为具有300摄氏度(℃)或更低(例如，180℃至300℃的范围)的温度。腔室的内部温度可能影响氧化铪的晶体结构，并且氧化铪需要在300℃或更低的温度下沉积，以便形成具有稳定萤石结构的氧化铪。
在前体供给步骤中，双(甲基-η5-环戊二烯基)二甲基铪、四(二甲胺)铪、四(乙甲胺)铪、双(甲基-η5-环戊二烯基)甲氧基甲基铪、叔丁氧基三(乙甲胺)等可用作铪前体。铪前体可被化学吸附到基底层的表面上，并且形成为单原子层。然后，可向腔室供应吹扫气体以将留在腔室中的前体吹扫到外部。作为吹扫气体，可使用氩气或氮气。
在氧化剂供给步骤中，氧气可用作氧化剂。此时，可在供应氧化剂时同时创建等离子体气氛。此外，可在供应氧化剂之后创建等离子体气氛以将氧吸附到吸附在基底层上的铪前体上。然后，可向腔室供应吹扫气体以将留在腔室中的氧化剂吹扫到外部。
在薄膜沉积完成之后，可执行退火工艺以便修复第一铁电材料层19的界面处的缺陷并使晶体结构稳定。可在氧气氛下在400℃至900℃的温度下执行退火工艺。在氧气氛下执行退火工艺的原因是为了抑制薄膜的组成比的不平衡，并且通过使氧与薄膜内的缺陷结合来改进膜的质量。具体地，当通过ALD形成薄膜时，可去除形成在薄膜中并具有正电荷的点缺陷。
如图11B所示，蚀刻暴露于第一开口18的底表面的预源极层14A以扩大第一开口18。在这种情况下，执行蚀刻工艺以使得穿过第一牺牲层12形成扩大的第一开口18。这是为了将通过后续工艺将形成的沟道层和源极层电联接。
然后，形成第二牺牲层20以间隙填充扩大的第一开口18。第二牺牲层20可由与第一牺牲层12具有蚀刻选择性的材料形成。
如图11C所示，在第一层叠体17上形成多个第一材料层15和多个第二材料层16交替地层叠的第二层叠体21。第一材料层15可被定位在第二层叠体21的最下层和最上层。位于最下层和最上层的第一材料层15可具有相对大的厚度。换言之，与位于最下层和最上层之间的第一材料层15相比，位于最下层和最上层的第一材料层15可具有相对更大的厚度。
然后，通过选择性地蚀刻第二层叠体21直至第二牺牲层20暴露，穿过第二层叠体21形成第二开口22。第二层叠体21和第二开口22用于形成多个存储器单元。
然后，在第二开口22的侧壁上形成存储器层23。存储器层23可形成为电荷捕获层或者电荷捕获层和阻挡层层叠的多层。电荷捕获层可包括氮化物，阻挡层可包括氧化物。
然后，形成第三牺牲层24以间隙填充形成有存储器层23的第二开口22。第三牺牲层24可由与第二牺牲层20相同的材料形成。
如图11D所示，在第二层叠体21上形成一个或更多个第一材料层15和一个或更多个第二材料层16交替地层叠的第三层叠体25。第二材料层16可被定位在第三层叠体25的最下层。第一材料层15可被定位在第三层叠体25的最上层。位于第三层叠体25的最上层的第一材料层15可比位于其下面的第一材料层15具有相对大的厚度。这是为了在后续工艺期间确保用于形成覆盖层的空间。
然后，通过选择性地蚀刻第三层叠体25直至位于第三层叠体25的最下层的第二材料层16暴露来形成第三开口26，然后在第三开口26的侧壁上形成第二铁电材料层27。第二铁电材料层27是负电容器的介电体，并且可对应于图9所示的第二开关元件500的栅极结构510中的第二栅极介电层214。可通过与第一铁电材料层19相同的方法来形成第二铁电材料层27。
然后，在形成有第二铁电材料层27的第三开口26的侧壁上形成第二材料层16，然后通过蚀刻位于第三层叠体25的最下层的第二材料层16直至第三牺牲层24暴露来扩大第三开口26。第三层叠体25和第三开口26用于形成漏极选择晶体管。
如图11E所示，通过穿过第三开口26依次去除第三牺牲层24和第二牺牲层20来形成沟道孔28。结果，第一开口18、第二开口22和第三开口26通过沟道孔28彼此连接。
然后，沿着沟道孔28的表面依次形成隧道介电层29和沟道层30。沟道孔28的表面可指示沟道孔28的侧表面和底表面，隧道介电层29可包括氧化物，沟道层30可包括半导体层。用作沟道层30的半导体层可以是未掺杂杂质的硅层。形成在第一层叠体17中的隧道介电层29可用作图9所示的第一开关元件400的栅极结构410中的第一栅极介电层210。形成在第三层叠体25中的隧道介电层29可用作图9所示的第二开关元件500的栅极结构510中的第一栅极介电层210。
然后，在沟道层30上形成芯柱31以间隙填充沟道孔28。芯柱31可包括氧化物。
然后，使芯柱31凹陷预定厚度，并且在凹陷的空间中形成覆盖层37以与沟道层30抵接。覆盖层37可由掺杂有杂质的半导体层(例如，掺杂有n型杂质的硅层)形成。覆盖层37可用作漏极选择晶体管的漏极。
如图11F所示，穿过第一至第三层叠体17、21和25形成第四开口32以暴露预源极层14A的第一牺牲层12。第四开口32可用于形成公共源极线36或支撑结构。当从顶部看时，第四开口32可具有狭缝形状。
然后，通过第四开口32执行蚀刻工艺以从第一至第三层叠体17、21和25去除第二材料层16。通过选择性地去除第二材料层16的蚀刻工艺，可确保要形成多个栅极导电层的空间。
如图11G所示，通过利用导电材料间隙填充第二材料层16被去除的空间来形成多个栅极导电层33。作为用于形成多个栅极导电层33的导电材料，可使用金属材料。形成在第一层叠体17中的栅极导电层33可用作图9所示的第一开关元件400的栅极结构410中的第一栅电极212和第二栅电极216。形成在第二层叠体21中的栅极导电层33可用作图9所示的各个存储器单元MC1至MCn的栅电极236。形成在第三层叠体25中的栅极导电层33可用作图9所示的第二开关元件500的栅极结构510中的第一栅电极212和第二栅电极216。
然后，执行用于将多个层叠的栅极导电层33彼此隔离的隔离工艺(例如，回蚀工艺)，然后在第四开口32的侧壁上形成间隔物34。间隔物34可形成为选自由氧化物、氮化物和氮氧化物组成的组中的任一种元素的单层或者选自该组的两种或更多种元素的层叠层。
然后，执行用于去除通过第四开口32暴露的第一牺牲层12的蚀刻工艺。连续地，选择性地蚀刻随着第一牺牲层12被去除而暴露的隧道介电层29以暴露沟道层30。
如图11H所示，形成导电层以间隙填充第一牺牲层12被去除的空间。间隙填充第一牺牲层12被去除的空间的导电层可由半导体层(例如，掺杂有n型杂质的第三硅层35)形成。第三硅层35可抵接在沟道层30上，并且第三硅层35的杂质掺杂浓度可高于第一硅层11和第二硅层13的杂质掺杂浓度。
因此，可形成源极层14，其包括第一至第三硅层11、13和35并抵接在沟道层30上。
然后，形成公共源极线36以间隙填充第四开口32并抵接在源极层14上。公共源极线36可由半导体层或者半导体层和金属层层叠的多层形成。半导体层可由掺杂有n型杂质的硅层形成，并且在用于形成掺杂有n型杂质的源极线的第三硅层35的工艺期间一起形成。
在本实施方式中，已经以公共源极线36形成在第四开口32中的情况为例。然而，本实施方式不限于此。在改型中，第四开口32可由介电材料间隙填充，以形成支撑第一至第三层叠体17、21和25的支撑结构。
图12是示出根据实施方式的半导体存储器装置的存储块的电路图。
如图12所示，存储块BLK2可包括源极层SL以及共同联接到多条字线WL1至WLn的多个单元串CS2。多个单元串CS2可联接到多条位线BL。
各个单元串CS2可包括联接到源极层SL的源极选择晶体管SST1和SST2、联接到位线BL的漏极选择晶体管DST1和DST2以及串联联接在源极选择晶体管SST1和SST2与漏极选择晶体管DST1和DST2之间的多个存储器单元MC1至MCn。联接到源极层SL的第一源极选择晶体管SST1和联接到位线BL的第二漏极选择晶体管DST2中的每一个可具有负电容器。
多个存储器单元MC1至MCn的栅极可联接到层叠以彼此间隔开的各条字线WL1至WLn。多条字线WL1至WLn可设置在源极选择线SSL1和SSL2与漏极选择线DSL1和DSL2之间。
第一源极选择线SSL1可联接到第一源极选择晶体管SST1的栅电极，并且第二源极选择线SSL2可联接到第二源极选择晶体管SST2的第一栅电极。第一源极选择晶体管SST1的源极和漏极可联接到源极层SL和第二源极选择晶体管SSTS2的源极。第二源极选择晶体管SST2的漏极可联接到存储器单元MC1。第二源极选择线SSL2可位于第一源极选择线SSL1上方。
第一漏极选择线DSL1可联接到第一漏极选择晶体管DST1的栅电极，并且第二漏极选择线DSL2可联接到第二漏极选择晶体管DST2的第二栅电极。第一漏极选择晶体管DST1的源极和漏极可分别联接到存储器单元MCn和第二漏极选择线DSL2的源极。第二漏极选择线DSL2的漏极可联接到位线BL。第二漏极选择线DSL2可位于第一漏极选择线DSL1上方。
图13是示出根据本实施方式的半导体存储器装置的单元串的立体图。图14是图13所示的区域B的放大横截面图。
如图12至图14所示，根据本实施方式的单元串CS2可包括位于源极层SL和位线BL之间的沟道结构300、多个存储器单元MC1至MCn、第一开关元件400和第二开关元件500。
沟道结构300可将层叠以彼此间隔开的源极层SL和位线BL联接，并且具有在垂直方向上延伸的柱形状。沟道结构300可包括芯柱302、覆盖层306和沟道层304。沟道结构300可具有与图9所示的沟道结构300基本上相同的配置和形状。因此，本文中将省略沟道结构300的附加详细描述。
多个存储器单元MC1至MCn可在围绕沟道结构300的同时层叠以彼此间隔开。在多个存储器单元MC1至MCn当中，分别与第一开关元件400和第二开关元件500相邻定位的存储器单元MC1和MCn可用作虚设单元。存储器单元MC1至MCn中的每一个可包括围绕沟道结构300的存储器结构MS。存储器结构MS可具有与图3所示的第二栅极层叠物GS2基本上相同的配置。此外，存储器结构MS可具有与图9和图10所示的存储器结构MS基本上相同的配置和形状。因此，本文中将省略存储器结构MS的附加详细描述。
第一开关元件400可包括第一栅极结构420和第二栅极结构430，第二开关元件500可包括第一栅极结构420和第二栅极结构530。第一栅极结构420和第二栅极结构520中的每一个可包括负电容器，并且第二栅极结构430和530可分别与第一栅极结构420和520邻近，间隙208设置在其间。第一开关元件400和第二开关元件500可分别位于存储器单元MC1至MCn的一侧和另一侧，同时共享沟道结构300。例如，第一开关元件400可位于源极层SL和存储器单元MC1至MCn之间，并且第二开关元件500可位于位线BL和存储器单元MC1至MCn之间。因此，第一开关元件400可用作源极选择晶体管SST，并且第二开关元件500可用作漏极选择晶体管DST。第一开关元件400和第二开关元件500可在沟道结构300的延伸方向(即，沟道的纵向方向)上具有对称形状。
第一开关元件400和第二开关元件500可分别包括第一栅极结构420和第二栅极结构520以及第一栅极结构430和第二栅极结构530，其具有GAA(全环绕栅极)结构以围绕沟道结构300。
第一栅极结构420和520中的每一个可具有与图3所示的第一栅极层叠物GS1基本上相同的配置。即，第一栅极结构420和520中的每一个可包括第一栅极介电层220、第二栅极介电层222和第一栅电极224。第一栅极介电层220可围绕沟道层304，第二栅极介电层222可围绕第一栅极介电层220，并且包括具有自感生负电容的铁电材料，并且第一栅电极224可围绕第二栅极介电层222并且具有平面形状。由于第一栅极结构420和520中的每一个具有与图3所示的第一栅极层叠物GS1基本上相同的配置，所以本文中将省略其附加详细描述。
第二栅极结构430和530中的每一个可具有与图3所示的第二栅极层叠物GS2基本上相同的配置。此外，第二栅极结构430和530中的每一个可具有与各个存储器单元MC1至MCn的存储器结构MS基本上相同的配置。即，第二栅极结构430和530中的每一个可包括围绕沟道层304的隧道介电层230、围绕隧道介电层230的电荷捕获层232、围绕电荷捕获层232的阻挡层234以及围绕阻挡层234并具有平面形状的第二栅电极236。由于第二栅极结构430和530中的每一个具有与图3所示的第二栅极层叠物GS2基本上相同的配置，所以本文中将省略其附加详细描述。
在第一开关元件400的第一栅极结构420和第二栅极结构430中，第一栅电极224和第二栅电极236可分别用作第一源极选择线SSL1和第二源极选择线SSL2。因此，第一开关元件400的第一栅极结构420和第二栅极结构430可分别用作第一源极选择晶体管SST1和第二源极选择晶体管SST2的栅极。
在第二开关元件500的第一栅极结构520和第二栅极结构530中，第一栅电极224和第二栅电极236可分别用作第二漏极选择线DSL2和第一漏极选择线DSL1。因此，第二开关元件500的第一栅极结构520和第二栅极结构530可分别用作第二漏极选择晶体管DST2和第一漏极选择晶体管DST1的栅极。
第一开关元件400和第二开关元件500的导通操作和截止操作可按照与图4所示基本上相同的方式执行。此外，可使用公知方法来对源极层SL、位线BL和存储器单元MC1至MCn执行编程操作、擦除操作和读操作。
在本实施方式中，已经以第一开关元件400和第二开关元件500中的每一个包括负电容器的情况为例。然而，本实施方式不限于此。在改型中，仅第一开关元件400和第二开关元件500之一可包括负电容器。
如上所述，根据本实施方式的半导体存储器装置可包括各自具有负电容器的第一开关元件400和第二开关元件500，从而改进半导体存储器装置的操作速度和操作可靠性。
图15A至图15I是示出根据实施方式的半导体存储器装置的制造方法的横截面图。作为参考，图15A至图15I是用于描述图12至图14所示的半导体存储器装置的制造方法的示例的横截面图。出于工艺上的原因，图15A至图15I的横截面形状可与图13的横截面形状部分地不同。
如图15A所示，在具有预定结构(例如，形成在其中的外围电路)的基板50上形成预源极层54A。预源极层54A可形成为使得第一牺牲层52被插入在掺杂有杂质的半导体层之间的形状。例如，预源极层54A可形成为掺杂有n型杂质的第一硅层51、第一牺牲层52和掺杂有n型杂质的第二硅层53依次层叠的层叠层。
尽管未示出，在形成预源极层54A之前，可在预源极层54A和基板50之间形成隔离介电层。隔离介电层可用于将预源极层54A和基板50彼此电隔离，并且防止在工艺之间对基板50的损坏。
然后，形成一个或更多个第一材料层55和一个或更多个第二材料层56交替地层叠的第一层叠体57，然后穿过第一层叠体57和预源极层54A的第一牺牲层52形成第一开口58。第一层叠体57和第一开口58用于形成源极选择晶体管。第一材料层55可被定位在第一层叠体57的最下层和最上层。通过后续工艺，第一材料层55可用作将层叠的栅极导电层彼此隔离的层间介电层，并且第二材料层56可用作用于形成栅极导电层的牺牲层。对于该结构，第一材料层55可由与第二材料层56具有蚀刻选择性的材料形成。例如，第一材料层55可包括氧化物，第二材料层56可包括氮化物。
如图15B所示，沿着第一开口58的表面形成第一铁电材料层59。第一开口58的表面可指示第一开口58的侧表面和底表面。第一铁电材料层59是负电容器的介电材料，并且可用作第一选择晶体管的第二栅极介电层。第一铁电材料层59可通过ALD在300℃或更低的温度下形成。在薄膜沉积完成之后，可在400℃至900℃的温度下执行退火工艺。
然后，在第一铁电材料层59上形成第二牺牲层60以间隙填充第一开口58。第二牺牲层60可用于在后续工艺之间保护第一铁电材料层59。
如图15C所示，形成多个第一材料层55和多个第二材料层56交替地层叠的第二层叠体61。第二材料层56可被定位在第二层叠体61的最下层，并且第一材料层55可被定位在第二层叠体61的最上层。位于最上层的第一材料层55可比位于其下面的第一材料层55具有相对大的厚度。这是为了在后续工艺期间确保用于形成覆盖层的空间。
然后，选择性地蚀刻第二层叠体61以形成暴露第二牺牲层60的第二开口62，并且在第二开口62的侧壁上形成存储器层63。存储器层63可形成为电荷捕获层或者电荷捕获层和阻挡层层叠的层叠层。电荷捕获层可包括氮化物，阻挡层可包括氧化物。
如图15D所示，去除通过第二开口62暴露的第二牺牲层60以形成沟道孔，第一开口58和第二开口62通过该沟道孔彼此连接，并且隧道介电层64和沟道层65依次形成在沟道孔的表面上。隧道介电层64可包括氧化物，沟道层65可包括半导体层。形成在第一层叠体57上的隧道介电层64可用作源极选择晶体管的栅极介电层。
然后，在沟道层65上形成芯柱66以间隙填充沟道孔。芯柱66可包括氧化物。
然后，部分地且选择性地蚀刻第二层叠体61、存储器层63、隧道介电层64、沟道层65和芯柱66以形成第三开口67。第三开口67可用于形成第二选择晶体管，并且至少通过第二层叠体61的第二材料层56当中的位于最上层的第二材料层56形成。
如图15E所示，在第三开口67的侧壁上形成第二铁电材料层68。第二铁电材料层68可包括具有自感生负电容的铁电材料作为负电容器的介电材料。
然后，在形成有第二铁电材料层68的第三开口67的侧壁上依次形成隧道介电层64、沟道层65和芯柱66。隧道介电层64可用作漏极选择晶体管的栅极介电层。
在本实施方式中，已经以在形成第三开口67和第二铁电材料层68之后再次形成隧道介电层64、沟道层65和芯柱66的情况为例。然而，本实施方式不限于此。在改型中，可不形成第三开口67，并且牺牲层可用于横跨第一至第三开口58、62和67一次形成隧道介电层64、沟道层65和芯柱66。例如，在形成第二开口62之后，可形成牺牲层以部分地填充第二开口62，并且可在第二开口62的顶侧壁上形成第二铁电材料层68。然后，可去除第一开口58和第二开口62内的牺牲层，并且可依次形成隧道介电层64、沟道层65和芯柱66。
然后，使芯柱66凹陷预定厚度，并且在凹陷的空间中形成覆盖层69以抵接在沟道层65上。覆盖层69可由掺杂有杂质的半导体层(例如，掺杂有n型杂质的硅层)形成。覆盖层69可用作第二选择晶体管的结区域(例如，漏极)。
如图15F所示，穿过第一层叠体57和第二层叠体61形成第四开口70以暴露预源极层54A的第一牺牲层52。第四开口70可用于形成公共源极线74或支撑结构。当从顶部看时，第四开口70可具有狭缝形状。
然后，通过第四开口70从第一层叠体57和第二层叠体61去除第二材料层56。通过选择性地去除第二材料层56的蚀刻工艺，可确保要形成栅极导电层的空间。
如图15G所示，通过利用导电材料间隙填充第二材料层56被去除的空间来形成多个栅极导电层71。作为用于形成栅极导电层的导电材料，可使用金属材料。
然后，执行用于将多个层叠的栅极导电层71彼此隔离的隔离工艺(例如，回蚀工艺)，然后在第四开口70的侧壁上形成间隔物72。间隔物72可形成为由选自由氧化物、氮化物和氮氧化物组成的组中的任一种元素形成的单层或者选自该组的两种或更多种元素的层叠层。
如图15H所示，去除通过第四开口70暴露的预源极层54A的第一牺牲层52，并且依次去除随着第一牺牲层52被去除而暴露的隧道介电层64和第一铁电材料层59以暴露沟道层65。
如图15I所示，形成导电层以间隙填充第一牺牲层52被去除的空间。间隙填充第一牺牲层52被去除的空间的导电层可由半导体层(例如，掺杂有n型杂质的第三硅层73)形成。第三硅层73可抵接在沟道层65上，并且第三硅层73的杂质掺杂浓度可高于第一硅层51和第二硅层53的杂质掺杂浓度。
因此，可形成源极层54，其包括第一至第三硅层51、53和73并抵接在沟道层65上。
然后，形成公共源极线74，其间隙填充第四开口70并抵接在源极层54上。公共源极线74可由半导体层或者半导体层和金属层层叠的层叠层形成。半导体层可由掺杂n型杂质的硅层形成，并且在用于形成掺杂有n型杂质的源极线的第三硅层73的工艺期间一起形成。
在本实施方式中，已经以公共源极线74形成在第四开口70中的情况为例。然而，本实施方式不限于此。在改型中，第四开口70可由介电材料间隙填充，以形成支撑第一层叠体57和第二层叠体61的支撑结构。
图16是示出根据实施方式的半导体存储器装置的存储块的电路图。
如图16所示，存储块BLK3可包括源极层SL以及共同联接到多条字线WL1至WLn的多个单元串CS3。多个单元串CS3可联接到多条位线BL。
各个单元串CS3可包括联接到源极层SL的源极选择晶体管SST1和SST2、联接到位线BL的漏极选择晶体管DST以及串联联接在源极选择晶体管SST1和SST2与漏极选择晶体管DST之间的多个存储器单元MC1至MCn。联接到源极层SL的第一源极选择晶体管SST1和联接到位线BL的漏极选择晶体管DST中的每一个可具有负电容器。
多个存储器单元MC1至MCn的栅极可联接到层叠以彼此间隔开的各条字线WL1至WLn。多条字线WL1至WLn可设置在源极选择线SSL1和SSL2与漏极选择线DSL1和DSL2之间。
第一源极选择线SSL1可联接到第一源极选择晶体管SST1的栅电极，并且第二源极选择线SSL2可联接到第二源极选择晶体管SST2的第一栅电极。第一源极选择晶体管SST1的源极和漏极可分别联接到源极层SL和第二源极选择晶体管SSTS2的源极。第二源极选择晶体管SST2的漏极可联接到存储器单元MC1。第二源极选择线SSL2可位于第一源极选择线SSL1上方。
第一漏极选择线DSL1可联接到漏极选择晶体管DST的第一栅电极，并且第二漏极选择线DSL2可联接到漏极选择晶体管DST的第二栅电极。漏极选择晶体管DST的第一栅电极可用于控制负电容。漏极选择晶体管DST的第二栅电极可用于控制沟道的导通/截止。
图17是示出根据本实施方式的半导体存储器装置的单元串的立体图。
如图16和图17所示，根据本实施方式的单元串CS3可包括位于源极层SL和位线BL之间的沟道结构300、多个存储器单元MC1至MCn、第一开关元件400和第二开关元件500。
沟道结构300可将层叠以彼此间隔开的源极层SL和位线BL连接，并且具有在垂直方向上延伸的柱形状。沟道结构300可包括芯柱302、覆盖层306和沟道层304。沟道结构300可具有与图9所示的沟道结构300基本上相同的配置和形状。因此，本文中将省略沟道结构300的附加详细描述。
多个存储器单元MC1至MCn可在围绕沟道结构300的同时层叠以彼此间隔开。在多个存储器单元MC1至MCn当中，分别与第一开关元件400和第二开关元件500相邻定位的存储器单元MC1和MCn可用作虚设单元。存储器单元MC1至MCn中的每一个可包括围绕沟道结构300的存储器结构MS。存储器结构MS可具有与图3所示的第二栅极层叠物GS2基本上相同的配置。此外，存储器结构MS可具有与图9和图10所示的存储器结构MS基本上相同的配置和形状。因此，本文中将省略存储器结构MS的附加详细描述。
第一开关元件400可包括第一源极选择晶体管SST1和第二源极选择晶体管SST2。第一开关元件400可包括：第一栅极结构420，其包括负电容器；以及第二栅极结构430，其与第一栅极结构420邻近，间隙设置在其间。第一栅极结构420可包括具有自感生负电容的铁电材料。第一开关元件400可具有与图3所示的开关元件SE2基本上相同的配置。第一开关元件400可具有与图13和图14所示的第一开关元件400基本上相同的配置和形状。因此，本文中将省略第一开关元件400的附加详细描述。
第二开关元件500可包括漏极选择晶体管DST。第二开关元件500可包括栅极结构510，栅极结构510包括负电容器。栅极结构510可包括选择性地具有负电容的铁电材料。第二开关元件500可具有与图1所示的开关元件SE1基本上相同的配置。第二开关元件500可具有与图9和图10所示的第二开关元件500基本上相同的配置和形状。因此，本文中将省略第二开关元件500的附加详细描述。
第一开关元件400的导通操作和截止操作可按照与图4所示基本上相同的方式执行。第二开关元件500的导通操作和截止操作可按照与图2所示基本上相同的方式执行。此外，可使用公知方法来对源极层SL、位线BL和存储器单元MC1至MCn执行编程操作、擦除操作和读操作。
如上所述，根据本实施方式的半导体存储器装置可包括各自具有负电容器的第一开关元件400和第二开关元件500，从而改进半导体存储器装置的操作速度和操作可靠性。
第一开关元件400可包括具有自感生负电容的铁电材料作为负电容器的介电层，并且包括可独立控制的第一栅极结构420和第二栅极结构430，这使得可高速控制多个单元串CS3，而不会增加层叠的源极选择晶体管SST1和SST2的数量。
此外，第二开关元件500可包括选择性地具有负电容的铁电材料作为负电容器的介电层，并且使用施加到栅极结构510的偏压来选择性地控制容量沟道的电容极性和电位电平，从而改进半导体存储器装置的操作速度和操作可靠性。具体地，第二开关元件500可改进擦除操作的可靠性。
图18是示出根据实施方式的半导体存储器装置的存储块的电路图。
如图18所示，存储块BLK4可包括源极层SL以及共同联接到多条字线WL1至WLn的多个单元串CS4。多个单元串CS4可联接到多条位线BL。
各个单元串CS4可包括联接到源极层SL的源极选择晶体管SST1至SST3、联接到位线BL的漏极选择晶体管DST以及串联联接在源极选择晶体管SST1至SST3与漏极选择晶体管DST之间的多个存储器单元MC1至MCn。源极选择晶体管SST1至SST3和漏极选择晶体管DST中的每一个可包括负电容器。
多个存储器单元MC1至MCn的栅极可联接到层叠以彼此间隔开的各条字线WL1至WLn。多条字线WL1至WLn可设置在源极选择线SSL1至SSL4与漏极选择线DSL1和DSL2之间。
第一源极选择线SSL1可联接到第一源极选择晶体管SST1的栅电极，并且第二源极选择线SSL2可联接到第二源极选择晶体管SST2的栅电极。第三源极选择线SSL3和第四源极选择线SSL4可分别联接到第三源极选择晶体管SST3的第一栅电极和第二栅电极。第一源极选择晶体管SST1至第三源极选择晶体管SST3可串联联接，第一源极选择晶体管SST1的一侧可联接到源极层SL，并且第三源极选择晶体管SST3的另一侧可联接到存储器单元MC1。
第一漏极选择线DSL1可联接到漏极选择晶体管DST的第一栅电极，并且第二漏极选择线DSL2可联接到漏极选择晶体管DST的第二栅电极。
图19是示出根据本实施方式的半导体存储器装置的单元串的立体图。
如图18和图19所示，根据本实施方式的单元串CS4可包括位于源极层SL和位线BL之间的沟道结构300、多个存储器单元MC1至MCn、第一开关元件400和第二开关元件500。
沟道结构300可将层叠以彼此间隔开的源极层SL和位线BL连接，并且具有在垂直方向上延伸的柱形状。沟道结构300可包括芯柱302、覆盖层306和沟道层304。沟道结构300可具有与图9所示的沟道结构300基本上相同的配置和形状。因此，本文中将省略沟道结构300的附加详细描述。
多个存储器单元MC1至MCn可在围绕沟道结构300的同时层叠以彼此间隔开。在多个存储器单元MC1至MCn当中，分别与第一开关元件400和第二开关元件500相邻定位的存储器单元MC1和MCn可用作虚设单元。存储器单元MC1至MCn中的每一个可包括围绕沟道结构300的存储器结构MS。存储器结构MS可具有与图3所示的第二栅极层叠物GS2基本上相同的配置。此外，存储器结构MS可具有与图9和图10所示的存储器结构MS基本上相同的配置。因此，本文中将省略存储器结构MS的附加详细描述。
第二开关元件500可包括漏极选择晶体管DST。第二开关元件500可包括栅极结构540，栅极结构540包括负电容器。栅极结构540可包括选择性地具有负电容的铁电材料。第二开关元件500可具有与图1所示的开关元件SE1基本上相同的配置。第二开关元件500可具有与图9和图10所示的第二开关元件500基本上相同的配置和形状。因此，本文中将省略第二开关元件500的附加详细描述。
第一开关元件400可包括第一源极选择晶体管SST1至第三源极选择晶体管SST3。第一开关元件400可包括层叠以彼此间隔开的第一至第三栅极结构440、450和460，并且各自具有负电容器。第一栅极结构440和第二栅极结构450中的每一个可具有与图3所示的第一栅极层叠物GS1基本上相同的配置。因此，第一栅极结构440和第二栅极结构450中的每一个可包括具有自感生负电容的铁电材料。第一栅极结构440和第二栅极结构450中的每一个可具有与图13所示的第一开关元件400的第二栅极结构430基本上相同的配置和形状。因此，本文中将省略第一开关元件400的第一栅极结构440和第二栅极结构450的附加详细描述。
在第一开关元件400中，第三栅极结构460可具有与图1所示的栅极层叠物GS基本上相同的配置。因此，第三栅极结构460可包括选择性地具有负电容的铁电材料。此外，第三栅极结构460可具有与图9所示的第一开关元件400的栅极结构410基本上相同的配置和形状。因此，本文中将省略第一开关元件400的第三栅极结构460的附加详细描述。
第一开关元件400被配置为包括层叠以彼此间隔开的第一源极选择晶体管SST1至第三源极选择晶体管SST3而第二开关元件500被配置为包括一个漏极选择晶体管DST的原因源自沟道结构300的形状。例如，由于工艺上的原因，沟道结构300具有这样的结构：第一开关元件400所在的下端不可避免地具有比第二开关元件500所在的上端更小的直径。因此，当第一开关元件400被配置为包括比第二开关元件500更多的晶体管时，该配置可减小对与第一开关元件400相邻的存储器单元MC1的影响。此外，由于沟道结构300中位于具有相对小的直径的下端的晶体管的阈值电压对施加到栅电极的偏压反应更灵敏，所以操作特性可改进。即，当第一开关元件400被配置为包括比第二开关元件500更多的晶体管时，可改进半导体存储器装置的操作可靠性。
第一开关元件400中的第一栅极结构440和第二栅极结构450的导通操作和截止操作可按照与图4所示基本上相同的方式执行。第一开关元件400中的第三栅极结构460的导通操作和截止操作以及第二开关元件500的导通操作和截止操作可按照与图2所示基本上相同的方式执行。此外，可使用公知方法来对源极层SL、位线BL和存储器单元MC1至MCn执行编程操作、擦除操作和读操作。
如上所述，根据本实施方式的半导体存储器装置可包括各自具有负电容器的第一开关元件400和第二开关元件500，从而改进半导体存储器装置的操作速度和操作可靠性。
第一开关元件400可包括具有自感生负电容的铁电材料作为负电容器的介电层，并且包括可独立地控制的第一栅极结构440和第二栅极结构450，这使得可高速控制多个单元串CS4，而不会增加层叠的源极选择晶体管SST1至SST3的数量。
此外，第一开关元件400可包括第三栅极结构460，第三栅极结构460包括选择性地具有负电容的铁电材料作为负电容器的介电层，因此使用施加到第三栅极结构460的偏压来选择性地控制容量沟道的电容极性和电位电平，从而改进半导体存储器装置的操作速度和操作可靠性。
图20是示出根据实施方式的半导体存储器装置的存储块的电路图。
如图20所示，存储块BLK5可包括源极层SL以及共同联接到多条字线WL1至WLn的多个单元串CS5。多个单元串CS5可联接到多条位线BL。
各个单元串CS5可包括联接到源极层SL的源极选择晶体管SST1至SST3、联接到位线BL的漏极选择晶体管DST1和DST2以及串联联接在源极选择晶体管SST1至SST3与漏极选择晶体管DST1和DST2之间的多个存储器单元MC1至MCn。源极选择晶体管SST1至SST3和漏极选择晶体管DST1和DST2中的每一个可包括负电容器。
多个存储器单元MC1至MCn的栅极可联接到层叠以彼此间隔开的各条字线WL1至WLn。多条字线WL1至WLn可设置在源极选择线SSL1至SSL4与漏极选择线DSL1至DSL3之间。
第一源极选择线SSL1可联接到第一源极选择晶体管SST1的栅电极，并且第二源极选择线SSL2可联接到第二源极选择晶体管SST2的栅电极。第三源极选择线SSL3和第四源极选择线SSL4可分别联接到第三源极选择晶体管SST3的第一栅电极和第二栅电极。第一源极选择晶体管SST1至第三源极选择晶体管SST3可串联联接，第一源极选择晶体管SST1的一侧可联接到源极层SL，并且第三源极选择晶体管SST3的另一侧可联接到存储器单元MC1。
第一漏极选择线DSL1和第二漏极选择线DSL2可分别联接到第一漏极选择晶体管DST1的第一栅电极和第二栅电极。第三漏极选择线DSL3可联接到第二漏极选择晶体管DST2的栅电极。第一漏极选择晶体管DST1和第二漏极选择晶体管DST2可串联联接，第一漏极选择晶体管DST1的一侧可联接到存储器单元MCn，并且第二漏极选择晶体管DST2的另一侧可联接到位线BL。
图21是示出根据本实施方式的半导体存储器装置的单元串的立体图。
如图20和图21所示，根据实施方式的单元串CS5可包括位于源极层SL和位线BL之间的沟道结构300、多个存储器单元MC1至MCn、第一开关元件400和第二开关元件500。沟道结构300、多个存储器单元MC1至MCn和第一开关元件400可分别具有与图19所示的沟道结构300、多个存储器单元MC1至MCn和第一开关元件400基本上相同的配置和形状。因此，本文中将省略其附加详细描述。
第二开关元件500可包括第一漏极选择晶体管DST1和第二漏极选择晶体管DST2。第二开关元件500可包括各自具有负电容器的第一栅极结构540和第二栅极结构550。
在第二开关元件500中，第一栅极结构540可具有与图1所示的栅极层叠物GS基本上相同的配置。因此，第一栅极结构540可包括选择性地具有负电容的铁电材料。此外，第一栅极结构540可具有与图9所示的第二开关元件500的栅极结构510基本上相同的配置和形状。因此，本文中将省略第二开关元件500的第一栅极结构540的附加详细描述。
在第二开关元件500中，第二栅极结构550可具有与图3所示的第一栅极层叠物GS基本上相同的配置。因此，第二栅极结构550可包括具有自感生负电容的铁电材料。此外，第二栅极结构550可具有与图13所示的第二开关元件500的第二栅极结构530基本上相同的配置和形状。因此，本文中将省略第二开关元件500的第二栅极结构550的附加详细描述。
第一开关元件400中的第一栅极结构440和第二栅极结构450的导通操作和截止操作可按照与图4所示基本上相同的方式执行。第二开关元件500中的第二栅极结构550的导通操作和截止操作可按照与图4所示基本上相同的方式执行。第一开关元件400中的第三栅极结构460的导通操作和截止操作以及第二开关元件500中的第一栅极结构540的导通操作和截止操作可按照与图2所示基本上相同的方式执行。此外，可使用公知方法来对源极层SL、位线BL和存储器单元MC1至MCn执行编程操作、擦除操作和读操作。
如上所述，根据本实施方式的半导体存储器装置可包括各自具有负电容器的第一开关元件400和第二开关元件500，从而改进半导体存储器装置的操作速度和操作可靠性。
此外，第二开关元件500可包括第一栅极结构540，第一栅极结构540包括选择性地具有负电容的铁电材料作为负电容器的介电层，因此使用施加到第一栅极结构540的偏压来选择性地控制容量沟道的电容极性和电位电平，从而改进半导体存储器装置的操作速度和操作可靠性。
此外，第二开关元件500可包括第二栅极结构550，第二栅极结构550包括具有自感生负电容的铁电材料作为负电容器的介电层，从而改进半导体存储器装置的操作速度和操作可靠性。具体地，第二开关元件500可改进擦除操作的可靠性。
图22是示出根据实施方式的存储器系统的配置的框图。
如图22所示，存储器系统1100包括存储器装置1120和存储控制器1110。
存储器装置1120可包括：多个存储器单元，其共享沟道结构；以及第一开关元件，其在共享沟道结构的同时联接到存储器单元的一侧，并且包括负电容器。第一开关元件可包括：第一栅极介电层，其围绕沟道结构；第一栅电极，其围绕第一栅极介电层；第二栅极介电层，其围绕第一栅电极的一部分并且包括响应于施加到第一栅电极的偏压而具有负电容的铁电材料；以及第二栅电极，其围绕第二栅极介电层并具有平面形状。
存储器装置1120可包括：多个存储器单元，其共享沟道结构；以及第一开关元件，其在共享沟道结构的同时联接到存储器单元的一侧，并且包括负电容器。第一开关元件可包括层叠以彼此间隔开的第一栅极结构和第二栅极结构。第一栅极结构可包括：第一栅极介电层，其围绕沟道结构；第二栅极介电层，其围绕第一栅极介电层并且包括具有自感生负电容的铁电材料；以及第一栅电极，其围绕第二栅极介电层并具有平面形状。第二栅极结构可包括存储器层和第二栅电极。存储器层可围绕沟道结构并且包括电荷捕获层，第二栅电极可围绕存储器层并且具有平面形状。
存储器装置1120可包括具有负电容器的开关元件，从而改进存储器装置1120的操作速度和操作可靠性。
存储器装置1120可以是包括多个闪存芯片的多芯片封装。
存储控制器1110可被配置为控制存储器装置1120，并且包括SRAM(静态随机存取存储器)1111、CPU(中央处理单元)1112、主机接口1113、纠错块1114和存储器接口1115。SRAM 1111用作CPU 1112的工作存储器，CPU 1112对存储控制器1110的数据交换执行总体控制操作，并且主机接口1113包括连接到存储器系统1100的主机的数据交换协议。纠错块1114检测并纠正包括在从存储器装置1120读取的数据中的错误，并且存储器接口1115与存储器装置1120执行接口。另外，存储控制器1110还可包括ROM(只读存储器)以存储用于与主机接口的数据。
图23是示出根据实施方式的计算系统的配置的框图。
如图23所示，计算系统1200可包括电联接到系统总线1260的CPU 1220、RAM1230、用户接口1240、调制解调器1250和存储器系统1210。计算系统1200可以是移动装置。
存储器系统1210可包括：多个存储器单元，其共享沟道结构；以及第一开关元件，其在共享沟道结构的同时联接到存储器单元的一侧，并且包括负电容器。第一开关元件可包括：第一栅极介电层，其围绕沟道结构；第一栅电极，其围绕第一栅极介电层；第二栅极介电层，其围绕第一栅电极的一部分并且包括响应于施加到第一栅电极的偏压而具有负电容的铁电材料；以及第二栅电极，其围绕第二栅极介电层并具有平面形状。
存储器系统1210可包括：多个存储器单元，其共享沟道结构；以及第一开关元件，其在共享沟道结构的同时联接到存储器单元的一侧并且包括负电容器。第一开关元件可包括层叠以彼此间隔开的第一栅极结构和第二栅极结构。第一栅极结构可包括：第一栅极介电层，其围绕沟道结构；第二栅极介电层，其围绕第一栅极介电层并且包括具有自感生负电容的铁电材料；以及第一栅电极，其围绕第二栅极介电层并且具有平面形状。第二栅极结构可包括存储器层和第二栅电极。存储器层可围绕沟道结构并且包括电荷捕获层，第二栅电极可围绕存储器层并且具有平面形状。
存储器系统1210可包括具有负电容器的开关元件，从而改进存储器系统1210的操作速度和操作可靠性。
尽管上面描述了各种实施方式，但是本领域技术人员将理解，所描述的实施方式仅是示例。因此，不应基于所描述的实施方式来限制本文所描述的数据存储装置的操作方法。
相关申请的交叉引用
本申请要求在韩国知识产权局于2020年3月2日提交的韩国申请号10-2020-0025786以及于2020年9月29日提交的10-2020-0126547的优先权，其整体以引用方式并入本文。

Claims (64)

1.一种开关元件，该开关元件包括：
第一栅极介电层，该第一栅极介电层形成在基板上方；
第二栅极介电层，该第二栅极介电层形成在所述第一栅极介电层上方以与所述第一栅极介电层的一部分交叠，并且包括铁电材料；
第二栅电极，该第二栅电极形成在所述第二栅极介电层上方；以及
第一栅电极，该第一栅电极位于所述第一栅极介电层和所述第二栅极介电层之间，并且被配置为控制所述第二栅极介电层选择性地具有负电容。
2.根据权利要求1所述的开关元件，其中，所述第一栅电极包括位于所述第一栅极介电层和所述第二栅极介电层之间的第一区域以及从所述第一区域延伸并且与所述第二栅电极的侧壁邻近的第二区域，并且所述第二区域与所述第二栅电极的侧壁之间设置有间隙。
3.根据权利要求2所述的开关元件，其中，所述间隙的线宽至少大于所述第一栅极介电层的厚度。
4.根据权利要求1所述的开关元件，其中，所述第二栅极介电层包括具有萤石结构的金属氧化物，该萤石结构具有选自立方晶系、四方晶系和单斜晶系的一个或更多个稳定组成区域。
5.根据权利要求4所述的开关元件，其中，所述第二栅极介电层具有1nm至20nm的厚度。
6.根据权利要求1所述的开关元件，其中，在所述开关元件截止时，所述第一栅电极和所述第二栅电极中的每一个具有截止电压电平，并且在导通操作时间中，第一导通电压和第二导通电压分别被施加到所述第一栅电极和所述第二栅电极，
其中，所述第一导通电压从所述截止电压电平扫掠到低于所述截止电压电平的第一电压电平，并且从所述第一电压电平连续地扫掠到第二电压电平，所述第二电压电平高于所述截止电压电平并且具有与所述第一电压电平不同的极性，并且
所述第二导通电压从所述截止电压电平扫掠到第三电压电平，所述第三电压电平高于所述截止电压电平。
7.根据权利要求6所述的开关元件，其中，所述第一导通电压从所述截止电压电平扫掠到所述第一电压电平的时间点早于所述第二导通电压从所述截止电压电平扫掠到所述第三电压电平的时间点。
8.根据权利要求6所述的开关元件，其中，所述截止电压电平包括接地电位，所述第一电压电平具有负极性，并且所述第二电压电平和所述第三电压电平具有正极性。
9.一种开关元件，该开关元件包括：
第一栅极层叠物，该第一栅极层叠物形成在基板上方；以及
一个或更多个第二栅极层叠物，所述一个或更多个第二栅极层叠物形成在所述基板上方并且与所述第一栅极层叠物邻近，
其中，所述第一栅极层叠物包括依次层叠在所述基板上方的第一栅极介电层、第一栅电极、第二栅极介电层和第二栅电极，所述第二栅极介电层包括响应于施加到所述第一栅电极的偏压而具有负电容的铁电材料，并且
所述第二栅极层叠物包括依次层叠在所述基板上方的第三栅极介电层、第四栅极介电层和第三栅电极，所述第四栅极介电层包括具有自感生负电容的铁电材料。
10.根据权利要求9所述的开关元件，其中，所述第二栅极介电层与所述第一栅极介电层的一部分交叠，并且
所述第一栅电极包括位于所述第一栅极介电层和所述第二栅极介电层之间的第一区域以及从所述第一区域延伸并与所述第二栅电极的侧壁邻近的第二区域，并且所述第二区域与所述第二栅电极的侧壁之间设置有间隙。
11.根据权利要求10所述的开关元件，其中，所述间隙的线宽至少大于所述第一栅极介电层的厚度，并且小于所述第一栅极层叠物和所述第二栅极层叠物之间的距离。
12.根据权利要求10所述的开关元件，其中，所述第二栅电极的一个侧壁面向所述第三栅电极，并且所述第二栅电极的另一侧壁面向所述第一栅电极的所述第二区域。
13.根据权利要求9所述的开关元件，其中，所述第二栅极介电层和所述第四栅极介电层中的每一个包括具有萤石结构的金属氧化物，该萤石结构具有选自立方晶系、四方晶系和单斜晶系的一个或更多个稳定组成区域。
14.根据权利要求13所述的开关元件，其中，所述第二栅极介电层的厚度大于所述第四栅极介电层。
15.根据权利要求14所述的开关元件，其中，所述第二栅极介电层具有1nm至20nm的厚度，并且所述第四栅极介电层具有1nm至10nm的厚度。
16.根据权利要求9所述的开关元件，其中，所述第一栅极层叠物的线宽等于或大于所述第二栅极层叠物的线宽。
17.根据权利要求9所述的开关元件，其中，在所述开关元件截止时，所述第一栅电极、所述第二栅电极和所述第三栅电极中的每一个具有截止电压电平，并且在导通操作时间中，第一导通电压、第二导通电压和第三导通电压分别被施加到所述第一栅电极、所述第二栅电极和所述第三栅电极，
其中，所述第一导通电压从所述截止电压电平扫掠到低于所述截止电压电平的第一电压电平，并且从所述第一电压电平连续地扫掠到第二电压电平，所述第二电压电平高于所述截止电压电平并且具有与所述第一电压电平不同的极性，并且
所述第二导通电压和所述第三导通电压分别从所述截止电压电平扫掠到高于所述截止电压电平的第三电压电平和第四电压电平。
18.根据权利要求17所述的开关元件，其中，所述第一导通电压从所述截止电压电平扫掠到所述第一电压电平的时间点早于所述第二导通电压从所述截止电压电平扫掠到所述第三电压电平的时间点和所述第三导通电压从所述截止电压电平扫掠到所述第四电压电平的时间点。
19.根据权利要求18所述的开关元件，其中，所述第三导通电压从所述截止电压电平扫掠到所述第四电压电平的时间点等于或早于所述第二导通电压从所述截止电压电平扫掠到所述第三电压电平的时间点。
20.根据权利要求17所述的开关元件，其中，所述截止电压电平包括接地电位，所述第一电压电平具有负极性，并且所述第二电压电平、所述第三电压电平和所述第四电压电平具有正极性。
21.一种开关元件，该开关元件包括：
第一栅极层叠物，该第一栅极层叠物形成在基板上方；以及
第二栅极层叠物，该第二栅极层叠物形成在所述基板上方并且与所述第一栅极层叠物邻近，
其中，所述第一栅极层叠物包括依次层叠在所述基板上方的第一栅极介电层、第二栅极介电层和第一栅电极，所述第二栅极介电层包括具有自感生负电容的铁电材料，并且
所述第二栅极层叠物包括依次层叠在所述基板上方的存储器层和第二栅电极，所述存储器层包括电荷捕获层。
22.根据权利要求21所述的开关元件，其中，所述第二栅极介电层包括具有萤石结构的金属氧化物，该萤石结构具有选自立方晶系、四方晶系和单斜晶系的一个或更多个稳定组成区域。
23.根据权利要求22所述的开关元件，其中，所述第二栅极介电层具有1nm至10nm的厚度。
24.根据权利要求21所述的开关元件，其中，所述第二栅极层叠物通过将电荷注入到所述电荷捕获层中或去除所注入的电荷来在预定范围内变化阈值电压值。
25.根据权利要求21所述的开关元件，其中，所述存储器层包括位于所述基板和所述电荷捕获层之间的隧道介电层以及位于所述电荷捕获层和所述第二栅电极之间的阻挡层，
其中，所述隧道介电层和所述阻挡层包括氧化物，并且所述电荷捕获层包括氮化物。
26.根据权利要求21所述的开关元件，其中，所述第一栅极层叠物的线宽等于或大于所述第二栅极层叠物的线宽。
27.一种半导体存储器装置，该半导体存储器装置包括：
多个存储器单元，所述多个存储器单元被配置为共享沟道结构；以及
第一开关元件，所述第一开关元件被配置为共享所述沟道结构并且联接到所述存储器单元的一侧，
其中，所述第一开关元件包括：
第一栅极介电层，该第一栅极介电层围绕所述沟道结构；
第一栅电极，该第一栅电极围绕所述第一栅极介电层；
第二栅极介电层，该第二栅极介电层围绕所述第一栅电极的一部分，并且包括响应于施加到所述第一栅电极的偏压而具有负电容的铁电材料；以及
第二栅电极，该第二栅电极围绕所述第二栅极介电层并且具有平面形状。
28.根据权利要求27所述的半导体存储器装置，其中，所述第一栅电极包括位于所述第一栅极介电层和所述第二栅极介电层之间的第一区域以及从所述第一区域延伸并与所述第二栅电极的侧壁邻近的第二区域，并且所述第二区域与所述第二栅电极的侧壁之间设置有间隙。
29.根据权利要求28所述的半导体存储器装置，其中，所述第一栅电极的所述第二区域位于所述第二栅电极和所述存储器单元之间。
30.根据权利要求27所述的半导体存储器装置，其中，所述第二栅极介电层包括具有萤石结构的金属氧化物，该萤石结构具有选自立方晶系、四方晶系和单斜晶系的一个或更多个稳定组成区域。
31.根据权利要求30所述的半导体存储器装置，其中，所述第二栅极介电层具有1nm至20nm的厚度。
32.根据权利要求27所述的半导体存储器装置，其中，所述沟道结构包括芯柱、形成在所述芯柱上的覆盖层以及围绕所述覆盖层的侧表面和所述芯柱的底表面和侧表面的沟道层。
33.根据权利要求27所述的半导体存储器装置，其中，各个所述存储器单元包括存储器结构，并且该存储器结构包括存储器层以及围绕所述存储器层并具有平面形状的栅电极，所述存储器层围绕所述沟道结构并且包括依次层叠的隧道介电层、电荷捕获层和阻挡层。
34.根据权利要求27所述的半导体存储器装置，该半导体存储器装置还包括第二开关元件，该第二开关元件围绕所述沟道结构并且位于所述存储器单元的另一侧，以使得所述存储器单元位于所述第一开关元件和所述第二开关元件之间，其中，所述第二开关元件具有与所述第一开关元件相同的配置和形状，并且所述第一开关元件和所述第二开关元件在所述沟道结构的延伸方向上具有对称形状。
35.根据权利要求27所述的半导体存储器装置，该半导体存储器装置还包括第二开关元件，该第二开关元件围绕所述沟道结构并且位于所述存储器单元的另一侧，以使得所述存储器单元位于所述第一开关元件和所述第二开关元件之间，其中，所述第二开关元件包括层叠以彼此间隔开的第一栅极结构和第二栅极结构，
其中，所述第一栅极结构包括围绕所述沟道结构的第三栅极介电层、围绕所述第三栅极介电层并且包括具有自感生负电容的铁电材料的第四栅极介电层以及围绕所述第四栅极介电层并具有平面形状的第三栅电极，并且
所述第二栅极结构包括围绕所述沟道结构并且包括电荷捕获层的存储器层以及围绕所述存储器层并且具有平面形状的第四栅电极。
36.根据权利要求35所述的半导体存储器装置，其中，所述第二栅极结构位于所述第一栅极结构和所述存储器单元之间。
37.根据权利要求35所述的半导体存储器装置，其中，所述第二栅极结构通过将电荷注入到所述电荷捕获层中或去除所注入的电荷来在预定范围内变化阈值电压值。
38.根据权利要求27所述的半导体存储器装置，该半导体存储器装置还包括第二开关元件，该第二开关元件被配置为围绕所述沟道结构并且在所述存储器单元的另一侧，以使得所述存储器单元位于所述第一开关元件和所述第二开关元件之间，其中，所述第二开关元件包括层叠以彼此间隔开的第一栅极结构和一个或更多个第二栅极结构，
其中，所述第一栅极结构包括围绕所述沟道结构的第三栅极介电层、围绕所述第三栅极介电层的第三栅电极、围绕所述第三栅电极的一部分并且包括响应于施加到所述第三栅电极的偏压而具有负电容的铁电材料的第四栅极介电层以及围绕所述第四栅极介电层并具有平面形状的第四栅电极，并且
所述第二栅极结构包括围绕所述沟道结构的第五栅极介电层、围绕所述第五栅极介电层并具有自感生负电容的第六栅极介电层以及围绕所述第六栅极介电层并具有平面形状的第五栅电极。
39.根据权利要求38所述的半导体存储器装置，其中，所述第三栅电极包括位于所述第三栅极介电层和所述第四栅极介电层之间的第一区域以及从所述第一区域延伸并与所述第四栅电极的侧壁邻近的第二区域，所述第二区域与所述第四栅电极的侧壁之间设置有间隙。
40.根据权利要求39所述的半导体存储器装置，其中，所述第一栅极结构位于所述第二栅极结构和所述存储器单元之间，并且所述第三栅电极的所述第二区域位于所述第四栅电极和所述存储器单元之间。
41.根据权利要求38所述的半导体存储器装置，其中，所述第一开关元件的所述第一栅极结构和所述第二开关元件的所述第一栅极结构在所述沟道结构的延伸方向上具有对称形状。
42.根据权利要求38所述的半导体存储器装置，其中，所述第二栅极介电层、所述第四栅极介电层和所述第六栅极介电层中的每一个包括具有萤石结构的金属氧化物，该萤石结构具有选自立方晶系、四方晶系和单斜晶系的一个或更多个稳定组成区域，并且所述第二栅极介电层和所述第四栅极介电层中的每一个的厚度大于所述第六栅极介电层。
43.根据权利要求27所述的半导体存储器装置，其中，所述第一开关元件包括层叠以彼此间隔开的第一栅极结构和一个或更多个第二栅极结构，并且所述第一栅极结构位于所述存储器单元和所述第二栅极结构之间，
其中，所述第一栅极结构包括所述第一栅极介电层、所述第一栅电极、所述第二栅极介电层和所述第二栅电极，并且
所述第二栅极结构包括围绕所述沟道结构的第三栅极介电层、围绕所述第三栅极介电层并具有自感生负电容的第四栅极介电层以及围绕所述第四栅极介电层并具有平面形状的第三栅电极。
44.根据权利要求43所述的半导体存储器装置，该半导体存储器装置还包括第二开关元件，该第二开关元件被配置为共享所述沟道结构并且联接到所述存储器单元的另一侧，其中，所述第二开关元件包括所述第一栅极结构和所述一个或更多个第二栅极结构，并且所述第一开关元件内的所述第二栅极结构的数量等于或大于所述第二开关元件内的所述第二栅极结构的数量。
45.一种半导体存储器装置，该半导体存储器装置包括：
多个存储器单元，所述多个存储器单元被配置为共享沟道结构；以及
第一开关元件，该第一开关元件被配置为共享所述沟道结构并且联接到所述存储器单元的一侧，其中，所述第一开关元件包括层叠以彼此间隔开的第一栅极结构和第二栅极结构，
其中，所述第一栅极结构包括围绕所述沟道结构的第一栅极介电层、围绕所述第一栅极介电层并且包括具有自感生负电容的铁电材料的第二栅极介电层以及围绕所述第二栅极介电层并具有平面形状的第一栅电极，并且
所述第二栅极结构包括围绕所述沟道结构并包括电荷捕获层的存储器层以及围绕所述存储器层并具有平面形状的第二栅电极。
46.根据权利要求45所述的半导体存储器装置，该半导体存储器装置还包括第二开关元件，该第二开关元件围绕所述沟道结构并且位于所述存储器单元的另一侧，以使得所述存储器单元位于所述第一开关元件和所述第二开关元件之间，其中，所述第二开关元件具有与所述第一开关元件相同的配置和形状，并且所述第一开关元件和所述第二开关元件在所述沟道结构的延伸方向上具有对称形状。
47.根据权利要求45所述的半导体存储器装置，其中，各个所述存储器单元包括具有与所述第二栅极结构相同的配置和形状的存储器结构。
48.根据权利要求45所述的半导体存储器装置，其中，所述第二栅极结构位于所述第一栅极结构和所述存储器单元之间。
49.根据权利要求45所述的半导体存储器装置，其中，所述第二栅极介电层包括具有萤石结构的金属氧化物，该萤石结构具有选自立方晶系、四方晶系和单斜晶系的一个或更多个稳定组成区域。
50.根据权利要求49所述的半导体存储器装置，其中，所述第二栅极介电层具有1nm至10nm的厚度。
51.根据权利要求45所述的半导体存储器装置，其中，所述第二栅极结构通过将电荷注入到所述电荷捕获层中或去除所注入的电荷来在预定范围内变化阈值电压值。
52.一种制造半导体存储器装置的方法，该方法包括以下步骤：
在基板上方形成第一层叠体，该第一层叠体包括交替地层叠在其中的一个或更多个第一材料层和一个或更多个第二材料层；
穿过所述第一层叠体形成第一开口；
在所述第一开口的侧壁上形成第二栅极介电层，该第二栅极介电层包括铁电材料；
在所述第一层叠体和所述第一开口的形成有所述第二栅极介电层的所述侧壁上形成所述第二材料层；
在所述第一开口内所述第二材料层的侧壁上依次形成第一栅极介电层和沟道层；
去除所述第二材料层；以及
通过利用导电材料间隙填充所述第二材料层被去除的空间来形成第一栅电极和第二栅电极，其中，所述第一栅电极位于所述第一栅极介电层和所述第二栅极介电层之间，并且所述第二栅电极抵接在所述第二栅极介电层上。
53.根据权利要求52所述的方法，在所述第一开口内所述第二材料层的所述侧壁上依次形成所述第一栅极介电层和所述沟道层的步骤之前，该方法还包括以下步骤：
在所述第一层叠体上方形成第二层叠体，该第二层叠体包括交替地层叠在其中的所述多个第一材料层和所述多个第二材料层；
穿过所述第二层叠体形成第二开口，使得该第二开口连接到所述第一开口；以及
在所述第二开口的侧壁上形成存储器层。
54.根据权利要求53所述的方法，其中，在所述第一开口内所述第二材料层的所述侧壁上依次形成所述第一栅极介电层和所述沟道层的步骤包括以下步骤：在所述第二开口的所述存储器层上依次形成所述第一栅极介电层和所述沟道层。
55.根据权利要求53所述的方法，其中，在所述第一层叠体上方形成所述第二层叠体的步骤包括以下步骤：形成所述第二层叠体，使得所述第一栅极介电层位于所述第二层叠体的最下层和最上层，其中，位于所述第二层叠体的最下层和最上层的所述第一栅极介电层具有相对大的厚度。
56.根据权利要求53所述的方法，其中，所述存储器层形成为单个电荷捕获层或者电荷捕获层和阻挡层层叠的多层。
57.根据权利要求52所述的方法，其中，所述第一栅电极包括位于所述第一栅极介电层和所述第二栅极介电层之间的第一区域以及从所述第一区域的一端延伸以面向所述第一栅电极的侧壁的第二区域，并且所述第二区域与所述第一栅电极的侧壁之间设置有间隙。
58.根据权利要求52所述的方法，其中，所述第二栅极介电层包括具有萤石结构的金属氧化物，该萤石结构具有选自立方晶系、四方晶系和单斜晶系的一个或更多个稳定组成区域，所述一个或更多个稳定组成区域响应于施加到所述第一栅电极的偏压而具有负电容。
59.根据权利要求58所述的方法，其中，所述第二栅极介电层具有1nm至20nm的厚度。
60.根据权利要求58所述的方法，其中，形成所述第二栅极介电层的步骤包括以下步骤：
使用原子层沉积ALD在180℃至300℃的温度下形成所述第二栅极介电层；以及
在氧气氛下在400℃至900℃的温度下执行退火工艺。
61.一种制造半导体存储器装置的方法，该方法包括以下步骤：
在基板上方形成第一层叠体，该第一层叠体包括交替地层叠在其中的一个或更多个第一材料层和一个或更多个第二材料层；
穿过所述第一层叠体形成第一开口；
沿着所述第一开口的表面形成第二栅极介电层，该第二栅极介电层包括铁电材料；
在所述第一层叠体上方形成第二层叠体，该第二层叠体包括交替地层叠在其中的所述多个第一材料层和所述多个第二材料层；
穿过所述第二层叠体形成第二开口，使得所述第二开口连接到所述第一开口；
在所述第二开口的侧壁上形成存储器层；
沿着所述第一开口和所述第二开口的表面依次形成第一栅极介电层和沟道层；
去除所述第二材料层；以及
通过利用导电材料间隙填充所述第二材料层被去除的空间来形成栅电极和控制栅极，其中，所述栅电极抵接在所述第二栅极介电层上，并且所述控制栅极抵接在所述存储器层上。
62.根据权利要求61所述的方法，其中，所述第二栅极介电层包括具有萤石结构的金属氧化物，该萤石结构具有选自立方晶系、四方晶系和单斜晶系的一个或更多个稳定组成区域，所述一个或更多个稳定组成区域具有自感生负电容。
63.根据权利要求62所述的方法，其中，所述第二栅极介电层具有1nm至10nm的厚度。
64.根据权利要求62所述的方法，其中，形成所述第二栅极介电层的步骤包括以下步骤：
使用ALD在180℃至300℃的温度下形成所述第二栅极介电层；以及
在氧气氛下在400℃至900℃的温度下执行退火工艺。
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