CN117337045A - 包括铁电层的半导体器件及其制造方法 - Google Patents

包括铁电层的半导体器件及其制造方法 Download PDF

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CN117337045A CN202310429701.6A CN202310429701A CN117337045A CN 117337045 A CN117337045 A CN 117337045A CN 202310429701 A CN202310429701 A CN 202310429701A CN 117337045 A CN117337045 A CN 117337045A
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Abstract

本公开涉及包括铁电层的半导体器件及其制造方法。根据实施例的半导体器件包括：衬底；位线以及源线，位线以及源线在与衬底的表面基本垂直的垂直方向上延伸；半导体层，其设置在与衬底的表面基本平行的平面上、位于在源线和位线之间；非铁电层图案，其设置在半导体层上；浮动电极层图案，其设置在非铁电层图案上；铁电层图案，其设置在浮动电极层图案上；以及字线，其设置在铁电层图案上。在垂直方向上的浮动电极层图案和非铁电层图案之间的重叠区比在垂直方向上的铁电层图案和字线之间的重叠区大。

Description

包括铁电层的半导体器件及其制造方法
相关申请的交叉引用
本专利申请要求于2022年7月1日提交的第10-2022-0081527号韩国申请的优先权，其整体通过引用合并于此。
技术领域
本公开总体上涉及半导体器件，更具体地，涉及包括铁电层的半导体器件。
背景技术
通常，铁电材料是指在没有施加外部电场的状态下具有天然电极化的材料。此外，当施加外部电场时，电极化可以呈现滞回性能。因此，如果施加到铁电材料的外部电场被控制，根据滞回性能而具有多种大小和方向的极化可以在铁电材料中可逆地实施。
同时，在移除外部电场后，极化被非易失性地存储在铁电材料中，从而铁电材料可以作为存储极化作为信号信息的半导体器件的存储层。
发明内容
根据本公开的实施例的半导体器件可以包括：衬底；位线以及源线，位线以及源线在与衬底的表面基本垂直的垂直方向上延伸；半导体层，其设置在与衬底的表面基本平行的平面上、位于在源线和位线之间；非铁电层图案，其设置在半导体层上；浮动电极层图案，其设置在非铁电层图案上；铁电层图案，其设置在浮动电极层图案上；以及字线，其设置在铁电层图案上。在所述垂直方向上的所述浮动电极层图案和所述非铁电层图案之间的重叠区比在所述垂直方向上的所述铁电层图案和所述字线之间的重叠区大。
根据本公开的另一个实施例的半导体器件可以包括：衬底；位线以及源线，位线以及源线在与衬底的表面基本垂直的垂直方向上延伸；以及多个单位单元结构，其电连接到位线以源线。多个单位单元结构中的每一个均包括：半导体层，其设置在与衬底的表面基本平行的平面上；非铁电层图案，其设置在半导体层上；浮动电极层图案，其设置在非铁电层图案上；铁电层图案，其设置在浮动电极层图案上；以及字线，其设置在铁电层图案上。在垂直方向上的浮动电极层图案和非铁电层图案之间的重叠区比在所述垂直方向上的铁电层图案和字线之间的重叠区大。
公开了一种制造半导体器件的方法。在该方法中，可以形成包括在衬底之上顺序地堆叠的第一绝缘层、半导体层、牺牲层以及第二绝缘层的堆叠结构。在衬底之上形成穿透堆叠结构的第一孔图案以及第二孔图案孔图案孔图案。在衬底之上形成第一凹陷空间，第一凹陷空间从第一孔图案以及第二孔图案中的一个孔图案延伸到牺牲层中。在第一凹陷空间中形成非铁电层和浮动电极层。在衬底之上形成第二凹陷空间，以从一个孔图案延伸到第二绝缘层中，第二凹陷空间形成为具有比第一凹陷空间小的凹陷宽度。在第二凹陷空间中形成铁电层和第一电极层。第二电极层以及第三电极层分别设置在第一孔图案以及第二孔图案中，并且电连接到半导体层。
附图说明
图1是示意性地示出根据比较性示例的包括铁电层的半导体器件的剖视图。
图2是示意性地示出包括彼此串联连接的铁电层和非铁电层的电子器件的电路配置的视图。
图3是根据本公开的实施例的半导体器件的示意性电路图。
图4是示意性地示出根据本公开的实施例的半导体器件的剖视图。
图5是示出图4的半导体器件的沿I-I’线截取的X-Y平面上的平面图。
图6是示出图4的半导体器件的沿II-II’线截取的X-Y平面上的平面图。
图7是示出图4的半导体器件的沿III-III’线截取的X-Y平面上的平面图。
图8是示出图4的半导体器件的沿IV-IV’线截取的X-Y平面上的平面图。
图9是示出图4的半导体器件的沿V-V’线截取的X-Y平面上的平面图。
图10至图19是示意性地示出根据本公开的实施例的制造半导体器件的方法的剖视图。
具体实施方式
在下文，将参考附图对本公开的实施例进行详细地描述。在附图中，为了清楚地表示每个器件的组件，放大了诸如组件的宽度和厚度的组件的大小。在本文使用的术语可以对应于在实施例中考虑它们的功能而选择的词语，并且术语的含义可以根据实施例所属领域的普通技术人员而进行不同的解释。如果在细节方面进行了明确地限定，术语可以根据限定进行解释。除非另外定义，在本文中使用的术语(包括技术术语和科学术语)具有与实施例所属领域的普通技术人员所共同理解的相同的含义。
此外，除非上下文中另有明确使用，否则词语的单数形式的表达应当被理解为包括词语的复数形式。将理解的是，术语“包含”、“包括”或者“具有”旨在明确说明特征、数量、步骤、操作、组件、元件、部件或者其组合的存在，而不是用于排除增加其他特征、数字、步骤、操作、组件、元件、部件或者其组合中的一个或多个的存在或者可能性。
此外，在执行方法或制造方法中，除非上下文中另有明确描述特定次序，否则组成方法的每个过程可以以不同于规定的顺序进行。换句话说，每个过程可以以与所述顺序相同的方式执行以及可以基本上同时执行。此外，上述每个过程的至少部分可以以相反的顺序来执行。
图1是示意性地示出根据比较性示例的包括铁电层的半导体器件的剖视图。参考图1，半导体器件10可以是场效应晶体管(FET)型铁电存储器件。
半导体器件10可以包括衬底11、沟道层12、界面电介质层13、铁电层14以及栅电极层15。此外，半导体器件10可以包括与沟道层12的相对端接触的源电极层16和漏电极层17。沟道层12可以是掺杂晶体半导体层。沟道层12可以掺杂有掺杂剂，以具有预定的导电率。
半导体器件10可以在铁电层14中非易失性地存储不同的极化状态作为信号信息。在沟道层12接地的状态下，可以通过将具有正极性或负极性的写入电压施加到栅电极层15来执行对半导体器件10的写入操作，以将极化状态写入铁电层14。极化可以被控制以具有不同的极化方向和不同的极化值。在移除所施加的写入电压后，可以存储写入铁电层14的极化状态作为非易失性信号信息。
界面电介质层13可以设置在沟道层12和铁电层14之间，并且可以作为缓冲层，以抵消沟道层12和铁电层14之间的晶格常数的不同。由于界面电介质层13插置在沟道层12和铁电层14之间，可以阻止或减少当沟道层12和铁电层14彼此直接接触时发生在沟道层12和铁电层14之间的界面处的缺陷。在示例中，当沟道层12包括掺杂硅(Si)时，界面电介质层13可以包括硅氧化物。界面电介质层13可以具有比铁电层14低的介电常数。
对半导体器件10的读取操作可以包括：在沟道层12接地的状态下，将读取电压施加到栅电极层15，以在沟道层12中生成导电沟道的过程，以及将电压施加到源电极层16和漏电极层17之间，以生成沿着所生成的导电沟道流动的工作电流的过程。在示例中，用于生成导电沟道的阈值电压的大小可以根据存储在铁电层14中的极化方向或极化大小而改变。在另一个示例中，沿着导电沟道流动的工作电流的大小可以根据存储在铁电层14中的极化方向或极化大小而改变。读取操作可以进行作为通过读取阈值电压电平或工作电流电平来识别存储在铁电层14中的信号信息的过程。
图2是示意性地示出包括彼此串联连接的铁电层和非铁电层的电子器件的电路配置的视图。参考图2，公开了电容器器件，其包括第一节点N1和第二节点N2之间的电介质结构DS。电介质结构DS可以包括彼此串联连接的非铁电层DE和铁电层FE。在示例中，非铁电层DE可以指具有非铁电性质的电介质层，并且可以是例如顺电层。参考图1的半导体器件10，电容器器件可以包括在沟道层12和栅电极层15之间串联设置的界面电介质层13和铁电层14。
当预定电压Vg被施加到第一节点N1，同时第二节点N2接地时，电介质结构DS的电容CDS可以通过以下公式(1)来计算。
1/(CDS) ＝ 1/(CDE) + 1/(CFE) -------------- (1)
在这里，CDE是非铁电层DE的电容，以及CFE是铁电层FE的电容。
同时，通过预定电压而充电到非电介质层DE的电荷量以及充电到铁电层FE的电荷量可以与公式(2)相同。
QDE＝QFE---------------------(2)
此时，由于电荷量被计算为电容和电压的乘积，因此以下公式(3)可以从公式(2)导出。
CDE * VDE ＝ CFE * VFE ------------------ (3)
在这里，VDE是被施加到图2的电路中的非铁电层DE的电压，以及VFE是被施加到图2的电路中的铁电层FE的电压。
以下公式(4)可以从公式(3)导出。
VFE / VDE ＝ CDE / CFE ---------------- (4)
根据公式(4)，随着铁电层FE的电容相对于非铁电层DE的电容而增大，VFE/VDE的比率可以减小。即，在图2的电路中，当预定电压Vg施加到第一节点N1时，随着铁电层FE的电容相对于非铁电层DE的电容而增大，从预定电压Vg分布到非铁电层DE的电压对分布到铁电层FE的电压的比率可以增加。
同时，铁电层FE的介电常数可以比非铁电层DE的介电常数大。因此，如图1所示，当界面电介质层(即，非铁电层)13和铁电层14在Z方向上的重叠区与沟道层12和栅电极层15之间的重叠区相同时，基于介电常数的不同，铁电层14的电容可以比界面电介质层13的电容大。因此，当预定电压被施加到栅电极层15时，根据公式(4)，从预定电压分布到界面电介质层13的电压可以比分布到铁电层14的电压大。即，由电压生成的电场可以相对强地集中在界面电介质层13，而不是在铁电层14。
参考图1，具有相对小的介电常数的界面电介质层13的厚度可以比铁电层14的厚度薄。这是为了防止界面电介质层13和铁电层14串联连接的电容器的总电容因界面电介质层13具有较低的介电常数而过度地减小。然而，随着具有以上配置的半导体器件10的反复操作，电场集中在具有相对薄的厚度的界面电介质层13上。因此，界面电介质层13的电特性，包括漏电流和击穿电压，可以随着时间而劣化。因此，半导体器件10的耐久性可能降低。
根据将在以下描述的本公开的实施例的半导体器件，公式(3)的比率CDE/CFE可以通过控制非铁电层DE和铁电层FE的面积来增加。因此，随着比率VFE/VDE增加，相比于铁电层FE，集中在非铁电层DE的电场可以减小。因此，可以弥补上述半导体器件的耐久性的劣化。此外，半导体器件被配置为具有三维结构，从而半导体器件的单元集成度可以被提高。
图3是根据本公开的实施例的半导体器件的示意性电路图。参考图3，半导体器件IC可以包括设置在源线SL与第一位线BL1和第二位线BL2之间的多个单位单元MC1、MC2、MC3和MC4。在图3中，作为示例，公开了四个第一至第四单位单元MC1、MC2、MC3和MC4，但本公开不必限于此，在其他实施例中可以使用多种其他数量的单位单元。
参考图3，第一至第四单位单元MC1、MC2、MC3和MC4中每一个可以是场效应晶体管(FET)型存储单元。第一至第四单位单元MC1、MC2、MC3和MC4可以分别包括第一至第四铁电层FE1、FE2、FE3和FE4作为存储层。尽管未示出，第一至第四单位单元MC1、MC2、MC3和MC4的存储层可以分别包括与第一至第四铁电层FE1、FE2、FE3和FE4串联连接的界面电介质层。界面电介质层中的每一个可以是非铁电层。第一至第四单位单元MC1、MC2、MC3和MC4的第一至第四铁电层FE1、FE2、FE3和FE4可以分别电连接到第一至第四字线WL1、WL2、WL3和WL4。
分别组成第一单位单元MC1和第二单位单元MC2的场效应晶体管的源电极SE1和源电极SE2可以共同连接到第一位线BL1。分别组成第一单位单元MC1和第二单位单元MC2的场效应晶体管的漏电极DE1和漏电极DE2可以共同连接到源线SL。分别组成第三单位单元MC3和第四单位单元MC4的场效应晶体管的源电极SE3和源电极SE4可以共同连接到第二位线BL2。分别组成第三单位单元MC3和第四单位单元MC4的场效应晶体管的漏电极DE3和漏电极DE4可以共同连接到源线SL。第一至第四单位单元MC1、MC2、MC3和MC4可以共用源线SL。图3所示半导体器件IC的电路配置可以应用到根据以下所述的本公开的实施例的半导体器件1。
图4是示意性地示出根据本公开的实施例的半导体器件的剖视图。图5是示出图4的半导体器件的沿I-I’线截取的X-Y平面上的平面图。图6是示出图4的半导体器件的沿II-II’线截取的X-Y平面上的平面图。图7是示出图4的半导体器件的沿III-III’线截取的X-Y平面上的平面图。图8是示出图4的半导体器件的沿IV-IV’线截取的X-Y平面上的平面图。图9是示出图4的半导体器件的沿V-V’线截取的X-Y平面上的平面图。图4至图9的半导体器件1可以对应于图3的半导体器件IC的电路图中的‘M’部分。
参考图4至图9，半导体器件1可以包括：衬底101、在与衬底101的表面垂直的方向上延伸的位线170和源线180以及电连接到位线170和源线180的多个单位单元结构1a和1b。尽管作为示例，在图4中公开了第一单位单元结构1a和第二单位单元结构1b，堆叠在衬底101上的单位单元结构1a和1b的数量可以不限于任何特定数量。覆盖绝缘层116可以设置在最上面的单位单元结构1b上。
参考图4，可以提供衬底101。衬底101可以包括半导体材料。例如，半导体材料可以包括硅(Si)、锗(Ge)、砷化镓(GaAs)、硒化钼(MoSe2)、硒化铪(HfSe2)、硒化铟(InSe)、硒化镓(GaSe)、黑磷、铟镓锌氧化物(IGZO)或者其两个或更多个的组合。半导体材料可以掺杂有掺杂剂。例如，半导体材料可以掺杂有N型掺杂剂或p型掺杂剂。
集成电路可以设置在衬底101上。例如，该集成电路可以包括用于单位单元结构1a和第二单位单元结构1b的驱动电路或控制电路。集成电路可以包括至少一个场效应晶体管。
位线170和源线180可以设置在衬底101上以在与衬底101的表面101S基本垂直的方向(例如，Z方向)上延伸。位线170和源线180可以设置成在衬底101上彼此间隔开。位线170和源线180可以分别对应于图3的电路图的‘M’部分中的第一位线BL1和源线SL。
位线170和源线180中的每一个可以包括导电柱状结构。例如，位线170和源线180中的每一个可以是圆柱或椭圆柱形式的结构。作为另一个示例，位线170和源线180中的每一个可以是多边柱形式的结构。作为另一个示例，位线170和源线180中的一个可以是圆柱或椭圆柱形式的结构，以及另一个可以是多边柱形式的结构。
位线170和源线180中的每一个可以包括导电材料。例如，导电材料可以包括掺杂的半导体、金属、导电金属氮化物、导电金属碳化物、导电金属硅化物或导电金属氧化物。例如，导电材料可以包括掺杂有n型或者p型掺杂剂的硅(Si)、钨(W)、钛(Ti)、铜(Cu)、铝(Al)、钌(Ru)、铂(Pt)、铱(Ir)、氧化铱、氮化钨、氮化钛、氮化钽、碳化钨、碳化钛、硅化钨、硅化钛、硅化钽、氧化钌或者其两个或更多个的组合。在实施例中，位线170和源线180可以使用基本相同的材料来形成。
在一些实施例中，位线170和源线180的功能可以根据半导体器件1的电路设计而互换。即，图4的位线170可以用作源线，以及源线180可以用作位线。
参考图4，第一单位单元结构1a和第二单位单元结构1b可以在与衬底101的表面101S基本垂直的方向(例如，z方向)上堆叠并且设置在衬底101上。第一单位单元结构1a和第二单位单元结构1b可以对应于图3的电路图中的第一单位单元MC1和第二单位单元MC2。
第一单位单元结构1a和第二单位单元结构1b可以具有基本相同的结构。图4的第一单位单元结构1a和第二单位单元结构1b可以共同地连接到位线170和源线180，并且可以对应于图3的‘M’部分中的电路。第一单位单元结构1a和第二单位单元结构1b中的每一个可以连接到不同且独立的字线160。
参考图4，第一单位单元结构1a和第二单位单元结构1b中的每一个可以包括：半导体层120，其设置在与衬底101的表面101S基本平行的平面111S上；非铁电层图案130，其设置在半导体层120上；浮动电极层图案140，其设置在非铁电层图案130上；铁电层图案150，其设置在浮动电极层图案140上；以及字线160，其设置在铁电层图案150上。第一单位单元结构1a和第二单位单元结构1b中的每一个还可以包括：基底隔离层111，其设置在半导体层120之下。
根据实施例，如图6所示的浮动电极层图案140和非铁电层图案130在半导体层120之上、在与衬底的表面基本垂直的垂直方向(例如，Z方向)上彼此重叠的区域DA可以比如图8所示的铁电层图案150和字线160在浮动电极层图案140上、在该垂直方向上彼此重叠的区域FA大。在下文中，将详细描述第一单位单元结构1a和第二单位单元结构1b的配置。
参考图4，基底隔离层111可以设置在衬底101上。基底隔离层111可以用作将第一单位单元结构1a和衬底101彼此分离的隔离层，并且用作将第一单位单元结构1a和第二单位单元结构1b彼此分离的隔离层。例如，基底隔离层111可以包括氧化物、氮化物、氮氧化物或其两个或更多个的组合。
一起参考图4和图5，半导体层120可以设置在基底隔离层111的上表面111S上。基底隔离层111的上表面111S可以是与衬底101的表面101S平行的平面。作为示例，基底隔离层111的上表面111S可以是与Z方向垂直的X-Y平面。半导体层120可以设置在位线170和源线180之间。在实施例中，半导体层120可以设置成与位线170和源线180接触。
半导体层120可以包括半导体材料。例如，半导体材料可以包括硅(Si)、锗(Ge)、砷化镓(GaAs)等。再例如，半导体材料可以包括二维半导体材料。例如，二维半导体材料可以包括过渡金属硫族化合物(TMDC)、黑磷等。例如，过渡金属硫族化合物(TMDC)可以包括硒化钼(MoSe2)、硒化铪(HfSe2)、硒化铟(InSe)、硒化镓(GaSe)等。例如，半导体材料可以包括诸如铟镓锌氧化物(IGZO)的金属氧化物。半导体层120可以掺杂有n型或p型掺杂剂。半导体层120可以根据掺杂剂的量而具有不同的导电率。
半导体层120可以包括：第一掺杂区122，其与位线170接触；第二掺杂区126，其与源线180接触；以及沟道区124，其设置在第一掺杂区122和第二掺杂区126之间。如图5所示，第一掺杂区122和第二掺杂区126可以设置成分别围绕位线170和源线180。
第一掺杂区122和第二掺杂区126可以掺杂有相同类型的掺杂剂。沟道区124可以掺杂有与第一掺杂区122和第二掺杂区126不同类型的掺杂剂。作为示例，当第一掺杂区122和第二掺杂区126掺杂有n型掺杂剂时，沟道区124可以掺杂有p型掺杂剂。作为另一个示例，当第一掺杂区122和第二掺杂区126掺杂有p型掺杂剂时，沟道区124可以掺杂有n型掺杂剂。在实施例中，第一掺杂区122可以是源区，以及第二掺杂区126可以是漏区，并且可以对应于图3的电路图的‘M’部分。
一起参考图4和图6，非铁电层图案130可以设置在半导体层120上。此外，非铁电层图案130可以设置在第一层间间隔层112的侧壁表面上，第一层间间隔层112设置在半导体层120上。在实施例中，当半导体层120包括硅(Si)以及第一层间间隔层112包括硅锗(SiGe)时，非铁电层图案130可以包括硅氧化物。如稍后所描述，非铁电层图案130可以通过部分地氧化半导体层120和第一层间间隔层112来形成。非铁电层图案130可以接触源线180。
非铁电层图案130可以指诸如例如顺电层的具有非铁电特性的电介质层。非铁电层图案130的介电常数可以小于铁电层图案150的介电常数。在实施例中，非铁电层图案130可以包括硅氧化物，以及铁电层图案150可以包括铪氧化物、锆氧化物、锆铪氧化物、Pb(Zr,Ti)O3、SrBi2Ta2O9、(Bi,La)4Ti3O12、BiFeO3或其两个或更多个的组合。
第一层间间隔层112可以包括未掺杂的半导体材料。相比于半导体层120，第一层间间隔层112可以具有相对低的导电率。因此，流过第一层间间隔层112的电流流可以被控制为足够低的电平以阻止或减小半导体器件1中的操作错误。
参考图6，非铁电层图案130可以包括在Z方向上与浮动电极层图案140重叠的第一重叠区DA。第一重叠区DA可以具有在X方向上的第一长度L1和在Y方向上的宽度W。
一起参考图4和图7，浮动电极层图案140可以设置在非铁电层图案130上。浮动电极层图案140可以设置成在横向方向(例如，X方向)上接触第一层间绝缘层113。
浮动电极层图案140可以包括导电材料。例如，导电材料可以包括金属、导电金属氮化物、导电金属氧化物等。浮动电极层图案140可以在第一单位单元结构1a和第二单位单元结构1b中电浮动。
如图7所示，浮动电极层图案140可以在X-Y平面上具有预定表面区域SA。表面区域SA可以具有在X方向上的第一长度L1和Y方向上的宽度W。表面区域SA可以与图6的重叠区DA基本相同。
浮动电极层图案140可以形成与铁电层图案150的界面，以防止在铁电层图案150中生成去极化电场。作为示例，当在铁电层图案150中形成铁电极化时，由铁电极化感应的电荷可以分布到与浮动电极层图案140的界面相邻的铁电层图案150中。浮动电极层图案140可以分布具有相反极性的充分的电荷量，以屏蔽相邻于界面的浮动电极层图案140的内区中的所感应的电荷。因此，通过铁电极化而感应的铁电层图案150中的电荷可以由通过浮动电极层图案140中的具有相反极性的电荷来抵销。因此，可以抑制在铁电层图案150中生成去极化电场。因此，可以防止在铁电层图案150中的铁电极化的劣化。
第一层间绝缘层113可以电绝缘浮动电极层图案140与源线180。例如，第一层间绝缘层113可以包括氧化物、氮化物、氮氧化物或其两个或更多个的组合。因此，浮动电极层图案140可以设置成在X方向上与源线180间隔开。
一起参考图4和图8，铁电层图案150可以设置在浮动电极层图案140上。更具体地，铁电层图案150可以设置在浮动电极层图案140和第一层间绝缘层113上。此外，铁电层图案150可以设置在第二层间间隔层114的侧壁表面上。此外，铁电层图案150可以设置成接触另一个单位单元结构的基底隔离层111或覆盖绝缘层116。
第二层间间隔层114和覆盖绝缘层116中的每一个可以包括绝缘材料。例如，绝缘材料可以包括氧化物、氮化物、氮氧化物或其组合。此外，铁电层图案150可以与源线180接触。
铁电层图案150可以包括具有剩余极化强度的铁电材料。铁电层图案150可以包括结晶金属氧化物。铁电层图案150可以包括二元金属氧化物。例如，铁电层图案150可以包括铪氧化物、锆氧化物、铪锆氧化物或其两个或更多个的组合。在另一个实施例中，铁电层图案150可以包括三元或更高的金属氧化物。例如，铁电层图案150可以包括Pb(Zr,Ti)O3、SrBi2Ta2O9、(Bi,La)4Ti3O12、BiFeO3或其两个或更多个的组合。铁电层图案150的介电常数可以大于非铁电层图案130的介电常数。
参考图4，铁电层图案150可以设置成仅覆盖浮动电极层图案140的上表面140S的一部分。参考图8，铁电层图案150可以包括在Z方向上与字线160重叠的第二重叠区FA。第二重叠区FA可以具有在X方向上的第二长度L2和在Y方向上的宽度W。一起参考图6和图8，第一重叠区DA的面积可以比第二重叠区FA的面积大。
一起参考图4和图9，字线160可以设置在铁电层图案150上。字线160可以包括金属或金属氮化物。字线160可以在与衬底101的表面101S基本平行的方向(例如，Y方向)上延伸。如上所述，字线160可以被设置成在与衬底101的表面101S基本垂直的方向(例如，Z方向)上与浮动电极层图案140的部分重叠。
字线160可以被设置成与源线180间隔开。第二层间绝缘层115可以电绝缘字线160与源线180。例如，第二层间绝缘层115可以包括氧化物、氮化物、氮氧化物或其组合。
如上所述，在根据本公开的实施例的半导体器件1的单位单元结构1a和单位单元结构1b中，非铁电层图案130和铁电层图案150可以在沟道区124和字线160之间彼此串联连接。浮动电极层图案140和非铁电层图案130在半导体层120上彼此重叠的第一重叠区DA的面积可以大于铁电层图案150和字线160在浮动电极层图案140上彼此重叠的第二重叠区FA的面积。
在所公开的实施例的半导体器件中，公式(4)中的比率CDE/CFE随着第一重叠区DA和第二重叠区FA之间的面积上的差别的改变而改变。随着第一重叠区DA的面积相对于第二重叠区FA增加，比率CDE/CFE和比率VFE/VDE可以增加。即，当预定电压Vg施加到图2的电路中的第二节点N2时，从预定电压分布到铁电层FE的电压可以增加，从而可以减轻在非铁电层DE的电场集中。结果，当工作电压施加在图4的半导体器件1中的沟道区124和字线160之间时，由于非铁电层130中的工作电压的电场的集中而引起的非铁电层图案130的电特性的劣化可以被防止。因此，可以提高半导体器件1的耐久性。此外，由于半导体器件1具有其中单位单元结构在与衬底101的表面101S基本垂直的方向上堆叠的三维结构，半导体器件1的单元集成度可以被提高。
图10至图19是示意性地示出根据本公开的实施例的制造半导体器件的方法的剖视图。参考图10至图19描述的方法可以应用到制造参考图4至图9描述的半导体器件1的方法。
参考图10，可以提供衬底1001。衬底1001可以与如上参考图4所描述的衬底101基本相同。
接下来，可以在衬底1001上形成第一堆叠结构1000a。第一堆叠结构1000a可以包括顺序地堆叠在衬底1001上的第一绝缘层1110、半导体层1120、牺牲层1130以及第二绝缘层1140。
例如，第一绝缘层1110和第二绝缘层1140中的每一个可以包括氧化物、氮化物或氮氧化物。然而，第一绝缘层1110和第二绝缘层1140可以具有相对于彼此的刻蚀选择性。
半导体层1120可以包括半导体材料。例如，半导体材料可以包括硅(Si)、锗(Ge)、砷化镓(GaAs)等。再例如，半导体材料可以包括二维半导体材料。二维半导体材料可以包括过渡金属硫族化合物(TMDC)、黑磷等。例如，过渡金属硫族化合物可以包括硒化钼(MoSe2)、硒化铪(HfSe2)、硒化铟(InSe)、硒化镓(GaSe)等。例如，半导体材料可以包括诸如铟镓锌氧化物(IGZO)的金属氧化物。半导体层1120可以掺杂有n型掺杂剂或p型掺杂剂。半导体层1120可以根据掺杂剂的量而具有不同的导电率。
牺牲层1130可以包括可氧化的半导体材料。作为示例，半导体材料可以包括硅(Si)或硅锗(SiGe)。牺牲层1130的半导体材料可以不掺杂掺杂剂。因此，相对于半导体层1120，牺牲层1130可以具有充分低的导电率。
第一绝缘层1110、半导体层1120、牺牲层1130以及第二绝缘层1140可以具有相对于彼此的刻蚀选择性。在实施例中，第一绝缘层1110可以包括硅氧化物，半导体层1120可以包括n型或p型掺杂硅(Si)，牺牲层1130可以包括未掺杂的硅锗(SiGe)，以及第二绝缘层1140可以包括硅氮化物。第一绝缘层1110、半导体层1120、牺牲层1130以及第二绝缘层1140可以通过例如化学气相沉积方法、溅射方法、原子层沉积方法等来形成。
参考图10，可以在第一堆叠结构1000a上形成第二堆叠结构1000b。第二堆叠结构1000b的配置可以与第一堆叠结构1000a的配置基本相同。即，第二堆叠结构1000b可以包括在第一堆叠结构1000a的第二绝缘层1140上顺序地堆叠的第一绝缘层1110、半导体层1120、牺牲层1130、以及第二绝缘层1140。形成第二堆叠结构1000b的方法可以与形成第一堆叠结构1000a的方法基本相同。尽管为示出，可以在第二堆叠结构1000b上附加地形成另一个堆叠结构等。附加的堆叠结构可以具有与第一堆叠结构1000a基本相同的配置。
参考图10，可以在作为最上面的堆叠结构的第二堆叠结构1000b上形成覆盖绝缘层1150。覆盖绝缘层1150的配置可以与第一绝缘层1110的配置基本相同。
参考图11，第一堆叠结构1000a和第二堆叠结构1000b以及覆盖绝缘层1150可以在衬底1001之上被选择性地刻蚀以形成彼此间隔开的第一孔图案H1和第二孔图案H2。第一孔图案H1和第二孔图案H2可以穿透第一堆叠结构1000a和第二堆叠结构1000b以及覆盖绝缘层1150以暴露衬底1001。在一些实施例中，第一孔图案H1和第二孔图案H2中的每一个可以是具有圆形、椭圆形或多角形下表面的接触孔图案。
参考图12，可以在衬底1001上形成第一钝化层1160以填充第一孔图案H1，以及可以将第一刻蚀剂设置在第二孔图案H2内部以选择性地刻蚀牺牲层1130。通过刻蚀工艺，可以部分地去除牺牲层1130并且可以形成第一凹陷空间R1以部分地延伸到牺牲层1130中。第一凹陷空间R1可以具有沿着与衬底1001的表面基本平行的平面(即，X-Y平面)上的方向(例如，X方向)的第一凹陷宽度S1。
除牺牲层1130之外，第一绝缘层1110和第二绝缘层1140、半导体层1120以及第一钝化层1160可以对第一刻蚀剂具有耐刻蚀性。例如，第一钝化层1160可以包括氧化物、氮化物、氮氧化物或其组合。作为另一个示例，第一钝化层1160可以包括诸如光敏抗蚀材料的聚合物。在形成第一凹陷空间R1后，可以去除第一钝化层1160。
参考图13，可以在第一凹陷空间R1中形成非铁电层1300和浮动电极层1400。非铁电层1300和浮动电极层1400可以如下形成。
首先，可以通过在氧气环境中的热处理来氧化半导体层1120的表面和牺牲层1130的表面来形成非铁电层1300。在实施例中，当半导体层1120是掺杂硅(Si)层以及牺牲层1130是未掺杂硅锗(SiGe)层时，非铁电层1300可以是硅氧化物层。
然后，第一凹陷空间R1的剩余部分以及第一孔图案H1和第二孔图案H2可以用导电材料来填充。例如，导电材料可以包括金属、导电金属氮化物、导电金属氧化物等。例如，用导电材料填充第一凹陷空间R1以及第一孔图案H1和第二孔图案H2的工艺可以使用例如化学气相沉积方法或原子层沉积方法来执行。
然后，可以通过应用各向异性刻蚀方法去除非铁电层1300的任何部分以及形成在第一凹陷空间R1外部的导电材料。因此，非铁电层1300可以设置在半导体层1120和第一凹陷空间R1中的牺牲层1130上，以及浮动电极层1400可以形成在非铁电层1300上。浮动电极层1400可以由导电材料形成。此外，浮动电极层1400可以与第二绝缘层1140接触。
参考图14，可以在衬底1001上形成第二钝化层1170以填充第一孔图案H1，以及第二刻蚀剂可以设置在第二孔图案H2中以选择性地刻蚀第二绝缘层1140。通过刻蚀工艺，可以部分地去除第二绝缘层1140并且可以形成第二凹陷空间R2以部分地延伸到第二绝缘层1140中。第二凹陷空间R2可以具有沿着与衬底1001的表面基本平行的平面(即，X-Y平面)上的方向(例如，X方向)的第二凹陷宽度S2。第二凹陷宽度S2可以形成为比第一凹陷宽度S1小。
与第二绝缘层1140不同，第一绝缘层1110、半导体层1120、覆盖绝缘层1150、非铁电层1300、浮动电极层1400以及第二钝化层1170可以对第二刻蚀剂具有耐刻蚀性。例如，第二钝化层1170可以包括氧化物、氮化物、氮氧化物或其组合。作为另一个示例，第二钝化层1170可以包括诸如光敏抗蚀材料的聚合物。在形成第二凹陷空间R2后，可以去除第二钝化层1170。
参考图15，可以在第一孔图案H1和第二孔图案H2以及第二凹陷空间R2中形成铁电层1500。可以在第一孔图案H1和第二孔图案H2的侧壁上以及第二凹陷空间R2的内壁上形成铁电层1500。铁电层1500可以与浮动电极层1400接触。
接下来，可以在铁电层1500上形成导电层1600。可以通过利用导电材料来填充其中形成铁电层1500的第一孔图案H1和第二孔图案H2以及第二凹陷空间R2来形成导电层1600。例如，导电材料可以包括金属、导电金属氮化物、导电金属氧化物等。利用导电材料来填充第一孔图案H1和第二孔图案H2以及第二凹陷空间R2的工艺可以应用例如化学气相沉积方法或原子层沉积方法来执行。
参考图16，可以通过应用各向异性刻蚀方法来去除铁电层1500的任何部分以及形成在第二凹陷空间R2外部的导电层1600。因此，在第一堆叠结构1000a中，铁电层1500可以设置在浮动电极层1400、第二绝缘层1140以及第二堆叠结构1000b的第一绝缘层1110上，以及第一电极层1605可以形成在第二凹陷空间R2内部的铁电层1500上。可以通过各向异性刻蚀方法从第一孔图案H1和第二孔图案H2去除导电层1600来形成第一电极层1605。
参考图17，在第一孔图案H1和第二孔图案H2中暴露的半导体层1120可以被掺杂以形成半导体掺杂区1122。在实施例中，可以通过将包括掺杂剂的掺杂气体提供到第一孔图案H1和第二孔图案H2中，以及在掺杂气体环境中热处理半导体层1120以将掺杂剂扩散到半导体层1120来形成半导体掺杂区1122。在另一个实施例中，可以通过离子注入方法将掺杂剂注入第一孔图案H1和第二孔图案H2内部的半导体层1120中来掺杂半导体层1120。
参考图18，可以通过刻蚀工艺选择性地刻蚀在第一孔图案H1和第二孔图案H2中暴露的浮动电极层1400和第一电极层1605。刻蚀工艺可以被执行为选择性地刻蚀浮动电极层1400和第一电极层1605以形成第三凹陷空间和第四凹陷空间(未示出)的工艺。第三凹陷空间和第四凹陷空间可以分别具有沿着与衬底1001的表面基本平行的平面(即，X-Y平面)上的方向(例如，X方向)的第三凹陷宽度S3和第四凹陷宽度S4。可以通过应用各向同性刻蚀方法执行刻蚀工艺。
随后，可以用绝缘材料填充第三凹陷空间和第四凹陷空间以形成第一间隔层1180和第二间隔层1190。例如，绝缘材料可以包括氧化物、氮化物、氮氧化物或其组合。第三凹陷空间和第四凹陷空间可以通过例如化学气相沉积方法、原子层沉积方法等来用绝缘材料来填充。
参考图19，可以用导电材料来填充第一孔图案和第二孔图案(图18的H1和H2)以分别形成第二电极层1700和第三电极层1800。例如，导电材料可以包括金属、导电金属氮化物、导电金属氧化物等。第一孔图案H1和第二孔图案H2可以通过应用例如化学气相沉积方法或原子层沉积方法用导电材料来填充。第二电极层1700和第三电极层1800可以电连接到半导体掺杂区1122。
通过以上描述的方法，根据本公开实施例的半导体器件可以被制造。
已经结合如上所述的一些实施例而公开了构思。本领域技术人员将理解，在不背离本公开的范围和精神的情况下，可以进行多种修改、增加以及代替。因此，本说明书中公开的实施例应当不从限制观点考虑，而是从说明观点来考虑。构思的范围不局限于以上描述，而是通过所附权利要求来限定，并且等同范围中的所有区别性特征应当被理解为被包括在该构思中。

Claims (25)

1.一种半导体器件，包括：
衬底；
位线以及源线，所述位线以及所述源线在与所述衬底的表面基本垂直的垂直方向上延伸；
半导体层，其设置在与所述衬底的表面基本平行的平面上、位于在所述源线和所述位线之间；
非铁电层图案，其设置在所述半导体层上；
浮动电极层图案，其设置在所述非铁电层图案上；
铁电层图案，其设置在所述浮动电极层图案上；以及
字线，其设置在所述铁电层图案上，
其中，在所述垂直方向上的所述浮动电极层图案和所述非铁电层图案之间的重叠区比在所述垂直方向上的所述铁电层图案和所述字线之间的重叠区大。
2.根据权利要求1所述的半导体器件，其中，所述字线在与所述衬底的表面基本平行的方向上延伸。
3.根据权利要求1所述的半导体器件，其中，所述字线被设置成在所述垂直方向上与所述浮动电极层图案的部分重叠。
4.根据权利要求1所述的半导体器件，其中，所述位线以及所述源线中的每一个均包括导电柱结构。
5.根据权利要求1所述的半导体器件，其中，所述半导体层包括：
第一掺杂区，其与所述位线接触；
第二掺杂区，其与所述源线接触；以及
沟道区，其设置在所述第一掺杂区与所述第二掺杂区之间。
6.根据权利要求1所述的半导体器件，其中，所述非铁电层图案具有比所述铁电层图案小的介电常数。
7.根据权利要求1所述的半导体器件，
其中，所述浮动电极层图案被设置成与所述源线和所述位线间隔开，以及
其中，所述非铁电层图案被设置成与所述源线和所述位线中的一个接触。
8.根据权利要求1所述的半导体器件，其中，所述铁电层图案被设置成围绕所述字线的至少部分。
9.根据权利要求1所述的半导体器件，其中，所述铁电层图案被设置成与所述源线和所述位线中的一个接触。
10.一种半导体器件，包括：
衬底；
位线以及源线，所述位线以及所述源线在与所述衬底的表面基本垂直的垂直方向上延伸；以及
多个单位单元结构，其电连接到所述位线以及所述源线，
其中，多个单位单元结构中的每一个均包括：
半导体层，其设置在与所述衬底的表面基本平行的平面上；
非铁电层图案，其设置在所述半导体层上；
浮动电极层图案，其设置在所述非铁电层图案上；
铁电层图案，其设置在所述浮动电极层图案上；以及
字线，其设置在所述铁电层图案上，
其中，在所述垂直方向上的所述浮动电极层图案和所述非铁电层图案之间的重叠区比在所述垂直方向上的所述铁电层图案和所述字线之间的重叠区大。
11.根据权利要求10所述的半导体器件，其中，所述多个单位单元结构被设置在垂直方向上。
12.根据权利要求10所述的半导体器件，其中，所述源线以及所述位线中的每一个均包括导电柱结构。
13.根据权利要求10所述的半导体器件，其中，所述字线被设置成在所述垂直方向上与所述浮动电极层图案的部分重叠。
14.根据权利要求10所述的半导体器件，其中，所述半导体层包括：
第一掺杂区，其与所述位线接触；
第二掺杂区，其与所述源线接触；以及
沟道区，其设置在所述第一掺杂区与所述第二掺杂区之间。
15.根据权利要求10所述的半导体器件，其中，所述非铁电层图案具有比所述铁电层图案小的介电常数。
16.一种制造半导体器件的方法，所述方法包括：
在衬底之上形成堆叠结构，所述堆叠结构包括顺序地堆叠的第一绝缘层、半导体层、牺牲层以及第二绝缘层；
在所述衬底之上形成第一孔图案以及第二孔图案，所述第一孔图案以及所述第二孔图案穿透所述堆叠结构；
在所述衬底之上形成第一凹陷空间，所述第一凹陷空间从所述第一孔图案以及所述第二孔图案中的一个孔图案延伸到所述牺牲层中；
在所述第一凹陷空间中形成非铁电层和浮动电极层；
在所述衬底之上形成第二凹陷空间，所述第二凹陷空间从一个孔图案延伸到所述第二绝缘层中，所述第二凹陷空间形成为具有比所述第一凹陷空间小的凹陷宽度；
在所述第二凹陷空间中形成铁电层和第一电极层；以及
形成第二电极层以及第三电极层，所述第二电极层以及所述第三电极层分别设置在所述第一孔图案以及所述第二孔图案中，并且电连接到所述半导体层。
17.根据权利要求16所述的方法，其中，所述第一绝缘层、所述半导体层、所述牺牲层以及所述第二绝缘层具有彼此针对的刻蚀选择性。
18.根据权利要求16所述的方法，其中，在形成所述第一凹陷空间中，刻蚀剂被提供到所述一个孔图案中，以利用所述刻蚀剂而选择性地刻蚀所述牺牲层并且部分地去除所述牺牲层。
19.根据权利要求16所述的方法，其中，形成所述非铁电层和所述浮动电极层包括：
在所述半导体层上以及在所述第一凹陷空间中暴露的所述牺牲层上形成非铁电层；以及
用导电材料填充所述第一凹陷空间的剩余部分，以形成所述浮动电极层。
20.根据权利要求16所述的方法，
其中，所述牺牲层包括半导体材料，以及
在所述第一凹陷空间中形成所述非铁电层包括：氧化所述半导体层以及在所述第一凹陷空间中暴露的所述牺牲层，以形成半导体氧化层。
21.根据权利要求16所述的方法，其中，形成所述第二凹陷空间包括：将刻蚀剂提供到所述一个孔图案中，以选择性地刻蚀所述第二绝缘层，以及
其中，选择的刻蚀部分地暴露所述浮动电极层。
22.根据权利要求16所述的方法，其中，在所述第二凹陷空间中形成所述铁电层和所述第一电极层包括：
在所述第二凹陷空间的内壁表面上形成所述铁电层；以及
利用导电材料填充形成所述铁电层的剩余所述第二凹陷空间，以形成所述第一电极层。
23.根据权利要求16所述的方法，其中，在所述第二凹陷空间中形成所述铁电层包括：形成与所述浮动电极层接触的所述铁电层。
24.根据权利要求16所述的方法，还包括：掺杂在所述第一孔图案以及所述第二孔图案中暴露的所述半导体层，以形成半导体掺杂区。
25.根据权利要求16所述的方法，其中，形成所述第二电极层以及所述第三电极层包括：
部分地刻蚀所述浮动电极层以及在所述一个孔图案中暴露的所述第一电极层，以形成第三凹陷空间以及第四凹陷空间；
用绝缘材料填充所述第三凹陷空间和所述第四凹陷空间以形成第一间隔层和第二间隔层；以及
用导电材料填充所述第一孔图案以及所述第二孔图案，以分别形成所述第二电极层以及所述第三电极层。
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