CN115884592A - 半导体器件 - Google Patents

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金容锡
金炫哲
朴种万
禹东秀
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Abstract

本公开提供了半导体器件。一种半导体器件包括：多个栅电极，在基板上在第一水平方向上延伸并且每个包括彼此相对的第一垂直延伸侧壁和第二垂直延伸侧壁；沟道层，布置在每个栅电极的第一垂直延伸侧壁上并包括垂直延伸部分；铁电层和栅极绝缘层，依次位于沟道层和每个栅电极的第一垂直延伸侧壁之间使得铁电层在栅极绝缘层和栅电极之间；绝缘层，在每个栅电极的第二垂直延伸侧壁上；以及多条位线，电连接到沟道层并在与第一水平方向不同的第二水平方向上延伸。

Description

半导体器件
技术领域
本发明构思涉及半导体器件及其制造方法，更具体地，涉及包括铁电晶体管的半导体器件以及该半导体器件的制造方法。
背景技术
用于实现半导体器件的单个精细电路图案的尺寸根据半导体器件的按比例缩小而减小。具体地，随着包括在动态随机存取存储器(DRAM)器件中的电容器的高度增大，形成电容器的工艺的难度增大，并且需要用于解决使用电容器的泄漏电流的刷新操作。因此，在提高DRAM器件的集成以及将DRAM器件应用于以低功率运行的器件上存在限制。
发明内容
本发明构思的一些示例实施方式提供一种有利于提高集成的包括铁电晶体管的半导体器件。
本发明构思的一些示例实施方式提供一种有利于提高集成的包括铁电晶体管的半导体器件的制造方法。
根据本发明构思的一些示例实施方式，一种半导体器件可以包括：多个栅电极，在基板上在平行于基板的上表面的第一水平方向上延伸，其中所述多个栅电极中的每个栅电极包括彼此相对的第一垂直延伸侧壁和第二垂直延伸侧壁；沟道层，在每个栅电极的第一垂直延伸侧壁上并包括垂直延伸部分；铁电层和栅极绝缘层，依次位于沟道层和每个栅电极的第一垂直延伸侧壁之间使得铁电层在栅极绝缘层和栅电极之间；绝缘层，在每个栅电极的第二垂直延伸侧壁上；以及多条位线，电连接到沟道层并在与第一水平方向不同且平行于基板的上表面的第二水平方向上延伸。
根据本发明构思的一些示例实施方式，一种半导体器件可以包括：多条源极线，在基板上在平行于基板的上表面的第一水平方向上延伸；多条位线，在垂直于基板的上表面的垂直方向上在比源极线高的垂直水平处在第二水平方向上延伸；以及多个铁电晶体管，布置在源极线和位线的交叉点处，其中铁电晶体管中的每个铁电晶体管包括在第一水平方向上延伸的栅电极、在栅电极的侧壁上的铁电层、在铁电层的侧壁上的栅极绝缘层、以及在栅极绝缘层的侧壁上的沟道层，其中所述多个铁电晶体管包括第一铁电晶体管和第二铁电晶体管，该第一铁电晶体管和第二铁电晶体管在第二水平方向上彼此相邻并相对于彼此镜像对称。
根据本发明构思的一些示例实施方式，一种半导体器件可以包括：多条源极线，在基板上在平行于基板的上表面的第一水平方向上延伸；在所述多条源极线上的绝缘层，绝缘层包括多个第一侧壁和多个第二侧壁，所述多个第二侧壁与所述多个第一侧壁中的分隔开的、相应的第一侧壁相对以至少部分地限定在第一水平方向上延伸的多个开口中的分隔开的、相应的开口；多个第一铁电晶体管，在所述多个第一侧壁中的至少部分地限定所述多个开口中的分隔开的、相应的开口的分隔开的、相应的第一侧壁上，所述多个第一铁电晶体管中的每个第一铁电晶体管包括第一栅电极、第一铁电层、第一栅极绝缘层和第一沟道层；多个第二铁电晶体管，在所述多个第二侧壁中的至少部分地限定所述多个开口中的分隔开的、相应的开口的分隔开的、相应的第二侧壁上，所述多个第二铁电晶体管中的每个第二铁电晶体管包括第二栅电极、第二铁电层、第二栅极绝缘层和第二沟道层；以及在第二水平方向上延伸的多条位线，所述多条位线中的每条位线电连接到所述多个第一铁电晶体管和所述多个第二铁电晶体管中的单独的一组第一铁电晶体管和第二铁电晶体管，其中每个单独的一组第一铁电晶体管和第二铁电晶体管相对于彼此镜像对称。
附图说明
从以下结合附图的详细描述，本发明构思的示例实施方式将被更清楚地理解，附图中：
图1示出根据一些示例实施方式的半导体器件的布局；
图2示出图1的单元阵列区的放大布局；
图3是沿着图2的线A1-A1'截取的半导体器件的剖视图；
图4是根据一些示例实施方式的半导体器件的剖视图；
图5是根据一些示例实施方式的半导体器件的剖视图；
图6是根据一些示例实施方式的半导体器件的剖视图；
图7是根据一些示例实施方式的半导体器件的剖视图；
图8是根据一些示例实施方式的半导体器件的剖视图；
图9是根据一些示例实施方式的半导体器件的剖视图；
图10是根据一些示例实施方式的半导体器件的剖视图；
图11是根据一些示例实施方式的半导体器件的剖视图；
图12是根据一些示例实施方式的半导体器件的剖视图；以及图13、图14、图15、图16、图17、图18、图19、图20、图21和图22是根据一些示例实施方式的半导体器件的制造方法的剖视图。
具体实施方式
在下文，将参照附图详细描述本发明构思的一些示例实施方式。在图1至图22的描述中，相同的附图标记用于基本上相同的部件，并且将省略相应部件的重复描述。此外，贯穿本发明构思的各个附图，相似的附图标记用于相似的部件。
将理解，当诸如一层、膜、区域或基板的元件被称为“在”另一个元件上时，它可以直接在所述另一元件上，或者也可以存在居间的元件。例如，当一元件在另一元件上并且存在居间的元件时，该元件可以在所述另一元件上并进一步与所述另一元件间隔开(例如，隔开而不与所述另一元件直接接触)，也被称为“间接地”在所述另一元件上。相反，当一元件被称为“直接在”另一元件上时，不存在居间的元件。还将理解，当一元件被称为在另一元件“上”时，它可以在所述另一元件之上或之下或与其相邻(例如，水平地相邻)。
将理解，可被称为关于另外的元件和/或其性质(例如，结构、表面、方向等)“垂直”、“平行”、“共面”等的元件和/或其性质(例如，结构、表面、方向等)可以关于所述另外的元件和/或其性质分别“垂直”、“平行”、“共面”等，或者可以关于所述另外的元件和/或其性质分别“基本上垂直”、“基本上平行”、“基本上共面”。
关于另外的元件和/或其性质“基本上垂直”的元件和/或其性质(例如，结构、表面、方向等)将被理解为在制造公差和/或材料公差内关于所述另外的元件和/或其性质“垂直”，和/或关于所述另外的元件和/或其性质具有与“垂直”等在幅度和/或角度上的等于或小于10％的偏差(例如±10％的公差)。
关于另外的元件和/或其性质“基本上平行”的元件和/或其性质(例如，结构、表面、方向等)将被理解为在制造公差和/或材料公差内关于所述另外的元件和/或其性质“平行”，和/或关于所述另外的元件和/或其性质具有与“平行”等在幅度和/或角度上的等于或小于10％的偏差(例如±10％的公差)。
关于另外的元件和/或其性质“基本上共面”的元件和/或其性质(例如，结构、表面、方向等)将被理解为在制造公差和/或材料公差内关于所述另外的元件和/或其性质“共面”，和/或关于所述另外的元件和/或其性质具有与“共面”等在幅度和/或角度上的等于或小于10％的偏差(例如±10％的公差)。
将理解，元件和/或其性质可以在这里被记载为与另外的元件“相同”或“相等”，还将理解，这里被记载为与另外的元件“等同”、“相同”或“相等”的元件和/或其性质可以与所述另外的元件和/或其性质“等同”、“相同”或“相等”、或者“基本上等同”、“基本上相同”或“基本上相等”。与另外的元件和/或其性质“基本上等同”、“基本上相同”或“基本上相等”的元件和/或其性质将被理解为包括在制造公差和/或材料公差内与所述另外的元件和/或其性质等同、相同或相等的元件和/或其性质。与另外的元件和/或其性质等同或基本上等同和/或相同或基本上相同的元件和/或其性质可以在结构上相同或基本上相同，在功能上相同或基本上相同，和/或在组成上相同或基本上相同。
将理解，这里被描述为“基本上”相同和/或等同的元件和/或其性质涵盖具有在幅度上的等于或小于10％的相对差异的元件和/或其性质。此外，无论元件和/或其性质是否被修饰为“基本上”，将理解，这些元件和/或其性质应当被解释为包括在所述元件和/或其性质附近的制造或操作公差(例如±10％)。
当术语“约”或“基本上”在本说明书中与数值结合使用时，所意欲的是相关联的数值包括在所述数值附近的±10％的公差。当指定范围时，该范围包括在其间的所有值，诸如0.1％的增量。
如这里所述的，当一操作被描述为“通过”执行附加操作来执行时，将理解该操作可以“基于”附加操作来执行，这可以包括单独执行所述附加操作或与其它另外的附加操作结合地执行所述附加操作。
图1示出根据一些示例实施方式的半导体器件100的布局。图2示出图1的单元阵列区MCA的放大布局。图3是沿着图2的线A1-A1'截取的半导体器件100的剖视图。
参照图1至图3，半导体器件100可以包括基板110，基板110包括单元阵列区MCA和外围电路区PCA。在一些实施方式中，单元阵列区MCA可以是铁电存储器件的存储单元区，外围电路区PCA可以是铁电存储器件的核心区或外围电路区。例如，外围电路区PCA可以包括外围电路晶体管(未示出)，该外围电路晶体管配置为将信号和/或电力传输到包括在单元阵列区MCA中的存储单元阵列。在一些示例实施方式中，外围电路晶体管(未示出)可以配置各种电路，诸如命令解码器、控制逻辑、地址缓冲器、行解码器、列解码器、感测放大器和数据输入/输出电路。
如图2所示，在基板110的单元阵列区MCA中，可以布置在第一水平方向X上延伸的多条字线WL和在第二水平方向Y上延伸的多条位线BL。在所述多条字线WL与所述多条位线BL交叉的分隔开的、相应的(例如，不同的)交叉点处，可以布置(例如，设置)多个铁电晶体管FTR。交叉点也可以被理解为至少一条源极线SL和至少一条位线BL在垂直方向Z上重叠(例如，垂直地重叠)的点，使得位于分隔开的、相应的交叉点处的铁电晶体管FTR可以每个在垂直方向Z上与至少一条源极线SL和至少一条位线BL重叠。
所述多条字线WL可以包括在第二水平方向Y上交替布置的第一字线WL1和第二字线WL2，并且所述多个铁电晶体管FTR可以包括在第二水平方向Y上交替布置的第一铁电晶体管FTR1和第二铁电晶体管FTR2。第一铁电晶体管FTR1可以布置在第一字线WL1上，第二铁电晶体管FTR2可以布置在第二字线WL2上。
第一铁电晶体管FTR1和第二铁电晶体管FTR2可以具有相对于彼此的镜像对称结构(例如，可以相对于彼此镜像对称，可以跨中心线镜像对称等)。例如，相对于在第一铁电晶体管FTR1和第二铁电晶体管FTR2之间在第一水平方向X上延伸的中心线CL1，第一铁电晶体管FTR1和第二铁电晶体管FTR2可以具有镜像对称结构(例如，可以是镜像对称的，可以具有镜像对称性等)。
在第一水平方向X上延伸的源极线SL可以布置在第一字线WL1和第二字线WL2之间。一条源极线SL可以与第一铁电晶体管FTR1的至少一部分和第二铁电晶体管FTR2的至少一部分垂直地重叠。在图2所示的一些示例实施方式中，源极线SL的数量可以是字线WL的数量的一半，两条字线WL(也就是，第一字线WL1和第二字线WL2)可以共同对应于一条源极线SL。然而，在另一些实施方式中，源极线SL的数量可以与字线WL的数量相同，并且一条源极线SL可以对应于一条字线WL。
在一些示例实施方式中，字线WL的宽度可以是1F，字线WL的节距(也就是，宽度和间隙之和)可以是2F，位线BL的宽度可以是1F，位线BL的节距(也就是，宽度和间隙之和)可以是2F，并且用于形成一个铁电晶体管FTR的单位面积可以是4F2。因此，由于铁电晶体管FTR可以为需要相对小的单位面积的交叉点型，所以可以有利于提高半导体器件100的集成。
如图3所示，下绝缘层112可以布置在基板110上。基板110可以包括硅，诸如单晶硅、多晶硅或非晶硅。在另一些实施方式中，基板110可以包括锗(Ge)、硅锗(SiGe)、硅碳化物(SiC)、镓砷化物(GaAs)、铟砷化物(InAs)和铟磷化物(InP)中的至少一种。在一些实施方式中，基板110可以包括导电区，例如掺有杂质的阱或掺有杂质的结构。下绝缘层112可以包括氧化物层、氮化物层或其组合。
在下绝缘层112上，可以布置在第一水平方向X上延伸的源极线SL。源极线绝缘层122可以布置在源极线SL的侧壁上。在一些示例实施方式中，源极线SL可以包括钛(Ti)、钛氮化物(TiN)、钽(Ta)、钽氮化物(TaN)、钨(W)、钨氮化物(WN)、钛硅氮化物(TiSiN)、钨硅氮化物(WSiN)、多晶硅或其组合。
第一绝缘层130可以布置在源极线SL和源极线绝缘层122上。第一绝缘层130可以包括在第一水平方向X上延伸的多个开口130H(例如，如在至少图2-图3中示出的，可以具有至少部分地限定沿第一水平方向X延伸的多个开口130H的一个或更多个内表面和/或侧壁)。所述多个开口130H可以包括彼此相对的第一侧壁130H1和第二侧壁130H2(例如，为彼此面对的相对侧壁)。在一些示例实施方式中，第一侧壁130H1和第二侧壁130H2可以被理解为第一绝缘层130的至少部分地限定所述多个开口130H中的一个或更多个开口的相应侧壁。每个开口130H可以包括在第一水平方向X上延伸的底部开口130E，并且源极线SL的上表面可以在底部开口130E的底部处暴露。第一绝缘层130可以包括硅氧化物、硅氮化物和硅氮氧化物中的至少一种。
多个栅电极140可以布置在开口130H的第一侧壁130H1和第二侧壁130H2上。在一些示例实施方式中，栅电极140可以每个包括Ti、TiN、Ta、TaN、W、WN、TiSiN、WSiN、多晶硅或其组合。
例如，栅电极140可以包括在第二水平方向Y上交替布置的第一栅电极140_1和第二栅电极140_2，第一栅电极140_1可以布置在开口130H的第一侧壁130H1上，第二栅电极140_2可以布置在开口130H的第二侧壁130H2上。
在一些示例实施方式中，第一栅电极140_1和第二栅电极140_2可以相对于中心线CL1具有镜像对称结构(例如，跨中心线CL1具有镜像对称性，相对于中心线CL1是镜像对称的等)。例如，第一栅电极140_1可以具有L形垂直截面(例如，平行于Y-Z平面的截面)，第二栅电极140_2可以具有与该L形镜像对称的垂直截面。
在一些示例实施方式中，每个栅电极140可以包括主栅极部分140M和水平延伸部分140E。主栅极部分140M可以在第一侧壁130H1上在垂直方向Z上延伸，水平延伸部分140E可以连接到主栅极部分140M的下部并在第二水平方向Y上延伸。主栅极部分140M可以包括在垂直方向Z上延伸并彼此相对的第一垂直延伸侧壁140V1和第二垂直延伸侧壁140V2。第二垂直延伸侧壁140V2可以接触第一绝缘层130并在第一水平方向X上延伸。
如这里所述的，第一水平方向X和第二水平方向Y可以每个被理解为平行于基板110的上表面110s，垂直方向Z可以被理解为垂直于基板110的上表面110s。因此，垂直方向Z可以被理解为垂直于第一水平方向X和第二水平方向Y。另外，将理解，第一水平方向X和第二水平方向Y可以彼此不同。例如，第一水平方向X和第二水平方向Y可以彼此垂直，如在至少图2-图3中示出的。
在每个栅电极140的第一垂直延伸侧壁140V1上，铁电层152、栅极绝缘层154和沟道层160可以依次布置。阻挡层142可以布置在每个栅电极140和铁电层152之间。填充开口130H的剩余空间的第二绝缘层162可以布置在沟道层160上，第三绝缘层164可以布置在第一绝缘层130的上表面上。
如图3所示，铁电层152、栅极绝缘层154和沟道层160可以布置在主栅极部分140M的上表面和每个栅电极140的第一垂直延伸侧壁140V1上，在水平延伸部分140E的上表面和侧壁上延伸，并且在开口130H的底部开口130E的内壁上延伸。沟道层160可以覆盖在底部开口130E的底部处暴露的源极线SL的上表面。
在一些示例实施方式中，铁电层152可以包括第一部分152P1和第二部分152P2，第一部分152P1可以在第一垂直延伸侧壁140V1上在垂直方向Z上延伸，第二部分152P2可以在水平延伸部分140E的上表面上在第二水平方向Y上延伸。
如图3所示，沟道层160可以包括垂直延伸部分160VE。铁电层152的第一部分152P1和栅极绝缘层154可以被夹在沟道层160的垂直延伸部分160VE和每个栅电极140的第一垂直延伸侧壁140V1之间并可以在垂直方向Z上延伸。
在一些示例实施方式中，栅电极140可以具有非对称栅极结构。这里，术语“非对称栅极结构”可以表示每个栅电极140可以在第二水平方向Y上具有非对称形状，并且还可以表示在第一垂直延伸侧壁140V1和第二垂直延伸侧壁140V2当中仅第一垂直延伸侧壁140V1被布置为面对沟道层160的垂直延伸部分160VE，并且仅第一垂直延伸侧壁140V1用作有效栅电极区域。此外，沟道层160的垂直延伸部分160VE可以用作铁电晶体管FTR的沟道区。
在一些示例实施方式中，每个栅电极140可以具有在第二水平方向Y上的第一宽度W1和在垂直方向Z上的第一高度H1。每个栅电极140的第一高度H1与第一宽度W1的比率可以在约1和约10之间。例如，每个栅电极140可以具有第一高度H1与第一宽度W1的相对大的比率。因此，沟道层160的垂直延伸部分160VE也可以具有相对大的高度，铁电晶体管FTR的沟道区的有效面积也可以是相对大的。
在一些示例实施方式中，铁电层152可以包括当电偶极矩在铁电层152中对齐时具有铁电性并保持自发极化的材料。铁电晶体管FTR可以以数据通过利用铁电晶体管FTR的阈值电压根据保留在铁电层152中的极化的方向而改变的现象被存储并且该数据被感测的方式操作。例如，铁电晶体管FTR具有相对低的第一阈值电压Vth1的状态被指定为数据1，并且铁电晶体管FTR具有相对高的第二阈值电压Vth2的状态被指定为数据0。当施加高于第一阈值电压Vth1且低于第二阈值电压Vth2的读取电压时，当在铁电晶体管FTR中流动的电流值被感测时数据可以被存储/读取。
在一些示例实施方式中，铁电层152可以包括具有正交晶体结构的铪基氧化物，例如，铪基氧化物可以包括具有正交晶体结构的o相。在一些示例实施方式中，铁电层152可以包括铪氧化物(HfO2)并且还可以包括包含金属元素的杂质。例如，铁电层152可以包括具有化学式HfxM1-xOy(0<x<1，2≤y≤4，M是锆(Zr)、硅(Si)、铝(Al)、钇(Y)、钆(Gd)、镧(La)、钪(Sc)和锶(Sr)中的至少一种)的铁电材料。例如，铁电层152可以包括掺有约3mol％至约8mol％的Al、约2mol％至约10mol％的Si、约2mol％至约10mol％的Y、或约1mol％至约7mol％的Gd的铪氧化物(HfOx)。在一些实施方式中，铁电层152可以包括HfxZr1-xOy(0.2≤x≤0.8且2≤y≤4)。在一些示例实施方式中，包括HfOx的铁电层152的厚度可以小于或等于约10nm。
在一些示例实施方式中，栅极绝缘层154可以包括硅氧化物、硅氮化物、硅氮氧化物、高k电介质材料或其组合。沟道层160可以包括多晶硅、Si-Ge、Ge、InGaZnOx(IGZO)、Sn掺杂的IGZO、W掺杂的InOx(IWO)、InZnOx(IZO)、ZnSnOx(ZTO)、YZnOx(YZO)、二硫化铜(CuS2)、二硒化铜(CuSe2)、二硫化钼(MoS2)、二硒化钼(MoSe2)、二硒化钨(WSe2)以及二硫化钨(WS2)中的至少一种。阻挡层142可以包括TiN、TaN、钛铝化物(TiAl)和钛铝碳化物(TiAlC)中的至少一种。
第四绝缘层166可以布置在第三绝缘层164上，位线BL可以在第四绝缘层166上在第二水平方向Y上延伸。穿透第四绝缘层166的位线接触168可以电连接到沟道层160，位线BL可以布置在位线接触168上。在一些示例实施方式中，位线BL和位线接触168可以每个包括Ti、TiN、Ta、TaN、W、WN、TiSiN、WSiN、多晶硅或其组合。
第一栅电极140_1以及铁电层152、栅极绝缘层154和沟道层160的布置在第一栅电极140_1上的相应部分可以被称为第一铁电晶体管FTR1，第二栅电极140_2以及铁电层152、栅极绝缘层154和沟道层160的布置在第二栅电极140_2上的相应部分可以被称为第二铁电晶体管FTR2。例如，第一铁电晶体管FTR1可以布置在开口130H的第一侧壁130H1上，第二铁电晶体管FTR2可以布置在开口130H的第二侧壁130H2上。相对于中心线CL1，第一铁电晶体管FTR1和第二铁电晶体管FTR2可以具有相对于彼此的镜像对称形状。
在一些示例实施方式中，可以理解，第一绝缘层130可以包括多个第一侧壁(例如第一侧壁130H1)和所述多个侧壁中的与分隔开的、相应的第一侧壁相对的多个第二侧壁(例如第二侧壁130H2)，以至少部分地限定在第一水平方向X上延伸的多个开口(例如开口130H)中的分隔开的、相应的开口，其中所述多个第一铁电晶体管FTR1在所述多个第一侧壁中的至少部分地限定所述多个开口中的分隔开的、相应的开口的分隔开的、相应的第一侧壁上(例如，在分隔开的、相应的第一侧壁130H1上)，并且所述多个第二铁电晶体管FTR2在所述多个第二侧壁中的分隔开的、相应的第二侧壁上(例如，在分隔开的、相应的第二侧壁130H2上)。
通常，动态随机存取存储器(DRAM)器件可以具有包括一个单元晶体管和一个电容器的1T-1C结构，特别是，形成其电容器的工艺可能非常复杂，并且在其刷新操作等期间消耗的电力的量可能是相对大的。
然而，根据一些示例实施方式，铁电晶体管FTR可以配置为利用形成在铁电层152中的剩余极化来存储数据，并可以形成具有1T结构的非易失性存储器件(其不需要配置为存储数据的单独的电容器)。因此，在半导体器件100中可以防止泄露电流、浮置体效应等，并且半导体器件100可以以相对低的功率驱动。此外，由于具有非对称栅极结构的栅电极140和布置在栅电极140的第一垂直延伸侧壁140V1上的铁电层152、栅极绝缘层154和沟道层160形成铁电晶体管FTR，所以可以有利于在垂直方向Z上执行按比例缩放并提高半导体器件100的集成。
图4是根据一些示例实施方式的半导体器件100A的剖视图。图1至图4中的相同的参考符号表示相同的元件。
参照图4，沟道层160A可以具有相对大的厚度以完全填充开口130H的底部开口130E。因此，沟道层160A的在底部开口130E中的部分可以提供在源极线SL和第一铁电晶体管FTR1之间以及在源极线SL和第二铁电晶体管FTR2之间的电连接。例如，沟道层160A的在底部开口130E中的部分可以用作公共源极接触。
图5是根据一些示例实施方式的半导体器件100B的剖视图。图1至图5中的相同的参考符号表示相同的元件。
参照图5，沟道层160B可以在一个开口130H中，在第三绝缘层164的上表面上延伸，并且连接到布置在相邻开口130H中的沟道层160B的一部分。位线接触168可以布置在沟道层160B的在第三绝缘层164的上表面上的部分上。位线接触168可以提供在位线BL和布置在一个开口130H中的第一铁电晶体管FTR1之间的电连接以及在位线BL和布置在与上述开口130H相邻的另一个开口130H中的第二铁电晶体管FTR2之间的电连接。例如，位线接触168可以用作公共位线接触。
图6是根据一些示例实施方式的半导体器件100C的剖视图。图1至图6中的相同的参考符号表示相同的元件。
参照图6，所述多条源极线SL可以在第二水平方向Y上延伸，所述多个栅电极140可以在源极线SL上在第一水平方向X上延伸，并且所述多条位线BL可以在第二水平方向Y上延伸。由于位线BL被布置为平行于源极线SL，所以可以形成AND型阵列。
图7是根据一些示例实施方式的半导体器件100D的剖视图。图1至图7中的相同的参考符号表示相同的元件。
参照图7，铁电晶体管FTR还可以包括布置在铁电层152和栅极绝缘层154之间的浮置栅极170。在一些示例实施方式中，浮置栅极170可以包括掺杂的多晶硅、Al、Cu、Ti、Ta、钌(Ru)、W、Mo、铂(Pt)、镍(Ni)、钴(Co)、TiN、TaN、WN、铌氮化物(NbN)、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、铱氧化物(IrOx)、钌氧化物(RuOx)或其组合，但是不限于此。
浮置栅极170可以具有在栅电极140的第一垂直延伸侧壁140V1和沟道层160的垂直延伸部分160VE之间垂直延伸的部分。例如，浮置栅极170可以具有在从约10nm至约50nm的范围内的厚度，但是不限于此。
图8是根据一些示例实施方式的半导体器件200的剖视图。图1至图8中的相同的参考符号表示相同的元件。
所述多条源极线SL可以在基板110上在第二水平方向Y上延伸，所述多个铁电晶体管FTR可以在所述多条源极线SL上在第一水平方向X和第二个水平方向Y上彼此间隔开。
第一绝缘层130可以包括在第一水平方向X上延伸的所述多个开口130H，并且所述多个开口130H可以包括彼此相对的第一侧壁130H1和第二侧壁130H2。
沟道层260可以在开口130H的第一侧壁130H1和第二侧壁130H2上。例如，沟道层260可以包括在第二水平方向Y上交替布置的第一沟道层260_1和第二沟道层260_2，第一沟道层260_1可以布置在开口130H的第一侧壁130H1上，第二沟道层260_2可以布置在开口130H的第二侧壁130H2上。
在一些示例实施方式中，第一沟道层260_1和第二沟道层260_2可以相对于中心线CL1具有镜像对称结构。例如，第一沟道层260_1可以具有L形垂直截面(例如，平行于Y-Z平面的截面)，第二沟道层260_2可以具有与该L形镜像对称的垂直截面。
在一些示例实施方式中，每个沟道层260可以包括主沟道层部分260M和水平延伸部分260E。主沟道层部分260M可以在第一侧壁130H1上在垂直方向Z上延伸，水平延伸部分260E可以连接到主沟道层部分260M的下部并在第二水平方向Y上延伸。水平延伸部分260E可以在源极线SL的上表面上。
在沟道层260上，栅极绝缘层154、铁电层152和栅电极240可以依次布置。阻挡层242可以布置在每个栅电极240和铁电层152之间。
每个栅电极240可以包括第一垂直延伸侧壁240V1和第二垂直延伸侧壁240V2，第一垂直延伸侧壁240V1可以面对铁电层152，第二垂直延伸侧壁240V2可以接触第二绝缘层262。例如，栅电极240可以包括在第二水平方向Y上交替布置的第一栅电极240_1和第二栅电极240_2，第一栅电极240_1可以在第一沟道层260_1上，第二栅电极240_2可以在第二沟道层260_2上。例如，第二绝缘层262可以布置在第一栅电极240_1和第二栅电极240_2之间，第三绝缘层164可以布置在第一栅电极240_1、第二栅电极240_2和第二绝缘层262上。
如图8所示，栅极绝缘层154和铁电层152可以从主沟道层部分260M的侧壁延伸到水平延伸部分260E的上表面。例如，铁电层152可以包括第一部分152P1和第二部分152P2，第一部分152P1在沟道层260的主沟道层部分260M的侧壁上在垂直方向Z上延伸，第二部分152P2在水平延伸部分260E的上表面上在第二水平方向Y上延伸。
如图8所示，第一铁电晶体管FTR1可以在开口130H的第一侧壁130H1上，第二铁电晶体管FTR2可以在开口130H的第二侧壁130H2上。第一铁电晶体管FTR1和第二铁电晶体管FTR2可以每个具有非对称结构。此外，相对于中心线CL1，第一铁电晶体管FTR1和第二铁电晶体管FTR2可以具有相对于彼此的镜像对称结构。
图9是根据一些示例实施方式的半导体器件200A的剖视图。图1至图9中的相同的参考符号表示相同的元件。
参照图9，铁电晶体管FTR还可以包括布置在铁电层152和栅极绝缘层154之间的浮置栅极270。在一些示例实施方式中，浮置栅极270可以包括掺杂的多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其组合，但是不限于此。
浮置栅极270可以具有在栅电极240的第一垂直延伸侧壁240V1和沟道层260的主沟道层部分260M之间垂直延伸的部分。例如，浮置栅极270的厚度可以在约10nm至约50nm之间，但是不限于此。
图10是根据一些示例实施方式的半导体器件300的剖视图。图1至图10中的相同的参考符号表示相同的元件。
参照图10，半导体器件300可以包括第一阵列堆叠ST_1和在比第一阵列堆叠ST_1高的水平处的第二阵列堆叠ST_2。第一阵列堆叠ST_1可以包括布置在基板110上的多条第一源极线SL1、布置在第一源极线SL1上的多条第一位线BL1、以及多个第一铁电晶体管FTR_1，所述多个第一铁电晶体管FTR_1布置在第一源极线SL1和第一位线BL1的分隔开的、相应的(例如，不同的)交叉点(例如，第一源极线SL1和第一位线BL1在垂直方向Z上重叠的点，使得第一铁电晶体管FTR_1的每个在垂直方向Z上与至少一条第一源极线SL1和至少一条第一位线BL1重叠)处。第二阵列堆叠ST_2可以包括布置在比第一位线BL1高的水平处的多条第二源极线SL2、布置在第二源极线SL2上的多条第二位线BL2、以及多个第二铁电晶体管FTR_2，所述多个第二铁电晶体管FTR_2布置在第二源极线SL2和第二位线BL2的分隔开的、相应的(例如，不同的)交叉点(例如，第二源极线SL2和第二位线BL2在垂直方向Z上重叠的点，使得第二铁电晶体管FTR_2的每个在垂直方向Z上与至少一条第二源极线SL2和至少一条第二位线BL2重叠)处。
在本说明书中，术语“水平”可以表示垂直高度和/或在垂直方向(例如，垂直或基本上垂直于基板110的上表面110s、基板110的下表面等中的至少一个延伸的垂直方向Z)上距参考位置(例如，基板110的上表面110s、基板110的下表面等)的距离。例如，当第一元件在这里被描述为处于比第二元件高的水平时，第一元件可以比第二元件在垂直方向上距参考位置更远。在另一示例中，当第一元件在这里被描述为处于比第二元件低的水平时，第一元件可以比第二元件在垂直方向上更靠近参考位置。在另一示例中，当第一元件在这里被描述为处于与第二元件相同的水平时，第一元件可以与第二元件在垂直方向上同等地远离/靠近参考位置。
层间绝缘层312可以进一步布置在第一阵列堆叠ST_1和第二阵列堆叠ST_2之间。第二铁电晶体管FTR_2可以包括布置在穿透绝缘层330的开口330H中的沟道层360、栅极绝缘层354、铁电层352和栅电极340。位线接触368可以将沟道层360电连接到第二位线BL2。
图10示出第一阵列堆叠ST_1和第二阵列堆叠ST_2中的每个包括图8的半导体器件200的铁电晶体管FTR，并且沟道层260和360分别布置在开口130H和330H的侧壁上。然而，与图示不同，第一阵列堆叠ST_1和第二阵列堆叠ST_2中的每个可以包括图3至图7和图9的半导体器件100、100A、100B、100C、100D和200A中的任何一个的铁电晶体管FTR。
此外，图10示出具有其中第二阵列堆叠ST_2布置在第一阵列堆叠ST_1上的双堆叠结构的半导体器件300，但是在另一些实施方式中，一个或更多个附加的阵列堆叠可以进一步布置在第二阵列堆叠ST_2上。
图11是根据一些示例实施方式的半导体器件300A的剖视图。图1至图11中的相同的参考符号表示相同的元件。
参照图11，第一阵列堆叠ST_1和第二阵列堆叠ST_2可以共用位线BL。例如，第一阵列堆叠ST_1可以包括布置在基板110上的多条第一源极线SL1、布置在第一源极线SL1上的多条位线BL、以及布置在第一源极线SL1和位线BL的交叉点处的多个第一铁电晶体管FTR_1。第二阵列堆叠ST_2可以包括所述多条位线BL、布置在位线BL上的多条第二源极线SL2、以及布置在位线BL和第二源极线SL2的交叉点处的多个第二铁电晶体管FTR_2。可以省略图10的层间绝缘层312。
图12是根据一些示例实施方式的半导体器件400的剖视图。图1至图12中的相同的参考符号表示相同的元件。
参照图12，半导体器件400可以具有外围上单元(COP)结构。例如，外围电路区PCA可以布置在基板110上，单元阵列区MCA可以布置在比外围电路区PCA高的垂直水平处。
限定有源区AC的器件隔离层410可以布置在基板110中。在有源区AC中，可以布置外围电路晶体管PTR。外围电路晶体管PTR可以包括依次布置在基板110上的栅极电介质层420、外围电路栅电极430和栅极覆盖图案440。
栅极电介质层420可以包括硅氧化物层、硅氮化物层、硅氮氧化物层、氧化物/氮化物/氧化物(ONO)和具有比硅氧化物层大的介电常数的高k电介质层中的至少一种。外围电路栅电极430可以包括掺杂的多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOX或其组合。栅极覆盖图案440可以包括硅氮化物。
电连接到外围电路晶体管PTR的外围电路布线层450可以布置在基板110上，并且覆盖外围电路布线层450的层间绝缘层460可以布置在基板110上。
多条源极线SL、多条位线BL以及布置在源极线SL和位线BL的交叉点处的多个第一铁电晶体管FTR1和多个第二铁电晶体管FTR2可以布置在层间绝缘层460上。
图12示出外围电路晶体管PTR形成在基板110上并且单元阵列区MCA形成在比外围电路晶体管PTR高的水平处的结构。然而，与图12的图示不同，可以实现以下结构，其中外围电路晶体管PTR形成在附加基板(未示出)上，单元阵列区MCA形成在基板110上，并且附加基板根据铜到铜键合的方法粘附到基板110。
图13、图14、图15、图16、图17、图18、图19、图20、图21和图22是根据一些示例实施方式的半导体器件100的制造方法的剖视图。图1至图22中的相同的参考符号表示相同的元件。
参照图13，在基板110上形成下绝缘层112。然后，可以在下绝缘层112上形成在第一水平方向X上延伸的多条源极线SL以及填充源极线SL之间的空间的源极线绝缘层122。
参照图14，可以在所述多条源极线SL和源极线绝缘层122上形成第一绝缘层130。第一绝缘层130可以通过使用硅氧化物、硅氮化物和硅氮氧化物中的至少一种形成为在垂直方向Z上具有相对大的高度。
然后，可以在第一绝缘层130上形成掩模图案(未示出)，并且可以通过使用该掩模图案作为蚀刻掩模来形成多个开口130H。开口130H可以不穿透第一绝缘层130的整个高度，并且源极线SL的上表面可以不在开口130H的底部处暴露。
开口130H可以在第一水平方向X上延伸，例如，开口130H可以包括彼此相对的第一侧壁130H1和第二侧壁130H2。第一侧壁130H1和第二侧壁130H2可以彼此面对并在第一水平方向X上延伸。
参照图15，可以在第一绝缘层130上形成导电层140_P以共形地覆盖开口130H的内壁，并且可以在导电层140_P上形成阻挡层142。然后，可以回蚀刻导电层140_P的部分和阻挡层142的部分，使得第一绝缘层130的上表面被暴露，因此，导电层140_P和阻挡层142可以保留在开口130H的内壁上。
在一些示例实施方式中，导电层140_P可以包括Ti、TiN、Ta、TaN、W、WN、TiSiN、WSiN、多晶硅或其组合。阻挡层142可以通过使用TiN、TaN、TiAl和TiAlC中的至少一种来形成。
参照图16，可以在导电层140_P和阻挡层142上以足以完全填充开口130H的内部的厚度形成牺牲层190。在一些示例实施方式中，牺牲层190可以包括硅氧化物、硅碳化物、旋涂硬掩模(SOH)和硅碳氧化物(SiOC)中的至少一种。
然后，可以在牺牲层190上形成掩模图案(未示出)，并且可以通过使用该掩模图案作为蚀刻掩模来去除牺牲层190的一部分。例如，牺牲层190可以布置为覆盖开口130H的第一侧壁130H1和第二侧壁130H2并在第一水平方向X上延伸。
由于牺牲层190形成为线形以在第一水平方向X上延伸，所以导电层140_P和阻挡层142的在开口130H的底部上的部分可以不被牺牲层190覆盖并可以被暴露。
参照图17，导电层140_P和阻挡层142的没有被牺牲层190覆盖的部分被回蚀刻以在垂直方向Z上向下扩展开口130H的底部，并且栅电极140可以形成在开口130H内部。可以通过进一步去除第一绝缘层130的在开口130H的底部被暴露的部分来暴露源极线SL的上表面。这里，开口130H的向下延伸的部分可以被称为底部开口130E。
栅电极140可以包括通过底部开口130E而彼此间隔开的第一栅电极140_1和第二栅电极140_2。第一栅电极140_1可以表示导电层140_P的布置在开口130H的第一侧壁130H1上的部分，第二栅电极140_2可以表示导电层140_P的布置在开口130H的第二侧壁130H2上的部分。
参照图18，可以在第一绝缘层130和栅电极140的上表面上依次形成共形地覆盖开口130H的内部的铁电层152和栅极绝缘层154。
在一些示例实施方式中，铁电层152可以包括具有正交晶体结构的铪基氧化物，例如，铪基氧化物可以包括具有正交晶体结构的o相。在一些示例实施方式中，铁电层152可以具有小于或等于约10nm的厚度。
在一些示例实施方式中，源极线SL的上表面可以通过进一步执行去除铁电层152和栅极绝缘层154的布置在底部开口130E内部的部分的回蚀刻工艺而被再次暴露。
参照图19，初始沟道层160_P可以形成在栅极绝缘层154上。初始沟道层160_P可以共形地布置在开口130H的内壁上。
在一些示例实施方式中，初始沟道层160_P可以通过使用多晶硅、Si-Ge、Ge、IGZO、Sn掺杂的IGZO、IWO、IZO、ZTO、YZO、CuS2、CuSe2、MoS2、MoSe2、WSe2和WS2中的至少一种来形成。初始沟道层160_P可以通过化学气相沉积(CVD)工艺、低压CVD工艺、等离子体增强CVD工艺、金属有机CVD(MOCVD)工艺和原子层沉积工艺中的至少一种形成。
参照图20，可以通过在初始沟道层160_P上形成掩模图案(未示出)以及通过使用该掩模图案对初始沟道层160_P进行图案化来形成沟道层160。沟道层160可以在第一水平方向X上彼此间隔开。每个沟道层160可以具有与一个开口130H在第二水平方向Y上的宽度基本上相同或比其更大的宽度，因此，沟道层160可以与在第二水平方向Y上布置在一个开口130H中的第一栅电极140_1和第二栅电极140_2垂直地重叠。
参照图21，可以在沟道层160上形成绝缘层(未示出)，并且该绝缘层的上部可以被平坦化以形成填充开口130H内部的第二绝缘层162并形成布置在第一绝缘层130的上表面上的第三绝缘层164。第二绝缘层162和第三绝缘层164可以具有在与沟道层160的上表面相同的水平处的上表面。
参照图22，可以在第二绝缘层162和第三绝缘层164上形成第四绝缘层166。然后，可以形成穿透第四绝缘层166的开口(未示出)，并且可以通过在开口内部填充导电材料来形成位线接触168。
然后，可以在位线接触168和第四绝缘层166上形成位线BL。
半导体器件100可以通过执行上述工艺而被完全地制造。
通常，DRAM器件可以具有包括一个单元晶体管和一个电容器的1T-1C结构。特别地，形成电容器的工艺可能非常复杂，并且在刷新操作等期间消耗的电力的量可能相对大。
然而，根据一些示例实施方式，具有非对称栅极结构的栅电极140以及布置在栅电极140的第一垂直延伸侧壁140V1上的铁电层152、栅极绝缘层154和沟道层160形成第一铁电晶体管FTR1和第二铁电晶体管FTR2，因此，可以有利于在垂直方向Z上执行按比例缩放并提高半导体器件100的集成。此外，数据可以利用形成在铁电层152中的残余极化而被存储在半导体器件100中，并且可以形成具有1T结构的非易失性存储器件(其不需要配置为存储数据的单独电容器)。因此，可以在半导体器件100中防止泄露电流、浮置体效应等，并且半导体器件100可以以相对低的功率驱动。
根据参照图14描述的工艺，可以首先在开口130H的内壁上形成沟道层160而不是栅电极140，并且可以在沟道层160上依次形成栅极绝缘层154、铁电层152和栅电极140。在这种情况下，可以制造参照图8描述的半导体器件200。
此外，根据参照图18描述的工艺，在开口130H的内壁上形成铁电层152之后，可以在形成栅极绝缘层154之前在铁电层152上进一步形成浮置栅极170。在这种情况下，可以制造参照图7描述的半导体器件100C。
此外，根据参照图19描述的工艺，在形成初始沟道层160_P的工艺中，初始沟道层160_P可以以足够大的厚度形成以完全填充底部开口130E。在这种情况下，可以制造参照图4描述的半导体器件100A。
尽管已经参照本发明构思的一些示例实施方式具体示出和描述了本发明构思，但是将理解，在不背离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。
本申请基于2021年9月29日在韩国知识产权局提交的韩国专利申请第10-2021-0128956号并要求其优先权，该韩国专利申请的公开内容通过引用整体地结合于此。

Claims (20)

1.一种半导体器件，包括：
多个栅电极，在基板上在平行于所述基板的上表面的第一水平方向上延伸，其中所述多个栅电极中的每个栅电极包括彼此相对的第一垂直延伸侧壁和第二垂直延伸侧壁；
沟道层，在所述多个栅电极中的每个栅电极的所述第一垂直延伸侧壁上，所述沟道层包括垂直延伸部分；
铁电层和栅极绝缘层，依次位于所述沟道层和所述多个栅电极中的每个栅电极的所述第一垂直延伸侧壁之间使得所述铁电层在所述栅极绝缘层和所述栅电极之间；
绝缘层，在所述多个栅电极中的每个栅电极的所述第二垂直延伸侧壁上；以及
多条位线，电连接到所述沟道层并在与所述第一水平方向不同且平行于所述基板的所述上表面的第二水平方向上延伸。
2.根据权利要求1所述的半导体器件，其中所述多个栅电极中的每个栅电极包括：
主栅极部分，在垂直于所述基板的所述上表面的垂直方向上延伸；和
水平延伸部分，连接到所述主栅极部分并在所述第二水平方向上延伸，
其中所述主栅极部分包括所述栅电极的所述第一垂直延伸侧壁和所述栅电极的所述第二垂直延伸侧壁。
3.根据权利要求2所述的半导体器件，其中所述多个栅电极的每个具有L形垂直截面。
4.根据权利要求2所述的半导体器件，其中所述铁电层包括：
第一部分，在所述多个栅电极中的每个栅电极的所述第一垂直延伸侧壁上在所述垂直方向上延伸；和
第二部分，布置在所述多个栅电极中的每个栅电极的所述水平延伸部分上。
5.根据权利要求2所述的半导体器件，其中所述多个栅电极包括：
在所述第二水平方向上交替布置的第一栅电极和第二栅电极，
其中所述第一栅电极和所述第二栅电极相对于彼此镜像对称。
6.根据权利要求1所述的半导体器件，其中所述沟道层包括：
主沟道层部分，在垂直于所述基板的所述上表面的垂直方向上延伸；和
水平延伸部分，连接到所述主沟道层部分并在所述第二水平方向上延伸。
7.根据权利要求6所述的半导体器件，其中所述沟道层具有L形垂直截面。
8.根据权利要求6所述的半导体器件，其中所述铁电层包括：
第一部分，在所述多个栅电极中的每个栅电极的所述第一垂直延伸侧壁和所述沟道层的所述主沟道层部分之间在所述垂直方向上延伸；和
第二部分，在所述多个栅电极中的每个栅电极的底表面和所述沟道层的所述水平延伸部分之间。
9.根据权利要求6所述的半导体器件，其中所述沟道层包括：在所述第二水平方向上交替布置的第一沟道层和第二沟道层，以及
所述第一沟道层和所述第二沟道层相对于彼此镜像对称。
10.根据权利要求1所述的半导体器件，还包括在所述铁电层和所述栅极绝缘层之间的浮置栅极。
11.根据权利要求1所述的半导体器件，其中
所述铁电层包括具有化学式HfxM1-xOy的铁电材料，其中0<x<1，2≤y≤4，其中M为锆(Zr)、硅(Si)、铝(Al)、钇(Y)、钆(Gd)、镧(La)、钪(Sc)和锶(Sr)中的至少一种，以及
所述铁电材料具有正交晶体结构。
12.根据权利要求1所述的半导体器件，其中所述沟道层包括多晶硅、硅锗、锗(Ge)、InGaZnOx(IGZO)、Sn掺杂的IGZO、W掺杂的InOx(IWO)、InZnOx(IZO)、ZnSnOx(ZTO)、YZnOx(YZO)、二硫化铜(CuS2)、二硒化铜(CuSe2)、二硫化钼(MoS2)、二硒化钼(MoSe2)、二硒化钨(WSe2)和二硫化钨(WS2)中的至少一种。
13.一种半导体器件，包括：
多条源极线，在基板上在平行于所述基板的上表面的第一水平方向上延伸；
多条位线，在垂直于所述基板的所述上表面的垂直方向上在比所述多条源极线高的垂直水平处在第二水平方向上延伸；以及
多个铁电晶体管，位于所述多条源极线和所述多条位线的分隔开的、相应的交叉点处，
其中所述多个铁电晶体管中的每个铁电晶体管包括
栅电极，在所述第一水平方向上延伸，
在所述栅电极的侧壁上的铁电层，
在所述铁电层的侧壁上的栅极绝缘层，以及
在所述栅极绝缘层的侧壁上的沟道层，
其中所述多个铁电晶体管包括第一铁电晶体管和第二铁电晶体管，所述第一铁电晶体管和所述第二铁电晶体管在所述第二水平方向上彼此相邻并相对于彼此镜像对称。
14.根据权利要求13所述的半导体器件，其中所述栅电极具有L形垂直截面。
15.根据权利要求13所述的半导体器件，其中所述栅电极包括：
在所述垂直方向上延伸的主栅极部分；和
水平延伸部分，连接到所述主栅极部分并在所述第二水平方向上延伸。
16.根据权利要求15所述的半导体器件，其中所述铁电层在所述主栅极部分的侧壁和所述水平延伸部分的上表面上。
17.根据权利要求13所述的半导体器件，其中所述沟道层具有L形垂直截面。
18.根据权利要求13所述的半导体器件，其中所述沟道层包括：
在所述垂直方向上延伸的主沟道层部分；和
水平延伸部分，连接到所述主沟道层部分并在所述第二水平方向上延伸。
19.根据权利要求18所述的半导体器件，其中所述铁电层包括：
第一部分，在所述栅电极的所述侧壁和所述沟道层的所述主沟道层部分之间在所述垂直方向上延伸；和
第二部分，在所述栅电极的底表面和所述沟道层的所述水平延伸部分之间。
20.一种半导体器件，包括：
多条源极线，在基板上在平行于所述基板的上表面的第一水平方向上延伸；
在所述多条源极线上的绝缘层，所述绝缘层包括多个第一侧壁和多个第二侧壁，所述多个第二侧壁与所述多个第一侧壁中的分隔开的、相应的第一侧壁相对以至少部分地限定在所述第一水平方向上延伸的多个开口中的分隔开的、相应的开口；
多个第一铁电晶体管，在所述多个第一侧壁中的至少部分地限定所述多个开口中的分隔开的、相应的开口的分隔开的、相应的第一侧壁上，所述多个第一铁电晶体管中的每个第一铁电晶体管包括
第一栅电极，
第一铁电层，
第一栅极绝缘层，以及
第一沟道层；
多个第二铁电晶体管，在所述多个第二侧壁中的至少部分地限定所述多个开口中的分隔开的、相应的开口的分隔开的、相应的第二侧壁上，所述多个第二铁电晶体管中的每个第二铁电晶体管包括
第二栅电极，
第二铁电层，
第二栅极绝缘层，以及
第二沟道层；以及
多条位线，在第二水平方向上延伸，所述多条位线中的每条位线电连接到所述多个第一铁电晶体管和所述多个第二铁电晶体管中的单独的一组第一铁电晶体管和第二铁电晶体管，
其中每个单独的一组第一铁电晶体管和第二铁电晶体管相对于彼此镜像对称。
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