CN116896865A - 半导体装置 - Google Patents
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Abstract
提供半导体装置。所述半导体装置包括：第一导线，在第一水平方向上延伸；多个半导体图案，在第一导线上并且在第一水平方向上彼此间隔开，其中，所述多个半导体图案中的每个包括在第一水平方向上彼此相对的第一垂直部和第二垂直部；第二导线，在所述多个半导体图案中的每个的第一垂直部与第二垂直部之间在第二水平方向上延伸，第二水平方向与第一水平方向相交；栅极介电图案，在第一垂直部与第二垂直部之间以及第二垂直部与第二导线之间；以及阻挡图案，在相邻的半导体图案之间。
Description
本申请要求于2022年4月8日提交到韩国知识产权局的第10-2022-0043966号韩国专利申请的优先权，所述韩国专利申请的公开通过引用全部包含于此。
技术领域
本发明构思涉及半导体装置，更具体地，涉及包括垂直沟道晶体管的半导体装置和制造半导体装置方法。
背景技术
半导体装置的设计规则的减小对于集成和操作速度可以是期望的，但是会牺牲半导体装置的制造良率。因此，具有垂直沟道的晶体管已经被建议增加它们的集成度、电阻、电流驱动能力等。
发明内容
本发明构思的一些实施例提供具有增加的电性质和提高的可靠性的半导体装置。
本发明构思的对象不限于上面所提到的，并且根据以下描述，本领域技术人员将清楚地理解上面未提及的其他对象。
根据本发明构思的一些实施例，一种半导体装置可包括：第一导线，在第一水平方向上延伸；多个半导体图案，在第一导线上并且在第一水平方向上彼此间隔开，所述多个半导体图案中的每个包括在第一水平方向上彼此相对的第一垂直部和第二垂直部；第二导线，在所述多个半导体图案中的每个的第一垂直部与第二垂直部之间在第二水平方向上延伸，第二水平方向与第一水平方向相交；栅极介电图案，在第一垂直部与第二垂直部之间以及第二垂直部与第二导线之间；以及阻挡图案，在相邻的半导体图案之间。
根据本发明构思的一些实施例，一种半导体装置可包括：第一导线，在第一水平方向上延伸；半导体图案，包括第一导线上的在第一水平方向上彼此相对的第一垂直部和第二垂直部；第二导线，包括覆盖第一垂直部的内侧表面的第一子导线和覆盖第二垂直部的内侧表面的第二子导线，第一垂直部的内侧表面和第二垂直部的内侧表面在第一水平方向上彼此相对；栅极介电图案，在第一垂直部的内侧表面与第一子导线之间以及第二垂直部的内侧表面与第二子导线之间；以及一对阻挡图案，在第一导线上，并且与第一垂直部的外侧表面的下部分邻近且与第二垂直部的外侧表面的下部分邻近。
根据本发明构思的一些实施例，一种半导体装置可包括：外围电路结构，包括基底上的外围栅极结构和覆盖外围栅极结构的第一层间介电层；位线，在外围电路结构上在第一水平方向上延伸，第一水平方向平行于基底的顶表面；多个半导体图案，在位线上并且在第一水平方向上彼此间隔开，半导体图案中的每个包括在第一水平方向上彼此相对的第一垂直部和第二垂直部；第一介电图案，在所述相邻的半导体图案之间，第一介电图案在与基底的顶表面平行并且与第一水平方向相交的第二水平方向上延伸；阻挡图案，在所述相邻的半导体图案之间以及位线与第一介电图案之间；第二介电图案，在半导体图案中的每个的第一垂直部与第二垂直部之间在第二水平方向上延伸；第一字线，在第一垂直部与第二介电图案之间；第二字线，在第二垂直部与第二介电图案之间；栅极介电图案，在第一垂直部与第一字线之间以及第二垂直部与第二字线之间；以及多个数据存储图案，相应地电连接到半导体图案的第一垂直部和第二垂直部。
附图说明
图1示出展示根据本发明构思的一些实施例的半导体装置的平面图。
图2示出沿图1的线I-I'截取的截面图。
图3A至图3C示出展示制造如图2中所描绘的半导体装置的方法的截面图。
图4示出沿图1的线I-I'截取的截面图。
图5A至5D示出展示制造如图4中所描绘的半导体装置的方法的截面图。
图6示出沿图1的线I-I'截取的截面图。
图7A至图7D示出展示制造如图6中所描绘的半导体装置的方法的截面图。
图8示出沿图1的线I-I'截取的截面图。
图9示出展示根据本发明构思的一些实施例的半导体装置的平面图。
图10A、图10B、图10C和图10D示出分别沿图9的线A-A'、B-B'、C-C'和D-D'截取的截面图。
图11至图13示出沿图9的线A-A'截取的截面图。
具体实施方式
在下文中将结合附图讨论根据本发明构思的一些实施例的半导体存储器装置和制造半导体存储器装置方法。
图1示出展示根据本发明构思的一些实施例的半导体装置的平面图。图2示出沿图1的线I-I'截取的截面图。
参照图1和图2，基底1可被设置。基底1可以是半导体基底。基底1可以是例如硅基底、锗基底或硅锗基底。
第一导线CL1可设置在基底1上。第一导线CL1可沿与基底1的顶表面平行的第一方向D1(即，第一水平方向)延伸。第一导线CL1可设置多条。第一导线CL1可在与第一方向D1相交(例如，垂直交叉)的第二方向D2(即，第二水平方向)上彼此间隔开。第一导线CL1可电连接到基底1中的布线。
第一导线CL1可包括例如从掺杂多晶硅、金属(例如，Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni或Co)、导电金属氮化物(例如，TiN、TaN、WN、NbN、TiAlN、TiSiN、TaSiN或RuTiN)、导电金属硅化物和导电金属氧化物(例如，PtO、RuO2、IrO2、SRO(SrRuO3)、BSRO((Ba,Sr)RuO3)、CRO(CaRuO3)、LSCo)选择的至少一者，或者可由例如从掺杂多晶硅、金属(例如，Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni或Co)、导电金属氮化物(例如，TiN、TaN、WN、NbN、TiAlN、TiSiN、TaSiN或RuTiN)、导电金属硅化物和导电金属氧化物(例如，PtO、RuO2、IrO2、SRO(SrRuO3)、BSRO((Ba,Sr)RuO3)、CRO(CaRuO3)、LSCo)选择的至少一者形成，但本发明构思不限于此。第一导线CL1可包括上面提及的材料的单层或多层。在一些实施例中，第一导线CL1可包括二维半导体材料(诸如，石墨烯、碳纳米管和它们的任何组合)。
半导体图案SP可设置在第一导线CL1上。半导体图案SP可设置多个。半导体图案SP可在第一方向D1和第二方向D2上彼此间隔开。
半导体图案SP可包括彼此相对的第一垂直部V1和第二垂直部V2。第一垂直部V1和第二垂直部V2可在第一方向D1上彼此相对。在第一导线CL1上，第一垂直部V1和第二垂直部V2中的每个可在与基底1的顶表面垂直的第三方向D3(即，垂直方向)上延伸。第一垂直部V1可具有与第一方向D1正交的内侧表面V1a和外侧表面V1b，并且第二垂直部V2可具有与第一方向D1正交的内侧表面V2a和外侧表面V2b。第一垂直部V1的内侧表面V1a可在第一方向D1上与第二垂直部V2的内侧表面V2a相对。半导体图案SP的第一垂直部V1的外侧表面V1b可在第一方向D1上与在第一方向D1上邻近于半导体图案SP的另一半导体图案SP的第二垂直部V2的外侧表面V2b相对。
第一垂直部V1和第二垂直部V2中的每个可包括源极/漏极区域。第一垂直部V1可在第一垂直部V1的它的顶端和底端上包括第一上源极/漏极区域和第一下源极/漏极区域，并且还可在第一上源极/漏极区域与第一下源极/漏极区域之间包括第一沟道区域。第二垂直部V2可在第二垂直部V2的它的顶端和底端上包括第二上源极/漏极区域和第二下源极/漏极区域，并且还可在第二上源极/漏极区域与第二下源极/漏极区域之间包括第二沟道区域。
根据实施例，半导体图案SP还可包括将第一垂直部V1和第二垂直部V2彼此连接的水平部H。水平部H可将第一垂直部V1的下部分和第二垂直部V2的下部分彼此连接。水平部H可设置在第一导线CL1上并与第一导线CL1接触。除非上下文另有说明，否则如在此使用的术语“接触”表示直接连接(即，触摸)。
半导体图案SP可包括氧化物半导体(诸如，从InxGayZnzO、InxGaySizO、InxSnyZnzO、InxZnyO、ZnxO、ZnxSnyO、ZnxOyN、ZrxZnySnzO、SnxO、HfxInyZnzO、GaxZnySnzO、AlxZnySnzO、YbxGayZnzO、和InxGayO选择的至少一者，其中，x、y和z是实数)，或者可由氧化物半导体(诸如，从InxGayZnzO、InxGaySizO、InxSnyZnzO、InxZnyO、ZnxO、ZnxSnyO、ZnxOyN、ZrxZnySnzO、SnxO、HfxInyZnzO、GaxZnySnzO、AlxZnySnzO、YbxGayZnzO、和InxGayO选择的至少一者，其中，x、y和z是实数)形成。例如，半导体图案SP可包括铟镓锌氧化物(IGZO)，或者可由铟镓锌氧化物形成。半导体图案SP可具有上面提及的氧化物半导体的单层或多层。本发明构思不限于此。在一个实施例中，半导体图案SP可包括非晶、晶体或多晶氧化物半导体，或者可由非晶、晶体或多晶氧化物半导体形成。在一些实施例中，半导体图案SP可具有大于硅的带隙能量的带隙能量。例如，半导体图案SP可具有从约1.5eV至约5.6eV的范围选择的带隙能量。例如，在半导体图案SP的带隙能量具有从约2.0eV至约4.0eV的范围选择的值时，半导体图案SP可具有期望的沟道性能。半导体图案SP可以是多晶的或非晶的，但本发明构思不限于此。在一些实施例中，半导体图案SP可包括二维半导体材料(诸如，石墨烯、碳纳米管和它们的任何组合)，或者可由二维半导体材料(诸如，石墨烯、碳纳米管和它们的任何组合)形成。诸如“约”或“大约”的术语可反映仅以相对小的方式和/或以不显著地改变特定元件的操作、功能或结构的方式变化的量、大小、方位或布局。例如，“约0.1至约1”的范围可包含诸如0.1周围的0％-5％偏差和1周围的0％至5％偏差的范围，特别是在这样的偏差与如所列出的范围维持相同的效果的情况下。
第二导线CL2可设置在第一垂直部V1与第二垂直部V2之间。第二导线CL2可设置多条。第二导线CL2可在第二方向D2上延伸，并且可在第一方向D1上彼此间隔开。第二导线CL2中的每条可包括第一子导线CL2a和第二子导线CL2b，并且第一子导线CL2a和第二子导线CL2b可在第一方向D1上彼此相对。第一子导线CL2a可覆盖第一垂直部V1的内侧表面V1a。例如，第一垂直部V1的内侧表面V1a可衬有第一子导线CL2a。第一子导线CL2a可邻接并控制第一沟道区域。第二子导线CL2b可覆盖第二垂直部V2的内侧表面V2a。例如，第二垂直部V2的内侧表面V2a可衬有第二子导线CL2b。第二子导线CL2b可邻接并控制第二沟道区域。
第二导线CL2可包括例如从掺杂多晶硅、金属(例如，Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni或Co)、导电金属氮化物(例如，TiN、TaN、WN、NbN、TiAlN、TiSiN、TaSiN或RuTiN)、导电金属硅化物和导电金属氧化物(例如，PtO、RuO2、IrO2、SRO(SrRuO3)、BSRO((Ba,Sr)RuO3)、CRO(CaRuO3)、LSCo)选择的至少一者，或者可由例如从掺杂多晶硅、金属(例如，Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni或Co)、导电金属氮化物(例如，TiN、TaN、WN、NbN、TiAlN、TiSiN、TaSiN或RuTiN)、导电金属硅化物和导电金属氧化物(例如，PtO、RuO2、IrO2、SRO(SrRuO3)、BSRO((Ba,Sr)RuO3)、CRO(CaRuO3)、LSCo)选择的至少一者形成，但本发明构思不限于此。第二导线CL2可具有上面提及的材料的单层或多层。在一些实施例中，第二导线CL2可包括二维半导体材料(诸如，石墨烯、碳纳米管和它们的任何组合)，或者可由二维半导体材料(诸如，石墨烯、碳纳米管和它们的任何组合)形成。
栅极介电图案Gox可置于半导体图案SP与第二导线CL2之间。换言之，栅极介电图案Gox可置于第一垂直部V1与第二导线CL2之间以及第二垂直部V2与第二导线CL2之间。例如，栅极介电图案Gox可置于第一子导线CL2a与第一垂直部V1的内侧表面V1a之间以及第二子导线CL2b与第二垂直部V2的内侧表面V2a之间。栅极介电图案Gox还可在水平部H与第二导线CL2之间延伸。栅极介电图案Gox可将第二导线CL2与半导体图案SP分离。栅极介电图案Gox可具有用于覆盖半导体图案SP的一致的厚度。
例如，如图2中所示，栅极介电图案Gox可包括置于第一垂直部V1与第一子导线CL2a之间的部分和置于第二垂直部V2与第二子导线CL2b之间的部分，并且栅极介电图案Gox的这些部分可延伸到水平部H上以彼此连接。
在一个实施例中，尽管未示出，但是多个栅极介电图案Gox可相应地置于第一垂直部V1与第一子导线CL2a之间以及第二垂直部V2与第二子导线CL2b之间，并且多个栅极介电图案Gox可在水平部H上彼此分离而不彼此连接。在这种配置中，栅极介电图案Gox可在水平部H上彼此间隔开。
栅极介电图案Gox可包括从氧化硅、氮氧化硅和介电常数大于氧化硅的介电常数的高k介电材料选择的至少一者，或者可由从氧化硅、氮氧化硅和其介电常数大于氧化硅的介电常数的高k介电材料选择的至少一者形成。高k介电材料可包括金属氧化物或金属氮氧化物。例如，用作栅极介电图案Gox的高k介电材料可包括从HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2、Al2O3和它们的任何组合选择的至少一者，但本发明构思不限于此。
阻挡图案(blocking pattern)50可置于在第一方向D1上彼此相邻的半导体图案SP之间。阻挡图案50可置于相邻的半导体图案SP之中的一个的第一垂直部V1的外侧表面V1b与相邻的半导体图案SP之中的另一个的第二垂直部V2的外侧表面V2b之间。阻挡图案50可在第一导线CL1上与相邻的半导体图案SP的下部分邻近地设置。例如，阻挡图案50可在第一导线CL1上与相邻的半导体图案SP的下部分接触。阻挡图案50可覆盖第一导线CL1的未覆盖有半导体图案SP的部分。例如，阻挡图案50可与第一导线CL1接触。
阻挡图案50可设置多个。例如，相邻的阻挡图案50可在第一方向D1上彼此间隔开，并且可设置在半导体图案SP的背对侧上。更详细地，一个阻挡图案50可与包括在半导体图案SP中的第一垂直部V1的外侧表面V1b的下部分邻近地设置，并且相邻的阻挡图案50可与包括在半导体图案SP中的第二垂直部V2的外侧表面V2b的下部分邻近地设置。如图1中所示，阻挡图案50可在第二方向D2上延伸。
阻挡图案50可包括从介电材料和导电材料选择的至少一者，或者可由从介电材料和导电材料选择的至少一者形成。介电材料可包括例如从氮化硅(例如，SiNx)和金属氧化物(例如，AlOx)选择的至少一者。导电材料可包括例如从金属材料(例如，Ti、W、Ru、Al、Ti、Ta或Ni)和金属化合物(例如，TiN、WO)选择的至少一者。
第一介电图案20还可置于相邻的半导体图案SP之间。第一介电图案20可设置在阻挡图案50上，并且第一介电图案20的至少一部分可与阻挡图案50垂直地重叠。第一介电图案20可设置多个。第一介电图案20可在延伸跨过第一导线CL1的同时在第二方向D2上延伸，并且可在第一方向D1上彼此间隔开。
阻挡图案50可将第一介电图案20与第一导线CL1垂直地分离，并且可不允许第一介电图案20接触半导体图案SP的第一垂直部V1和第二垂直部V2的下部分。阻挡图案50可置于第一导线CL1与第一介电图案20之间。第一介电图案20可包括例如氧(O)原子，或者可由例如氧(O)原子形成。例如，第一介电图案20可包括从氧化硅、氮氧化硅和低k介电质选择的至少一者，或者可由从氧化硅、氮氧化硅和低k介电质选择的至少一者形成。
第二介电图案30可设置在第二导线CL2的第一子导线CL2a与第二子导线CL2b之间。第二介电图案30可设置多个。第二介电图案30可在延伸跨过第一导线CL1的同时在第二方向D2上延伸，并且可在第一方向D1上彼此间隔开。第一介电图案20和第二介电图案30可在第一方向D1上交替地布置。第二介电图案30可包括例如从氧化硅、氮化硅、氮氧化硅和低k介电质选择的至少一者，或者可由例如从氧化硅、氮化硅、氮氧化硅和低k介电质选择的至少一者形成。
根据本发明构思，阻挡图案50可与半导体图案SP的下部分邻近地设置。阻挡图案50可将第一介电图案20与第一导线CL1垂直地分离，并且第一介电图案20可不与包括在半导体图案SP中的第一垂直部V1和第二垂直部V2的下部分接触。在这种配置中，可防止第一垂直部V1的下部分和第二垂直部V2的下部分在用于制造半导体装置的退火工艺中由第一介电图案20的氧(O)导致的氧化。例如，在用于将从氢(H)和氘(D)选择的至少一者扩散到半导体图案SP中的退火工艺中，第一介电图案20的氧(O)也可扩散到第一垂直部V1的下部分和第二垂直部V2的下部分中，而没有扩散阻挡件(diffusion barrier)(诸如，根据本发明的阻挡图案50)。阻挡图案50可防止氧(O)扩散到第一垂直部V1的下部分和第二垂直部V2的下部分中，从而防止其氧化。阻挡图案50可在退火工艺中用作抵抗第一介电图案20的氧(O)的扩散阻挡件。因此，可存在第一导线CL1与半导体图案SP之间的接触电阻的减小，结果，半导体装置的可靠性和电性质可被提高。
图3A至图3C示出展示制造如图2中所描绘的半导体装置的方法的截面图。参照图1和图3A至图3C，下面将描述制造如图2中所描绘的半导体装置的方法。为了简化描述，重复的描述将被省略。
参照图1和图3A，可在基底1上形成第一导线CL1。第一导线CL1可形成多条。第一导线CL1可在第一方向D1上延伸，并且可在第二方向D2上彼此间隔开。第一导线CL1可形成为电连接到基底1中的布线。第一导线CL1的形成可包括：在基底1上沉积第一导电层(未示出)；以及图案化第一导电层以形成第一导线CL1。
可在第一导线CL1上顺序地形成阻挡层55和第一介电层25。阻挡层55和第一介电层25可完全覆盖基底1的顶表面。阻挡层55可包括例如从介电材料和导电材料选择的至少一者，或者可由例如从介电材料和导电材料选择的至少一者形成。第一介电层25可包括例如氧(O)原子。阻挡层55可置于第一导线CL1与第一介电层25之间。阻挡层55可将第一介电层25与第一导线CL1分离。
可在第一介电层25上形成掩模图案MP。掩模图案MP可包括在第二方向D2上延伸并且在第一方向D1上彼此间隔开的线图案。掩模图案MP可具有掩模沟槽MTR，并且掩模沟槽MTR可设置多个。掩模沟槽MTR可在第一方向D1上彼此间隔开，并且可在第二方向D2上延伸。掩模图案MP的形成可包括：在第一介电层25上形成掩模层(未示出)；以及图案化掩模层以形成掩模图案MP。
参照图1和图3B，可在第一导线CL1上形成第一介电图案20和阻挡图案50。第一介电图案20和阻挡图案50可各自形成多个。第一介电图案20和阻挡图案50的形成可包括：使用图3A的掩模图案MP作为蚀刻掩模来蚀刻第一介电层25和阻挡层55。因此，第一介电图案20和阻挡图案50可与图3A的掩模图案MP垂直地重叠。第一介电图案20和阻挡图案50可在第二方向D2上延伸。第一介电图案20和阻挡图案50可具有沟槽区域TR，并且沟槽区域TR可与图3A的掩模沟槽MTR垂直地重叠。沟槽区域TR可设置多个，并且可在第二方向D2上延伸。沟槽区域TR可在外部暴露第一介电图案20的侧表面、阻挡图案50的侧表面、和第一导线CL1的顶表面的一部分。
参照图1和图3C，可形成半导体层SL、栅极介电层GIL和第二导电层CLp以完全覆盖基底1的顶表面。半导体层SL、栅极介电层GIL和第二导电层CLp可共形地覆盖由沟槽区域TR暴露的第一介电图案20的侧表面、阻挡图案50的侧表面、和第一导线CL1的顶表面的所述一部分。半导体层SL、栅极介电层GIL和第二导电层CLp可填充沟槽区域TR的一部分。
半导体层SL、栅极介电层GIL和第二导电层CLp的形成可包括：沉积半导体层SL以完全覆盖基底1的顶表面；去除半导体层SL的一部分；以及顺序地沉积栅极介电层GIL和第二导电层CLp。当在平面图中观察时，半导体层SL的去除部分可以是位于相邻的第一导线CL之间并且在第一方向D1上延伸的区域上的半导体层。该去除可将半导体层SL划分为多个片，并且半导体层SL可在第二方向D2上彼此间隔开。
半导体层SL、栅极介电层GIL和第二导电层CLp可通过使用例如从物理气相沉积(PVD)、热化学沉积(热CVD)、低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)和原子层沉积(ALD)选择的至少一者来形成。
例如，如图3C中所示，在形成半导体层SL之后，半导体层SL可覆盖第一介电图案20的顶表面。在该步骤中，栅极介电层GIL和第二导电层CLp可覆盖第一介电图案20的顶表面上的半导体层SL。
在一个实施例中，尽管未示出，但是在形成半导体层SL之后，第一介电图案20的顶表面上的半导体层SL可在形成栅极介电层GIL和第二导电层CLp之前被去除。在这种情况下，图2的半导体图案SP可由于第一介电图案20的顶表面上的半导体层SL的去除而被形成，并且栅极介电层GIL可覆盖第一介电图案20的顶表面。例如，栅极介电层GIL可接触第一介电图案20的顶表面。此后，第二导电层CLp可覆盖第一介电图案20的顶表面上的栅极介电层GIL。
参照图1和图2，可形成半导体图案SP、栅极介电图案Gox和第二导线CL2。半导体图案SP、栅极介电图案Gox和第二导线CL2的形成可包括：在第一介电图案20的顶表面上图案化半导体层SL、栅极介电层GIL和第二导电层CLp，以分别被划分为多个半导体图案SP、多个栅极介电图案Gox和多个第二导线CL2。
半导体图案SP可包括第一垂直部V1和第二垂直部V2，并且第二导线CL2可包括第一垂直部V1的内侧表面V1a上的第一子导线CL2a和第二垂直部V2的内侧表面V2a上的第二子导线CL2b。栅极介电图案Gox可置于第一子导线CL2a与第一垂直部V1的内侧表面V1a之间以及第二子导线CL2b与第二垂直部V2的内侧表面V2a之间。第一介电图案20和阻挡图案50可置于包括在半导体图案SP中的第一垂直部V1的外侧表面V1b与包括在相邻的半导体图案SP中的第二垂直部V2的外侧表面V2b之间。阻挡图案50可与第一垂直部V1的下部分和第二垂直部V2的下部分邻近地设置。
此后，第二介电图案30可形成在第一子导线CL2a与第二子导线CL2b之间。第二介电图案30可填充沟槽区域TR。第二介电图案30的形成可包括：形成填充沟槽区域TR并覆盖半导体图案SP、栅极介电图案Gox和第二导线CL2的第二介电层(未示出)；以及去除第二介电层的上部分以被划分为多个第二介电图案30。
图4示出沿图1的线I-I'截取的截面图。为了简化描述，重复的描述将被省略。
参照图1和图4，下图案60可布置在第一导线CL1上。下图案60可置于相邻的半导体图案SP之间以及第一导线CL1与阻挡图案50之间。阻挡图案50可置于下图案60与第一介电图案20之间。下图案60可与阻挡图案50垂直地重叠，并且可设置多个。下图案60可与阻挡图案50一起在第二方向D2上延伸，并可在第一方向D1上彼此间隔开。下图案60可与半导体图案SP的与下图案60相邻的下部分邻近地设置，并且可允许第一导线CL1和阻挡图案50彼此垂直地重叠。阻挡图案50和下图案60可允许第一介电图案20与第一导线CL1彼此垂直地分离。
下图案60可包括从氢(H)和氘(D)选择的至少一者。例如，下图案60可包括包含从氢(H)和氘(D)选择的至少一者的氧化硅，或者可由包含从氢(H)和氘(D)选择的至少一者的的氧化硅形成。
当退火工艺被形成以制造半导体装置时，包含在下图案60中的氢和氘中的一个可扩散到半导体图案SP的下部分中。扩散到半导体图案SP中的氢或氘可补充或消除半导体图案SP中或半导体图案SP与第一导线CL1之间的接口中的晶格缺陷。因此，可存在第一导线CL1与半导体图案SP之间的接触电阻的减小，结果，半导体装置可在可靠性和电性质上增加。
图5A至图5D示出展示制造如图4中所描绘的半导体装置的方法的截面图。参照图1和图5A至图5D，下面将描述制造如图4中所描绘的半导体装置的方法。为了简化描述，重复的描述将被省略。
参照图1和图5A，可在基底1上形成第一导线CL1，并且可在第一导线CL1上形成下层65。下层65可完全地形成在基底1的顶表面上。下层65的形成可包括：在基底1上沉积下层65；以及将从氢(H)和氘(D)选择的至少一者注入下层65中。例如，注入工艺可包括允许下层65经历退火工艺以注入从氢(H)和氘(D)选择的至少一者。在一个实施例中，注入工艺可包括在下层65上执行植入工艺。因此，下层65可包括从氢(H)和氘(D)选择的至少一者。
参照图1和图5B，可在下层65上顺序地形成阻挡层55、第一介电层25和掩模图案MP。阻挡层55和第一介电层25可完全地形成在下层65的顶表面上。阻挡层55和下层65可将第一介电层25与第一导线CL1分离。掩模图案MP可具有掩模沟槽MTR。
参照图1和图5C，可在第一导线CL1上形成第一介电图案20、阻挡图案50和下图案60。第一介电图案20、阻挡图案50和下图案60可各自形成多个。第一介电图案20、阻挡图案50和下图案60的形成可包括：使用图5B的掩模图案MP作为蚀刻掩模来蚀刻第一介电层25、阻挡层55和下层65。因此，第一介电图案20和阻挡图案50可与图5B的掩模图案MP垂直地重叠。
第一介电图案20、阻挡图案50和下图案60可具有沟槽区域TR，并且沟槽区域TR可与图5B的掩模沟槽MTR垂直地重叠。沟槽区域TR可在外部暴露第一介电图案20的侧表面、阻挡图案50的侧表面、下图案60的侧表面、和第一导线CL1的顶表面的一部分。
参照图1和图5D，可形成半导体层SL、栅极介电层GIL和第二导电层CLp以完全覆盖基底1的顶表面。半导体层SL、栅极介电层GIL和第二导电层CLp可共形地覆盖由沟槽区域TR暴露的第一介电图案20的侧表面、阻挡图案50的侧表面、下图案60的侧表面、和第一导线CL1的顶表面的所述一部分。半导体层SL、栅极介电层GIL和第二导电层CLp可填充沟槽区域TR的一部分。
例如，如图5D中所示，在形成半导体层SL之后，半导体层SL可覆盖第一介电图案20的顶表面。在该步骤中，栅极介电层GIL和第二导电层CLp可覆盖第一介电图案20的顶表面上的半导体层SL。
在一个实施例中，尽管未示出，但是在形成半导体层SL之后，第一介电图案20的顶表面上的半导体层SL可在形成栅极介电层GIL和第二导电层CLp之前被去除。在这种情况下，图4的半导体图案SP可由于第一介电图案20的顶表面上的半导体层SL的去除而被形成，并且栅极介电层GIL和第二导电层CLp可覆盖图4的半导体图案SP的顶表面。例如，栅极介电层GIL可接触图4的半导体图案SP的顶表面，并且第二导电层CLp可设置在栅极介电层GIL上。
参照图1和图4，可形成半导体图案SP、栅极介电图案Gox和第二导线CL2。半导体图案SP、栅极介电图案Gox和第二导线CL2的形成可包括：在第一介电图案20的顶表面上图案化半导体层SL、栅极介电层GIL和第二导电层CLp，以被分别划分为多个半导体图案SP、多个栅极介电图案Gox和多个第二导线CL2。
半导体图案SP可包括第一垂直部V1和第二垂直部V2。第一介电图案20、阻挡图案50和下图案60可置于包括在半导体图案SP中的第一垂直部V1的外侧表面V1b与包括在相邻的半导体图案SP中的第二垂直部V2的外侧表面V2b之间。下图案60可与第一垂直部V1的下部分和第二垂直部V2的下部分邻近地设置。
此后，可在第一子导线CL2a与第二子导线CL2b之间形成第二介电图案30。第二介电图案30可填充沟槽区域TR。
图6示出沿图1的线I-I'截取的截面图。为了简化描述，重复的描述将被省略。
参照图1和图6，阻挡图案50的顶表面可具有朝向第一导线CL1凹入的轮廓。阻挡图案50的顶表面可具有朝向阻挡图案50的底表面凹入的弯曲轮廓(即，凹表面)。例如，阻挡图案50在第三方向D3上的厚度可在靠近邻近的半导体图案SP的位置处最大。阻挡图案50的厚度可在邻近的半导体图案SP之间的中间位置的附近最小。
图7A至图7D示出展示制造如图6中所描绘的半导体装置的方法的截面图。参照图1和图7A至图7D，下面将描述制造如图6中描绘的半导体装置的方法。为了简化描述，重复的描述将被省略。
参照图1和图7A，可在基底1上形成第一导线CL1，并且可在第一导线CL1上形成模制图案(mold pattern)ML。模制图案ML的形成可包括：在基底1上沉积模制层(未示出)；以及图案化模制层以形成模制图案ML。模制图案ML可包括在第二方向D2上延伸并且在第一方向D1上彼此间隔开的线图案。模塑图案ML可具有第一沟槽区域TR1，并且第一沟槽区域TR1可设置多个。第一沟槽区域TR1可在第一方向D1上彼此间隔开，并且可在第二方向D2上延伸。第一沟槽区域TR1可在外部暴露第一导线CL1的顶表面的一部分。
参照图1和图7B，可形成半导体层SL、栅极介电层GIL和第二导电层CLp以完全覆盖基底1的顶表面。半导体层SL、栅极介电层GIL和第二导电层CLp可共形地覆盖模制图案ML的侧表面和第一导线CL1的顶表面的由第一沟槽区域TR1暴露的部分。半导体层SL、栅极介电层GIL和第二导电层CLp可填充第一沟槽区域TR1的一部分。
例如，如图7B中所示，在形成半导体层SL之后，栅极介电层GIL和第二导电层CLp可覆盖模制图案ML的顶表面上的半导体层SL。在一个实施例中，尽管未示出，但是在形成半导体层SL之后，模制图案ML的顶表面上的半导体层SL可在形成栅极介电层GIL和第二导电层CLp之前被去除。在这种情况下，图7C的半导体图案SP可由于模制图案ML的顶表面上的半导体层SL的去除而被形成，并且栅极介电层GIL和第二导电层CLp可覆盖图7C的半导体图案SP。
参照图1和图7C，可形成半导体图案SP、栅极介电图案Gox和第二导线CL2。半导体图案SP、栅极介电图案Gox和第二导线CL2的形成可包括：在模制图案ML的顶表面上图案化半导体层SL、栅极介电层GIL和第二导电层CLp，以被分别划分为多个半导体图案SP、多个栅极介电图案Gox和多个第二导线CL2。第二导线CL2可包括第一子导线CL2a和第二子导线CL2b。
此后，可在第一子导线CL2a与第二子导线CL2b之间形成第二介电图案30。第二介电图案30可填充第一沟槽区域TR1。在形成第二介电图案30之后，模制图案ML的顶表面可在外部被暴露。
参照图1和图7D，可移除模制模型ML。第二沟槽区域TR2可形成在模塑图案ML被去除的区域处，并且第二沟槽区域TR2可设置多个。
此后，可形成初步阻挡图案58以填充第二沟槽区域TR2。初步阻挡图案58可包括从介电材料和导电材料选择的至少一者，或可者由从介电材料和导电材料选择的至少一者形成。介电材料可包括例如从氮化硅(例如，SiNx)和金属氧化物(例如，AlOx)选择的至少一者。导电材料可包括例如金属材料。
参照图1和图6，可在第二沟槽区域TR2中形成阻挡图案50。阻挡图案50可形成在第二沟槽区域TR2的每个下部分中。阻挡图案50的形成可包括：去除初步阻挡图案58的上部分。去除可包括各向同性地蚀刻初步阻挡图案58的上部分。各向同性蚀刻工艺可允许阻挡图案50的顶表面具有朝向第一导线CL1凹入的轮廓。阻挡图案50的顶表面可具有朝向阻挡图案50的底表面凹入的弯曲轮廓。
此后，可在阻挡图案50上形成第一介电图案30。第一介电图案30可被形成以填充第二沟槽区域TR2的未占据的部分。阻挡图案50可将第一介电图案30与第一导线CL1垂直地分离。
图8示出沿图1的线I-I'截取的截面图。为了简化描述，重复的描述将被省略。
参照图1和图8，上图案70可与包括在半导体图案SP中的第一垂直部V1的上部分和第二垂直部V2的上部分邻近地设置。上图案70可设置多个。上图案70可设置在第一垂直部V1的外侧表面V1b和第二垂直部V2的外侧表面V2b上。上图案70可将第一介电图案20与第一垂直部V1的上部分和第二垂直部V2的上部分分离。在这种配置中，可防止第一垂直部V1的上部分和第二垂直部V2的上部分由第一介电图案20的氧(O)引起的氧化。因此，可存在半导体图案SP与连接到其的电极(未示出)之间的接触电阻的减小，结果，半导体装置的可靠性和电性质可被提高。
图9图示展示根据本发明构思的一些示例实施例的半导体装置的平面图。图10A至图10D示出分别沿图9的线A-A'、B-B'、C-C'和D-D'截取的截面图。为了简化描述，重复的描述将被省略。
参照图9和图10A至图10D，根据本发明构思的一些实施例的半导体装置可包括基底100、基底100上的外围电路结构PS和外围电路结构PS上的单元阵列结构CS。基底100、外围电路结构PS和单元阵列结构CS的一部分可对应于图2的基底1。
外围电路结构PS可包括集成在基底100上的外围栅极结构PC、外围接触垫CP和外围接触塞CPLG1，并且还可包括覆盖外围栅极结构PC、外围接触垫CP和外围接触塞CPLG1的第一层间介电层102。
单元阵列结构CS可包括包含垂直沟道晶体管(VCT)的存储器单元。垂直沟道晶体管可指示沟道长度在第三方向D3上延伸的结构。单元阵列结构CS可包括多个单元接触塞CPLG2、多条位线BL、多个屏蔽金属SM、第二层间介电层104、多个半导体图案SP、多个阻挡图案150、多条字线WL、多个栅极介电图案Gox、和多个数据存储图案DSP。位线BL可对应于图2的第一导线CL1，并且字线WL可对应于图2的第二导线CL2。第二层间介电层104可覆盖单元接触塞CPLG2和屏蔽金属SM。
例如，外围电路结构PS的外围栅极结构PC可通过外围接触塞CPLG1、外围接触垫CP和单元接触塞CPLG2电连接到位线BL。第一层间介电层102和第二层间介电层104中的每个可以是多介电层，并且可包括从氧化硅、氮化硅、氮氧化硅和低k介电质选择的至少一者，或者可由从氧化硅、氮化硅、氮氧化硅和低k介电质选择的至少一者形成。
位线BL可在第一方向D1上延伸，并且可在第二方向D2上彼此间隔开。第二层间介电层104可填充相邻的位线BL之间的空间。位线BL可包括例如从掺杂多晶硅、金属(例如，Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni或Co)、导电金属氮化物(例如，TiN、TaN、WN、NbN、TiAlN、TiSiN、TaSiN或RuTiN)、导电金属硅化物和导电金属氧化物(例如，PtO、RuO2、IrO2、SRO(SrRuO3)、BSRO((Ba,Sr)RuO3)、CRO(CaRuO3)或LSCo)选择的至少一者，但本发明构思不限于此。位线BL可包括上面提及的材料的单层或多层。在一些实施例中，位线BL可包括二维半导体材料(诸如，石墨烯、碳纳米管和它们的任何组合)。
半导体图案SP可设置在位线BL上，并且可在第一方向D1和第二方向D2上彼此间隔开。每个半导体图案SP可包括彼此相对的第一垂直部V1和第二垂直部V2。第一垂直部V1的内侧表面V1a可在第一方向D1上面对第二垂直部V2的内侧表面V2a。第一垂直部V1的外侧表面V1b可在第一方向D1上面对在第一方向D1上与第一垂直部V1的外侧表面V1b邻近的半导体图案SP的第二垂直部V2的外侧表面V2b。根据实施例，半导体图案SP还可包括将第一垂直部V1和第二垂直部V2彼此连接的水平部H。水平部H可将第一垂直部V1的下部分和第二垂直部V2的下部分彼此连接。水平部H可接触对应的位线BL。
半导体图案SP可包括氧化物半导体(例如，从InxGayZnzO、InxGaySizO、InxSnyZnzO、InxZnyO、ZnxO、ZnxSnyO、ZnxOyN、ZrxZnySnzO、SnxO、HfxInyZnzO、GaxZnySnzO、AlxZnySnzO、YbxGayZnzO、和InxGayO选择的至少一者)，或者可由氧化物半导体(例如，从InxGayZnzO、InxGaySizO、InxSnyZnzO、InxZnyO、ZnxO、ZnxSnyO、ZnxOyN、ZrxZnySnzO、SnxO、HfxInyZnzO、GaxZnySnzO、AlxZnySnzO、YbxGayZnzO、和InxGayO选择的至少一者)形成。例如，半导体图案SP可包括铟镓锌氧化物(IGZO)，或者可由铟镓锌氧化物(IGZO)形成。半导体图案SP可具有单层或多层的氧化物半导体。本发明构思不限于此。在一个实施例中，半导体图案SP可包括非晶、晶体或多晶氧化物半导体，或者可由非晶、晶体或多晶氧化物半导体形成。在一些实施例中，半导体图案SP可具有大于硅的带隙能量的带隙能量。例如，半导体图案SP可具有从约1.5eV至约5.6eV的范围选择的带隙能量。当半导体图案SP的带隙能量具有从约2.0eV至约4.0eV的范围选择的值时，半导体图案SP可具有期望的沟道性能。半导体图案SP可以是多晶的或非晶的，但本发明构思不限于此。在一些实施例中，半导体图案SP可包括二维半导体材料(诸如，石墨烯、碳纳米管和它们的任何组合)，或者可由二维半导体材料(诸如，石墨烯、碳纳米管和它们的任何组合)形成。
第一介电图案120可设置在相邻的半导体图案SP之间。第一介电图案120可在第二方向D2上延伸，并可在第一方向D1上彼此间隔开。第二介电图案130中的每个可设置在每个半导体图案SP的第一垂直部V1与第二垂直部V2之间。第二介电图案130可在第二方向D2上延伸，并可在第一方向D1上彼此间隔开。第一介电图案120和第二介电图案130可包括从氧化硅、氮氧化硅和低k介电质选择的至少一者，或者可由从氧化硅、氮氧化硅和低k介电质选择的至少一者形成。
阻挡图案150可置于相邻的半导体图案SP之间以及位线BL与第一介电图案120之间。每个阻挡图案150可置于包括在相邻的半导体图案SP中的一个中的第一垂直部V1的外侧表面V1b与包括在相邻的半导体图案SP中的另一个中的第二垂直部V2的外侧表面V2b之间。在位线BL上，阻挡图案150可与相邻的半导体图案SP的下部分邻近地设置。阻挡图案150可覆盖位线BL的未覆盖有半导体图案SP的部分。例如，阻挡图案150可在第二方向D2上延伸，并可在第一方向D1上彼此间隔开。
阻挡图案150可将第一介电图案120与位线BL垂直地分离，并可不允许第一介电图案120接触半导体图案SP的第一垂直部V1的下部分和第二垂直部V2的下部分。
阻挡图案150可包括从介电材料和导电材料选择的至少一者，或者可由从介电材料和导电材料选择的至少一者形成。介电材料可包括例如从氮化硅(例如，SiNx)和金属氧化物(例如，AlOx)选择的至少一者。导电材料可包括例如金属材料。
字线WL可在第二方向D2上延伸，并可在第一方向D1上彼此间隔开。每条字线WL可设置在每个半导体图案SP的第一垂直部V1与第二垂直部V2之间。每条字线WL可包括第一子字线WLa和第二子字线WLb。第一子字线WLa可置于对应的半导体图案SP的第一垂直部V1与对应的第二介电图案130之间，并且可设置在第一垂直部V1的内侧表面V1a上。第二子字线WLb可置于对应的半导体图案SP的第二垂直部V2与对应的第二介电图案130之间，并可设置在第二垂直部V2的内侧表面V2a上。为了便于描述，第一垂直部V1与第二垂直部V2之间的一对字线被称为第一子字线WLa和第二子字线WLb。第一子字线WLa和第二子字线WLb可由外围电路中的字线驱动器独立地驱动。换言之，第一子字线WLa和第二子字线WLb中的每条可以是被独立地驱动的多条字线中的字线。然而，第一子字线WLa和第二子字线WLb可在测试操作中被一起驱动。
字线WL可包括例如从掺杂多晶硅、金属(例如，Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni或Co)、导电金属氮化物(例如，TiN、TaN、WN、NbN、TiAlN、TiSiN、TaSiN或RuTiN)、导电金属硅化物和导电金属氧化物(例如，PtO、RuO2、IrO2、SRO(SrRuO3)、BSRO((Ba,Sr)RuO3)、CRO(CaRuO3)或LSCo)选择的至少一者，但本发明构思不限于此。字线WL可具有上面提及的材料的单层或多层。在一些实施例中，字线WL可包括二维半导体材料(诸如，石墨烯、碳纳米管和它们的任何组合)，或者可由二维半导体材料(诸如，石墨烯、碳纳米管和它们的任何组合)形成。
每个栅极介电图案Gox可置于对应的半导体图案SP与对应的字线WL之间。例如，每个栅极介电图案Gox可置于包括在对应的半导体图案SP中的第一垂直部V1的内侧表面V1a与对应的字线WL的第一子字线WLa之间、以及包括在对应的半导体图案SP中的第二垂直部V2的内侧表面V2a与对应的字线WL的第二子字线WLb之间。每个栅极介电图案Gox还可在对应的字线WL与对应的半导体图案SP的水平部H之间延伸。栅极介电图案Gox可将对应的字线WL与对应的半导体图案SP分离。栅极介电图案Gox可具有栅极介电图案Gox的覆盖半导体图案SP的一致的厚度。
栅极介电图案Gox可包括从氧化硅、氮氧化硅和其介电常数大于氧化硅的介电常数的高k介电材料选择的至少一者，或者可由从氧化硅、氮氧化硅和其介电常数大于氧化硅的介电常数的高k介电材料选择的至少一者形成。高k介电材料可包括金属氧化物或金属氮氧化物。例如，用作栅极介电图案Gox的高k介电材料可包括从HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2、Al2O3和它们的任何组合选择的至少一者，但本发明构思不限于此。
接地垫(landing pad)LP可相应地设置在半导体图案SP的第一垂直部V1和第二垂直部V2上。接地垫LP可接触并可电连接到第一垂直部V1和第二垂直部V2。当在平面图中观察时，接地垫LP可在第一方向D1和第二方向D2上彼此间隔开，并可以以矩阵形状、之字形(zigzag)形状、蜂窝形状或任何其他合适的形状布置。当在平面图中观察时，接地垫LP可各自具有圆形形状、椭圆形形状、矩形形状、正方形形状、菱形形状、六边形形状或任何其他合适的形状。
接地垫LP可由掺杂多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或它们的任何组合形成，但本发明构思不限于此。
第一介电图案120和第二介电图案130可在其上设置有填充接地垫LP之间的空间的第三层间介电层180。第三层间介电层180可包括例如从氧化硅、氮化硅和氮氧化硅选择的至少一者，或者可由例如从氧化硅、氮化硅和氮氧化硅选择的至少一者形成，并且可具有单层或多层。
数据存储图案DSP可相应地设置在接地垫LP上。数据存储图案DSP可通过接地垫LP电连接到半导体图案SP的第一垂直部V1和第二垂直部V2。
根据实施例，数据存储图案DSP可以是电容器，每个电容器可包括底电极和顶电极、以及置于底电极与顶电极之间的电容器介电层。在这种情况下，底电极可接触接地垫LP，并且当在平面图中观察时，底电极可具有圆形形状、椭圆形形状、矩形形状、正方形形状、菱形形状、六边形形状或任何其他合适的形状。
在一个实施例中，数据存储图案DSP可各自是通过施加的电脉冲从其两个电阻状态中的一个切换到另一个的可变电阻图案。例如，数据存储图案DSP可包括其晶体状态基于电流量而改变的相变材料、钙钛矿化合物、过渡金属氧化物、磁性材料、铁磁材料或反铁磁材料。
图11至图13示出沿图9的线A-A'截取的截面图。为了简化描述，重复的描述将被省略。
参照图9和图11，下图案160可布置在位线BL上。下图案160可置于相邻的半导体图案SP之间以及位线BL与阻挡图案150之间。阻挡图案150可置于下图案160与第一介电图案120之间。下图案160可与阻挡图案150垂直地重叠。下图案160可与阻挡图案150一起在第二方向D2上延伸，并可在第一方向D1上彼此间隔开。下图案160可与相邻的半导体图案SP的下部分邻近地设置，并可将位线BL与阻挡图案150垂直地分离。阻挡图案150和下图案160可将第一介电图案120与位线BL垂直地分离。
下图案160可包括从氢(H)和氘(D)选择的至少一者。例如，下图案160可包括包含从氢和氘选择的至少一者的氧化硅。
参照图9和图12，阻挡图案150的顶表面可具有朝向位线BL凹入的顶表面的轮廓。阻挡图案150的顶表面可具有朝向阻挡图案150的底表面凹入的顶表面的弯曲轮廓。例如，阻挡图案150在第三方向D3上的厚度可在靠近邻近的半导体图案SP的位置处最大。阻挡图案150的厚度可在邻近的半导体图案SP之间的中间位置的附近最小。
参照图9和图13，上图案170可与半导体图案SP的第一垂直部V1和第二垂直部V2的上部分邻近地设置。上图案170可设置在第一垂直部V1的外侧表面V1b和第二垂直部V2的外侧表面V2b上。上图案170可将第一介电图案120与第一垂直部V1的上部分和第二垂直部V2的上部分分离。
根据本发明构思，可存在半导体图案与导线之间的接触电阻的减小，结果，半导体装置可在可靠性和电性质上增加。
尽管已经结合在附图中示出的本发明构思的一些实施例来描述本发明构思，但是本领域技术人员将理解，在不脱离本发明构思的技术精神和必要特征的情况下，可做出各种改变和修改。本领域技术人员将清楚，在不脱离本发明构思的范围和精神的情况下，可对其做出各种替换、修改和改变。
Claims (20)
1.一种半导体装置，包括：
第一导线，在第一水平方向上延伸；
多个半导体图案，在第一导线上并且在第一水平方向上彼此间隔开，所述多个半导体图案中的每个半导体图案包括在第一水平方向上彼此相对的第一垂直部和第二垂直部；
第二导线，在所述多个半导体图案中的每个半导体图案的第一垂直部与第二垂直部之间在第二水平方向上延伸，第二水平方向与第一水平方向相交；
栅极介电图案，在第一垂直部与第二导线之间以及第二垂直部与第二导线之间；以及
阻挡图案，在所述多个半导体图案中的相邻的半导体图案之间。
2.根据权利要求1所述的半导体装置，
其中，阻挡图案包括从介电材料和导电材料选择的至少一者。
3.根据权利要求1所述的半导体装置，
其中，在第一导线上，阻挡图案与所述相邻的半导体图案的下部分邻近。
4.根据权利要求1所述的半导体装置，还包括：
介电图案，在所述相邻的半导体图案之间，
其中，阻挡图案将介电图案与第一导线垂直地分离。
5.根据权利要求4所述的半导体装置，
其中，介电图案包括氧原子。
6.根据权利要求1所述的半导体装置，
其中，所述多个半导体图案中的每个半导体图案还包括将第一垂直部与第二垂直部彼此连接的水平部。
7.根据权利要求1所述的半导体装置，还包括：
下图案，在所述相邻的半导体图案之间以及第一导线与阻挡图案之间。
8.根据权利要求7所述的半导体装置，
其中，下图案与所述相邻的半导体图案的下部分邻近。
9.根据权利要求7所述的半导体装置，还包括：
介电图案，在所述相邻的半导体图案之间，
其中，阻挡图案在下图案与介电图案之间。
10.根据权利要求9所述的半导体装置，
其中，阻挡图案和下图案将介电图案与第一导线垂直地分离。
11.根据权利要求7所述的半导体装置，
其中，下图案包括从氢和氘选择的至少一者。
12.根据权利要求1所述的半导体装置，
其中，阻挡图案的顶表面朝向第一导线凹入。
13.根据权利要求1所述的半导体装置，还包括：
上图案，在所述相邻的半导体图案之间，
其中，上图案与所述相邻的半导体图案的上部分邻近。
14.根据权利要求13所述的半导体装置，还包括：
介电图案，在所述相邻的半导体图案之间，
其中，上图案将介电图案与所述相邻的半导体图案的上部分分离。
15.一种半导体装置，包括：
第一导线，在第一水平方向上延伸；
半导体图案，包括第一导线上的在第一水平方向上彼此相对的第一垂直部和第二垂直部；
第二导线，包括覆盖第一垂直部的内侧表面的第一子导线和覆盖第二垂直部的内侧表面的第二子导线，第一垂直部的内侧表面和第二垂直部的内侧表面在第一水平方向上彼此相对；
栅极介电图案，在第一垂直部的内侧表面与第一子导线之间以及第二垂直部的内侧表面与第二子导线之间；以及
一对阻挡图案，在第一导线上，
其中，所述一对阻挡图案中的一个与第一垂直部的外侧表面的下部分邻近，并且所述一对阻挡图案中的另一个与第二垂直部的外侧表面的下部分邻近。
16.根据权利要求15所述的半导体装置，
其中，所述一对阻挡图案中的每个阻挡图案包括从介电材料和导电材料选择的至少一者。
17.根据权利要求15至16中的任何一项所述的半导体装置，还包括：
一对介电图案，分别在第一垂直部的外侧表面和第二垂直部的外侧表面上，
其中，所述一对阻挡图案中的每个阻挡图案将所述一对介电图案中的对应介电图案与第一导线垂直地分离。
18.根据权利要求15所述的半导体装置，
其中，半导体图案还包括将第一垂直部与第二垂直部彼此连接的水平部。
19.一种半导体装置，包括：
外围电路结构，包括基底上的外围栅极结构和覆盖外围栅极结构的第一层间介电层；
位线，在外围电路结构上在第一水平方向上延伸，第一水平方向平行于基底的顶表面；
多个半导体图案，在位线上并且在第一水平方向上彼此间隔开，所述多个半导体图案中的每个半导体图案包括在第一水平方向上彼此相对的第一垂直部和第二垂直部；
第一介电图案，在所述多个半导体图案中的所述相邻的半导体图案之间，第一介电图案在与基底的顶表面平行并且与第一水平方向相交的第二水平方向上延伸；
阻挡图案，在所述相邻的半导体图案之间以及位线与第一介电图案之间；
第二介电图案，在所述多个半导体图案中的每个半导体图案的第一垂直部与第二垂直部之间在第二水平方向上延伸；
第一字线，在第一垂直部与第二介电图案之间；
第二字线，在第二垂直部与第二介电图案之间；
栅极介电图案，在第一垂直部与第一字线之间以及第二垂直部与第二字线之间；以及
多个数据存储图案，分别电连接到所述多个半导体图案的第一垂直部和第二垂直部。
20.根据权利要求19所述的半导体装置，
其中，阻挡图案将第一介电图案与位线垂直地分离。
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