TW202341497A - 半導體裝置 - Google Patents

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趙珉熙
李基碩
李元錫
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南韓商三星電子股份有限公司
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Abstract

本發明提供一種半導體裝置，包含：第一導線，在第一水平方向上延伸；多個半導體圖案，位於第一導線上且在第一水平方向上彼此間隔開，其中半導體圖案中的各者包含在第一水平方向上彼此相對的第一垂直部分及第二垂直部分；第二導線，在第二水平方向上在半導體圖案中的各者的第一垂直部分與第二垂直部分之間延伸，第二水平方向與第一水平方向相交；閘極介電圖案，位於第一垂直部分與第二垂直部分之間及第二垂直部分與第二導線之間；以及阻擋圖案，位於相鄰半導體圖案之間。

Description

半導體裝置
本發明概念是關於一種半導體裝置，且更特定言之，是關於一種包含垂直通道電晶體的半導體裝置及其製造方法。 相關申請案的交叉參考
此申請案根據主張2022年4月8日在韓國智慧財產局申請的韓國專利申請案第10-2022-0043966號的優先權，所述韓國專利申請案的揭露內容以全文引用的方式併入本文中。
半導體裝置的設計規則的減少對於整合及操作速度可為合乎需要的，但可犧牲半導體裝置的製造良率。因此，已建議具有垂直通道的電晶體以增加電晶體的整合、電阻、電流驅動能力等。
本發明概念的一些實施例提供一種具有增加的電特性及改良的可靠度的半導體裝置。
本發明概念的目的不限於上文所提及，且所屬領域中具通常知識者將自以下描述清楚地理解上文尚未提及的其他目的。
根據本發明概念的一些實施例，一種半導體裝置可包括：第一導線，在第一水平方向上延伸；多個半導體圖案，位於第一導線上且在第一水平方向上彼此間隔開，半導體圖案中的各者包含在第一水平方向上彼此相對的第一垂直部分及第二垂直部分；第二導線，在第二水平方向上在半導體圖案中的各者的第一垂直部分與第二垂直部分之間延伸，第二水平方向與第一水平方向相交；閘極介電圖案，位於第一垂直部分與第二垂直部分之間及第二垂直部分與第二導線之間；以及阻擋圖案，位於相鄰半導體圖案之間。
根據本發明概念的一些實施例，一種半導體裝置可包括：第一導線，在第一水平方向上延伸；半導體圖案，包含在第一導線上在第一水平方向上彼此相對的第一垂直部分及第二垂直部分；第二導線，包含覆蓋第一垂直部分的內側表面的第一子導線及覆蓋第二垂直部分的內側表面的第二子導線，第一垂直部分的內側表面及第二垂直部分的內側表面在第一水平方向上彼此相對；閘極介電圖案，位於第一垂直部分的內側表面與第一子導線之間及第二垂直部分的內側表面與第二子導線之間；以及多個阻擋圖案，位於第一導線上且鄰近於第一垂直部分的外側表面的下部部分及第二垂直部分的外側表面的下部部分。
根據本發明概念的一些實施例，一種半導體裝置可包括：周邊電路結構，包含基底上的周邊閘極結構及覆蓋周邊閘極結構的第一層間介電層；位元線，在第一水平方向上在周邊電路結構上延伸，第一水平方向平行於基底的頂部表面；多個半導體圖案，位於位元線上且在第一水平方向上彼此間隔開，半導體圖案中的各者包含在第一水平方向上彼此相對的第一垂直部分及第二垂直部分；第一介電圖案，位於相鄰半導體圖案之間，第一介電圖案在平行於基底的頂部表面且與第一水平方向相交的第二水平方向上延伸；阻擋圖案，位於相鄰半導體圖案之間及位於位元線與第一介電圖案之間；第二介電圖案，在第二水平方向上在半導體圖案中的各者的第一垂直部分與第二垂直部分之間延伸；第一字元線，位於第一垂直部分與第二介電圖案之間；第二字元線，位於第二垂直部分與第二介電圖案之間；閘極介電圖案，位於第一垂直部分與第一字元線之間及第二垂直部分與第二字元線之間；以及多個資料儲存圖案，對應地電連接至半導體圖案的第一垂直部分及第二垂直部分。
將在下文中結合隨附圖式論述根據本發明概念的一些實施例的半導體記憶體裝置及製造所述半導體記憶體裝置的方法。
圖1示出繪示根據本發明概念的一些實施例的半導體裝置的平面圖。圖2示出沿圖1的線I-I'截取的橫截面圖。
參考圖1及圖2，可提供基底1。基底1可為半導體基底。基底1可為例如矽基底、鍺基底或矽鍺基底。
第一導線CL1可設置於基底1上。第一導線CL1可沿平行於基底1的頂部表面的第一方向D1（亦即，第一水平方向）延伸。可設置多個第一導線CL1。第一導線CL1可在與第一方向D1相交（例如，垂直地交叉）的第二方向D2（亦即，第二水平方向）上彼此間隔開。第一導線CL1可電連接至基底1中的佈線。
第一導線CL1可包含或可由選自以下中的至少一者形成，例如：摻雜多晶矽、金屬（例如，Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni或Co）、導電金屬氮化物（例如，TiN、TaN、WN、NbN、TiAlN、TiSiN、TaSiN或RuTiN）、導電金屬矽化物以及導電金屬氧化物（例如，PtO、RuO 2、IrO 2、SRO(SrRuO 3)、BSRO((Ba,Sr)RuO 3)、CRO(CaRuO 3)、LSCo），但本發明概念不限於此。第一導線CL1可包含上文所提及的單層材料或多層材料。在一些實施例中，第一導線CL1可包含二維半導體材料，諸如石墨烯、碳奈米管以及其任何組合。
半導體圖案SP可安置於第一導線CL1上。可設置多個半導體圖案SP。半導體圖案SP可在第一方向D1及第二方向D2上彼此間隔開。
半導體圖案SP可包含彼此相對的第一垂直部分V1及第二垂直部分V2。第一垂直部分V1及第二垂直部分V2可在第一方向D1上彼此相對。在第一導線CL1上，第一垂直部分V1及第二垂直部分V2中的各者可在垂直於基底1的頂部表面的第三方向D3（亦即，垂直方向）上延伸。第一垂直部分V1可具有與第一方向D1正交的內側表面V1a及外側表面V1b，且第二垂直部分V2可具有與第一方向D1正交的內側表面V2a及外側表面V2b。第一垂直部分V1的內側表面V1a可在第一方向D1上與第二垂直部分V2的內側表面V2a相對。半導體圖案SP的第一垂直部分V1的外側表面V1b可在第一方向D1上與在第一方向D1上鄰近於半導體圖案SP的另一半導體圖案SP的第二垂直部分V2的外側表面V2b相對。
第一垂直部分V1及第二垂直部分V2中的各者可包含源極/汲極區。第一垂直部分V1可包含在其頂部及底部末端上的第一上部源極/汲極區及第一下部源極/汲極區，且亦可包含在第一上部源極/汲極區與第一下部源極/汲極區之間的第一通道區。第二垂直部分V2可包含在其頂部及底部末端上的第二上部源極/汲極區及第二下部源極/汲極區，且亦可包含在第二上部源極/汲極區與第二下部源極/汲極區之間的第二通道區。
根據實施例，半導體圖案SP可更包含將第一垂直部分V1及第二垂直部分V2彼此連接的水平部分H。水平部分H可將第一垂直部分V1及第二垂直部分V2的下部部分彼此連接。水平部分H可安置於第一導線CL1上且與第一導線CL1接觸。除非上下文另外指示，否則如本文中使用的術語「接觸」指代直接連接（亦即，觸摸）。
半導體圖案SP可包含氧化物半導體或可由氧化物半導體形成，諸如選自以下中的至少一者：InxGayZnzO、InxGaySizO、InxSnyZnzO、InxZnyO、ZnxO、ZnxSnyO、ZnxOyN、ZrxZnySnzO、SnxO、HfxInyZnzO、GaxZnySnzO、AlxZnySnzO、YbxGayZnzO以及InxGayO，其中x、y以及z為實數。舉例而言，半導體圖案SP可包含或可由氧化銦鎵鋅（IGZO）形成。半導體圖案SP可具有上文所提及的單層或多層氧化物半導體。本發明概念不限於此。在實施例中，半導體圖案SP可包含或可由以下各者形成：非晶、結晶或多晶氧化物半導體。在一些實施例中，半導體圖案SP的帶隙能量可大於矽的帶隙能量。舉例而言，半導體圖案SP可具有選自約1.5電子伏至約5.6電子伏範圍的帶隙能量。舉例而言，半導體圖案SP在其帶隙能量具有選自約2.0電子伏至約4.0電子伏範圍的值時可具有所要通道效能。半導體圖案SP可為多晶的或非晶的，但本發明概念不限於此。在一些實施例中，半導體圖案SP可包含二維半導體材料或可由二維半導體材料形成，諸如石墨烯、碳奈米管以及其任何組合。諸如「約」或「大致」的術語可反映僅以較小相對方式及/或以並不顯著地更改某些元件的操作、功能性或結構的方式變化的量、大小、定向或佈局。舉例而言，自「約0.1至約1」的範圍可涵蓋諸如0.1左右的0%至5%的偏差及1左右的0%至5%的偏差的範圍，尤其在此偏差維持與所列範圍相同的效應的情況下。
第二導線CL2可安置於第一垂直部分V1與第二垂直部分V2之間。可設置多個第二導線CL2。第二導線CL2可在第二方向D2上延伸且可在第一方向D1上彼此間隔開。第二導線CL2中的各者可包含第一子導線CL2a及第二子導線CL2b，且第一子導線CL2a及第二子導線CL2b可在第一方向D1上彼此相對。第一子導線CL2a可覆蓋第一垂直部分V1的內側表面V1a。舉例而言，第一垂直部分V1的內側表面V1a可襯有第一子導線CL2a。第一子導線CL2a可聯接且控制第一通道區。第二子導線CL2b可覆蓋第二垂直部分V2的內側表面V2a。舉例而言，第二垂直部分V2的內側表面V2a可襯有第二子導線CL2b。第二子導線CL2b可聯接且控制第二通道區。
第二導線CL2可包含或可由例如選自以下中的至少一者形成：摻雜多晶矽、金屬（例如，Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni或Co）、導電金屬氮化物（例如，TiN、TaN、WN、NbN、TiAlN、TiSiN、TaSiN或RuTiN）、導電金屬矽化物以及導電金屬氧化物（例如，PtO、RuO 2、IrO 2、SRO(SrRuO 3)、BSRO((Ba,Sr)RuO 3)、CRO(CaRuO 3)、LSCo），但本發明概念不限於此。第二導線CL2可具有上文所提及的單層材料或多層材料。在一些實施例中，第二導線CL2可包含二維半導體材料或可由二維半導體材料形成，諸如石墨烯、碳奈米管以及其任何組合。
閘極介電圖案Gox可插入於半導體圖案SP與第二導線CL2之間。舉例而言，閘極介電圖案Gox可插入於第一子導線CL2a與第一垂直部分V1的內側表面V1a之間及第二子導線CL2b與第二垂直部分V2的內側表面V2a之間。閘極介電圖案Gox可進一步在水平部分H與第二導線CL2之間延伸。閘極介電圖案Gox可將第二導線CL2與半導體圖案SP分離。閘極介電圖案Gox可具有均一厚度以覆蓋半導體圖案SP。
舉例而言，如圖2中所繪示，閘極介電圖案Gox可包含插入於第一垂直部分V1及第一子導線CL2a之間的部分及插入於第二垂直部分V2與第二子導線CL2b之間的部分，且閘極介電圖案Gox的部分可延伸至水平部分H上以彼此連接。
在實施例中，儘管未繪示，但多個閘極介電圖案Gox可對應地插入於第一垂直部分V1與第一子導線CL2a之間及第二垂直部分V2與第二子導線CL2b之間，且多個閘極介電圖案Gox可彼此分離而無需在水平部分H上彼此連接。在此組態中，閘極介電圖案Gox可在水平部分H上彼此間隔開。
閘極介電圖案Gox可包含或可由選自以下中的至少一者形成：氧化矽、氮氧化矽以及介電常數大於氧化矽的介電常數的高k介電材料。高k介電材料可包含金屬氧化物或金屬氮氧化物。舉例而言，用作閘極介電圖案Gox的高k介電材料可包含選自以下中的至少一者：HfO 2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO 2、Al 2O 3以及其任何組合，但本發明概念不限於此。
阻擋圖案50可插入於在第一方向D1上彼此相鄰的半導體圖案SP之間。阻擋圖案50可插入於相鄰半導體圖案SP當中的一者的第一垂直部分V1的外側表面V1b與相鄰半導體圖案SP當中的另一者的第二垂直部分V2的外側表面V2b之間。阻擋圖案50可鄰近於第一導線CL1上的相鄰半導體圖案SP的下部部分安置。舉例而言，阻擋圖案50可與第一導線CL1上的相鄰半導體圖案SP的下部部分接觸。阻擋圖案50可覆蓋第一導線CL1的未覆蓋有半導體圖案SP的部分。舉例而言，阻擋圖案50可與第一導線CL1接觸。
可設置多個阻擋圖案50。舉例而言，相鄰阻擋圖案50可在第一方向D1上彼此間隔開且可安置於半導體圖案SP的相對側上。更詳細地，一個阻擋圖案50可鄰近於包含於半導體圖案SP中的第一垂直部分V1的外側表面V1b的下部部分安置，且相鄰阻擋圖案50可鄰近於包含於半導體圖案SP中的第二垂直部分V2的外側表面V2b的下部部分安置。如圖1中所繪示，阻擋圖案50可在第二方向D2上延伸。
阻擋圖案50可包含或可由選自介電材料及導電材料中的至少一者形成。介電材料可包含例如選自氮化矽（例如，SiNx）及金屬氧化物（例如，AlOx）中的至少一者。導電材料可包含例如選自金屬材料（例如，Ti、W、Ru、Al、Ti、Ta或Ni）及金屬化合物（例如，TiN、WO）中的至少一者。
第一介電圖案20可進一步插入於相鄰半導體圖案SP之間。第一介電圖案20可安置於阻擋圖案50上，且第一介電圖案20的至少一部分可與阻擋圖案50垂直重疊。可設置多個第一介電圖案20。第一介電圖案20可延伸穿過第一導線CL1同時在第二方向D2上延伸，且可在第一方向D1上彼此間隔開。
阻擋圖案50可將第一介電圖案20與第一導線CL1垂直地分離，且可不允許第一介電圖案20接觸半導體圖案SP的第一垂直部分V1及第二垂直部分V2的下部部分。阻擋圖案50可插入於第一導線CL1與第一介電圖案20之間。第一介電圖案20可包含或可由例如氧（oxygen；O）原子形成。舉例而言，第一介電圖案20可包含或可由選自以下中的至少一者形成：氧化矽、氮氧化矽以及低k介電質。
第二介電圖案30可安置於第二導線CL2的第一子導線CL2a及第二子導線CL2b之間。可設置多個第二介電圖案30。第二介電圖案30可延伸穿過第一導線CL1同時在第二方向D2上延伸，且可在第一方向D1上彼此間隔開。第一介電圖案20及第二介電圖案30可在第一方向D1上交替地配置。第二介電圖案30可包含或可由例如選自以下中的至少一者形成：氧化矽、氮化矽、氮氧化矽以及低k介電質。
根據本發明概念，阻擋圖案50可鄰近於半導體圖案SP的下部部分安置。阻擋圖案50可將第一介電圖案20與第一導線CL1垂直地分離，且第一介電圖案20可不與包含於半導體圖案SP中的第一垂直部分V1及第二垂直部分V2的下部部分接觸。在此組態中，可防止第一垂直部分V1及第二垂直部分V2的下部部分在用於製造半導體裝置的退火製程中由第一介電圖案20的氧（O）引起的氧化。舉例而言，在用於將選自氫（hydrogen；H）及氘（deuterium；D）中的至少一者擴散至半導體圖案SP中的退火製程中，第一介電圖案20的氧（O）亦可在無諸如根據本發明的阻擋圖案50的擴散障壁的情況下擴散至第一垂直部分V1及第二垂直部分V2的下部部分中。阻擋圖案50可防止氧（O）擴散至第一垂直部分V1及第二垂直部分V2的下部部分中，藉此防止其氧化。阻擋圖案50可充當在退火製程中抵抗第一介電圖案20的氧（O）的擴散障壁。因此，第一導線CL1與半導體圖案SP之間可存在接觸電阻的減少，且因此，可改良半導體裝置的可靠度及電特性。
圖3A至圖3C示出繪示製造如圖2中描繪的半導體裝置的方法的橫截面圖。參考圖1及圖3A至圖3C，下文將描述製造如圖2中所描繪的半導體裝置的方法。為了簡潔描述起見，將省略重複描述。
參考圖1及圖3A，第一導線CL1可形成於基底1上。可形成多個第一導線CL1。第一導線CL1可在第一方向D1上延伸且可在第二方向D2上彼此間隔開。第一導線CL1可形成為電連接至基底1中的佈線。第一導線CL1的形成可包含將在基底1上沈積第一導電層（圖中未繪示），及圖案化第一導電層以形成第一導線CL1。
阻擋層55及第一介電層25可依序形成於第一導線CL1上。阻擋層55及第一介電層25可完全覆蓋基底1的頂部表面。阻擋層55可包含或可由例如選自介電材料及導電材料中的至少一者形成。第一介電層25可包含例如氧（O）原子。阻擋層55可插入於第一導線CL1與第一介電層25之間。阻擋層55可將第一介電層25與第一導線CL1分離。
遮罩圖案MP可形成於第一介電層25上。遮罩圖案MP可包含在第二方向D2上延伸且在第一方向D1上彼此間隔開的線圖案。遮罩圖案MP可具有遮罩溝槽MTR，且可設置多個遮罩溝槽MTR。遮罩溝槽MTR可在第一方向D1上彼此間隔開，且可在第二方向D2上延伸。遮罩圖案MP的形成可包含在第一介電層25上形成遮罩層（未繪示），及圖案化遮罩層以形成遮罩圖案MP。
參考圖1及圖3B，第一介電圖案20及阻擋圖案50可形成於第一導線CL1上。第一介電圖案20及阻擋圖案50可各自形成多個。第一介電圖案20及阻擋圖案50的形成可包含使用圖3A的遮罩圖案MP作為蝕刻遮罩以蝕刻第一介電層25及阻擋層55。因此，第一介電圖案20及阻擋圖案50可與圖3A的遮罩圖案MP垂直地重疊。第一介電圖案20及阻擋圖案50可在第二方向D2上延伸。第一介電圖案20及阻擋圖案50可具有溝槽區TR，且溝槽區TR可與圖3A的遮罩溝槽MTR垂直地重疊。溝槽區TR可設置多個，且可在第二方向D2上延伸。溝槽區TR可外部暴露第一介電圖案20的側表面、阻擋圖案50的側表面以及第一導線CL1的頂部表面的部分。
參考圖1及圖3C、半導體層SL、閘極介電層GIL以及第二導電層CLp可經形成以完全覆蓋基底1的頂部表面。半導體層SL、閘極介電層GIL以及第二導電層CLp可保形地覆蓋藉由溝槽區TR暴露的第一介電圖案20的側表面、阻擋圖案50的側表面以及第一導線CL1的頂部表面的部分。半導體層SL、閘極介電層GIL以及第二導電層CLp可填充溝槽區TR的部分。
半導體層SL、閘極介電層GIL以及第二導電層CLp的形成可包含沈積半導體層SL以完全覆蓋基底1的頂部表面、移除基底1的部分，以及依序沈積閘極介電層GIL及第二導電層CLp。半導體層SL的經移除部分可為當在平面圖中檢視時處於相鄰第一導線CL之間且在第一方向D1上延伸的區上的半導體層。移除可將半導體層SL劃分成多個片段，且半導體層SL可在第二方向D2上彼此間隔開。
半導體層SL、閘極介電層GIL以及第二導電層CLp可藉由使用例如選自物理氣相沈積（physical vapor deposition；PVD）、熱化學沈積（熱chemical deposition；CVD）、低壓化學氣相沈積（low pressure chemical vapor deposition；LPCVD）、電漿增強化學氣相沈積（plasma enhanced chemical vapor deposition；PECVD）以及原子層沈積（atomic layer deposition；ALD）中的至少一者來形成。
舉例而言，如圖3C中所繪示，在形成半導體層SL之後，半導體層SL可覆蓋第一介電圖案20的頂部表面。在此步驟中，閘極介電層GIL及第二導電層CLp可覆蓋第一介電圖案20的頂部表面上的半導體層SL。
在實施例中，儘管未繪示，但在形成半導體層SL之後，可在形成閘極介電層GIL及第二導電層CLp之前移除第一介電圖案20的頂部表面上的半導體層SL。在此情況下，圖2的半導體圖案SP可歸因於移除第一介電圖案20的頂部表面上的半導體層SL形成，且閘極介電層GIL可覆蓋第一介電圖案20的頂部表面。舉例而言，閘極介電層GIL可接觸第一介電圖案20的頂部表面。隨後，第二導電層CLp可覆蓋第一介電圖案20的頂部表面上的閘極介電層GIL。
參考圖1及圖2，可形成半導體圖案SP、閘極介電圖案Gox以及第二導線CL2。半導體圖案SP、閘極介電圖案Gox以及第二導線CL2的形成可包含在第一介電圖案20的頂部表面上分別圖案化半導體層SL、閘極介電層GIL以及第二導電層CLp以劃分成多個半導體圖案SP、多個閘極介電圖案Gox以及多個第二導線CL2。
半導體圖案SP可包含第一垂直部分V1及第二垂直部分V2，且第二導線CL2可包含第一垂直部分V1的內側表面V1a上的第一子導線CL2a及第二垂直部分V2的內側表面V2a上的第二子導線CL2b。閘極介電圖案Gox可插入於第一子導線CL2a與第一垂直部分V1的內側表面V1a之間及第二子導線CL2b與第二垂直部分V2的內側表面V2a之間。第一介電圖案20及阻擋圖案50可插入於包含於半導體圖案SP中的第一垂直部分V1的外側表面V1b與包含於相鄰半導體圖案SP中的第二垂直部分V2的外側表面V2b之間。阻擋圖案50可鄰近於第一垂直部分V1的下部部分及第二垂直部分V2的下部部分安置。
此後，第二介電圖案30可形成於第一子導線CL2a與第二子導線CL2b之間。第二介電圖案30可填充溝槽區TR。第二介電圖案30的形成可包含形成填充溝槽區TR且覆蓋半導體圖案SP、閘極介電圖案Gox以及第二導線CL2的第二介電層（未繪示），及移除第二介電層的上部部分以劃分成多個第二介電圖案30。
圖4示出沿圖1的線I-I'截取的橫截面圖。為了簡潔描述起見，將省略重複描述。
參考圖1及圖4，下部圖案60可配置於第一導線CL1上。下部圖案60可插入於相鄰半導體圖案SP之間及第一導線CL1與阻擋圖案50之間。阻擋圖案50可插入於下部圖案60與第一介電圖案20之間。下部圖案60可與阻擋圖案50垂直重疊且可設置多個。下部圖案60，連同阻擋圖案50可在第二方向D2上延伸且可在第一方向D1上彼此間隔開。下部圖案60可鄰近於與下部圖案60相鄰的半導體圖案SP的下部部分安置，且可允許第一導線CL1及阻擋圖案50彼此垂直地重疊。阻擋圖案50及下部圖案60可允許第一介電圖案20及第一導線CL1彼此垂直分離。
下部圖案60可包含選自氫（H）及氘（D）中的至少一者。舉例而言，下部圖案60可包含氧化矽或可由氧化矽形成，所述氧化矽含有選自氫（H）及氘（D）中的至少一者。
當執行退火製程以製造半導體裝置時，下部圖案60中所含有的氫及氘中的一者可擴散至半導體圖案SP的下部部分中。擴散至半導體圖案SP中的氫或氘可互補或固化半導體圖案SP中或半導體圖案SP與第一導線CL1之間的介面中的晶體缺陷。因此，第一導線CL1與半導體圖案SP之間可存在接觸電阻的減少，且因此，半導體裝置可增加可靠度及電特性。
圖5A至圖5D示出繪示製造如圖4中描繪的半導體裝置的方法的橫截面圖。參考圖1及圖5A至圖5D，下文將描述製造如圖4中所描繪的半導體裝置的方法。為了簡潔描述起見，將省略重複描述。
參考圖1及圖5A，第一導線CL1可形成於基底1上，且下部層65可形成於第一導線CL1上。下部層65可完全形成於基底1的頂部表面上。下部層65的形成可包含在基底1上沈積下部層65，及將選自氫（H）及氘（D）中的至少一者注入至下部層65中。舉例而言，注入製程可包含允許下部層65經歷退火製程以注入選自氫氣（H）及氘（D）中的至少一者。在實施例中，注入製程可包含對下部層65執行植入製程。因此，下部層65可包含選自氫氣（H）及氘（D）中的至少一者。
參考圖1及圖5B，阻擋層55、第一介電層25以及遮罩圖案MP可依序形成於下部層65上。阻擋層55及第一介電層25可完全形成於下部層65的頂部表面上。阻擋層55及下部層65可使第一介電層25與第一導線CL1分離。遮罩圖案MP可具有遮罩溝槽MTR。
參考圖1及圖5C、第一介電圖案20、阻擋圖案50以及下部圖案60可形成於第一導線CL1上。第一介電圖案20、阻擋圖案50以及下部圖案60可各自形成多個。第一介電圖案20、阻擋圖案50以及下部圖案60的形成可包含使用圖5B的遮罩圖案MP作為蝕刻遮罩以蝕刻第一介電層25、阻擋層55以及下部層65。因此，第一介電圖案20及阻擋圖案50可與圖5B的遮罩圖案MP垂直地重疊。
第一介電圖案20、阻擋圖案50以及下部圖案60可具有溝槽區TR，且溝槽區TR可與圖5B的遮罩溝槽MTR垂直地重疊。溝槽區TR可外部暴露第一介電圖案20的側表面、阻擋圖案50的側表面、下部圖案60的側表面以及第一導線CL1的頂部表面的部分。
參考圖1及圖5D、半導體層SL、閘極介電層GIL以及第二導電層CLp可形成以完全覆蓋基底1的頂部表面。半導體層SL、閘極介電層GIL以及第二導電層CLp可保形地覆蓋藉由溝槽區TR暴露的第一介電圖案20的側表面、阻擋圖案50的側表面、下部圖案60的側表面以及第一導線CL1的頂部表面的部分。半導體層SL、閘極介電層GIL以及第二導電層CLp可填充溝槽區TR的部分。
舉例而言，如圖5D中所繪示，在形成半導體層SL之後，半導體層SL可覆蓋第一介電圖案20的頂部表面。在此步驟中，閘極介電層GIL及第二導電層CLp可覆蓋第一介電圖案20的頂部表面上的半導體層SL。
在實施例中，儘管未繪示，但在形成半導體層SL之後，可在形成閘極介電層GIL及第二導電層CLp之前移除第一介電圖案20的頂部表面上的半導體層SL。在此情況下，圖4的半導體圖案SP可歸因於移除第一介電圖案20的頂部表面上的半導體層SL形成，且閘極介電層GIL及第二導電層CLp可覆蓋圖4的半導體圖案SP的頂部表面。舉例而言，閘極介電層GIL可接觸圖4的半導體圖案SP的頂部表面，且第二導電層CLp可安置於閘極介電層GIL上。
參考圖1及圖4，可形成半導體圖案SP、閘極介電圖案Gox以及第二導線CL2。半導體圖案SP、閘極介電圖案Gox以及第二導線CL2的形成可包含在第一介電圖案20的頂部表面上分別圖案化半導體層SL、閘極介電層GIL以及第二導電層CLp以劃分成多個半導體圖案SP、多個閘極介電圖案Gox以及多個第二導線CL2。
半導體圖案SP可包含第一垂直部分V1及第二垂直部分V2。第一介電圖案20、阻擋圖案50以及下部圖案60可插入於包含於半導體圖案SP中的第一垂直部分V1的外側表面V1b與包含於相鄰半導體圖案SP中的第二垂直部分V2的外側表面V2b之間。下部圖案60可鄰近於第一垂直部分V1的下部部分及第二垂直部分V2的下部部分安置。
此後，第二介電圖案30可形成於第一子導線CL2a與第二子導線CL2b之間。第二介電圖案30可填充溝槽區TR。
圖6示出沿圖1的線I-I'截取的橫截面圖。為了簡潔描述起見，將省略重複描述。
參考圖1及圖6，阻擋圖案50的頂部表面可具有朝向第一導線CL1凹陷的剖面。阻擋圖案50的頂部表面可具有朝向阻擋圖案50的底部表面凹陷的彎曲剖面（亦即，凹面）。舉例而言，阻擋圖案50在第三方向D3上的厚度可在相鄰半導體圖案SP附近的位置處最大。阻擋圖案50的厚度可在相鄰半導體圖案SP之間的中間位置附近處最小。
圖7A至圖7D示出繪示製造如圖6中所描繪的半導體裝置的方法的橫截面圖。參考圖1及圖7A至圖7D，下文將描述製造如圖6中所描繪的半導體裝置的方法。為了簡潔描述起見，將省略重複描述。
參考圖1及圖7A，第一導線CL1可形成於基底1上，且模具圖案ML可形成於第一導線CL1上。模具圖案ML的形成可包含在基底1上沈積模具層（未繪示）及圖案化模具層以形成模具圖案ML。模具圖案ML可包含在第二方向D2上延伸且在第一方向D1上彼此間隔開的線圖案。模具圖案ML可具有第一溝槽區TR1，且可設置多個第一溝槽區TR1。第一溝槽區TR1可在第一方向D1上彼此間隔開且可在第二方向D2上延伸。第一溝槽區TR1可外部暴露第一導線CL1的頂部表面的部分。
參考圖1及圖7B，半導體層SL、閘極介電層GIL以及第二導電層CLp可經形成以完全覆蓋基底1的頂部表面。半導體層SL、閘極介電層GIL以及第二導電層CLp可保形地覆蓋模具圖案ML的側表面及藉由第一溝槽區TR1暴露的第一導線CL1的頂部表面的部分。半導體層SL、閘極介電層GIL以及第二導電層CLp可填充第一溝槽區TR1的部分。
舉例而言，如圖7B中所繪示，在形成半導體層SL之後，閘極介電層GIL及第二導電層CLp可覆蓋模具圖案ML的頂部表面上的半導體層SL。在實施例中，儘管未繪示，但在形成半導體層SL之後，可在形成閘極介電層GIL及第二導電層CLp之前移除模具圖案ML的頂部表面上的半導體層SL。在此情況下，圖7C的半導體圖案SP可歸因於移除模具圖案ML的頂部表面上的半導體層SL形成，且閘極介電層GIL及第二導電層CLp可覆蓋圖7C的半導體圖案SP。
參考圖1及圖7C，可形成半導體圖案SP、閘極介電圖案Gox以及第二導線CL2。半導體圖案SP、閘極介電圖案Gox以及第二導線CL2的形成可包含在模具圖案ML的頂部表面上分別圖案化半導體層SL、閘極介電層GIL以及第二導電層CLp以劃分成多個半導體圖案SP、多個閘極介電圖案Gox以及多個第二導線CL2。第二導線CL2可包含第一子導線CL2a及第二子導線CL2b。
隨後，第二介電圖案30可形成於第一子導線CL2a與第二子導線CL2b之間。第二介電圖案30可填充第一溝槽區TR1。在形成第二介電圖案30之後，模具圖案ML的頂部表面可暴露於外部。
參考圖1及圖7D，可移除模具圖案ML。第二溝槽區TR2可形成於移除模具圖案ML的區域處，且可設置多個第二溝槽區TR2。
隨後，可形成初步阻擋圖案58以填充第二溝槽區TR2。初步阻擋圖案58可包含或可由選自介電材料及導電材料中的至少一者形成。介電材料可包含例如選自氮化矽（例如，SiNx）及金屬氧化物（例如，AlOx）中的至少一者。導電材料可包含例如金屬材料。
參考圖1及圖6，阻擋圖案50可形成於第二溝槽區TR2中。阻擋圖案50可形成於第二溝槽區TR2的下部部分中的各者中。阻擋圖案50的形成可包含移除初步阻擋圖案58的上部部分。移除可包含等向性地蝕刻初步阻擋圖案58的上部部分。等向性地蝕刻製程可允許阻擋圖案50的頂部表面具有朝向第一導線CL1凹陷的剖面。阻擋圖案50的頂表面可具有朝向阻擋圖案50的底部表面凹陷的彎曲剖面。
隨後，第一介電圖案30可形成於阻擋圖案50上。第一介電圖案30可經形成以填充第二溝槽區TR2的未滿的部分。阻擋圖案50可將第一介電圖案30與第一導線CL1垂直地分離。
圖8示出沿圖1的線I-I'截取的橫截面圖。為了簡潔描述起見，將省略重複描述。
參考圖1及圖8，上部圖案70可鄰近於包含於半導體圖案SP中的第一垂直部分V1及第二垂直部分V2的上部部分設置。可設置多個上部圖案70。上部圖案70可設置於第一垂直部分V1的外側表面V1b及第二垂直部分V2的外側表面V2b上。上部圖案70可將第一介電圖案20與第一垂直部分V1及第二垂直部分V2的上部部分分離。在此組態中，可防止第一垂直部分V1及第二垂直部分V2的上部部分由第一介電圖案20的氧（O）引起的氧化。因此，半導體圖案SP與連接至其的電極（未繪示）之間可存在接觸電阻的減小，且因此，可改良半導體裝置的可靠度及電特性。
圖9示出繪示根據本發明概念的一些實例實施例的半導體裝置的平面圖。圖10A至圖10D示出沿圖9的線A-A'、B-B'、C-C'、以及D-D'分別截取的橫截面圖。為了簡潔描述起見，將省略重複描述。
參考圖9及圖10A至圖10D，根據本發明概念的一些實施例的半導體裝置可包含基底100、基底100上的周邊電路結構PS以及周邊電路結構PS上的單元陣列結構CS。基底100、周邊電路結構PS以及單元陣列結構CS的部分可對應於圖2的基底1。
周邊電路結構PS可包含整合於基底100上的周邊閘極結構PC、周邊接觸襯墊CP以及周邊接觸插塞CPLG1，且亦可包含覆蓋周邊閘極結構PC、周邊接觸襯墊CP以及周邊接觸插塞CPLG1的第一層間介電層102。
單元陣列結構CS可包含記憶體單元，所述記憶體單元包含垂直通道電晶體（vertical channel transistors；VCT）。垂直通道電晶體可指示通道長度在第三方向D3上延伸的結構。單元陣列結構CS可包含多個單元接觸插塞CPLG2、多個位元線BL、多個屏蔽金屬SM、第二層間介電層104、多個半導體圖案SP、多個阻擋圖案150、多個字元線WL、多個閘極介電圖案Gox，以及多個資料儲存圖案DSP。位元線BL可對應於圖2的第一導線CL1，且字元線WL可對應於圖2的第二導線CL2。第二層間介電層104可覆蓋單元接觸插塞CPLG2及屏蔽金屬SM。
舉例而言，周邊電路結構PS的周邊閘極結構PC可經由周邊接觸插塞CPLG1、周邊接觸襯墊CP以及單元接觸插塞CPLG2電連接至位元線BL。第一層間介電層102及第二層間介電層104中的各者可為多介電層，且可包含或可由選自以下各者中的至少一者形成：氧化矽、氮化矽、氮氧化矽以及低k介電質。
位元線BL可在第一方向D1上延伸且可在第二方向D2上彼此間隔開。第二層間介電層104可填充相鄰位元線BL之間的空間。位元線BL可包含例如選自以下各者中的至少一者：摻雜多晶矽、金屬（例如，Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni或Co）、導電金屬氮化物（例如，TiN、TaN、WN、NbN、TiAlN、TiSiN、TaSiN或RuTiN）、導電金屬矽化物以及導電金屬氧化物（例如，PtO、RuO 2、IrO 2 、SRO(SrRuO 3)、BSRO((Ba,Sr）RuO 3)、CRO(CaRuO 3）或LSCo），但本發明概念不限於此。位元線BL可包含上文所提及的單層或多層材料。在一些實施例中，位元線BL可包含二維半導體材料，諸如石墨烯、碳奈米管以及其任何組合。
半導體圖案SP可安置於位元線BL上，且可在第一方向D1及第二方向D2上彼此間隔開。半導體圖案SP中的各者可包含彼此相對的第一垂直部分V1及第二垂直部分V2。第一垂直部分V1的內側表面V1a可在第一方向D1上面向第二垂直部分V2的內側表面V2a。第一垂直部分V1的外側表面V1b可在第一方向D1上面向半導體圖案SP的第二垂直部分V2的外側表面V2b，所述第二垂直部分的外側表面V2b在第一方向D1上鄰近於第一垂直部分V1的外部側向表面V1b。根據實施例，半導體圖案SP可更包含將第一垂直部分V1及第二垂直部分V2彼此連接的水平部分H。水平部分H可將第一垂直部分V1及第二垂直部分V2的下部部分彼此連接。水平部分H可接觸對應位元線BL。
半導體圖案SP可包含氧化物半導體或可由氧化物半導體形成，例如選自以下中的至少一者：InxGayZnzO、InxGaySizO、InxSnyZnzO、InxZnyO、ZnxO、ZnxSnyO、ZnxOyN、ZrxZnySnzO、SnxO、HfxInyZnzO、GaxZnySnzO、AlxZnySnzO、YbxGayZnzO，以及InxGayO。舉例而言，半導體圖案SP可包含或可由氧化銦鎵鋅（IGZO）形成。半導體圖案SP可具有單一或多層氧化物半導體。本發明概念不限於此。在實施例中，半導體圖案SP可包含或可由以下各者形成：非晶、結晶或多晶氧化物半導體。在一些實施例中，半導體圖案SP的帶隙能量可大於矽的帶隙能量。舉例而言，半導體圖案SP可具有選自約1.5電子伏至約5.6電子伏範圍的帶隙能量。半導體圖案SP在其帶隙能量具有選自約2.0電子伏至約4.0電子伏範圍的值時可具有所要通道效能。半導體圖案SP可為多晶或非晶的，但本發明概念不限於此。在一些實施例中，半導體圖案SP可包含二維半導體材料或可由二維半導體材料形成，諸如石墨烯、碳奈米管以及其任何組合。
第一介電圖案120可安置於相鄰半導體圖案SP之間。第一介電圖案120可在第二方向D2上延伸且可在第一方向D1上彼此間隔開。第二介電圖案130中的各者可安置於各半導體圖案SP的第一垂直部分V1與第二垂直部分V2之間。第二介電圖案130可在第二方向D2上延伸且可在第一方向D1上彼此間隔開。第一介電圖案120及第二介電圖案130可包含或可由選自以下中的至少一者形成：氧化矽、氮氧化矽以及低k介電質。
阻擋圖案150可插入於相鄰半導體圖案SP之間及位元線BL與第一介電圖案120之間。阻擋圖案150中的各者可插入於包含於相鄰半導體圖案SP中的一者中的第一垂直部分V1的外側表面V1b與包含於相鄰半導體圖案SP中的另一者中的第二垂直部分V2的外側表面V2b之間。在位元線BL上，阻擋圖案150可鄰近於相鄰半導體圖案SP的下部部分安置。阻擋圖案150可覆蓋位元線BL的未覆蓋有半導體圖案SP的部分。舉例而言，阻擋圖案50可在第二方向D2上延伸且可在第一方向D1上彼此間隔開。
阻擋圖案50可將第一介電圖案20與位元線BL垂直地分離，且可不允許第一介電圖案20接觸半導體圖案SP的第一垂直部分V1及第二垂直部分V2的下部部分。
阻擋圖案50可包含或可由選自介電材料及導電材料中的至少一者形成。介電材料可包含例如選自氮化矽（例如，SiNx）及金屬氧化物（例如，AlOx）中的至少一者。導電材料可包含例如金屬材料。
字元線WL可在第二方向D2上延伸且可在第一方向D1上彼此間隔開。字元線WL中的各者可安置於各半導體圖案SP的第一垂直部分V1及第二垂直部分V2之間。字元線WL中的各者可包含第一子字元線WLa及第二子字元線WLb。第一子字元線WLa可插入於對應半導體圖案SP的第一垂直部分V1與對應第二介電圖案130之間，且可安置於第一垂直部分V1的內側表面V1a上。第二子字元線WLb可插入於對應半導體圖案SP的第二垂直部分V2與對應第二介電圖案130之間，且可安置於第二垂直部分V2的內側表面V2a上。為方便描述起見，第一垂直部分V1與第二垂直部分V2之間的一對字元線稱為第一子字元線WLa及第二子字元線WLb。第一子字元線WLa及第二子字元線WLb可由周邊電路中的字元線驅動器獨立驅動。換言之，第一子字元線WLa及第二子字元線WLb中的各者可為獨立驅動的多個字元線中的字元線。然而，在測試操作中，可一起驅動第一子字元線WLa及第二子字元線WLb。
字元線WL可包含例如選自以下各者中的至少一者：摻雜多晶矽、金屬（例如，Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni或Co）、導電金屬氮化物（例如，TiN、TaN、WN、NbN、TiAlN、TiSiN、TaSiN或RuTiN）、導電金屬矽化物以及導電金屬氧化物（例如，PtO、RuO 2、IrO 2 、SRO(SrRuO 3)、BSRO((Ba、Sr)RuO 3)、CRO(CaRuO 3)或LSCo），但本發明概念不限於此。字元線WL可具有上文所提及的單層或多層材料。在一些實施例中，字元線WL可包含或可由二維半導體材料形成，諸如石墨烯、碳奈米管以及其任何組合。
閘極介電圖案Gox中的各者可插入於對應半導體圖案SP與對應字元線WL之間。舉例而言，閘極介電圖案Gox中的各者可插入於包含於對應半導體圖案SP中的第一垂直部分V1的內側表面V1a與對應字元線WL的第一子字元線WLa之間，及包含於對應半導體圖案SP中的第二垂直部分V2的內側表面V2a與對應字元線WL的第二子字元線WLb之間。閘極介電圖案Gox中的各者可進一步在對應字元線WL與對應半導體圖案SP的水平部分H之間延伸。閘極介電圖案Gox可將對應字元線WL與對應半導體圖案SP分離。閘極介電圖案Gox可具有覆蓋半導體圖案SP的其均一厚度。
閘極介電圖案Gox可包含或可由選自以下中的至少一者形成：氧化矽、氮氧化矽以及介電常數大於氧化矽的介電常數的高k介電材料。高k介電材料可包含金屬氧化物或金屬氮氧化物。舉例而言，用作閘極介電圖案Gox的高k介電材料可包含選自以下中的至少一者：HfO 2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO 2、Al 2O 3以及其任何組合，但本發明概念不限於此。
可對應地將著陸墊LP設置於半導體圖案SP的第一垂直部分V1及第二垂直部分V2上。著陸墊LP可接觸且可電連接至第一垂直部分V1及第二垂直部分V2。當在平面圖中檢視時，著陸墊LP可在第一方向D1及第二方向D2上彼此間隔開，且可以矩陣形狀、Z形形狀、蜂巢形狀或任何其他合適的形狀配置。當在平面圖中檢視時，著陸墊LP可各自具有圓形形狀、橢圓形狀、矩形形狀、正方形形狀、菱形形狀、六角形形狀或任何其他合適的形狀。
著陸墊LP可由以下形成：摻雜多晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其任何組合，但本發明概念不限於此。
第一介電圖案120及第二介電圖案130可設置於其上，其中第三層間介電層180填充著陸墊LP之間的空間。第三層間介電層180可包含或可由例如選自以下中的至少一者形成：氧化矽、氮化矽以及氮氧化矽，且可具有單層或多層。
資料儲存圖案DSP可對應地設置於著陸墊LP上。資料儲存圖案DSP可經由著陸墊LP電連接至半導體圖案SP的第一垂直部分V1及第二垂直部分V2。
根據實施例，資料儲存圖案DSP可為電容器，電容器中的各者可包含底部電極及頂部電極，以及插入於底部電極與頂部電極之間的電容器介電層。在此情況下，底部電極可接觸著陸墊LP，且當在平面圖中檢視時，可具有圓形形狀、橢圓形狀、矩形形狀、方形形狀、菱形形狀、六角形形狀或任何其他適合的形狀。
在實施例中，資料儲存圖案DSP可各自為藉由所施加電脈衝自其兩個電阻狀態中的一者切換至另一者的可變電阻圖案。舉例而言，資料儲存圖案DSP可包含相變材料，所述材料的結晶狀態基於電流、鈣鈦礦化合物、過渡金屬氧化物、磁性材料、鐵磁性材料或反鐵磁材料的量而改變。
圖11至圖13示出沿圖9的線A-A'截取的橫截面圖。為了簡潔描述起見，將省略重複描述。
參考圖9及圖11，下部圖案160可配置於位元線BL上。下部圖案160可插入於相鄰半導體圖案SP之間及位元線BL與阻擋圖案150之間。阻擋圖案150可插入於下部圖案160與第一介電圖案120之間。下部圖案160可與阻擋圖案50垂直地重疊。下部圖案160，連同阻擋圖案150可在第二方向D2上延伸且可在第一方向D1上彼此間隔開。下部圖案160可鄰近於相鄰半導體圖案SP的下部部分安置，且可將位元線BL與阻擋圖案150垂直地分離。阻擋圖案150及下部圖案160可將第一介電圖案120與位元線BL垂直地分離。
下部圖案160可包含選自（H）及氘（D）中的至少一者。舉例而言，下部圖案160可包含氧化矽，所述氧化矽包含選自氫及氘中的至少一者。
參考圖9及圖12，阻擋圖案150的頂部表面可具有朝向位元線BL凹陷的其剖面。阻擋圖案150的頂部表面可具有朝向阻擋圖案150的底部表面凹陷的其彎曲剖面。舉例而言，阻擋圖案150在第三方向D3上的厚度可在相鄰半導體圖案SP附近的位置處最大。阻擋圖案150的厚度可在相鄰半導體圖案SP之間的中間位置附近處最小。
參考圖9及圖13，上部圖案170可鄰近於半導體圖案SP的第一垂直部分V1及第二垂直部分V2的上部部分安置。上部圖案170可設置於第一垂直部分V1的外側表面V1b及第二垂直部分V2的外側表面V2b上。上部圖案170可將第一介電圖案120與第一垂直部分V1及第二垂直部分V2的上部部分分離。
根據本發明概念，半導體圖案與導線之間可存在接觸電阻的減少，且因此半導體裝置的可靠度及電特性可增加。
儘管已結合隨附圖式中所示出的本發明概念的一些實施例來描述本發明概念，但所屬領域中具有通常知識者將理解，可在不脫離本發明概念的技術精神及基本特徵的情況下進行各種改變及修改。所屬領域中具通常知識者將顯而易見，在不脫離本發明概念的範疇及精神的情況下，可對其進行各種替代、修改以及改變。
1、100:基底 20:第一介電圖案 25:第一介電層 30:第二介電圖案 50、150:阻擋圖案 55:阻擋層 58:初步阻擋圖案 60、160:下部圖案 65:下部層 70、170:上部圖案 102:第一層間介電層 104:第二層間介電層 120:第一介電圖案 130:第二介電圖案 180:第三層間介電層 A-A'、B-B'、C-C'、D-D'、I-I':線 BL:位元線 CL1:第一導線 CL2:第二導線 CL2a:第一子導線 CL2b:第二子導線 CLp:第二導電層 CP:周邊接觸襯墊 CPLG1:周邊接觸插塞 CPLG2:單元接觸插塞 CS:單元陣列結構 D1:第一方向 D2:第二方向 D3:第三方向 DSP:資料儲存圖案 GIL:閘極介電層 Gox:閘極介電圖案 H:水平部分 LP:著陸墊 ML:模具圖案 MP:遮罩圖案 MTR:遮罩溝槽 PC:周邊閘極結構 PS:周邊電路結構 SL:半導體層 SM:屏蔽金屬 SP:半導體圖案 TR:溝槽區 TR1:第一溝槽區 TR2:第二溝槽區 V1:第一垂直部分 V1a、V2a:內側表面 V1b、V2b:外側表面 V2:第二垂直部分 WL:字元線 Wla:第一子字元線 WLb:第二子字元線
圖1示出繪示根據本發明概念的一些實施例的半導體裝置的平面圖。 圖2示出沿圖1的線I-I'截取的橫截面圖。 圖3A至圖3C示出繪示製造如圖2中描繪的半導體裝置的方法的橫截面圖。 圖4示出沿圖1的線I-I'截取的橫截面圖。 圖5A至圖5D示出繪示製造如圖4中描繪的半導體裝置的方法的橫截面圖。 圖6示出沿圖1的線I-I'截取的橫截面圖。 圖7A至圖7D示出繪示製造如圖6中所描繪的半導體裝置的方法的橫截面圖。 圖8示出沿圖1的線I-I'截取的橫截面圖。 圖9示出繪示根據本發明概念的一些實施例的半導體裝置的平面圖。 圖10A、圖10B、圖10C以及圖10D示出分別沿圖9的線A-A'、線B-B'、線C-C'以及線D-D'截取的橫截面圖。 圖11至圖13示出沿圖9的線A-A'截取的橫截面圖。
1:基底
20:第一介電圖案
30:第二介電圖案
50:阻擋圖案
I-I':線
CL1:第一導線
CL2:第二導線
CL2a:第一子導線
CL2b:第二子導線
D1:第一方向
D2:第二方向
D3:第三方向
Gox:閘極介電圖案
H:水平部分
SP:半導體圖案
V1:第一垂直部分
V1a、V2a:內側表面
V1b、V2b:外側表面
V2:第二垂直部分

Claims (10)

  1. 一種半導體裝置，包括： 第一導線，在第一水平方向上延伸； 多個半導體圖案，在所述第一導線上且在所述第一水平方向上彼此間隔開，所述多個半導體圖案中的各半導體圖案包含在所述第一水平方向上彼此相對的第一垂直部分及第二垂直部分； 第二導線，在第二水平方向上在所述多個半導體圖案中的各半導體圖案的所述第一垂直部分與所述第二垂直部分之間延伸，所述第二水平方向與所述第一水平方向相交； 閘極介電圖案，在所述第一垂直部分與所述第二垂直部分之間及所述第二垂直部分與所述第二導線之間；以及 阻擋圖案，在所述多個半導體圖案中的相鄰半導體圖案之間。
  2. 如請求項1所述的半導體裝置， 其中所述阻擋圖案包含選自介電材料及導電材料中的至少一者。
  3. 如請求項1所述的半導體裝置， 其中，在所述第一導線上，所述阻擋圖案鄰近於所述相鄰半導體圖案的下部部分。
  4. 如請求項1所述的半導體裝置，更包括： 介電圖案，在所述相鄰半導體圖案之間， 其中所述阻擋圖案將所述介電圖案與所述第一導線垂直地分隔開。
  5. 如請求項1所述的半導體裝置， 其中所述多個半導體圖案中的各半導體圖案更包含使所述第一垂直部分與所述第二垂直部分彼此連接的水平部分。
  6. 如請求項1所述的半導體裝置，更包括： 下部圖案，在所述相鄰半導體圖案之間及所述第一導線與所述阻擋圖案之間。
  7. 如請求項6所述的半導體裝置， 其中所述下部圖案包含選自氫及氘中的至少一者。
  8. 如請求項1所述的半導體裝置， 其中所述阻擋圖案的頂部表面朝向所述第一導線凸出。
  9. 如請求項1所述的半導體裝置，更包括： 上部圖案及介電圖案，在所述相鄰半導體圖案之間， 其中所述上部圖案鄰近於所述相鄰半導體圖案的上部部分，且 其中所述上部圖案將所述介電圖案與所述相鄰半導體圖案的所述上部部分分隔開。
  10. 一種半導體裝置，包括： 周邊電路結構，包含在基底上的周邊閘極結構及覆蓋所述周邊閘極結構的第一層間介電層； 位元線，在第一水平方向上在所述周邊電路結構上延伸，所述第一水平方向平行於所述基底的頂部表面； 多個半導體圖案，在所述位元線上且在所述第一水平方向上彼此間隔開，所述多個半導體圖案中的各半導體圖案包含在所述第一水平方向上彼此相對的第一垂直部分及第二垂直部分； 第一介電圖案，在所述多個半導體圖案中的相鄰半導體圖案之間，所述第一介電圖案在平行於所述基底的所述頂部表面且與所述第一水平方向相交的第二水平方向上延伸； 阻擋圖案，在所述相鄰半導體圖案之間且在所述位元線與所述第一介電圖案之間； 第二介電圖案，在所述第二水平方向上在所述多個半導體圖案中的各半導體圖案的所述第一垂直部分與所述第二垂直部分之間延伸； 第一字元線，在所述第一垂直部分與所述第二介電圖案之間； 第二字元線，在所述第二垂直部分與所述第二介電圖案之間； 閘極介電圖案，在所述第一垂直部分與所述第一字元線之間且在所述第二垂直部分與所述第二字元線之間；以及 多個資料儲存圖案，分別電連接至所述半導體圖案的所述第一垂直部分及所述第二垂直部分。
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