TW201820590A - 半導體裝置之製造方法 - Google Patents

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山口直
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日商瑞薩電子股份有限公司
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Abstract

本發明提供一種半導體裝置之製造方法，改善半導體裝置之性能與可靠度。本發明的半導體裝置之製造方法，以填入控制閘極電極CG、記憶閘極電極MG及閘極電極DG的方式形成絕緣膜IL3後，藉由第1研磨處理，使控制閘極電極CG、記憶閘極電極MG及閘極電極DG的頂面露出。接著，將金屬膜填入至去除閘極電極DG而形成的溝內，施行第2研磨處理，藉而形成由金屬膜構成的閘極電極。使絕緣膜IL3為間隙充填特性高的O3 －TEOS膜，減少絕緣膜IL3內之縫隙（seam）的產生。進一步，在第1研磨處理前，將O3 －TEOS膜在氧化氣體環境下予以熱處理，藉而減少第2研磨處理中之絕緣膜IL3的碟形凹陷。

Description

半導體裝置之製造方法
本發明係關於一種半導體裝置之製造方法，例如，關於可適當利用在具有非揮發性記憶體的半導體裝置之製造方法。
作為具備可電性寫入/抹除之非揮發性記憶體的記憶單元之半導體裝置，廣泛使用如下記憶單元：在MISFET（Metal Insulator Semiconductor Field Effect Transistor,金屬絕緣半導體場效電晶體）之閘極電極下方，具有為氧化膜所包夾的電荷捕集性絕緣膜。此記憶單元，被稱作MONOS（Metal Oxide Nitride Oxide Semiconductor金屬氧化氮氧化半導體）型，具有單一閘極式單元與分離閘極式單元，作為微電腦之非揮發性記憶體使用。
伴隨著微電腦的低消耗電力化、高速化，在邏輯電路部，使用包含金屬閘極電極及高介電常數膜（high－k膜）之電晶體。此電晶體之形成方法，已知有所謂的閘極後製製程，其係使用形成在基板上之由多晶矽膜構成的虛擬閘極電極形成源極區及汲極區後，將該虛擬閘極電極置換為金屬閘極電極。
亦即，以層間絕緣膜覆蓋具有虛擬閘極電極之電晶體，其後，研磨層間絕緣膜的頂面而使虛擬閘極電極的頂面露出。而後，將虛擬閘極電極去除，將金屬閘極電極填入該處，藉而形成具有金屬閘極電極之MISFET。此時，作為填入鄰接之虛擬閘極電極間的層間絕緣膜，使用間隙充填特性良好的O3 －TEOS膜。
於專利文獻1（日本特開2001－244264號公報）揭露一種TEOS膜，改善配線圖案間的間隙充填特性。 [習知技術文獻] [專利文獻]
專利文獻1：日本特開2001－244264號公報
[本發明所欲解決的問題] 本案發明人研討中的具有非揮發性記憶體之半導體裝置，具備：包含複數個記憶單元的記憶單元區、及包含複數個MISFET的周邊電路區（邏輯電路部、邏輯電路區域）。
於記憶單元區，沿著彼此垂直的第1方向與第2方向，行列狀地配置複數個記憶單元。各記憶單元，具備：控制閘極電極，隔著第1閘極絕緣膜而形成在於半導體基板上，在第1方向延伸；記憶閘極電極，隔著包含電荷儲存區的第2閘極絕緣膜而形成於半導體基板上，在第1方向延伸；以及一對半導體區（源極區與汲極區），以包夾控制閘極電極及記憶閘極電極的方式形成在半導體基板的表面。而在鄰接之記憶單元的鄰接之控制閘極電極間與鄰接之記憶閘極電極間，係以由O3 －TEOS膜構成的層間絕緣膜填埋。
然而，伴隨著具有非揮發性記憶體之半導體裝置的細微化、高密集化，例如，若鄰接之控制閘極電極的間隔變窄，則存在於鄰接之控制閘極電極間的空間（space）之寬高比變高。因此，在閘極電極間的層間絕緣膜，沿著第1方向，產生被稱作「縫隙（seam）」的間隙（空間），經本案發明人確認，此間隙將導致後述之栓塞電極的短路。
因此，期望進一步改善由O3 －TEOS膜構成的層間絕緣膜之間隙充填特性，減少或防止前述「縫隙」的產生，改善具備非揮發性記憶體之半導體裝置的可靠度。
其他問題與新特徵，應可自本說明書之記述內容及附圖明瞭。 [解決問題之技術手段]
依照一實施形態，半導體裝置之製造方法，在以填入控制閘極電極、記憶閘極電極及閘極電極的方式形成絕緣膜（層間絕緣膜）後，藉由第1研磨處理研磨絕緣膜，使控制閘極電極、記憶閘極電極及閘極電極的頂面露出。接著，在將閘極電極去除而形成的溝內填入金屬膜，藉由第2研磨處理，在溝內選擇性地形成由金屬膜構成的閘極電極。使絕緣膜為間隙充填特性高的O3 －TEOS膜，減少絕緣膜內之縫隙的產生。 [本發明之效果]
依照一實施形態，可改善半導體裝置的可靠度。
以下實施形態中，雖為了方便在必要時分割為複數個部分或實施形態而說明，但除了特別指出之情況以外，其等並非彼此全無關聯，而係具有一方為另一方之部分或全部的變形例、細節、補充說明等關係。此外，以下實施形態中，在提及要素的數目等（包括個數、數值、量、範圍等）之情況，除了特別指出之情況及原理上明顯限定為特定數目之情況等以外，並未限定為該提及的數目，可為提及的數目以上亦可為以下。進一步，以下實施形態中，其構成要素（亦包括要素步驟等），除了特別指出之情況及原理上明顯被視為必須之情況等以外，自然可說是並非為必要。同樣地，以下實施形態中，在提及構成要素等之形狀、位置關係等時，除了特別指出之情況及原理上明顯被視為並非如此之情況等以外，包含實質上與該形狀等近似或類似者等。此一條件，對於上述數目及範圍亦相同。
以下，依據附圖詳細地說明實施形態。另，在用於說明實施形態的全部附圖中，對具有同一功能之構件給予同一符號，並省略其重複的說明。此外，以下實施形態，除了特別必要時以外，原則上不重複同一或同樣之部分的說明。
此外，在實施形態所使用的附圖中，亦有即便為剖面圖仍為了容易觀看附圖而將影線省略之情況。此外，亦有即便為俯視圖仍為了容易觀看附圖而給予影線之情況。
（實施形態1） ＜關於半導體裝置之製程＞ 本實施形態及以下實施形態的半導體裝置，係具備非揮發性記憶體（非揮發性記憶元件、快閃記憶體、非揮發性半導體記憶裝置）之半導體裝置。本實施形態及以下實施形態中，非揮發性記憶體，係依以n通道型MISFET（MISFET：Metal Insulator Semiconductor Field Effect Transistor,金屬絕緣半導體場效電晶體）為基礎之記憶單元進行說明。
參考附圖，說明本實施形態的半導體裝置之製造方法。
圖1～圖3為，顯示本實施形態的半導體裝置之製程的程序流程圖。圖4～圖21為，本實施形態的半導體裝置之製程中的要部剖面圖。另，於圖4～圖21的剖面圖，顯示記憶單元區1A及周邊電路區1B的要部剖面圖，其顯示在半導體基板SB中，分別於記憶單元區1A形成非揮發性記憶體之記憶單元，於周邊電路區1B形成MISFET的樣子。圖22為，本實施形態的半導體裝置之記憶單元區的要部俯視圖。
於記憶單元區1A，行列狀（矩陣狀）地配置複數個分離閘極式之記憶單元，記憶單元，係以n通道型MISFET（控制電晶體及記憶電晶體）構成。記憶單元，具有：控制閘極電極，隔著閘極絕緣膜而形成於半導體基板上；記憶閘極電極，隔著包含電荷儲存區的閘極絕緣膜而形成於半導體基板上；以及一對半導體區（源極區及汲極區），以包夾控制閘極電極及記憶閘極電極之方式形成在半導體基板的表面。
此外，本實施形態中，茲就在記憶單元區1A形成n通道型MISFET（控制電晶體及記憶電晶體）的情況予以說明，但亦可使導電型相反，將p通道型MISFET（控制電晶體及記憶電晶體）形成在記憶單元區1A。控制電晶體，例如具有由矽膜（多晶矽膜）構成的控制閘極電極；而記憶電晶體，例如具有由矽膜（多晶矽膜）構成的記憶閘極電極，詳細內容將於之後描述。
周邊電路區1B，為非揮發性記憶體以外之邏輯電路等的形成區域，例如形成CPU等處理器、控制電路、讀出放大器、行解碼器、列解碼器等。形成在周邊電路區1B之MISFET，為周邊電路用之MISFET。本實施形態中，雖對於在周邊電路區1B形成n通道型MISFET的情況予以說明，但亦可使導電型相反，將p通道型MISFET形成在周邊電路區1B，此外，亦可在周邊電路區1B形成CMISFET（Complementary MISFET,互補式金屬絕緣半導體場效電晶體）等。
如圖4所示，首先，準備（備製）例如具有1～10Ωcm程度之比電阻的由p型單晶矽等構成的半導體基板（半導體晶圓）SB（圖1之步驟S1）。而後，於半導體基板SB之主面，形成規定（劃定）主動區的元件隔離膜（元件隔離區）ST（圖1之步驟S2）。
元件隔離膜ST，由氧化矽等絶緣體構成，例如可藉由STI（Shallow Trench Isolation,淺溝槽隔離）法或LOCOS（Local Oxidization of Silicon,矽局部氧化）法等形成。例如，可在半導體基板SB之主面形成元件隔離用的溝STR後，於此元件隔離用的溝STR內，填入例如由氧化矽構成的絕緣膜，藉以形成元件隔離膜ST。更具體而言，在半導體基板SB之主面形成元件隔離用的溝STR後，於半導體基板SB上，以填埋此元件隔離用的溝STR之方式，形成元件隔離區形成用的絕緣膜（例如氧化矽膜）。而後，藉由將元件隔離用的溝STR之外部的絕緣膜（元件隔離區形成用的絕緣膜）去除，而可形成由填入至元件隔離用的溝STR之絕緣膜所構成的元件隔離膜ST。元件隔離膜ST，在半導體基板SB之主面中，配置為包圍元件形成的主動區。亦即，元件間，係以元件隔離膜ST分離。元件隔離膜ST，將記憶單元區1A與周邊電路區1B間電性分離，且於記憶單元區1A中將記憶單元間電性分離，於周邊電路區1B中將複數個MISFET間電性分離。
接著，如圖5所示，於半導體基板SB之記憶單元區1A形成p型井PW1，於周邊電路區1B形成p型井PW2（圖1之步驟S3）。p型井PW1、PW2，例如可藉由將硼（B）等p型雜質往半導體基板SB離子注入等而形成。p型井PW1、PW2，從半導體基板SB之主面起形成至既定深度。p型井PW1與p型井PW2，為相同導電型，因而可藉由相同離子注入步驟形成，或以不同離子注入步驟形成亦可。雖未圖示，但記憶單元區1A之p型井PW1，在俯視及剖面視圖中，為n型井所覆蓋，與周邊電路區1B之p型井PW2電性分離。
接著，藉由稀釋氫氟酸洗淨等方式將半導體基板SB（p型井PW1、PW2）的表面潔淨化後，於半導體基板SB之主面（p型井PW1、PW2之表面），形成閘極絕緣膜用的絕緣膜GI（圖1之步驟S4）。
絕緣膜GI，例如可由薄層氧化矽膜或氮氧化矽膜等形成，可使絕緣膜GI的形成膜厚，例如為2～3nm程度。絕緣膜GI，可藉由熱氧化法、CVD（Chemical Vapor Deposition,化學氣相沉積）法、或電漿氮化法形成。藉由熱氧化法形成絕緣膜GI的情況，在元件隔離膜ST上並未形成絕緣膜GI。
作為其他形態，在步驟S4中，亦可將周邊電路區1B的絕緣膜GI，以與記憶單元區1A的絕緣膜GI不同之步驟、不同的膜厚形成。
接著，如圖6所示，於半導體基板SB之主面（主面全面）上，即於記憶單元區1A及周邊電路區1B的絕緣膜GI上，形成（沉積）矽膜PS1（圖1之步驟S5）。
矽膜PS1，係形成後述控制閘極電極CG所用的導電膜。此外，矽膜PS1，兼作形成後述閘極電極DG所用的導電膜。亦即，藉由矽膜PS1，形成後述控制閘極電極CG及閘極電極DG。
矽膜PS1，由多晶矽膜（Polysilicon film）構成，可利用CVD法等形成。可使矽膜PS1的沉積膜厚，例如為50～100nm程度。藉由在成膜時導入雜質、或在成膜後將雜質離子注入等，而可使矽膜PS1為低電阻之半導體膜（經摻雜之多晶矽膜）。記憶單元區1A之矽膜PS1，宜為導入有磷（P）或砷（As）等n型雜質之n型矽膜。
接著，於半導體基板SB之主面（主面全面）上，即於矽膜PS1上，形成（沉積）絕緣膜IL1（圖1之步驟S6）。
絕緣膜IL1，係形成後述罩蓋絕緣膜CP1、CP2所用的絕緣膜。絕緣膜IL1，例如由氮化矽膜等構成，可利用CVD法等形成。可使絕緣膜IL1的沉積膜厚，例如為20～50nm程度。藉由施行步驟S5、S6，而成為形成有矽膜PS1與矽膜PS1上之絕緣膜IL1的疊層膜LF之狀態。此處，疊層膜LF，係由矽膜PS1與矽膜PS1上之絕緣膜IL1所構成。
接著，將疊層膜LF，即絕緣膜IL1及矽膜PS1，藉由光微影技術及蝕刻技術而圖案化，將具有控制閘極電極CG與控制閘極電極CG上之罩蓋絕緣膜CP1的疊層體（疊層構造體）LM1，形成在記憶單元區1A（圖1之步驟S7）。
步驟S7，可如同下述地施行。亦即，首先，如圖6所示，於絕緣膜IL1上利用光微影法形成光阻圖案PR1以作為光阻圖案。此光阻圖案PR1，形成在記憶單元區1A之控制閘極電極CG形成預定區域、及周邊電路區1B全體。而後，將此光阻圖案PR1作為蝕刻遮罩使用，蝕刻（宜為乾蝕刻）記憶單元區1A中之矽膜PS1與絕緣膜IL1的疊層膜LF，使其圖案化，其後，將此光阻圖案PR1去除。藉此，如圖7所示，於記憶單元區1A，形成由經圖案化之矽膜PS1構成的控制閘極電極CG、及由經圖案化之絕緣膜IL1構成的罩蓋絕緣膜CP1之疊層體LM1。
疊層體LM1，由控制閘極電極CG、與控制閘極電極CG上之罩蓋絕緣膜CP1構成，隔著絕緣膜GI而形成在記憶單元區1A的半導體基板SB（p型井PW1）上。控制閘極電極CG與罩蓋絕緣膜CP1，具有俯視時幾近相同的平面形狀，在俯視時重疊。
若施行步驟S7，則於記憶單元區1A中，去除成為疊層體LM1之部分以外的矽膜PS1及絕緣膜IL1。另一方面，光阻圖案PR1，於周邊電路區1B中，形成在周邊電路區1B全體。因此，即便施行步驟S7，於周邊電路區1B中，矽膜PS1與矽膜PS1上之絕緣膜IL1的疊層膜LF1仍未被去除，因而保留而未圖案化，而。將保留在周邊電路區1B的疊層膜LF，給予符號LF1而稱作疊層膜LF1。
於記憶單元區1A中，形成由經圖案化之矽膜PS1構成的控制閘極電極CG，而控制閘極電極CG，係控制電晶體用的閘極電極。保留在控制閘極電極CG之下的絕緣膜GI，成為控制電晶體之閘極絕緣膜。因此，於記憶單元區1A中，由矽膜PS1構成的控制閘極電極CG，成為隔著作為閘極絕緣膜的絕緣膜GI而形成在半導體基板SB（p型井PW1）上之狀態。
於記憶單元區1A中，以疊層體LM1覆蓋之部分以外的絕緣膜GI，即成為閘極絕緣膜之部分以外的絕緣膜GI，可藉由在步驟S7之圖案化步驟施行的乾蝕刻、或在該乾蝕刻後施行的濕蝕刻予以去除。
接著，如圖8所示，於半導體基板SB的主面全面，亦即，於半導體基板SB的主面（表面）上與疊層體LM1的表面（頂面及側面）上，形成記憶電晶體之閘極絕緣膜用的絕緣膜MZ（圖1之步驟S8）。
於周邊電路區1B中，保留疊層膜LF1，因而可在此疊層膜LF1的表面（頂面及側面）上亦形成絕緣膜MZ。因此，在步驟S8中，絕緣膜MZ，以覆蓋記憶單元區1A之疊層體LM1及周邊電路區1B之疊層膜LF1的方式形成在半導體基板SB上。
絕緣膜MZ，係記憶電晶體之閘極絕緣膜用的絕緣膜，為內部具有電荷儲存部的絕緣膜。此絕緣膜MZ，由下述膜的疊層膜所構成：氧化矽膜（氧化膜）MZ1、形成在氧化矽膜MZ1上之氮化矽膜（氮化膜）MZ2、及形成在氮化矽膜MZ2上之氧化矽膜（氧化膜）MZ3的疊層膜。氧化矽膜MZ1、氮化矽膜MZ2及氧化矽膜MZ3的疊層膜，亦可視作ONO（oxide－nitride－oxide,氧氮氧）膜。
另，為了容易觀看附圖，圖8中，將由氧化矽膜MZ1、氮化矽膜MZ2、及氧化矽膜MZ3構成的絕緣膜MZ，單圖示為絕緣膜MZ。本實施形態中，作為具有陷阱能階的絕緣膜（電荷儲存層），雖例示氮化矽膜MZ2，但並未限定為氮化矽膜，例如亦可將氧化鋁膜（氧化鋁）、氧化鉿膜、或氧化鉭膜等具有較氮化矽膜更高之介電常數的高介電常數膜，作為電荷儲存層或電荷儲存部使用。此外，亦可藉由矽奈米點形成電荷儲存層或電荷儲存部。
絕緣膜MZ的形成，例如係先藉由熱氧化法（宜為ISSG氧化）形成氧化矽膜MZ1後，於氧化矽膜MZ1上藉由CVD法沉積氮化矽膜MZ2，進一步於氮化矽膜MZ2上藉由CVD法或熱氧化法，抑或藉由其雙方形成氧化矽膜MZ3。藉此，可形成由氧化矽膜MZ1、氮化矽膜MZ2及氧化矽膜MZ3之疊層膜構成的絕緣膜MZ。
可使氧化矽膜MZ1的厚度，例如為2～10nm程度，可使氮化矽膜MZ2的厚度，例如為5～15nm程度，可使氧化矽膜MZ3的厚度，例如為2～10nm程度。最後的氧化膜，即絕緣膜MZ中之最上層的氧化矽膜MZ3，例如亦可藉由將氮化膜（絕緣膜MZ中之中間層的氮化矽膜MZ2）之上層部分氧化形成，而形成高耐壓膜。絕緣膜MZ，作為之後形成的記憶閘極電極MG之閘極絕緣膜而作用。
接著，於半導體基板SB之主面（主面全面）上，即於絕緣膜MZ上，以在記憶單元區1A中覆蓋疊層體LM1，在周邊電路區1B中覆蓋疊層膜LF1的方式，形成（沉積）矽膜PS2以作為記憶閘極電極MG形成用的導電膜（圖1之步驟S9）。
矽膜PS2，為記憶電晶體之閘極電極用的導電膜。矽膜PS2，由多晶矽膜構成，可利用CVD法等形成。可使矽膜PS2的沉積膜厚，例如為30～150nm程度。
此外，藉由在成膜時導入雜質，抑或在成膜後將雜質離子注入等，而將雜質導入矽膜PS2，使其成為低電阻之半導體膜（經摻雜之多晶矽膜）。矽膜PS2，宜為導入有磷（P）或砷（As）等n型雜質之n型矽膜。
接著，藉由非等向性蝕刻技術，將矽膜PS2回蝕（蝕刻、非等向性乾蝕刻、非等向性蝕刻）（圖1之步驟S10）。
以步驟S10之回蝕步驟，將矽膜PS2回蝕，藉而使矽膜PS2隔著絕緣膜MZ而呈側壁間隔件狀地留在疊層體LM1的兩方之側壁上，將記憶單元區1A之其他區域的矽膜PS2去除。藉此，如圖9所示，於記憶單元區1A中，藉由在疊層體LM1的兩方之側壁中的一方之側壁上隔著絕緣膜MZ而呈側壁間隔件狀地保留的矽膜PS2，形成記憶閘極電極MG，此外，藉由在另一方之側壁上隔著絕緣膜MZ而呈側壁間隔件狀地保留的矽膜PS2，形成矽間隔件SP。記憶閘極電極MG，於絕緣膜MZ上，隔著絕緣膜MZ而與疊層體LM1相鄰地形成。疊層體LM1，由控制閘極電極CG與控制閘極電極CG上之罩蓋絕緣膜CP1所構成，故記憶閘極電極MG，以隔著絕緣膜MZ而與控制閘極電極CG及罩蓋絕緣膜CP1相鄰的方式形成。
此外，亦於保留在周邊電路區1B的疊層膜LF1之側壁上，隔著絕緣膜MZ形成矽間隔件SP。
矽間隔件SP，亦可視作由導電體構成的側壁間隔件，即導電體間隔件。於記憶單元區1A中，記憶閘極電極MG與矽間隔件SP，形成在疊層體LM1之彼此成為相反側的側壁上，具有包夾疊層體LM1而幾近對稱的構造。
在步驟S10之回蝕步驟結束的階段，記憶閘極電極MG及矽間隔件SP的高度，宜較控制閘極電極CG的高度更高。藉由先使記憶閘極電極MG的高度，較控制閘極電極CG的高度更高，而在後述的步驟S20之研磨步驟中，可確實地露出記憶閘極電極MG之上部，可防止記憶閘極電極MG的露出不良。
接著，利用光微影技術，於半導體基板SB上形成如覆蓋記憶閘極電極MG並露出矽間隔件SP的光阻圖案（未圖示）後，藉由以該光阻圖案作為蝕刻遮罩的乾蝕刻，將矽間隔件SP去除（圖2之步驟S11）。其後，將該光阻圖案去除。藉由步驟S11之蝕刻步驟，如圖10所示，將矽間隔件SP去除，但因記憶閘極電極MG為光阻圖案所覆蓋，故保留而未被蝕刻。此外，將疊層膜LF1之側壁的矽間隔件SP去除。
接著，如圖10所示，將絕緣膜MZ中之露出而未被記憶閘極電極MG覆蓋的部分，藉由蝕刻（例如濕蝕刻）去除（圖2之步驟S12）。此時，在記憶單元區1A中，位於記憶閘極電極MG之下與位於記憶閘極電極MG及疊層體LM1之間的絕緣膜MZ，保留而未被去除，而去除其他區域的絕緣膜MZ。亦如同從圖10所得知，於記憶單元區1A中，絕緣膜MZ涵蓋以下兩區域而連續地延伸：記憶閘極電極MG與半導體基板SB（p型井PW1）間之區域、記憶閘極電極MG與疊層體LM1間之區域。
記憶閘極電極MG與半導體基板SB（p型井PW1）間之區域的絕緣膜MZ，作為記憶電晶體之閘極絕緣膜而作用。
接著，藉由利用光微影技術及蝕刻技術將周邊電路區1B的疊層膜LF1圖案化，而如圖11所示，在周邊電路區1B形成具有閘極電極DG與閘極電極DG上之罩蓋絕緣膜CP2的疊層體（疊層構造體）LM2（圖2之步驟S13）。
步驟S13之圖案化步驟，例如可如同下述地施行。亦即，首先，於半導體基板SB之主面上利用光微影法形成光阻圖案（未圖示）。此光阻圖案，形成在記憶單元區1A全體、及周邊電路區1B之閘極電極DG形成預定區域。因此，記憶閘極電極MG及疊層體LM1，為此光阻圖案所覆蓋。而後，將此光阻圖案作為蝕刻遮罩使用，蝕刻（宜為乾蝕刻）周邊電路區1B中之矽膜PS1與絕緣膜IL1的疊層膜LF1，使其圖案化，其後，將此光阻圖案去除。藉此，如圖11所示，於周邊電路區1B，形成由經圖案化之矽膜PS1構成的閘極電極DG、及由經圖案化之絕緣膜IL1構成的罩蓋絕緣膜CP2之疊層體LM2。
疊層體LM2，由閘極電極DG與閘極電極DG上之罩蓋絕緣膜CP2構成，隔著絕緣膜GI而形成在周邊電路區1B的半導體基板SB（p型井PW2）上。閘極電極DG與罩蓋絕緣膜CP2，具有俯視時幾近相同的平面形狀，在俯視時重疊。另，閘極電極DG，為虛擬閘極電極（Dummy gate electrode），在之後去除。因此，閘極電極DG，可稱作虛擬閘極電極。此外，閘極電極DG，在之後去除而置換為後述的閘極電極GE，因而亦可視作替代閘極電極（Replacement Gate Electrode）或置換用閘極電極。
於周邊電路區1B中，以疊層體LM2覆蓋之部分以外的絕緣膜GI，可藉由在步驟S13之圖案化步驟施行的乾蝕刻、或在該乾蝕刻後施行的濕蝕刻予以去除。
如此地，於周邊電路區1B中，於半導體基板SB（p型井PW2）上，隔著絕緣膜GI形成疊層體LM2，疊層體LM2具有閘極電極DG與閘極電極DG上之罩蓋絕緣膜CP2。
如此地，如圖11所示，於記憶單元區1A中，在半導體基板SB上隔著絕緣膜GI形成控制閘極電極CG，在半導體基板SB上隔著絕緣膜MZ形成記憶閘極電極MG。進一步，於周邊電路區1B中，在半導體基板SB上隔著絕緣膜GI形成閘極電極DG。此外，成為於控制閘極電極CG上形成有罩蓋絕緣膜CP1，於閘極電極DG上形成有罩蓋絕緣膜CP2之狀態。
接著，如圖12所示，利用離子注入法等，形成n－ 型半導體區（雜質擴散層）EX1、EX2、EX3（圖2之步驟S14）。
在步驟S14中，例如將疊層體LM1、記憶閘極電極MG、及疊層體LM2作為遮罩（離子注入阻止遮罩）使用，以離子注入法將砷（As）或磷（P）等n型雜質導入至半導體基板SB（p型井PW1、PW2），藉而可形成n－ 型半導體區EX1、EX2、EX3。此時，於記憶單元區1A中，藉由將記憶閘極電極MG作為遮罩（離子注入阻止遮罩）作用，而使n－ 型半導體區EX1自對準於記憶閘極電極MG之側壁（與隔著絕緣膜MZ和控制閘極電極CG鄰接側為相反側之側壁）地形成。此外，於記憶單元區1A中，藉由將疊層體LM1作為遮罩（離子注入阻止遮罩）作用，而使n－ 型半導體區EX2自對準於控制閘極電極CG之側壁（與隔著絕緣膜MZ和記憶閘極電極MG鄰接側為相反側之側壁）地形成。此外，於周邊電路區1B中，藉由將疊層體LM2作為遮罩（離子注入阻止遮罩）作用，而使n－ 型半導體區EX3自對準於閘極電極DG之兩側壁地形成。n－ 型半導體區EX1及n－ 型半導體區EX2，可作為形成在記憶單元區1A的記憶單元之源極/汲極區（源極或汲極區）的一部分而作用；n－ 型半導體區EX3，可作為形成在周邊電路區1B的MISFET之源極/汲極區（源極或汲極區）的一部分而作用。n－ 型半導體區EX1、n－ 型半導體區EX2、n－ 型半導體區EX3，可藉由相同離子注入步驟形成，但亦可藉由不同離子注入步驟形成。
接著，於疊層體LM1與記憶閘極電極MG之側壁上、及疊層體LM2之側壁上，作為側壁絕緣膜，形成由絕緣膜構成的側壁間隔件（側壁、側壁絕緣膜）SW（圖2之步驟S15）。側壁間隔件SW，可視作側壁絕緣膜。
步驟S15之側壁間隔件SW形成步驟，例如可如同下述地施行。亦即，於半導體基板SB之主面全面上形成（沉積）絕緣膜IL2。絕緣膜IL2，例如，由氧化矽膜、氮化矽膜、或其等的疊層膜等構成，可利用CVD法等形成。絕緣膜IL2，於半導體基板SB上，以覆蓋記憶閘極電極MG、疊層體LM1、及疊層體LM2的方式形成。而後，如圖13所示，將此絕緣膜IL2，藉由非等向性蝕刻技術回蝕（蝕刻、乾蝕刻、非等向性乾蝕刻）。藉此，於疊層體LM1與記憶閘極電極MG之側壁上、及疊層體LM2之側壁上，選擇性地保留此絕緣膜IL2，形成側壁間隔件SW。側壁間隔件SW，於記憶單元區1A中，形成在疊層體LM1之側壁中的與隔著絕緣膜MZ和記憶閘極電極MG鄰接側為相反側之側壁上、以及記憶閘極電極MG之側壁中的與隔著絕緣膜MZ和疊層體LM1鄰接側為相反側之側壁上。此外，側壁間隔件SW，於周邊電路區1B中，形成在疊層體LM2之兩側壁上。
接著，如圖13所示，利用離子注入法等，形成n＋ 型半導體區（雜質擴散層）SD1、SD2、SD3（圖2之步驟S16）。
在步驟S16中，例如，將疊層體LM1、記憶閘極電極MG、疊層體LM2、及側壁間隔件SW作為遮罩（離子注入阻止遮罩）使用，以離子注入法將砷（As）或磷（P）等n型雜質導入至半導體基板SB（p型井PW1、PW2），藉而可形成n＋ 型半導體區SD1、SD2、SD3。此時，於記憶單元區1A中，藉由將記憶閘極電極MG、疊層體LM1及記憶閘極電極MG之側壁上與疊層體LM2之側壁上所形成的間隔件SW作為遮罩（離子注入阻止遮罩）作用，而使n＋ 型半導體區SD1自對準於記憶閘極電極MG的側壁上之側壁間隔件SW地形成。此外，於記憶單元區1A中，藉由將疊層體LM1與其側壁上之側壁間隔件SW作為遮罩（離子注入阻止遮罩）作用，而使n＋ 型半導體區SD2自對準於疊層體LM1的側壁上之側壁間隔件SW地形成。此外，於周邊電路區1B中，藉由將疊層體LM2與其側壁上之側壁間隔件SW作為遮罩（離子注入阻止遮罩）作用，而使n＋ 型半導體區SD3自對準於疊層體LM2的兩側壁上之側壁間隔件SW地形成。藉此，形成LDD（Lightly doped Drain,淺摻雜汲極）構造。n＋ 型半導體區SD1、n＋ 型半導體區SD2、n＋ 型半導體區SD3，雖可藉由相同離子注入步驟形成，但亦可藉由不同離子注入步驟形成。此外，亦可將n＋ 型半導體區SD1與n＋ 型半導體區SD2藉由相同離子注入形成，將n＋ 型半導體區SD3藉由其他離子注入形成。
如此地，藉由n－ 型半導體區EX1與雜質濃度較其更高的n＋ 型半導體區SD1，形成作為記憶電晶體之源極區而作用的n型半導體區；藉由n－ 型半導體區EX2與雜質濃度較其更高的n＋ 型半導體區SD2，形成作為控制電晶體之汲極區而作用的n型半導體區。此外，藉由n－ 型半導體區EX3與雜質濃度較其更高的n＋ 型半導體區SD3，形成作為周邊電路區1B的MISFET之源極/汲極區而作用的n型半導體區。n＋ 型半導體區SD1，相較於n－ 型半導體區EX1雜質濃度更高且接合深度更深；n＋ 型半導體區SD2，相較於n－ 型半導體區EX2雜質濃度更高且接合深度更深；n＋ 型半導體區SD3，相較於n－ 型半導體區EX3雜質濃度更高且接合深度更深。
接著，施行活性化退火（圖2之步驟S17），其係將導入至源極及汲極用的半導體區（n－ 型半導體區EX1、EX2、EX3及n＋ 型半導體區SD1、SD2、SD3）等之雜質活性化所用的熱處理。
如此地，於記憶單元區1A形成非揮發性記憶體之記憶單元。另一方面，閘極電極DG為虛擬閘極電極，故周邊電路區1B的MISFET，雖形成源極/汲極區，但尚未形成最後使用之閘極電極（後述的閘極電極GE）。
接著，形成矽化物層SL1（圖2之步驟S18）。矽化物層SL1，可如同下述地形成。
首先，在包含n＋ 型半導體區SD1、SD2、SD3之頂面（表面）上的半導體基板SB之主面全面上，以覆蓋疊層體LM1、記憶閘極電極MG、疊層體LM2、及側壁間隔件SW的方式，形成（沉積）金屬膜。金屬膜，可為單體之金屬膜（純金屬膜）或合金膜，宜由鈷（Co）膜、鎳（Ni）膜、或鎳鉑合金膜構成，但若為鎳鉑合金膜（鉑添加鎳膜）則更佳。金屬膜，可利用濺鍍法等形成。
接著，藉由對半導體基板SB施加熱處理，而使n＋ 型半導體區SD1、SD2、SD3，及記憶閘極電極MG之各上層部分（表層部分），與金屬膜反應。藉此，如圖14所示，於n＋ 型半導體區SD1、SD2、SD3，及記憶閘極電極MG之各上部（頂面、表面、上層部），分別形成矽化物層SL1。可使矽化物層SL1，例如為鈷矽化物層（金屬膜為鈷膜的情況）、鎳矽化物層（金屬膜為鎳膜的情況）、或鉑添加鎳矽化物層（金屬膜為鎳鉑合金膜的情況）。另，鉑添加鎳矽化物層，係添加有鉑之鎳矽化物層，即含有鉑之鎳矽化物層，亦可說是鎳鉑矽化物層。其後，亦可將未反應之金屬膜藉由濕蝕刻等去除後，進一步施行熱處理，使矽化物層SL1低電阻化。
如此地，藉由施行所謂的自對準金屬矽化（Salicide：Self Aligned Silicide）處理，而於n＋ 型半導體區SD1、SD2、SD3，及記憶閘極電極MG之上部，形成矽化物層SL1，藉此，可實現源極、汲極之低電阻化，以及記憶閘極電極MG之低電阻化。
接著，如圖15所示，於半導體基板SB之主面全面上，以覆蓋疊層體LM1、記憶閘極電極MG、疊層體LM2、及側壁間隔件SW的方式，形成（沉積）絕緣膜IL3以作為層間絕緣膜（圖2之步驟S19）。
絕緣膜IL3，由氧化矽膜構成，例如可利用CVD法等形成。另，為了以不產生前述被稱作「縫隙」的間隙之方式，填埋鄰接之控制閘極電極間、鄰接之記憶閘極電極間或閘極電極DG間，其重點為使氧化矽膜為O3 －TEOS膜。
此外，重點為使O3 －TEOS膜的膜厚沉積為足夠的厚度，俾以使在n＋ 型半導體區SD1、SD2、SD3之上部中，O3 －TEOS膜的頂面，較疊層構造體LM1與LM2之罩蓋絕緣膜CP1與CP2的頂面變得更高。自然，O3 －TEOS膜的頂面，較疊層構造體LM1與LM2之控制閘極電極CG、記憶閘極電極MG、及閘極電極DG的頂面變得更高。
O3 －TEOS膜，藉由常壓化學氣相沉積法（APCVD：Atmospheric Pressure Chemical Vapor Deposition）或準大氣壓化學氣相沉積法（SACVD：Sub Atmospheric Chemical Vapor Deposition）形成。作為原料氣體，使用四乙氧基矽烷（TEOS）與臭氧（O3 ），以壓力：300～500Torr、溫度：450℃～550℃的條件實施。另，作為TEOS的載氣，例如使用氮（N2 ）。
此外，本案發明人，了解若在O3 －TEOS膜中含有越多的O－H基，則間隙充填特性良好。因此，本實施形態係矽烷醇比率為10%以上的O3 －TEOS膜，矽烷醇比率為相對於矽氧烷（Si－O－Si）基的矽烷醇（Si－O－H）基之比率。而習知的O3 －TEOS膜，其矽烷醇基比率為未滿10%，例如為5～8%。另，確認可藉由控制從往成膜裝置之腔室內注入原料氣體至膜成長開始為止的時間（incubation,培養）（例如使其為5秒以下），而實現膜中含有大量O－H基的膜。
然而，前述在膜中含有大量O－H基的膜，間隙充填特性雖良好，但具有濕蝕刻率高（快）、相對介電常數高等物理性質。依據本案發明人之研討，得知藉由將前述O3 －TEOS膜在氧化氣體環境（O2 、H2 O、H2 O2 或O3 ）下，並在300～400℃予以熱處理，而可使濕蝕刻率低（慢），並可使相對介電常數低。
圖23為顯示O3 －TEOS膜之相對蝕刻率的圖表。（a）為熱處理前的試樣，（b）為經氧（O2 ）氣體環境、400℃、3hr之熱處理的試樣，（c）為經過氧化氫（H2 O2 ）氣體環境、400℃、3hr之熱處理的試樣。另，蝕刻液為氨過氧化氫水及氨水。得知在氧化氣體環境下熱處理後的試樣（b）及（c），相較於熱處理前的試樣（a），濕蝕刻率變低（慢）。特別是（c）的濕蝕刻率，成為（a）的約1/2。
此外，圖24為顯示O3 －TEOS膜之相對介電常數的圖表。熱處理前的試樣（a）之相對介電常數為7，但施行氧（O2 ）氣體環境、400℃、3hr的熱處理之情況的試樣（b），相對介電常數減少為5.5。進一步，施行過氧化氫（H2 O2 ）氣體環境、400℃、3hr的熱處理之試樣（c），相對介電常數減少為5以下。
以正電子湮沒法測定上述試樣的膜中之平均半徑，確認試樣（a）成為0.301nm，試樣（b）成為0.287nm，試樣（c）成為0.279nm。本案發明人，藉由對O3 －TEOS膜在氧化氣體環境施行熱處理，而產生脫水縮合反應，膜中之矽烷醇基的比例減少，矽氧烷基的比例增加。由於脫水縮合反應，O3 －TEOS膜本身收縮而硬化，故濕蝕刻率變低（慢）。另一方面，吾人認為，因O3 －TEOS膜的收縮使各個微孔之半徑（體積）增加，因而相對介電常數減少。
亦即，重點為在形成O3 －TEOS膜後，在接下來的步驟（圖2之步驟S20的研磨（CMP處理））前，將O3 －TEOS膜在氧化氣體環境下熱處理。
接著，利用CMP法等研磨（研磨處理）絕緣膜IL3的頂面（圖2之步驟S20）。藉由步驟S20之研磨步驟，如圖16所示，使控制閘極電極CG、記憶閘極電極MG、及閘極電極DG之各頂面露出。亦即，步驟S20之研磨步驟，將形成在控制閘極電極CG及閘極電極DG之上的罩蓋絕緣膜CP1、CP2，完全地去除。自然，亦將位於罩蓋絕緣膜CP1、CP2之側壁上的側壁SW去除一部分。此外，亦將形成在記憶閘極電極MG之上部的矽化物層SL1去除。
另，如同前述，在氧化氣體環境下施行熱處理之由O3 －TEOS膜構成的絕緣膜IL3，相較於剛沉積後，硬化而濕蝕刻率變低，故在研磨步驟（圖2之步驟S20）中，可減少或防止絕緣膜IL3的頂面，較控制閘極電極CG、記憶閘極電極MG及閘極電極DG的頂面陷得更低之情形。亦即，可減少絕緣膜IL3的碟形凹陷。
接著，如圖17所示，於半導體基板SB上形成具有既定圖案的絕緣膜IL4（圖3之步驟S21）。
絕緣膜IL4，例如由氮化矽膜等構成，可利用CVD法等形成。絕緣膜IL4，具有俯視時覆蓋記憶單元區1A全體，在周邊電路區1B中露出閘極電極DG之圖案。亦即，絕緣膜IL4，具有覆蓋控制閘極電極CG及記憶閘極電極MG，露出閘極電極DG之圖案。
接著，將閘極電極DG蝕刻去除（圖3之步驟S22）。步驟S22的蝕刻，實施例如使用氨水的濕蝕刻，選擇性地蝕刻矽。此處，如同前述，減低由O3 －TEOS膜構成的絕緣膜IL3之濕蝕刻率，故在去除閘極電極DG的濕蝕刻步驟中，可減少或防止絕緣膜IL3的頂面陷落。
藉由在步驟S22去除閘極電極DG，而於經研磨處理的絕緣膜IL3（包含側壁間隔件SW），形成溝（凹部、凹陷部）TR1。溝TR1，係去除閘極電極DG的區域，對應於使閘極電極DG存在直至將閘極電極DG去除為止的區域。溝TR1之底部（底面），由絕緣膜GI之頂面形成；溝TR1之側壁（側面），由側壁間隔件SW之側面（在去除閘極電極DG前與閘極電極DG接觸之側面）形成。
步驟S22的閘極電極DG去除步驟，宜以相較於閘極電極DG，使絕緣膜IL4、絕緣膜IL3，絕緣膜GI、及側壁間隔件SW不易蝕刻之條件，施行蝕刻。亦即，宜以相較於閘極電極DG的蝕刻速度，使絕緣膜IL4、絕緣膜IL3、絕緣膜GI、及側壁間隔件SW的蝕刻速度更小之條件，施行蝕刻。藉此，可選擇性地蝕刻閘極電極DG。絕緣膜IL4，覆蓋記憶單元區1A全體，故在步驟S22並未蝕刻記憶閘極電極MG及控制閘極電極CG。
接著，如圖18所示，於半導體基板SB上，即於包含溝TR1之內部（底部及側壁上）的絕緣膜IL3上，形成絕緣膜HK（圖3之步驟S23）。而後，於半導體基板SB上，即於絕緣膜HK上，以填埋溝TR1內的方式，形成金屬膜ME以作為導電膜（圖3之步驟S24）。
在溝TR1中，步驟S23於溝TR1之底部（底面）及側壁（側面）上形成絕緣膜HK，但絕緣膜HK並未完全填埋溝TR1，藉由在步驟S24形成金屬膜ME，而成為以絕緣膜HK與金屬膜ME完全填埋溝TR1的狀態。
絕緣膜HK為閘極絕緣膜用的絕緣膜，金屬膜ME為閘極電極用的導電膜。具體而言，絕緣膜HK，為形成在周邊電路區1B的MISFET之閘極絕緣膜用的絕緣膜；金屬膜ME，為形成在周邊電路區1B的MISFET之閘極電極用的導電膜。
絕緣膜HK，為介電常數（相對介電常數）較氮化矽更高的絕緣材料膜，即所謂的High－k膜（高介電常數膜）。另，在本案發明中，提及High－k膜、高介電常數膜或高介電常數閘極絕緣膜時，意指介電常數（相對介電常數）較氮化矽更高的膜。
作為絕緣膜HK，可使用氧化鉿膜、二氧化鋯膜、氧化鋁膜、氧化鉭膜或氧化鑭膜等金屬氧化物膜，此外，此等金屬氧化物膜，亦可進一步含有氮（N）及矽（Si）之一方或雙方。絕緣膜HK，例如可藉由ALD（Atomic Layer Deposition：原子層沉積）法或CVD法形成。於閘極絕緣膜使用高介電常數膜（此處為絕緣膜HK）的情況，相較於使用氧化矽膜的情況，可使閘極絕緣膜之物理膜厚增加，故獲得可減少漏電流等優點。
作為金屬膜ME，例如可使用氮化鈦（TiN）膜、氮化鉭（TaN）膜、氮化鎢（WN）膜、碳化鈦（TiC）膜、碳化鉭（TaC）膜、碳化鎢（WC）膜、氮碳化鉭（TaCN）膜、鈦（Ti）膜、鉭（Ta）膜、鈦鋁（TiAl）膜或鋁（Al）膜等金屬膜。另，此處提到的金屬膜，係指展現金屬傳導的導電膜，不僅包含單體之金屬膜（純金屬膜）或合金膜，亦包含展現金屬傳導的金屬化合物膜（氮化金屬膜或碳化金屬膜等）。因此，金屬膜ME，為展現金屬傳導的導電膜，並未限定於單體之金屬膜（純金屬膜）或合金膜，亦可為展現金屬傳導之金屬化合物膜（氮化金屬膜或碳化金屬膜等）。此外，可使金屬膜ME為疊層膜（疊層有複數膜的疊層膜），但此一情況，使該疊層膜之最下層為金屬膜（展現金屬傳導的導電膜）。此外，亦可使該疊層膜，為複數金屬膜（展現金屬傳導的導電膜）的疊層膜。金屬膜ME，例如可利用濺鍍法等形成。
圖18中，作為金屬膜ME之適宜的一例，顯示使金屬膜ME，為鈦鋁（TiAl）膜ME1與鈦鋁膜ME1上之鋁（Al）膜ME2的疊層膜之情況。此一情況，在步驟S24中，首先於絕緣膜HK上形成鈦鋁膜ME1，而後於鈦鋁膜ME1上，以填埋溝TR1內的方式形成鋁膜ME2。此時，宜使鋁膜ME2較鈦鋁膜ME1更厚。鋁膜ME2為低電阻，故可追求之後形成的閘極電極GE之低電阻化。此外，可藉由之後形成的閘極電極GE中之與閘極絕緣膜接觸的部分（此處為鈦鋁膜ME1）之材料的功函數，控制具備該閘極電極GE之MISFET的閾值電壓。此外，在提高密接性的觀點上，亦可於鈦鋁膜ME1與鋁膜ME2之間，夾設鈦（Ti）膜、氮化鈦（TiN）膜、或其等的疊層膜。此一情況，在形成鈦鋁膜ME1後，於鈦鋁膜ME1上形成鈦膜、氮化鈦膜、或其等的疊層膜，而後於其上方形成鋁膜ME2。
接著，如圖19所示，藉由將溝TR1外部之不需要的金屬膜ME及絕緣膜HK，以CMP法等研磨處理去除，而於溝TR1內留下絕緣膜HK及金屬膜ME，形成閘極電極GE（圖3之步驟S25）。
亦即，步驟S25中，將溝TR1外部之金屬膜ME及絕緣膜HK去除，在溝TR1內留下絕緣膜HK及金屬膜ME。藉此，成為在溝TR1內保留而填入絕緣膜HK與金屬膜ME之狀態。
填入至溝TR1之金屬膜ME，成為MISFET的閘極電極GE；填入至溝TR1之絕緣膜HK，作為該MISFET之閘極絕緣膜而作用，閘極電極GE，作為MISFET的閘極電極而作用。
此外，使用金屬膜ME形成閘極電極GE，故可使閘極電極GE為金屬閘極電極。藉由使閘極電極GE為金屬閘極電極，而抑制閘極電極GE的空乏化現象，獲得減少寄生電容而可使MISFET高速化等優點。
絕緣膜HK，形成在溝TR1之底部（底面）及側壁上；閘極電極GE，底部（底面）及側壁（側面）與絕緣膜HK鄰接。在閘極電極GE與半導體基板SB（p型井PW2）之間，夾設絕緣膜GI與絕緣膜HK；在閘極電極GE與側壁間隔件SW之間，夾設絕緣膜HK。閘極電極GE之正下方的絕緣膜GI、HK作為MISFET之閘極絕緣膜而作用，而絕緣膜HK為高介電常數膜，故作為高介電常數閘極絕緣膜而作用。
此外，在步驟S25中，可將絕緣膜IL4亦藉由CMP法等研磨去除。因此，若施行步驟S25，則從記憶閘極電極MG上、控制閘極電極CG上，亦將金屬膜ME及絕緣膜HK去除，進一步亦將絕緣膜IL4去除，故露出記憶閘極電極MG的頂面、控制閘極電極CG的頂面。
作為其他形態，亦可在步驟S22蝕刻閘極電極DG後，在步驟S23形成絕緣膜HK前，將溝TR1之底部的絕緣膜GI去除。此一情況，更宜在將溝TR1之底部的絕緣膜GI去除後，於在溝TR1之底部露出的半導體基板SB（p型井PW2）之表面形成由氧化矽膜或氮氧化矽膜構成的界面層，而後於步驟S23形成絕緣膜HK。如此一來，在絕緣膜HK與周邊電路區1B的半導體基板SB（p型井PW2）之間（界面），夾設由氧化矽膜或氮氧化矽膜構成的界面層。
在圖3之步驟25結束的階段，控制閘極電極CG的頂面、記憶閘極電極MG的頂面、閘極電極GE的頂面、及絕緣膜IL3的頂面，成為距離半導體基板SB的頂面或元件隔離膜ST的頂面相等之高度。此外，形成在控制閘極電極CG、記憶閘極電極MG、閘極電極GE的側壁上之側壁間隔件SW的頂面（上端），亦與前述控制閘極電極CG等其他高度相等。
接著，如圖20所示，於半導體基板SB上形成具有既定圖案的絕緣膜IL5（圖3之步驟S26）。
絕緣膜IL5，例如由氧化矽膜等構成，可利用CVD法等形成。絕緣膜IL5，具有在俯視時覆蓋周邊電路區1B全體，露出記憶單元區1A之圖案（平面形狀）。亦即，絕緣膜IL5，具有覆蓋MISFET之閘極電極GE，露出控制閘極電極CG及記憶閘極電極MG的頂面之圖案。
接著，如圖20所示，於記憶閘極電極MG上與控制閘極電極CG上形成矽化物層SL2（圖3之步驟S27）。矽化物層SL2，可如同下述地形成。
首先，於半導體基板SB上，形成（沉積）金屬膜。金屬膜，可為單體之金屬膜（純金屬膜）或合金膜，宜由鈷（Co）膜、鎳（Ni）膜、或鎳鉑合金膜（鉑添加鎳膜）構成，若為鎳（Ni）膜則特別適宜。金屬膜，可利用濺鍍法等形成。
金屬膜，形成在半導體基板SB之主面全面上，故於記憶閘極電極MG及控制閘極電極CG的頂面（表面）上亦形成金屬膜。因此，若形成金屬膜，則記憶閘極電極MG的頂面（表面）及控制閘極電極CG的頂面（表面），成為與金屬膜接觸之狀態。另一方面，周邊電路區1B中，金屬膜形成在絕緣膜IL5上，故即便形成金屬膜，仍成為閘極電極GE不與金屬膜接觸，在閘極電極GE與金屬膜之間夾設有絕緣膜IL5的狀態。
接著，藉由對半導體基板SB施行熱處理，而使記憶閘極電極MG及控制閘極電極CG之各上層部分（表層部分），與金屬膜反應。藉此，如圖20所示，於記憶閘極電極MG及控制閘極電極CG之各上部（頂面、表面、上層部），分別形成矽化物層SL2。矽化物層SL2，在較佳態樣中，可為鈷矽化物層（金屬膜為鈷膜的情況）、鎳矽化物層（金屬膜為鎳膜的情況）、或鉑添加鎳矽化物層（金屬膜為鎳鉑合金膜的情況）。其後，將未反應之金屬膜藉由濕蝕刻等去除。於圖20顯示此一階段的剖面圖。此外，亦可在將未反應之金屬膜去除後，進一步施行熱處理。此外，於閘極電極GE上並未形成矽化物層SL2。
如此地，藉由施行所謂的自對準金屬矽化處理，而於記憶單元區1A中，在記憶閘極電極MG及控制閘極電極CG之上部形成矽化物層SL2，藉此，可降低記憶閘極電極MG及控制閘極電極CG之電阻。藉由利用自對準金屬矽化處理，而可將矽化物層SL2，分別自對準地形成於記憶閘極電極MG及控制閘極電極CG上。此外，可於記憶閘極電極MG及控制閘極電極CG之各頂面的幾近全體，形成矽化物層SL2。
如圖20所示，顯示於控制閘極電極CG及記憶閘極電極MG的表面形成矽化物層SL2之例子。亦即，控制閘極電極CG，成為矽膜PS1與矽化物層SL2的疊層構造；記憶閘極電極MG，成為矽膜PS2與矽化物層SL2的疊層構造。
接著，如圖21所示，於半導體基板SB之主面全面上，形成絕緣膜（層間絕緣膜）IL6（圖3之步驟S28）。
絕緣膜IL6，在形成有絕緣膜IL5的區域（例如周邊電路區1B）中形成於絕緣膜IL5上，而在未形成絕緣膜IL5的區域中，主要形成於絕緣膜IL3上，此外，在記憶單元區1A中，形成為覆蓋記憶閘極電極MG上之矽化物層SL2與控制閘極電極CG上之矽化物層SL2。作為絕緣膜IL6，例如可使用以氧化矽為主體之氧化矽系的絕緣膜。
形成絕緣膜IL6後，藉由CMP法研磨絕緣膜IL6的頂面，提高絕緣膜IL6的頂面之平坦性。
此外，本實施形態，以未去除絕緣膜IL5的方式形成絕緣膜IL6。藉此，可減少半導體裝置之製程。作為其他形態，亦可在步驟S27形成矽化物層SL2後，將絕緣膜IL5去除，而後在步驟S28形成絕緣膜IL6。
接著，以利用光微影法形成在絕緣膜IL6上的光阻圖案（未圖示）作為蝕刻遮罩，將絕緣膜IL6、IL5、IL3乾蝕刻，藉而在絕緣膜IL6、IL5、IL3形成接觸孔（開口部、貫通孔）CT（圖3之步驟S29）。
在形成有絕緣膜IL5的區域（例如周邊電路區1B），以貫通絕緣膜IL6、絕緣膜IL5、絕緣膜IL3的疊層膜之方式形成接觸孔CT；在未形成絕緣膜IL5的記憶單元區1A，以貫通絕緣膜IL6與絕緣膜IL3的疊層膜之方式形成接觸孔CT。
接著，如圖21所示，於接觸孔CT內，作為連接用的導電體部，形成由鎢（W）等構成的導電性之栓塞電極PG（圖3之步驟S30）。
栓塞電極PG的形成，例如係於包含接觸孔CT之內部（底部及側壁上）的絕緣膜IL6上，形成阻障導體膜（例如鈦膜、氮化鈦膜、或其等的疊層膜）。而後，於此阻障導體膜上以由鎢膜等構成的主導體膜填埋接觸孔CT地形成後，以CMP法或回蝕法等將接觸孔CT外部之不需要的主導體膜及阻障導體膜去除，藉而可形成栓塞電極PG。另，為了附圖的簡略化，圖21中，將構成栓塞電極PG之阻障導體膜及主導體膜（鎢膜）一體化顯示。
接觸孔CT及填入至接觸孔CT的栓塞電極PG，形成在n＋ 型半導體區SD1、SD2、SD3，控制閘極電極CG，記憶閘極電極MG，及閘極電極GE之上部等。在接觸孔CT之底部，露出半導體基板SB之主面的一部分，例如露出n＋ 型半導體區SD1、SD2、SD3（的表面上之矽化物層SL1）的一部分，控制閘極電極CG（的表面上之矽化物層SL2）的一部分，記憶閘極電極MG（的表面上之矽化物層SL2）的一部分，或閘極電極GE的一部分等。
另，在圖21的剖面圖中，顯示對於n＋ 型半導體區SD2、SD3之接觸孔CT，以及填埋該接觸孔CT之栓塞電極PG。
接著，在填入有栓塞電極PG的絕緣膜IL6上，形成係第1層配線的配線（配線層）M1（圖3之步驟S31）。對於利用金屬鑲嵌技術（此處為單金屬鑲嵌技術）形成此配線M1的情況予以說明。
首先，如圖21所示，在填入有栓塞電極PG的絕緣膜IL6上，形成絕緣膜IL7。絕緣膜IL7，亦可由複數絕緣膜的疊層膜形成。而後，藉由以光阻圖案（未圖示）為蝕刻遮罩的乾蝕刻，在絕緣膜IL7之既定區域形成配線溝（配線用的溝）後，於包含配線溝之底部及側壁上的絕緣膜IL7上，形成阻障導體膜（例如氮化鈦膜、鉭膜、或氮化鉭膜等）。而後，藉由CVD法或濺鍍法等於阻障導體膜上形成銅的種晶層，進一步利用電解電鍍法等於種晶層上形成鍍銅膜，以鍍銅膜填入配線溝之內部。而後，藉由CMP法將配線溝以外之區域的主導體膜（鍍銅膜與種晶層）及阻障導體膜去除，形成填入至配線溝的以銅為主要導電材料之第1層的配線M1。圖21中，為了附圖的簡略化，配線（金屬配線）M1，係將阻障導體膜、種晶層及鍍銅膜一體化顯示。
如圖21所示，配線M1，通過栓塞電極PG，而與控制電晶體之汲極區（n＋ 型半導體區SD2）、周邊電路區1B的MISFET之源極/汲極區（n＋ 型半導體區SD3）等電性連接。其後，藉由雙重金屬鑲嵌法等形成第2層以後的配線（金屬配線），但此處省略圖示及其說明。此外，配線M1及較其更上層的配線，並未限定為金屬鑲嵌配線，亦可將配線用的導電體膜圖案化而形成，例如亦可使其為鎢配線或鋁配線等。
藉由以上方式，製造本實施形態的半導體裝置。
＜關於半導體裝置之構造＞ 接著，參考圖21及圖22，茲就本實施形態之半導體裝置中的非揮發性記憶體之記憶單元的構造予以說明。
圖22為，本實施形態的半導體裝置之記憶單元區的要部俯視圖。於圖21之記憶單元區1A，顯示沿著圖22之X－X線的要部剖面圖。
參考圖21及圖22並說明記憶單元區1A之構造。
如圖21所示，於半導體基板SB，形成由記憶電晶體及控制電晶體構成的非揮發性記憶體之記憶單元MC。在各記憶單元MC中，將具備包含電荷儲存部（電荷儲存層）之閘極絕緣膜及記憶閘極電極MG的MISFET稱作記憶電晶體，此外，將具備閘極絕緣膜及控制閘極電極CG的MISFET稱作控制電晶體。
如圖21所示，非揮發性記憶體之記憶單元MC，具備：源極及汲極區用的n型半導體區MS與MD，形成在半導體基板SB之p型井PW1中；控制閘極電極CG，形成在半導體基板SB（p型井PW1）之上部；以及記憶閘極電極MG，形成在半導體基板SB（p型井PW1）之上部，與控制閘極電極CG相鄰。此外，非揮發性記憶體之記憶單元MC，進一步具備：絕緣膜（閘極絕緣膜）GI，形成在控制閘極電極CG與半導體基板SB（p型井PW1）間；以及絕緣膜MZ，形成在記憶閘極電極MG與半導體基板SB（p型井PW1）間。
控制閘極電極CG及記憶閘極電極MG，以在其等的相對向側面之間夾著絕緣膜MZ的狀態排列配置，沿著半導體基板SB之主面延伸。控制閘極電極CG及記憶閘極電極MG的延伸方向，為圖21之紙面的垂直方向（圖22的Y方向）。控制閘極電極CG及記憶閘極電極MG，隔著絕緣膜GI及絕緣膜MZ而形成在半導體區MS及半導體區MD之間的半導體基板SB（p型井PW1）之上部；記憶閘極電極MG位於半導體區MS側，控制閘極電極CG位於半導體區MD側。然則，控制閘極電極CG隔著絕緣膜GI而形成於半導體基板SB上，記憶閘極電極MG隔著絕緣膜MZ而形成於半導體基板SB上。
控制閘極電極CG與記憶閘極電極MG，在其間夾設絕緣膜MZ而彼此相鄰。絕緣膜MZ，涵蓋以下兩區域而延伸：記憶閘極電極MG與半導體基板SB（p型井PW1）之間的區域、及記憶閘極電極MG與控制閘極電極CG之間的區域。
半導體區MS及半導體區MD，為源極或汲極用的半導體區。亦即，源極用的半導體區MS，具備n－ 型半導體區EX1（延伸區）、及具有較n－ 型半導體區EX1更高之雜質濃度的n＋ 型半導體區SD1（源極區）。此外，汲極用的半導體區MD，具備n－ 型半導體區EX2（延伸區）、及具有較n－ 型半導體區EX2更高之雜質濃度的n＋ 型半導體區SD2（汲極區）。
於n＋ 型半導體區SD1、SD2之上部，藉由自對準金屬矽化技術等，形成矽化物層SL1。於記憶閘極電極MG之上部與控制閘極電極CG之上部，藉由自對準金屬矽化技術等，形成矽化物層SL2。
如圖22所示，於記憶單元區1A，在X方向及Y方向行列狀地配置複數個記憶單元MC，在Y方向中，各記憶單元MC，藉由相鄰之元件隔離膜ST而電性分離。在X方向中，鄰接之2個記憶單元MC，具有共通之汲極用的半導體區MD，而共通之汲極用的半導體區MD，通過栓塞電極PG，而與在X方向延伸的位元線BL連接。位元線BL，例如以第1層之配線M1構成。源極用的半導體區MS，相對於控制閘極電極CG與記憶閘極電極MG，配置在共通之汲極用的半導體區MD相反側，於Y方向連續地形成，在記憶單元1A之端部通過栓塞電極PG而與源極線SL連接。源極線SL，例如係以第1層之配線M1構成，在X方向延伸。
此外，對於在Y方向配設之複數個記憶單元MC，將控制閘極電極CG共通（一體化）地形成，使其於Y方向延伸。對於在Y方向配設之複數個記憶單元MC，將記憶閘極電極MG共通（一體化）地形成，使其於Y方向延伸。
在X方向鄰接之2個記憶單元MC，相對於通過半導體區MS或半導體區MD之在Y方向延伸的假想線，呈對稱地配置。因此，鄰接之2個記憶單元MC的2個記憶閘極電極MG或2個控制閘極電極CG，包夾半導體區MS或半導體區MD而彼此鄰接。
為了記憶單元區1A之小型化，換而言之，為了半導體裝置之小型化，必須將鄰接之2個記憶閘極電極MG的間隔或2個控制閘極電極CG的間隔縮窄。如圖21所示，鄰接之2個記憶閘極電極MG間及2個控制閘極電極CG間的空間，係以絕緣膜IL3填埋，藉由記憶單元區1A之小型化而使該空間之寬高比增大，故作為絕緣膜IL3，使用間隙充填特性良好的O3 －TEOS膜。此外，形成在控制閘極電極CG及記憶閘極電極MG之側壁上的側壁間隔件SW，將該空間之寬高比增大。
＜關於主要特徵與效果＞ 對於本實施形態之主要特徵與效果予以說明。
本實施形態的半導體裝置之製造方法，具有以下步驟。
於半導體基板SB之記憶單元區1A，準備包含以下元件之記憶單元：控制閘極電極CG，隔著絕緣膜GI而形成在半導體基板SB之主面上；記憶閘極電極MG，隔著包含電荷儲存區的絕緣膜MZ而形成在半導體基板SB之主面上；以及半導體區EX1與SD1及半導體區EX2與SD2，以包夾控制閘極電極CG與記憶閘極電極MG的方式，形成在半導體基板SB之主面。此外，於半導體基板SB之周邊電路區1B，準備包含以下元件之MISFET：閘極電極DG，隔著絕緣膜GI而形成在半導體基板SB之主面上；以及半導體區EX3與SD3及半導體區EX3與SD3，以包夾閘極電極DG的方式，形成在半導體基板SB之主面。
接著，以覆蓋記憶單元及MISFET的方式，在半導體基板SB之主面上，形成以第1溫度成膜之由O3 －TEOS膜構成的絕緣膜IL3。
接著，將絕緣膜IL3，在氧化氣體環境及第2溫度下予以熱處理。
接著，對絕緣膜IL3施行第1研磨處理，使控制閘極電極CG、記憶閘極電極MG、及閘極電極DG的頂面露出。
接著，於周邊電路區1B中，將閘極電極DG去除，在絕緣膜IL3形成溝TR1。
接著，以填埋溝TR1內的方式，在絕緣膜IL3上形成金屬膜ME。
接著，對金屬膜ME施行第2研磨處理，於溝TR1內選擇性地留下金屬膜ME，藉而在溝TR1內，形成MISFET的閘極電極GE。
依照上述製造方法，則藉由在記憶單元區1A的鄰接之控制閘極電極CG間與鄰接之記憶閘極電極MG間、及周邊電路區1B的鄰接之閘極電極DG間的填入，使用間隙充填特性高的O3 －TEOS膜，而可減少或防止鄰接之控制閘極電極CG間、鄰接之記憶閘極電極MG間、及鄰接之閘極電極DG間的絕緣膜IL3內之「縫隙（seam）」的產生。
此外，如圖22所示，在鄰接之控制閘極電極CG間中，將與位元線BL連接的複數個栓塞電極PG在Y方向隔著既定的間隔配置。由於絕緣膜IL3內之「縫隙（seam）」產生，而具有發生Y方向鄰接之栓塞電極PG間的短路之危險性。然而，本實施形態，藉由在鄰接之控制閘極電極CG間使用間隙充填特性高的O3 －TEOS膜，而可防止上述栓塞電極PG間的短路。
藉由在氧化氣體環境下將絕緣膜IL3熱處理，而可使絕緣膜IL3的熱處理溫度（第2溫度），較絕緣膜IL3的成膜溫度（第1溫度）為更低溫，故可減少或防止記憶單元或MISFET之特性劣化。此外，熱處理溫度（第2溫度），例如若較成膜溫度（第1溫度）更高，則形成在半導體區SD1、SD2及SD3之頂面的矽化物層SL1，於熱處理步驟成長，而增加半導體區SD1、SD2及SD3與P型井區域PW1及PW2間的漏電流。然而，本實施形態，可使熱處理溫度（第2溫度）為低溫，故可減少該漏電流。進一步，可使熱處理溫度（第2溫度）為低溫，故作為矽化物層SL1，可使用鎳矽化物層或鉑含有鎳矽化物層。
作為覆蓋記憶單元及MISFET的O3 －TEOS膜，使用膜中之相對於矽氧烷（Si－O－Si）基的矽烷醇（Si－O－H）基之比率為10%以上的O3 －TEOS膜，藉而可改善間隙充填特性。
藉由在O3 －TEOS膜之成膜後，施行熱處理，而可降低絕緣膜IL3（O3 －TEOS膜）之相對介電常數，可減少控制閘極電極CG、記憶閘極電極MG、或位元線BL之寄生電容，可達成記憶單元MC之高速動作。
藉由在第1研磨處理步驟及閘極電極DG之去除步驟前，對絕緣膜IL3施加熱處理，而可降低絕緣膜IL3的濕蝕刻率。因此，可減少第1研磨處理步驟中的絕緣膜IL3之碟形凹陷（凹陷的產生）及閘極電極DG之去除步驟中的絕緣膜IL3之表面的蝕削。因此，在對於金屬膜ME之第2研磨處理步驟中，可減少或防止周邊電路區1B的鄰接之閘極電極GE間的短路，該短路係起因於金屬膜ME留在絕緣膜IL3的凹陷部或蝕削部。
（實施形態2） 本實施形態，為上述實施形態1之變形例。本實施形態在下述點與上述實施形態1不同：於具有鰭式元件形成區域（主動區）的半導體基板，形成記憶單元及MISFET。因此，對於與上述實施形態1共通的部分給予同樣的符號。
圖25為，實施形態2的半導體裝置之要部俯視圖。圖26～圖31為，實施形態2的半導體裝置之製程中的要部剖面圖；圖26對應於實施形態1的圖4，圖27對應於實施形態1的圖14，圖28對應於實施形態1的圖15，圖29對應於實施形態1的圖16，圖30對應於實施形態1的圖19，圖31對應於實施形態1的圖20。
如圖25所示，於記憶單元區1A，行列狀地配置複數個記憶單元MC；於周邊電路區1B，配置複數個構成周邊電路（邏輯電路）之電晶體Tr。圖25僅顯示1個電晶體Tr。電晶體Tr由n型MISFET及p型MISFET構成，但此處例示n型MISFET。此外，在圖26及圖27中，顯示沿著圖25之A1－A1´的剖面圖、沿著A2－A2´的剖面圖、沿著A3－A3´的剖面圖、沿著B1－B1´的剖面圖、及沿著B2－B2´的剖面圖。在圖28～圖31中，顯示沿著圖25之A1－A1´的剖面圖、及沿著B1－B1´的剖面圖。
如圖25所示，於記憶單元區1A，將在X方向延伸之複數個鰭FA，於Y方向等間隔地配置。鰭FA，例如為從半導體基板SB之主面選擇性地突出的直方體之突出部（凸部），鰭FA的下端部分，被覆蓋半導體基板SB之主面的元件隔離膜ST所包圍。鰭FA為半導體基板SB之一部分，係半導體基板SB的主動區。因此，在俯視時，相鄰的鰭FA之間係以元件隔離膜ST填埋，鰭FA之周圍為元件隔離膜ST所包圍。鰭FA，係形成記憶單元MC所用的主動區。
於複數個鰭FA上，配置往Y方向（與X方向垂直的方向）延伸之複數個控制閘極電極CG及複數個記憶閘極電極MG。以包夾控制閘極電極CG及記憶閘極電極MG的方式，在控制閘極電極CG側，形成例如成為汲極之半導體區MD，此外，在記憶閘極電極MG側，形成例如成為源極之半導體區MS。半導體區MD及半導體區MS，係將n型雜質導入至鰭FA的半導體區，沿著鰭FA之周圍形成磊晶層EP2及EP1。亦即，半導體區MD，係對鰭FA及磊晶層EP2導入n型雜質的n型半導體區。半導體區MS，係對鰭FA及磊晶層EP1導入n型雜質的n型半導體區。半導體區MD，形成在相鄰的2個控制閘極電極CG間；半導體區MS，形成在相鄰的2個記憶閘極電極MG間。記憶單元MC，具備控制閘極電極CG、記憶閘極電極MG、半導體區MD、及半導體區MS。
在X方向鄰接之2個記憶單元MC中，共有半導體區MD或半導體區MS。共有半導體區MD之2個記憶單元MC，對於半導體區MD，在X方向呈鏡對稱；共有半導體區MS之2個記憶單元MC，對於半導體區MS，在X方向呈鏡對稱。
於各鰭FA，在X方向，形成3個以上之多個記憶單元MC，而配設在X方向之複數個記憶單元MC的半導體區MD，通過形成在接觸孔CT內的栓塞電極PG，而與在X方向延伸之由金屬配線MW構成的源極線SL連接。此外，配設在Y方向之複數個記憶單元MC的半導體區MS，與在Y方向延伸之由金屬配線MW構成的位元線BL連接。較佳態樣中，源極線SL，使用與位元線BL為不同層的金屬配線。例如，源極線SL，宜以較位元線BL更為上層之金屬配線構成。
此外，於周邊電路區1B，形成例如在X方向延伸之鰭FB。鰭FB，與鰭FA同樣地為半導體基板SB之主動區，鰭FB的下端部分，被覆蓋半導體基板SB之主面的元件隔離膜ST所包圍。於鰭FB上，配置有在Y方向延伸之閘極電極GE；以包夾閘極電極GE的方式，在鰭FB，形成例如成為汲極之半導體區LD、及例如成為源極之半導體區LS。半導體區LD及半導體區LS，係將n型雜質導入至鰭FB的半導體區，沿著鰭FB之周圍形成磊晶層EP3。亦即，半導體區LD及半導體區LS，係對鰭FB及磊晶層EP3導入n型雜質的n型半導體區。電晶體Tr，具備閘極電極GE、半導體區LD、及半導體區LS。閘極電極GE、半導體區LD、及半導體區LS，分別通過形成在接觸孔CT內的栓塞電極PG，而與金屬配線MW連接。鰭FB，係形成電晶體Tr所用的主動區。
鰭FA及FB，為從半導體基板SB之主面往與主面垂直的方向突出之例如直方體的突出部。鰭FA及FB，在長邊方向具備任意長度，在短邊方向具備任意寬度，在高度方向具備任意高度。鰭FA及FB，不必非得為直方體，亦包含在短邊方向之剖面視圖中，使長方形的角部呈圓角之形狀。此外，俯視時鰭FA及FB延伸的方向為長邊方向，而與長邊方向垂直的方向為短邊方向。亦即，長度較寬度更長。鰭FA及FB，若為具備長度、寬度、及高度之突出部，則不問其形狀。例如，亦包含俯視時曲折之圖案。
實施形態2的半導體裝置，亦依照圖1～圖3所示的程序流程圖之製程而製造。
圖26為與上述實施形態1的圖4對應之剖面圖，顯示實施圖1所示的程序流程圖之步驟S1及S2的狀態。
如圖26所示，於記憶單元區1A及周邊電路區1B，形成鰭FA及FB。鰭FA及FB，從半導體基板SB之主面，貫通元件隔離膜ST而選擇性地突出。
接著，實施圖1之步驟S3至圖2之步驟S18，獲得圖27所示的構造。其與上述實施形態1在下述的點不同。於記憶單元區1A中，沿著鰭FA的頂面及側面，形成絕緣膜GI、控制閘極電極CG、絕緣膜MZ、記憶閘極電極MG。此外，於周邊電路區1B中，沿著鰭FB的頂面及側面，形成絕緣膜GI及閘極電極DG。此外，半導體區MS及MD，由n－ 型半導體區EX1與EX2、及係n＋ 型半導體區之磊晶層EP1與EP2構成。此外，半導體區LS及LD，由n－ 型半導體區EX3及與係n＋ 型半導體區之磊晶層EP3構成。
接著，如圖28所示，實施圖2之步驟S19。圖28，對應於上述實施形態1的圖15，與上述實施形態1同樣地實施步驟S19。亦即，使絕緣膜IL3為O3 －TEOS膜，於圖2之研磨步驟（步驟S20）前在氧化氣體環境下施行熱處理。
接著，如圖29所示，實施圖2之步驟S20。圖29，對應於上述實施形態1的圖16，與上述實施形態1同樣地實施步驟S20。
接著，如圖30所示，實施圖3之步驟S21～步驟S25。圖30，對應於上述實施形態1的圖19，與上述實施形態1同樣地實施步驟S21～步驟S25。
接著，如圖31所示，實施圖3之步驟S26～步驟S27。圖31，對應於上述實施形態1的圖20，與上述實施形態1同樣地實施步驟S26～步驟S27。
雖未圖示，但進一步實施圖3之步驟S28～步驟S31，形成實施形態2的半導體裝置。
在實施形態2中，亦可獲得與上述實施形態1同樣的效果。
以上，雖依據上述實施形態具體地說明本發明人所提出的發明，但本發明並未限定於上述實施形態，在未脫離其要旨之範圍內自然可進行各種變更。
1A‧‧‧記憶單元區
1B‧‧‧周邊電路區
BL‧‧‧位元線
CG‧‧‧控制閘極電極
CP1、CP2‧‧‧罩蓋絕緣膜
CT‧‧‧接觸孔
DG‧‧‧閘極電極
EP1、EP2、EP3‧‧‧磊晶層
EX1、EX2、EX3‧‧‧n－ 型半導體區
FA、FB‧‧‧鰭
GE‧‧‧閘極電極
GI、HK‧‧‧絕緣膜
IL1、IL2、IL3、IL4、IL5、IL6、IL7‧‧‧絕緣膜
LF、LF1‧‧‧疊層膜
LD、LS‧‧‧半導體區
LM1、LM2‧‧‧疊層體（疊層構造體）
M1、M2‧‧‧配線
MC‧‧‧記憶單元
MD、MS‧‧‧半導體區
ME‧‧‧金屬膜
ME1‧‧‧鈦鋁膜
ME2‧‧‧鋁膜
MG‧‧‧記憶閘極電極
MZ‧‧‧絕緣膜
MZ1、MZ3‧‧‧氧化矽膜
MZ2‧‧‧氮化矽膜
MW‧‧‧金屬配線
PG‧‧‧栓塞電極
PR1‧‧‧光阻圖案
PS1、PS2‧‧‧矽膜
PW1、PW2‧‧‧p型井
SB‧‧‧半導體基板
SD1、SD2、SD3‧‧‧n＋ 型半導體區
SH‧‧‧分流區
SL‧‧‧源極線
SL1、SL2‧‧‧矽化物層
SP‧‧‧矽間隔件
ST‧‧‧元件隔離膜（元件隔離區）
STR‧‧‧溝
SW‧‧‧側壁間隔件
Tr‧‧‧電晶體
TR1‧‧‧溝
圖1係顯示實施形態1的半導體裝置之製程的程序流程圖。 圖2係顯示實施形態1的半導體裝置之製程的程序流程圖。 圖3係顯示實施形態1的半導體裝置之製程的程序流程圖。 圖4係實施形態1的半導體裝置之製程中的要部剖面圖。 圖5係接續圖4的半導體裝置之製程中的要部剖面圖。 圖6係接續圖5的半導體裝置之製程中的要部剖面圖。 圖7係接續圖6的半導體裝置之製程中的要部剖面圖。 圖8係接續圖7的半導體裝置之製程中的要部剖面圖。 圖9係接續圖8的半導體裝置之製程中的要部剖面圖。 圖10係接續圖9的半導體裝置之製程中的要部剖面圖。 圖11係接續圖10的半導體裝置之製程中的要部剖面圖。 圖12係接續圖11的半導體裝置之製程中的要部剖面圖。 圖13係接續圖12的半導體裝置之製程中的要部剖面圖。 圖14係接續圖13的半導體裝置之製程中的要部剖面圖。 圖15係接續圖14的半導體裝置之製程中的要部剖面圖。 圖16係接續圖15的半導體裝置之製程中的要部剖面圖。 圖17係接續圖16的半導體裝置之製程中的要部剖面圖。 圖18係接續圖17的半導體裝置之製程中的要部剖面圖。 圖19係接續圖18的半導體裝置之製程中的要部剖面圖。 圖20係接續圖19的半導體裝置之製程中的要部剖面圖。 圖21係接續圖20的半導體裝置之製程中的要部剖面圖。 圖22係實施形態1的半導體裝置之要部俯視圖。 圖23係顯示實施形態1的半導體裝置之O3 －TEOS膜的相對蝕刻率之圖表。 圖24係顯示實施形態1的半導體裝置之O3 －TEOS膜的相對介電常數之圖表。 圖25係實施形態2的半導體裝置之要部俯視圖。 圖26係實施形態2的半導體裝置之製程中的要部剖面圖，對應於實施形態1的圖4。 圖27係實施形態2的半導體裝置之製程中的要部剖面圖，對應於實施形態1的圖14。 圖28係實施形態2的半導體裝置之製程中的要部剖面圖，對應於實施形態1的圖15。 圖29係實施形態2的半導體裝置之製程中的要部剖面圖，對應於實施形態1的圖16。 圖30係實施形態2的半導體裝置之製程中的要部剖面圖，對應於實施形態1的圖19。 圖31係實施形態2的半導體裝置之製程中的要部剖面圖，對應於實施形態1的圖20。

Claims (16)

  1. 一種半導體裝置之製造方法，包含以下步驟： （a）準備半導體基板，於該半導體基板的主面具備記憶單元區與周邊電路區； （b）於該記憶單元區中，形成包含下述元件之記憶單元：第1閘極電極，隔著第1閘極絕緣膜而形成在該半導體基板之主面上；第2閘極電極，與該第1閘極電極鄰接，隔著包含電荷儲存區的第2閘極絕緣膜而形成在該半導體基板之主面上；以及第1源極區與第1汲極區，以包夾該第1閘極電極與該第2閘極電極的方式，形成在該半導體基板之主面； 而於該周邊電路區中，形成包含下述元件之MISFET（Metal Insulator Semiconductor Field Effect Transistor,金屬絕緣半導體場效電晶體）：第3閘極電極，隔著第3閘極絕緣膜而形成在該半導體基板之主面上；以及第2源極區與第2汲極區，以包夾該第3閘極電極的方式，形成在該半導體基板之主面； （c）以覆蓋該記憶單元及該MISFET的方式，在該半導體基板之主面上，形成以第1溫度成膜之由O3 －TEOS膜構成的第1絕緣膜； （d）將該第1絕緣膜，在氧化氣體環境及第2溫度下予以熱處理； （e）於該（d）步驟後，對該第1絕緣膜施行第1研磨處理，使該第1閘極電極、該第2閘極電極、及該第3閘極電極的頂面露出； （f）於該周邊電路區中，將該第3閘極電極去除，在該第1絕緣膜形成溝； （g）以填埋該溝內的方式，在該第1絕緣膜上形成金屬膜；以及 （h）對該金屬膜施行第2研磨處理，於該溝內選擇性地留下該金屬膜，藉而在該溝內形成該MISFET的第4閘極電極。
  2. 如申請專利範圍第1項之半導體裝置之製造方法，其中， 該第2溫度，較該第1溫度更低。
  3. 如申請專利範圍第1項之半導體裝置之製造方法，其中， 該氧化氣體環境，係由O2 、O3 、H2 O、或H2 O2 構成。
  4. 如申請專利範圍第1項之半導體裝置之製造方法，其中， 該（c）步驟的O3 －TEOS膜，膜中的矽烷醇（Si－O－H）基相對於矽氧烷（Si－O－Si）基之比率為10%以上。
  5. 如申請專利範圍第1項之半導體裝置之製造方法，其中， 熱處理後之該第1絕緣膜的相對介電常數，較熱處理前之該第1絕緣膜的相對介電常數更低。
  6. 如申請專利範圍第1項之半導體裝置之製造方法，其中， 在該（f）步驟，藉由濕蝕刻法將該第3閘極電極去除； 熱處理後之該第1絕緣膜的濕蝕刻率，較熱處理前之該第1絕緣膜的濕蝕刻率更低。
  7. 如申請專利範圍第6項之半導體裝置之製造方法，其中， 該第3閘極電極，係由多晶矽膜構成。
  8. 如申請專利範圍第1項之半導體裝置之製造方法，其中， 在該（b）步驟與該（c）步驟之間，更包含以下步驟： （i）於該第1源極區、該第1汲極區、該第2源極區、及該第2汲極區的頂面，形成第1矽化物層。
  9. 如申請專利範圍第8項之半導體裝置之製造方法，其中， 該第1矽化物層，包含Ni。
  10. 如申請專利範圍第1項之半導體裝置之製造方法，其中， 於該（h）步驟後，更包含以下步驟： （j）於該第1閘極電極與該第2閘極電極的頂面形成第2矽化物層。
  11. 如申請專利範圍第1項之半導體裝置之製造方法，其中， 於該（h）步驟後，更包含以下步驟： （k）以覆蓋該第1閘極電極、該第2閘極電極、及該第4閘極電極的方式，在該第1絕緣膜上形成第2絕緣膜； （l）形成貫通該第2絕緣膜及該第1絕緣膜，露出該第1源極區或該第1汲極區的頂面之接觸孔；以及 （m）於該接觸孔內，形成栓塞電極。
  12. 如申請專利範圍第1項之半導體裝置之製造方法，其中， 於該（b）步驟中，在該第1閘極電極、該第2閘極電極、及該第3閘極電極之側壁上，形成由絕緣膜構成的側壁間隔件； 於該（f）步驟中，在該溝之側面露出該側壁間隔件。
  13. 一種半導體裝置之製造方法，包含以下步驟： （a）準備半導體基板，於該半導體基板的主面具備記憶單元區與周邊電路區，在該記憶單元區中，具備貫通元件隔離膜而從該主面突出之第1凸部，在該周邊電路區中，具備貫通該元件隔離膜而從該主面突出之第2凸部； （b）於該記憶單元區中，形成包含下述元件之記憶單元：第1閘極電極，隔著第1閘極絕緣膜而形成在該第1凸部上；第2閘極電極，與該第1閘極電極鄰接，隔著包含電荷儲存區的第2閘極絕緣膜而形成在該第1凸部上；以及第1源極區與第1汲極區，以包夾該第1閘極電極與該第2閘極電極的方式，形成在該第1凸部； 而於該周邊電路區中，形成包含下述元件之MISFET（Metal Insulator Semiconductor Field Effect Transistor,金屬絕緣半導體場效電晶體）：第3閘極電極，隔著第3閘極絕緣膜而形成在該第2凸部上；以及第2源極區與第2汲極區，以包夾該第3閘極電極的方式，形成在該第2凸部； （c）以覆蓋該記憶單元及該MISFET的方式，在該半導體基板上，形成以第1溫度成膜之由O3 －TEOS膜構成的第1絕緣膜； （d）將該第1絕緣膜，在氧化氣體環境及第2溫度下予以熱處理； （e）於該（d）步驟後，對該第1絕緣膜施行第1研磨處理，使該第1閘極電極、該第2閘極電極、及該第3閘極電極的頂面露出； （f）於該周邊電路區中，將該第3閘極電極去除，在該第1絕緣膜形成溝； （g）以填埋該溝內的方式，在該第1絕緣膜上形成金屬膜；以及 （h）對該金屬膜施行第2研磨處理，於該溝內選擇性地留下該金屬膜，藉而在該溝內，形成該MISFET的第4閘極電極。
  14. 如申請專利範圍第13項之半導體裝置之製造方法，其中， 該第2溫度，較該第1溫度更低。
  15. 如申請專利範圍第13項之半導體裝置之製造方法，其中， 該氧化氣體環境，由O2 、O3 、H2 O、或H2 O2 構成。
  16. 如申請專利範圍第13項之半導體裝置之製造方法，其中， 該（c）步驟的O3 －TEOS膜，膜中的矽烷醇（Si－O－H）基相對於矽氧烷（Si－O－Si）基之比率為10%以上。
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