CN110520992B - 用于三维存储器的外围电路的保护性结构以及制作方法 - Google Patents

Abstract

半导体存储器器件(800)包括具有第一区(103)、第二区(105)以及第三区(106)的衬底(101)，第一区(103)具有外围器件，第二区(105)具有一个或多个存储器阵列，且第三区(106)在第一区(103)与第二区(105)之间。半导体存储器器件(800)还包括针对外围器件的保护性结构(862)。半导体存储器器件(800)的针对外围器件的保护性结构(862)包括第一电介质层(232)以及被设置在第一电介质层上的阻挡层(242)。半导体存储器器件(800)的针对外围器件的保护性结构(862)还包括被形成在阻挡层的侧壁(342t)和第一电介质层的侧壁(232s)上的电介质间隙壁(652s)，其中，保护性结构(862)被设置在第一区(103)和第三区(106)的至少一部分之上。

Description

用于三维存储器的外围电路的保护性结构以及制作方法

相关申请的交叉引用以及通过引用并入

本申请案要求享受于2017年11月23号提交的中国专利申请号第201711183467.4号的优先权，其全部内容皆以引用的方式并入本文中。

技术领域

本公开内容一般涉及半导体技术领域，特别涉及用于形成三维(3D)存储器的方法。

背景技术

平面存储器单元通过改善工艺技术、电路设计、程序设计算法与制作工艺来缩小至较小的尺寸。然而，随着存储器单元的特征尺寸接近下限时，平面工艺与制作技术变得艰难且耗费成本。因此，平面存储器单元的存储器密度接近上限。三维(3D)存储器架构可以处理平面存储器单元的密度受限的问题。

发明内容

关于用于三维(3D)存储器的外围电路的保护性结构以及用于形成其的方法的实施例描述于本公开内容中。

在一些实施例中，描述了一种用于保护存储器器件的外围电路的方法。所述方法包括在衬底上的外围区中形成外围器件。此方法还包括在所述外围器件上设置第一保护性层，然后在第一保护性层上设置阻挡层。此方法还包括移除阻挡层和第一保护性层的部分，以及暴露存储器阵列中的所述衬底的顶表面的一部分。此方法还包括在剩余的阻挡层和所述衬底的所述顶表面的所暴露的部分上设置第二保护性层。此方法还包括蚀刻所述第二保护性层以及形成保护性间隙壁。

在一些实施例中，设置所述第一保护性层包括使用化学气相沉积来在所述外围器件上沉积氮化硅。

在一些实施例中，设置所述阻挡层包括使用化学气相沉积来沉积二氧化硅。

在一些实施例中，移除所述阻挡层和所述第一保护性层的所述部分以及暴露所述存储器阵列中的所述衬底的所述顶表面的所述部分包括：诸如进行干蚀刻的技术。

在一些实施例中，在所述剩余的阻挡层和所述衬底的所述顶表面的所暴露的部分上设置所述第二保护性层包括：使用化学气相沉积、PVD、溅镀(sputtering)、ALD或使用加热系统的任何化学气相沉积来沉积氮化硅。

在一些实施例中，所述保护性间隙壁具有在约40纳米到约60纳米之间的厚度。

在一些实施例中，针对外围电路的保护性结构包括具有外围器件的衬底、在所述外围器件的顶部设置的第一保护性层、在所述第一保护性层的顶部设置的阻挡层、以及在所述阻挡层的侧壁上的保护性间隙壁，其中，所述保护性间隙壁与所述第一保护性层彼此相邻。

在一些实施例中，所述阻挡层包括倾斜的侧壁。

在一些实施例中，所述电介质间隙壁包括在所述阻挡层的所述倾斜的侧壁上形成的氮化硅。

在一些实施例中，所述电介质间隙壁具有在约40纳米到约60纳米之间的厚度。

本领域的技术人员可根据本公开内容的说明书、权利要求书以及附图而理解本公开内容的其它方面。

附图说明

所附附图并入本文并构成说明书的一部分，其例示出了本公开内容的实施例，并且进一步与说明书一起用于解释本公开内容的原理，以及用于使相关领域的技术人员能够制作及使用本公开内容。

图1依据本公开内容的一些实施例图示了包括外围、阵列与边界的示例性三维(3D)存储器结构100的剖视示意图。

图2依据本公开内容的一些实施例图示了覆盖有第一电介质层的示例性3D存储器结构的剖视示意图。

图3依据本公开内容的一些实施例图示了覆盖有阻挡层的示例性3D存储器结构的剖视示意图。

图4依据本公开内容的一些实施例图示了在存储器阵列中移除了阻挡层的一部分的示例性3D存储器结构的剖视示意图。

图5依据本公开内容的一些实施例图示了在存储器阵列中移除了第一电介质层的一部分的示例性3D存储器结构的剖视示意图。

图6依据本公开内容的一些实施例图示了覆盖有第二电介质层的示例性3D存储器结构的剖视示意图。

图7A至7F依据本公开内容的一些实施例图示了示例性3D存储器结构的剖视示意图。

图8依据本公开内容的一些实施例图示了包括阵列、外围与保护性结构的示例性3D存储器器件的剖视示意图。

图9依据本公开内容的一些实施例图示了用于形成3D存储器器件的保护性结构的示例性方法的流程图。

以下所列出的具体实施方式配合附图将使得本发明的特征和优点更加明显，其中，相似的附图标记通篇表示对应的组件。在附图中，相似的附图标记通常表示相同的、功能相似的和/或结构相似的组件。元素首次出现在其中的附图是由对应的附图标记中最左边的数字来表示。

本公开内容的实施例将参考附图来描述。

具体实施方式

尽管对具体配置和布置进行了讨论，但应当理解，这只是出于示例性目的而进行的。相关领域中的技术人员将认识到，可以使用其它配置和布置而不脱离本公开内容的精神和范围。对相关领域的技术人员显而易见的是，本公开内容还可以用于多种其它应用中。

要注意地是，在说明书中对“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等的提及指示所描述的实施例可以包括特定的特征、结构或特性，但可能未必每个实施例都包括该特定的特征、结构或特性。此外，这种短语未必是指同一个实施例。另外，在结合实施例描述特定的特征、结构或特性时，结合其它实施例(无论是否明确描述)实现这种特征、结构或特性应在相关领域技术人员的知识范围内。

通常，可以至少部分从上下文中的使用来理解术语。例如，至少部分取决于上下文，本文中使用的术语“一个或多个”可以用于描述单数意义的特征、结构或特性，或者可以用于描述复数意义的特征、结构或特性的组合。类似地，至少部分取决于上下文，诸如“一”、“一个”或“所述”的术语可以被理解为传达单数使用或传达复数使用。另外，术语“基于”可以被理解为不一定旨在传达一组排他性的因素，而是至少部分地取决于上下文，可以替代地允许存在不一定明确描述的其他因素。

应当容易理解，本公开内容中的“在…上”、“在…上方”和“在…之上”的含义应当以最宽泛的方式被解读，以使得“在…上”不仅表示“直接在”某物“上”而且还包括在某物“上”且其间有居间特征或层的含义。并且“在…上方”或“在…之上”不仅表示“在”某物“上方”或“之上”，而且还可以包括其“在”某物“上方”或“之上”且其间没有居间特征或层(即，直接在某物上)的含义。

此外，如在附图中示出地，诸如“在…之下”、“在…下方”、“下部”、“在…上方”、“上部”等空间相关术语在本文中为了描述方便可以用于描述一个元件或特征与另一个或多个元件或特征的关系。空间相关术语旨在涵盖除了在附图所描绘的取向之外的使用中的设备或工艺步骤的不同取向。装置可以以另外的方式被定向(旋转90度或以其它取向旋转)，并且在本文中使用的空间相关描述词可以类似地被相应解释。

如本文所使用地，术语“衬底”是指在其上添加后续的材料层的材料。衬底包括顶表面与下表面。衬底的顶表面是形成半导体器件之处，因此半导体器件形成于衬底的上侧。下表面与顶表面相对，因此衬底下侧与衬底上侧相对。衬底本身可以被图案化。添加在衬底顶部的材料可以被图案化或可以保持不被图案化。此外，衬底可以包括诸如硅、锗、砷化镓、磷化铟等多种半导体材料。或者，衬底可以由诸如玻璃、塑料或蓝宝石晶圆的非导电材料制成。

如本文所使用地，术语“层”是指包括具有厚度的区域的材料部分。层具有上侧与下侧，其中该层的下侧相对地接近衬底，而上侧相对地远离衬底。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均质或非均质连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间或在顶表面和底表面处的任何水平面对之间。层可以水平、竖直和/或沿倾斜的表面延伸。衬底可以是层，其中可以包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成触点、互连线和/或通孔)和一个或多个电介质层。

如本文使用的，术语“标称/标称地”是指在产品或工艺的设计阶段期间设置的针对组件或工艺步骤的特性或参数的期望或目标值，以及高于和/或低于期望值的值的范围。值的范围可能是由于制造工艺或容限中的轻微变化导致的。如本文使用的，术语“大约”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“大约”可以指示给定量的值，其例如在值的10％-30％(例如，值的±10％、±20％或±30％)内变化。

在本公开内容中，术语“水平的/水平地/横向的/横向地”名义上意指平行于衬底的横向表面。在本公开内容中，术语“每个”可以不必仅指“全部中的每个”，还可以指“子集中的每个”。

如本文所使用的，术语“3D存储器”指的是在横向取向的衬底上具有垂直取向的存储单元晶体管串(在本文中称为“存储器串”，例如NAND存储器串)使得存储器串相对于衬底在垂直方向上延伸的半导体器件。如本文所使用的，术语“垂直/垂直地”意味着标称上垂直于衬底的横向表面。

在一些实施例中，3D存储器的NAND串包括垂直延伸贯穿多个导体/电介质层对的半导体柱(例如硅沟道)。此多个导体/电介质层对在本文中也可以称为“交替的导体/电介质堆叠”。导体层与半导体柱的交叉处形成存储器单元。交替的导体/电介质堆叠的导体层可以电连接至后段工艺(back end of line)的字线，其中字线可以电连接一个或多个控制栅极。半导体柱的顶部(例如晶体管漏极区)可以连接至位线(电连接一个或多个半导体柱)。字线和位线通常彼此垂直铺设(例如，分别以列和行)，以形成存储器的阵列。存储器器件可以具有一个或多个阵列区块。阵列区块也可以被划分为多个较小的阵列区段。阵列区块为存储器器件中的核心区域，用以执行储存功能。为了达到较高的位密度，可以大幅地增加垂直3D存储器堆叠的数量，这增加了生产的复杂性与成本。

存储器器件具有另一区，称为外围，其对核心提供支持功能。外围区包括许多数字、模拟和/或混和信号电路，例如，列解码器与行解码器、驱动器、页缓冲器、感测放大器、时序与控制电路、以及类似的电路。外围电路可以使用有源半导体器件和/或无源半导体器件，诸如，晶体管、二极管、电容、电阻等，如对本领域普通技术人员而言是明显的。

为达到性能与可靠性需求和/或为适应高深宽比的3D存储器阵列堆叠，外围器件被先制作于衬底上，然后进行用以形成3D存储器阵列的工艺。最后，形成对外围器件与存储器单元的电气接触结构，并完成具有后段工艺金属连接的3D存储器器件。

在3D存储器阵列的制作期间，诸如NH₃、O₂、CH₄、SiH₄等化学气体用于各种薄膜沉积或蚀刻。在高温(例如700℃及其以上)或在存在强电场(例如高DC偏压或高RF偏压)时，气体物质可被离子化并产生大量的离子，诸如氢离子(H⁺)或氧离子(O^2-)等。外围器件可以在用于3D存储器阵列的工艺之前由一个或多个电介质层保护。

为降低每位成本，临界特征的尺寸被积极地缩小，包括外围的总区域与位于外围与核心之间的边界区域，其原因在于这些区域并未对存储器容量有贡献。若是外围器件太靠近3D存储器阵列区块，则外围器件可能遭受性能降低和/或可靠性降级。举例来说，在MOSFET(金属氧化物半导体场效应晶体管)中的较高的泄漏电流和/或阀值电压(V_t)的偏移将成为问题。此效应可起因于离子或粒子(例如H⁺或O^2-)沿针对存储器阵列的高温工艺中沿着保护电介质层的边界接口的横向扩散。器件性能和/或可靠性的改变的量取决于电路布局以及从外围器件到存储器阵列的距离、以及用于制作存储器阵列的工艺条件(例如温度、气体浓度等)，这导致外围电路性能与存储器功能的不确定性。

本公开内容的各个实施例提供用于保护3D存储器器件的外围电路和器件的方法与结构。在本公开内容中，附加的电介质间隙壁被形成在保护电介质层的侧壁上，这避免离子或粒子在后续工艺中可能的扩散或腐蚀。因此，所公开的方法与结构可通常在芯片设计与生产上改善外围电路的性能与可靠性。

图1图示示例性三维(3D)存储器结构100的剖视示意图，其中3D存储器结构包括具有第一区103、第二区105以及第三区106的衬底101，第一区103具有外围器件，且第三区106在第一区103与第二区105之间。如本文所使用地，第一区还指的是存储器的“外围”或“外围区”，且第二区还指的是存储器的“阵列”、“阵列区块”或“阵列区”(一个或多个阵列区块可以被形成在此区中)。如本文所使用地，第三区还指的是“边界”，即位于存储器的外围103与阵列105之间的区域。

依据本公开内容的一些实施例，形成3D存储器结构100包括在外围103中形成外围器件、在阵列105中形成有源器件区域以及在衬底101上的边界106中形成一个或多个隔离结构。

在一些实施例中，被用于3D存储器结构100的衬底101包括用于支持3D存储器器件的任何适合的材料。例如，衬底101可以包括硅、硅锗(SiGe)、碳化硅、绝缘体上硅(siliconon insulator，SOI)、绝缘体上锗(germanium on insulator，GOI)、玻璃、氮化镓、砷化镓等和/或上述各项的组合。

外围103可以包括任何适合的半导体器件，例如，金属氧化物半导体场效应晶体管(MOSFET)、二极管、电阻、电容等。外围103中的半导体器件可以用于设计支持存储器核心的储存功能的数字、模拟和/或混合信号电路，例如，列译码器和行译码器、驱动器、页缓冲器、感测放大器、时序与控制电路。在半导体器件中，P型MOSFET和/或N型MOSFET广泛地实现于外围电路设计中，并在本公开内容的描述中作为示例。然而，外围器件并不限为MOSFET。例如二极管、电阻、电容、电感器等其它外围器件的结构可以在MOSFET制作期间通过不同掩模设计与布局来同时形成。为了形成除了MOSFET之外的外围器件，可以在MOSFET的工艺流程中增加或修改工艺步骤，例如用以获得不同掺杂剂轮廓、薄膜厚度或材料堆叠等的工艺。在一些实施例中，除了MOSFET之外的外围器件，还可以利用附加的设计和/或光刻掩模等级来制作，以达到特定的电路需求。

外围MOSFET 107可以是P沟道型MOSFET或N沟道型MOSFET的任一者，且可以包括但不限于是由浅沟槽隔离(STI)109(也可称为隔离结构)围绕的有源器件区域、利用进行N型掺杂或P型掺杂在有源器件区域中形成的阱111、以及包括栅极电介质、栅极导体和/或栅极硬掩模的栅极堆叠113。外围MOSFET 107还可以包括源极/漏极延伸和/或晕圈(halo)区115、栅极间隙壁117以及位于栅极堆叠113的每一侧的源极/漏极119。外围MOSFET 107还可以包括位于源极/漏极的顶部中的硅化物接触区域(未示出)。其它已知的器件也可以形成于外围区中。外围器件(例如P型MOSFET和/或N型MOSFET)的结构与制作方法对本领域技术人员为已知的。

STI 109可以通过使用光刻与蚀刻对衬底进行图案化、填入绝缘材料以及将绝缘材料抛光以在衬底101上形成共平面表面来形成。用于STI 109的绝缘材料可以包括氧化硅、氮氧化硅、TEOS、低温氧化物(low-temperature oxide，LTO)、高温氧化物(hightemperature oxide，HTO)、氮化硅等。用于STI 109的绝缘材料可以使用诸如化学气相沉积(CVD)、物理气相沉积(PVD)、等离子增强CVD(PECVD)、低压化学气相沉积(LPCVD)、高密度等离子(HDP)化学气相沉积、快速热化学气相沉积(RTCVD)、有机金属化学气相沉积(MOCVD)、原子层沉积(atomic layer deposition，ALD)、溅镀、热氧化或氮化、使用加热系统(furnace system)的CVD、任何其它适合的沉积方法和/或上述各项的组合之类的技术来设置。形成STI 109还可以包括高温退火步骤，用以提高所设置的绝缘材料的密度，以便提升电隔离。如对本领域技术人员而言显而易见的，也可使用其它STI结构。

外围MOSFET 107在平行于衬底101的表面的平面中被STI 109围绕。STI 109的深度和/或阱111的深度决定外围MOSFET 107的有源器件区的垂直尺寸。外围MOSFET 107的有源器件区可以具有在衬底101上的超过约200纳米的厚度。在一些实施例中，外围MOSFET107的有源器件区可以具有在衬底101上的小于约200纳米的厚度。举例来说，外围MOSFET的有源器件区的厚度可以是在SOI衬底上的最高半导体厚度的厚度，并可以小约50纳米，其中下方埋入的氧化物可以作为附加的器件隔离。

外围MOSFET 107的阱111可以包括针对N沟道型MOSFET的P型掺杂以及针对P沟道型MOSFET的N型掺杂，分别称为P型阱与N型阱。阱111的掺杂剂轮廓和浓度会影响外围MOSFET 107的器件特性。对于具有低阀值电压(V_t)的MOSFET器件而言，阱111可以以较低浓度被进行掺杂，且可以形成低压P型阱或低压N型阱。对具有高V_t的MOSFET而言，阱111可以以较高浓度被进行掺杂，且可以形成高电压P型阱或高电压N型阱。在一些实施例中，为了提供对P型衬底101的电隔离，对于具有高V_t的N沟道型MOSFET，较深的N型阱111n可以被形成在高电压P型阱111p下。

形成N型阱可以包括任何适合的N型掺杂剂，诸如磷、砷、锑等和/或上述各项的任何组合。形成P型阱可以包括任何适合的P型掺杂剂，例如硼。掺杂剂的加入可以通过离子注入并随后进行活化退火、或者通过在针对有源器件区的外延期间进行原位掺杂(in-situdoping)，来实现。

外围MOSFET 107的栅极堆叠113可以通过“先栅极(gate first)”方案来形成，其中栅极堆叠113是在形成源极/漏极之前被设置并图案化的。外围MOSFET 107的栅极堆叠113也可以通过“置换(replacement)”方案来形成，其中，可以先形成牺牲栅极堆叠，然后在形成源极/漏极之后将其置换为高k电介质层和栅极导体。

在一些实施例中，栅极电介质可以由氧化硅、氮化硅、氮氧化硅和/或高k电介质薄膜(诸如氧化铪膜、氧化锆膜、氧化铝膜、氧化钽膜、氧化镁膜、氧化镧膜和/或上述各项的组合)构成。栅极电介质可以通过任何适合的方法设置，任何适合的方法诸如是CVD、PVD、PECVD、LPCVD、RTCVD、溅镀、MOCVD、ALD、热氧化或氮化、使用加热系统的CVD、任何其它适合的沉积方法、和/或上述各项的组合。

在一些实施例中，栅极导体可以由诸如钨、钴、镍、铜或铝、和/或上述各项的组合之类的金属制成。在一些实施例中，栅极导体也可以包括导电材料，诸如氮化钛(TiN)、氮化钽(TaN)等。栅极导体可以由任何适合的沉积方法(例如，溅镀、热蒸镀、电子束蒸镀、ALD、PVD和/或上述各项的组合)所形成。

在一些实施例中，栅极导体也可以包括多晶半导体，诸如多晶硅、多晶锗、多晶锗硅以及任何其它适合材料、和/或上述各项的组合。在一些实施例中，多晶材料可以加入任何类型的掺杂剂，诸如硼、磷或砷等。在一些实施例中，栅极导体还可以是非晶半导体。

在一些实施例中，栅极导体可以由包括WSi_X、CoSi_X、NiSi_X或AlSi_X等的金属硅化物制成。形成金属硅化物材料可以包括使用与上述技术类似的技术形成金属层以及多晶半导体。形成金属硅化物还可以包括在已沉积的金属层与多晶半导体层上施以热退火工艺，然后移除未反应的金属。

栅极间隙壁117可以通过设置绝缘材料并随后进行非等向性蚀刻所形成。用于栅极间隙壁117的绝缘材料可以是任一种绝缘体，包括氧化硅、氮化硅、氮氧化硅、TEOS、LTO、HTO等。可以使用诸如CVD、PVD、PECVD、LPCVD、RTCVD、MOCVD、ALD、溅镀、使用加热系统的CVD、任何其它适合的沉积方法、和/或上述各项的组合之类的技术来设置栅极间隙壁117。对栅极间隙壁117进行非等向性蚀刻包括进行干蚀刻，例如反应性离子蚀刻(reactive ionetching，RIE)。

位于源极/漏极119之间的栅极堆叠113的长度L是MOSFET的重要特征。栅极长度L决定MOSFET的驱动电流的大小，并因此针对逻辑电路而言被积极地缩小。栅极长度L可以小于约100纳米。在一些实施例中，栅极长度可以在介于约5纳米到30纳米之间的范围中。对具有此小尺寸的栅极堆叠进行图案化非常具有挑战性，且可以使用包括光学邻近修正、双重曝光和/或双重蚀刻、自对准双重图案化等的技术。在一些实施例中，虚置栅极113d可以由相同材料制成，并利用与栅极堆叠113相比相同的工艺来形成。然而，虚置栅极113d并未对外围电路提供电气功能。

在一些实施例，外围MOSFET 107的源极/漏极119可以掺入有高浓度掺杂剂。针对N型MOSFET，针对源极/漏极119的掺杂剂可以包括任何适合的N型掺杂剂，诸如磷、砷、锑等、和/或上述各项的任何组合。对于P型MOSFET，针对源极/漏极119的掺杂剂可以包括任何适合的P型掺杂剂，例如硼。掺杂剂的掺入可以通过离子注入以及随后的掺杂剂活化退火来达成。外围MOSFET的源极/漏极119可以由与衬底101相比相同的材料所制成，例如硅。在一些实施例中，外围MOSFET 107的源极/漏极119可以由与衬底101相比不同的材料制成，以实现高性能。举例来说，在硅衬底上，P型MOSFET的源极/漏极119可以包括SiGe，且N型MOSFET的源极/漏极119可以包括碳掺入。形成具有不同材料的源极/漏极119可以包括对在源极/漏极区域中的衬底材料进行回蚀，以及使用诸如外延的技术设置新的源极/漏极材料。针对源极/漏极119进行掺杂还可以通过在外延期间进行原位掺杂来实现。

外围MOSFET 107还可以沿着栅极堆叠113的每一侧具有可选的源极/漏极延伸和/或晕圈区115。源极/漏极延伸和/或晕圈区115位于栅极堆叠下的有源器件区内，且是主要被实现用于提升对沟道长度小于约0.5微米的外围MOSFET 107的短沟道控制的。形成源极/漏极延伸和/或晕圈区115虽可以类似于形成源极/漏极119，但可以使用不同的注入条件(例如，剂量、角度、能量、种类等)，以获得优化的掺杂轮廓、深度或浓度。

由于3D存储器器件在低信噪条件下进行操作，因此在外围中的半导体器件需具有可靠的性能以及低泄漏电流。举例来说，在感测放大器中，外围晶体管需具有优异的阀值电压(V_t)匹配。在列或行译码器中，晶体管需提供较高的偏压，以便驱动存储器单元。为了实现快速从存储器阵列快速读取以及写入至存储器阵列，外围器件还需具有有良好的短沟道控制的高性能(例如，高驱动电流)。

为满足外围电路的不同功能的需求，可以制作具有不同的结构与特性的MOSFET。举例来说，具有较厚的栅极电介质层(诸如SiO₂和/或HfO₂)的MOSFET可以被实现用于具有高电压偏置的应用中。在另一示例中，栅极堆叠可以包括单功函数金属与双高k电介质材料，以使MOSFET具有不同V_t。

外围MOSFET 107可以被形成在具有平面的有源器件区的衬底101上(如图1所示)，其中MOSFET的沟道的方向与电流流向平行于衬底的顶表面101s。在一些实施例中，外围MOSFET 107还可以形成于具有3D有源器件区的衬底101上，例如所谓的“FINFET”，其形状类似“鳍(FIN)”(未示出)，其中，MOSFET的栅极堆叠缠绕FIN，且MOSFET的沟道沿着FIN的三侧(栅极下方的顶部与两个侧壁)布设。用于FINFET器件的结构与方法对本领域技术人员而言为已知的，且在本公开内容中不再进一步讨论。

外围器件的结构与制作工艺并不限于上述的结构与工艺。也可以在任何所述工艺之前、之后或之前进行其它工艺步骤。所述工艺的序列也可以以不同的顺序，并且工艺步骤可以被省略，并可以是任何组合形式，如对本领域普通技术人员而言显而易见地。

3D存储器结构100的阵列105(如图1所示)也包括一个或多个隔离结构，诸如STI109a与阱111a。阵列105中的STI 109a可以类似于外围103中的STI 109，且可以使用相同工艺以相同时间来形成。在一些实施例中，如果形成STI 109a可以是在分开的工艺步骤中和/或使用不同的光刻掩模来执行的时，那么阵列105中的STI 109a相较于外围103的STI 109可以具有不同深度或填充材料。针对阵列105的有源器件区是在平行于衬底的顶表面101s的平面上被STI 109a围绕的。

阱111a形成于阵列105的有源器件区中。阱111a可以包括高电压P型阱与深N型阱，类似于外围103中针对具有高V_t的N沟道型MOSFET的111p与111n，并可以使用相同工艺以相同时间来形成。阵列105的阱111a还可以具有与外围103中的阱111相比不同的掺杂剂轮廓(例如，深度、浓度、掺杂剂种类等)，且可以通过分开的注入步骤和/或光刻掩模来形成。阵列105可以包括一个或多个阱111a，其中，阱111a可以与一个或多个STI109a分隔开。具有多个阱110a的阵列可具有类似的掺杂轮廓或可以具有不同的掺杂轮廓。

边界106将外围103与阵列105分隔开，且包括隔离结构，诸如STI 109。在一些实施例中，边界106还可以包括虚置栅极113d，用以改善在进行栅极堆叠图案化时的工艺变化。虚置栅极113d不提供电气功能。

在完成外围器件的前段工艺(front-end-of-line)之后，可以形成图1中的3D存储器结构100。

参考图2，第一电介质层232可以被设置在衬底101上的3D存储器结构(如图1所示)之上，在包括外围103、边界106以及阵列105的区域中。如本文所使用地，第一电介质层还指“第一保护性层”。第一电介质层232可以具有在介于约10纳米到约100纳米之间的范围中。在一些实施例中，第一电介质层232具有介于约20纳米到约40纳米之间的厚度。

在一些实施例中，第一电介质层232可以包括任何适合的绝缘材料，例如氮化硅或氮氧化硅。在一些实施例中，第一电介质层232还可以包括高k电介质材料，例如氧化铪膜、氧化锆膜、氧化铝膜、氧化钽膜或氧化镧膜。

第一电介质层232的形成可以包括任何适合的沉积方法，诸如CVD、PVD、PECVD、LPCVD、RTCVD、溅镀、MOCVD、ALD、使用加热系统的CVD、和/或上述各项的组合。

在边界106以及外围103和阵列105的相邻区域周围的区域235是本公开内容的着眼点，并将详细图示于针对后续的工艺步骤的图3-8中。为了示例性的图示目的，显示出了外围MOSFET 107、虚置栅极113d、STI 109与109a、区域235中的阱111a，且并未代表接近边界106的其它结构和/或器件的详尽的可能性。

参考图3，阻挡层342被设置于第一电介质层232的顶部。在一些实施例中，在设置阻挡层342之后，进行平坦化工艺，以形成晶圆级的平坦顶表面342t。在平坦化之后，阻挡层342的顶表面342t被布设于外围103或边界106中的栅极堆叠113与虚置栅极113d之上。阻挡层342具有在介于约0.2微米到约2微米之间的范围中的厚度。在一些实施例中，阻挡层342的厚度在介于约0.5微米到约0.9微米之间的范围中。

在一些实施例中，阻挡层342可以包括不同于第一电介质层232的任何适合的绝缘体，例如，氧化硅、TEOS、旋涂玻璃(spin-on-glass)、掺杂了硼或磷的氧化硅等、和/或上述各项的组合。阻挡层342的形成可以包括任何沉积方法，诸如CVD、PVD、PECVD、LPCVD、RTCVD、高密度等离子(HDP)CVD、使用加热系统的CVD、溅镀、旋涂涂布(spin-on-coating)等、和/或上述各项的组合。平坦化工艺可以包括化学机械抛光(CMP)。

参考图4，使用光刻与蚀刻来移除存储器阵列105中的阻挡层342的一部分，以形成阻挡层的侧壁342s并暴露第一电介质层232的一部分。用于图案化阻挡层342的掩模(未示出)可以包括光阻、硬掩模或上述各项的组合。图案化掩模可以在蚀刻阻挡层342之后被移除，或可以被保留作为下一艺步骤中的蚀刻掩模(如图5所示)并于其后被移除。阻挡层342的剩余部分覆盖包括外围103的至少一区域。在一些实施例中，阻挡层342的剩余部分还可以覆盖边界106的至少一部分。在一些实施例中，阻挡层342的剩余部分还可以覆盖阵列105的有源器件区的部分，例如阱111a的部分。

在一些实施例中，阻挡层的侧壁342s可以是笔直的，也就是垂直于衬底的顶表面101s。在一些实施例中，阻挡层的侧壁342s与衬底的顶表面101s之间的角度α可以稍微大于或小于90度。在一些实施例中，角度α可以位于60度到120度的范围中。对阻挡层342进行蚀刻可以包括进行干蚀刻，例如使用诸如CF₄、CHF₃、C₂F₆或C₃F₆等的蚀刻剂进行反应性离子蚀刻(RIE)。在一些实施例中，对阻挡层342进行蚀刻还可以包括进行湿化学蚀刻，例如结合RIE的HF、缓冲氧化物蚀刻剂(buffered-oxide-etchant，BOE)等。对阻挡层342的蚀刻工艺可以对第一电介质层232具有选择性。换言之，将阻挡层342的部分移除包括以第一蚀刻速率蚀刻阻挡层342以及以第二蚀刻速率蚀刻第一电介质层232，其中，第一蚀刻速率大于第二蚀刻速率。因此，在针对阻挡层342的蚀刻工艺期间，第一电介质层232可以作为蚀刻停止层。通过蚀刻停止，阵列105中的衬底的顶表面101s可以避免在RIE反应室中暴露于蚀刻化学剂或等离子，并可以在对阻挡层342进行图案化期间免受破坏。

参考图5，移除第一电介质层232的所暴露的部分，以形成第一电介质层的侧壁232s以及第一电介质层的剩余部分。暴露了存储器阵列105中的衬底的顶表面101s的一部分。藉此，形成了3D存储器结构500。

在一些实施例中，将衬底的顶表面101s暴露可以包括暴露衬底101上的电介质膜548。电介质膜548可以是在例如STI、栅极电介质或栅极间隙壁等的外围器件的工艺期间形成的任何电介质材料，例如氧化硅。在一些实施例中，将衬底的顶表面101s暴露包括移除阵列105中的电介质膜548的一部分以及暴露衬底101的半导体材料。

对第一电介质层232进行图案化可以是使用与对阻挡层342进行图案化相比相同的掩模(图未示)来实现的。图案化掩模可以在蚀刻第一电介质层232之后被移除。在一些实施例中，对第一电介质层232进行图案化还可以使用阻挡层342作为硬掩模。对第一电介质层232进行蚀刻可以包括进行干蚀刻，例如，使用诸如O₂/N₂/CF₄、NF₃、C₄F₈、CHF₃等、和/或上述各项的组合的蚀刻剂进行反应性离子蚀刻(RIE)。在一些实施例中，对第一电介质层232进行蚀刻还可以包括湿化学蚀刻，例如亚磷酸(phosphorus acid)、氢氟酸(hydrofluoricacid)或氢氟酸与乙二醇(ethylene glycol)的混合物等。

在形成3D存储器结构500之后，形成第一电介质层的侧壁232s。依据被用于进行蚀刻的技术，第一电介质层的侧壁232s可以与阻挡层的侧壁342s共线。在一些实施例中，第一电介质层的侧壁232s的轮廓可以包括在阻挡层342下方的底切(undercut)或在衬底的顶表面101s上方的底切(参考图5的嵌入图中的虚线)。这些底切可以降级第一电介质层232作为针对粒子或离子的扩散阻挡的能力，其中，粒子或离子例如是氢(H⁺)或氧(O^2-)等。此外，两个材料层之间的接口处的原子键合(bonding)会比一个材料层内部的原子键合弱。因此，粒子或离子可以沿着第一电介质层232的顶表面551与下表面553扩散。如果使用存储器结构500制作3D存储器阵列，那么外围MOSFET 107可能在外围MOSFET 107与阻挡层的侧壁342s之间的间距“d”小于10微米的情况下遭遇较高的泄漏电流。

参考图6，第二电介质层652被设置于3D存储器结构500之上(如图5所示)，覆盖了结构500的所有表面，且第二电介质层652具有在剩余阻挡层的顶表面342t上的厚度“a”，并具有在阻挡层的侧壁342s上的厚度“b”。第二电介质层652的厚度“b”取决于阻挡层的侧壁342s的轮廓、角度α、和/或被用于第二电介质层652的沉积技术。第二电介质层652的厚度“b”可以厚于或薄于水平表面(例如阻挡层的顶表面342t与衬底的顶表面101s)上的厚度“a”。在一些实施例中，第二电介质层652的厚度“b”可以与厚度“a”相同，且是所谓的在3D存储器结构500上的“一致性的(conformal)”沉积。第二电介质层652的厚度“a”可以在介于约40纳米到约60纳米之间的范围中。第二电介质层652的高度“H”取决于阻挡层342和/或第一电介质层232的厚度。在一些实施例中，第二电介质层652的高度“H”大于在水平表面上的第二电介质层652的厚度“a”。

在一些实施例中，第二电介质层652可以包括任何适合的绝缘材料，例如氮化硅、氮氧化硅、氧化硅、和/或上述各项的组合。在一些实施例中，第二电介质层652还可以包括高k电介质材料，例如氧化铪膜、氧化锆膜、氧化铝膜、氧化钽膜或氧化镧膜。在一些实施例中，第二电介质层652还可以包括半导体材料，例如非晶硅或多晶硅等。第二电介质层652可以包括一个或多个材料层及形成材料堆叠。被用于设置第二电介质层652的技术可以包括任何适合的沉积方法，诸如CVD、PVD、PECVD、LPCVD、RTCVD、溅镀、MOCVD、ALD、使用加热系统的CVD、和/或上述各项的组合。

在一些实施例中，对第二电介质层652进行设置包括在第一电介质层的侧壁232s上设置第二电介质层652(参考图6的嵌入图)。第二电介质层652可以与第一电介质层232直接接触。在一些实施例中，第二电介质层652还可以填充第一电介质层232的顶表面551和/或下表面553上的可能的底切的一部分。在一些实施例中，第一电介质层232与第二电介质层652之间的接口没有包括空气间隙。

参考第7A图，使用非等向性蚀刻来移除水平表面(例如，阻挡层的顶表面342t与衬底的顶表面101s)上的第二电介质层652，以在阻挡层的侧壁342s与第一电介质层的侧壁232s上形成电介质间隙壁652s。如本文所使用地，电介质间隙壁还指的是“保护性间隙壁(protective spacer)”。3D存储器结构700包括具有暴露的顶表面101s的阵列105以及由第一电介质层232、阻挡层342与电介质间隙壁652s保护的外围103。电介质间隙壁652s的位置对应于阻挡层的侧壁342s的位置，并可以由在对阻挡层342进行图案化时的设计布局与光刻来定义。在一些实施例中，电介质间隙壁652s可以位于外围103的外侧边缘。为了获得对外围的较好保护，电介质间隙壁652s可以被置于边界106中或阵列105中。

为形成电介质间隙壁652s进行非等向性蚀刻可以包括进行干蚀刻，例如，使用诸如O₂/N₂/CF₄、NF₃、CHF₃、C₄F₈等、和/或上述各项的组合的蚀刻剂进行RIE。非等向性RIE可以包括低压等离子系统，用以增加离子的平均自由程(mean-free path)并降低随机散射。在非等向性蚀刻期间，离子在垂直于衬底的顶表面101s的垂直方向上撞击3D存储器结构700。在一些实施例中，第二电介质层652的高度“H”(如图6所示)可以大于水平表面(例如，阻挡层的顶表面342t与衬底的顶表面101s)上的第二电介质层652的厚度“a”。因此，水平表面上的第二电介质层652可以在阻挡层的侧壁342s剩余有第二电介质层652的同时被移除，这形成了具有高度“h”以及邻近于第一电介质层232的底部厚度“c”的电介质间隙壁652s。如本文所使用地，为简化说明，电介质间隙壁652s的底厚度“c”还指的是“厚度”。

电介质间隙壁652s的高度“h”与厚度取决于阻挡层342的厚度以及第二电介质层652的初始侧壁厚度“b”。电介质间隙壁652s的高度“h”与厚度还可以取决于阻挡层342s的侧壁轮廓。电介质间隙壁652s的高度“h”与厚度可以进一步取决于RIE工艺条件，例如，过度蚀刻时间(over-etch time)、离子方向角度、压力、DC偏置电压以及RF电源等。为了保护外围电路，电介质间隙壁652s具有较厚的厚度是优选的。在一些实施例中，电介质间隙壁652s具有在介于约40纳米到约60纳米之间的范围中的厚度。

在形成电介质间隙壁652s之后，例如外围MOSFET 107的外围器件可以在不降级性能或可靠性的情况下被置于较靠近阵列105。在一些实施例中，在不对外围器件具有负面影响的情况下，从外围MOSFET 107的栅极堆叠113至电介质间隙壁652s的侧壁的间距“d”可以小于约10微米。如本文所使用地，间距“d”还指的是外围器件与存储器阵列之间的间距。在一些实施例中，外围器件与存储器阵列之间的间距“d”可以小于约5微米。在一些实施例中，外围器件与存储器阵列之间的间距“d”可以小于约3微米。

在一些实施例中，在第一电介质层的侧壁232s与阻挡层的侧壁342s上形成电介质间隙壁652s，这阻挡了粒子或离子横向沿第一电介质层的顶表面551和/或下表面553的可能扩散。在一些实施例中，电介质间隙壁652s还可以形成于衬底的顶表面101s，其中，衬底的顶表面101s可以被在外围器件的制作期间形成的例如氧化硅的电介质膜548覆盖(参考7A图的嵌入图)。

在一些实施例中，阵列105中的电介质膜548的部分可以在设置第二电介质层652之前被移除。在此示例中，电介质间隙壁652s还可以形成在电介质膜的侧壁548s上(参考第7B图)以及在衬底的顶表面101s上，其中，衬底的顶表面101s可以包括衬底101的半导体材料。

在一些实施例中，电介质间隙壁625s可以形成于阻挡层的侧壁342s上以及在第一电介质层232的顶表面上(参考第7C图)。在此示例中，第二电介质层652的沉积是在对阻挡层342进行图案化之后进行的。在阻挡层的侧壁342s上形成电介质间隙壁652s之后，可以移除阵列105中的第一电介质层232的一部分。将第一电介质层232移除可以包括：使用阻挡层342与电介质间隙壁652s作为图案化硬掩模来进行干蚀刻。

在一些实施例中，可以在形成外围器件之后以及在设置第一电介质层232之前移除电介质膜548(参考第7D图)。在此示例中，第一电介质层232可以直接形成于衬底的顶表面101s上，其中，衬底的顶表面101s包括衬底101的半导体材料。在此示例中，电介质间隙壁652s形成于阻挡层的侧壁342s以及第一电介质层的侧壁232s上，并形成于衬底的顶表面101s上。

在一些实施例中，在形成如图7C所示的保护性结构之后，可以在针对3D存储器阵列的制作工艺之前移除电介质膜548的一部分，以暴露衬底的顶表面101s的一部分。图7E显示了示例性结构。衬底的顶表面101s可以包括衬底101的半导体材料，诸如硅或硅锗等。移除电介质膜548的部分可以包括诸如进行干蚀刻或进行湿化学蚀刻的技术，类似于被用于蚀刻阻挡层342的技术。

在一些实施例中，当电介质膜548在形成外围器件之后以及在设置第一电介质层232之前被移除时，第一电介质层232可以直接形成于衬底的顶表面101s上。电介质间隙壁652s还可以被形成在如图7F所示的第一电介质层232的顶部。在此示例中，对第一电介质层232进行蚀刻可以在使用与如在图7C中所述的技术相似的技术形成电介质间隙壁652s之后被执行。

在形成3D存储器结构700(在图7A-7F中)之后，3D存储器阵列的制作可以继续开始于：例如形成底部阻挡层和多个交替布置的电介质层堆叠。

图8图示示例性半导体存储器器件800的剖视示意图。半导体存储器器件800包括具有第一区103、第二区105以及第三区106的衬底101，第一区103具有诸如外围MOSFET 107的外围器件，第二区105具有一个或多个诸如3D阵列结构860的存储器阵列，且第三区106在第一区103与第二区105之间。半导体存储器器件800还包括保护性结构862，其中，保护性结构862包括第一电介质层232与被设置在第一电介质层232上的阻挡层342。第一电介质层232和阻挡层342的每一者各自可以具有侧壁232s/342s。保护性结构862还包括被形成在阻挡层的侧壁342s和第一电介质层的侧壁232s上的电介质间隙壁652s。保护性结构862可以被设置于第一区103之上且被设置于第三区106的至少一部分之上。在一些实施例中，保护性结构862可以被设置于第一区103之上、被设置于第三区106之上且被设置于第二区105的至少一部分之上。因此，电介质间隙壁652s可以被置于阵列105中的有源器件区中(如图8所示)。电介质间隙壁652s还可被置于阵列105中的STI 109的隔离结构上或者外围103与阵列105之间的边界106中。

在一些实施例中，保护性结构862可以包括第一电介质层232和被设置在第一电介质层232上的阻挡层342，其中，阻挡层342可以具有侧壁342s。保护性结构862还可以包括被形成在阻挡层的侧壁342s上和在第一电介质层232的顶表面上的电介质间隙壁652s，其中，保护性结构862被设置在第一区103之上且被设置在第三区106的至少一部分之上。

3D阵列结构860包括在阵列(例如，阵列阱111a)中有源器件区域之上的底部阻挡层864、位于底部阻挡层864之上的下部选择性栅极电极866的分层(tier)、以及堆叠在下部选择性栅极电极866的顶部的控制栅极电极870的多个分层(用以形成交替的导体/电介质堆叠)。存储器器件还可以包括在控制栅极电极870的堆叠之上布设的上部选择性栅极电极868的分层。位于栅极电极的相邻分层之间的是电介质层872。存储器器件还包括在相邻的下部选择性栅极电极866之间的衬底101的各部分中的掺杂源极线区(未示出)、以及穿过上部选择性栅极电极868、控制栅极电极870、下部选择性栅极电极866和底部阻挡层864的存储器串874。存储器串874包括在存储器串874的内表面之上的半导体层876以及被半导体层876围绕的核心填充膜878。存储器串874还可以包括在半导体层876与控制栅极电极870之间的接口处的存储器膜。3D阵列结构860还包括绝缘材料880、在上部选择性栅极电极868之上的与存储器串874连接的多条位线895b、以及与通过多个金属触点897连接到栅极电极的多个金属互连895a。栅极电极包括上部选择性栅极电极868、控制栅极电极870(例如，也可称为字线)、以及下部选择性栅极电极866。

为了图示，在图8中显示了控制栅极电极870的三个分层连同上部选择性栅极电极868的一个分层以及下部选择性栅极电极866的一个分层。控制栅极电极的各分层以及堆叠在存储器串上的存储器单元的数量可以改变。3D阵列结构860可以包括对本领域技术人员而言已知且未显示于图8中的其它结构，例如，穿过阵列触点、栅极线狭缝等。在制作针对3D阵列结构860的金属触点与金属互连期间，可以同时形成针对外围器件的金属触点897p与金属互连895p。

图9依据一些实施例图示用于形成三维存储器的外围电路与器件的保护性结构的示例性方法。方法900的工艺步骤可以被用于形成图1-8所图示的存储器器件结构。方法900所显示的工艺步骤并非详尽的，而是其它工艺步骤可以在所图示的工艺步骤之前、之后或之间被执行。在一些实施例中，示例性方法900的一些工艺步骤可以被省略，或者可以添加为简化目的而在本文未描述的其它工艺步骤。在一些实施例中，方法900的工艺步骤可以以不同的次序执行和/或可以变化。

在工艺步骤910处，半导体存储器器件的外围器件被形成在第一区中，且有源器件区形成在衬底上的第二区中。一个或多个隔离结构还同时形成在第一区与第二区之间的第三区中。第一区可以是图1所示的第一区或外围103，第二区可以是第二区或阵列105，第三区可以是第三区或边界106，且衬底可以是衬底101。外围器件包括金属氧化物半导体场效应晶体管(MOSFET)、二极管、电容、电阻等，其中MOSFET可以是图1所示的MOSFET 107中的一个或多个。MOSFET的制作对本领域技术人员而言为已知，且在本文中作为参考来概述。针对MOSFET的前段工艺包括：有源器件区域图案化、绝缘体填充和抛光(用以形成浅沟槽隔离(STI))、阱注入和掺杂剂活化退火、栅极电介质和栅极导电材料沉积、栅极堆叠图案化、源极/漏极延伸/晕圈注入以及活化退火、栅极间隙壁沉积与非等向性蚀刻、源极/漏极注入以及活化退火、以及硅化物形成。

外围MOSFET还可以被制作在“鳍(FIN)”形有源器件区上，且是所谓的“FINFET”。FINFET的工艺包括关于形成一个或多个FIN以及缠绕FIN的栅极堆叠的附加的步骤。外围MOSFET的制作还可以遵从栅极置换方案，其中，先形成牺牲栅极堆叠，然后将其置换为高k/金属栅极堆叠。针对性能提升的工艺还可以包含在外围MOSFET的制作中，例如，应力衬垫、通过源极/漏极SiGe或SiC外延等所引起的单轴向应力等。诸如二极管、电阻、电容等外围器件可以与外围MOSFET同时被制作，或与一些附加的设计等级和/或工艺步骤同时被制作。

在工艺步骤910处，阵列中的有源器件区域和边界的隔离结构可以通过形成类似于图1的STI 109a的STI区，来与外围器件同时被形成。针对存储器阵列的阱注入和掺杂剂活化退火还可以与外围器件同时被执行。针对存储器阵列的阱可以包括用于高电压应用的P型阱以及用于电气隔离或独立阱控制的在P型阱下的深N型阱(参考图1中的示例阵列阱111a)。

在工艺步骤920处，第一电介质层被设置在存储器结构上，在外围、阵列以及外围与阵列之间的边缘区域之上。第一电介质层可以是图2中的第一电介质层232(诸如氮化硅)，且可以使用例如化学气相沉积的类似技术来设置。第一电介质层可以具有介于约10纳米到约100纳米之间的厚度，特别是介于约20纳米到约40纳米之间的厚度。

在工艺步骤930处，阻挡层被设置在第一电介质层上。阻挡层可以是图3中的阻挡层342(诸如氧化硅)，且可以使用诸如高密度等离子化学气相沉积的类似技术来设置。阻挡层可以具有在介于约0.2微米到约2微米之间(特别是介于约0.5微米到约0.9微米之间)的范围中的厚度。

在工艺步骤940处，阻挡层的部分从阵列区中被移除，以形成阻挡层的侧壁与剩余部分。阵列中的第一电介质层的部分被暴露。侧壁可以是图4中的阻挡层的侧壁342s。将阻挡层的部分移除包括以掩模(例如光阻、硬掩模等)进行光刻与图案化。诸如进行干蚀刻(例如利用CF₄、CHF₃、C₂F₆或C₃F₆等进行反应性离子蚀刻(RIE))的技术可以被用于蚀刻阻挡层。湿化学(诸如HF、缓冲氧化物蚀刻剂(buffered-oxide-etchant，BOE)等可以被用作结合RIE的修剪蚀刻(touch-up etching)。在对阻挡层进行蚀刻期间，第一电介质层可以用作蚀刻停止，以保护阵列区中的衬底的顶表面。

在工艺步骤950处，第一电介质层的部分从阵列区中被移除，以形成第一电介质层的侧壁与剩余部分。阵列中的衬底的顶表面的部分被暴露。侧壁可以是图5中的第一电介质层的侧壁232s。对第一电介质层进行蚀刻可以包括进行干蚀刻，例如，使用诸如O₂/N₂/CF₄、NF₃、C₄F₈、CHF₃等、和/或上述各项的组合的蚀刻剂进行RIE。对第一电介质层进行蚀刻还可以包括进行湿化学蚀刻，例如，亚磷酸、氢氟酸或氢氟酸与乙二醇的混合物等。

在工艺步骤960处，第二电介质层被设置在存储器结构之上，例如，在阻挡层的剩余部分、阻挡层的侧壁和第一电介质层的侧壁、以及衬底的顶表面的所暴露的部分上。第二电介质层可以是图6中的第二电介质层652，诸如氮化硅，且可以使用诸如等离子增强化学气相沉积或任何使用加热系统的化学气相沉积的类似技术被设置。

在工艺步骤970处，电介质间隙壁被形成在阻挡层的剩余部分的侧壁和第一电介质层的侧壁上。电介质间隙壁可以是图7A中的电介质间隙壁652s。形成电介质间隙壁可以包括非等向性蚀刻，例如，使用诸如O₂/N₂/CF₄、NF₃、CHF₃、C₄F₈、和/或上述各项的组合的蚀刻剂进行RIE。在一些实施例中，电介质间隙壁具有在介于约40纳米到约60纳米之间的范围中的厚度。

在一些实施例中，电介质间隙壁被形成在阻挡层的侧壁和第一电介质层的侧壁上，且在衬底上的电介质膜的顶部(参考图7A的嵌入图)，其中，电介质膜可以是图7A中的电介质膜548，且可以在诸如STI、栅极电介质或栅极间隙壁的外围器件的制作期间被形成在阵列区域中的衬底的顶表面上。

在一些实施例中，在阵列区域中的衬底的顶表面上的电介质膜可以在于工艺步骤950处移除阵列中的第一电介质层的部分之后被移除。可以暴露衬底的顶表面的一部分，其中，衬底的顶表面包括衬底的半导体材料。然后，可以将第二电介质层设置在阻挡层的剩余部分、阻挡层的侧壁、第一电介质层的侧壁和电介质膜的侧壁、以及衬底的被暴露的顶表面上(类似于工艺步骤960)。电介质间隙壁可以在工艺步骤970处被形成在阻挡层的侧壁、第一电介质层的侧壁和电介质膜的侧壁上，且在衬底的顶表面上(参考图7B)。

在一些实施例中，电介质间隙壁可以被形成在阻挡层的侧壁和第一电介质层的顶表面上(参考图7C)。在此示例中，第二电介质层可以在于工艺步骤940处移除阻挡层的部分之后被设置。在电介质间隙壁形成之后，可以在阻挡层和电介质间隙壁可以被用作图案化硬掩模时移除阵列区中的第一电介质层的部分。工艺序列可以被修改为工艺步骤940、960、970以及接下来的950。

在一些实施例中，电介质间隙壁可以被形成在阻挡层的侧壁和第一电介质层的侧壁上且在衬底的顶表面上(参考图7D)，其中，衬底的顶表面可以包括衬底的半导体材料。在此示例中，在外围器件的制作期间(例如，在STI、栅极堆叠或栅极间隙壁等的工艺期间)形成的电介质膜的部分可以在于工艺步骤920处的第一电介质层沉积之前从阵列区中被移除。在工艺步骤920处，第一电介质层可以被设置于外围和衬底的顶表面的被暴露的部分之上，其后进行本文所描述的剩余工艺。

在一些实施例中，电介质间隙壁可以被形成在阻挡层的侧壁上且在第一电介质层的顶表面上，其中，衬底的顶表面的部分被暴露(参考图7E)。用于形成此结构的方法首先遵照在本文描述的针对在图7C中描述的结构的工艺步骤，例如按类似于940、960、970与950的工艺序列。在形成电介质间隙壁与移除阵列区中的第一电介质层的部分之后，可以使用蚀刻工艺以移除电介质膜的部分并暴露衬底的顶表面的部分。蚀刻工艺可以是任何适合的干蚀刻，例如利用CF₄、CHF₃、C₂F₆或C₃F₆等进行反应性离子蚀刻(RIE))。蚀刻工艺还可以包括湿化学蚀刻(诸如氢氟酸)、或干蚀刻与湿蚀刻的任何组合。阻挡层、电介质间隙壁和/或第一电介质层可以被用作针对进行此种蚀刻的硬掩模。

在一些实施例中，电介质间隙壁可以被形成在阻挡层的侧壁上且在第一电介质层的顶表面上，其中，第一电介质层可以直接被形成在衬底的顶表面上(参考图7F)。为了制作此结构，可以在第一电介质层沉积之前从阵列区中移除电介质膜的部分。并且，类似于在本文描述的针对图7C所示结构的方法，可以在形成电介质间隙壁之后移除阵列区中的第一电介质层的部分。

在工艺步骤980处，以诸如沉积底部阻挡层、形成具有交替的电介质堆叠的阶梯结构、形成穿过交替的电介质堆叠的垂直存储器沟道和存储器膜、形成栅极线狭缝并将交替的电介质堆叠置换为交替的导体/电介质堆叠、以及形成针对阵列和外围器件的金属触点/互连之类的工艺，继续针对三维存储器阵列的制作。图8显示了示例性三维存储器器件。

在一些实施例中，半导体存储器器件包括具有第一区、第二区以及第三区的衬底，第一区具有外围器件，第二区具有一个或多个存储器阵列，且第三区在第一区与第二区之间。半导体存储器器件还包括针对外围器件的保护性结构。半导体存储器器件的针对外围器件的保护性结构包括第一电介质层以及被设置在第一电介质层上的阻挡层。半导体存储器器件的针对外围器件的保护性结构还包括在阻挡层的侧壁和第一电介质层的侧壁上形成的电介质间隙壁，其中，保护性结构被设置在第一区与第三区的至少一部分之上。

在一些实施例中，半导体存储器器件包括具有第一区、第二区以及第三区的衬底，第一区具有外围器件，第二区具有一个或多个存储器阵列，且第三区位于第一区与第二区之间。半导体存储器器件还包括针对外围器件的保护性结构。半导体存储器器件的针对外围器件的保护性结构包括第一电介质层和被设置在第一电介质层上的阻挡层。半导体存储器器件的针对外围器件的保护性结构还包括在阻挡层的侧壁上且在第一电介质层的顶表面上形成的电介质间隙壁，其中，保护性结构被设置在第一区和第三区的至少一部分之上。

在一些实施例中，一种用于形成半导体存储器器件的方法包括在衬底上的第一区中形成外围器件，以及在衬底上的第二区中形成有源器件区域。用于形成半导体存储器器件的方法还包括在第一区与第二区之间的第三区中形成一个或多个隔离结构。该用于形成半导体存储器器件的方法还包括形成针对外围器件的保护性结构，其中，保护性结构包括电介质间隙壁、第一电介质层的剩余部分以及阻挡层的剩余部分，且保护性结构被设置在第一区和第三区的至少一部分之上。该用于形成半导体存储器器件的方法还包括在衬底上的第二区中形成一个或多个存储器阵列。

在一些实施例中，该用于形成针对半导体存储器器件的外围器件的保护性结构的方法还包括在衬底上设置第一电介质层，以及在第一电介质层上设置阻挡层。该方法还包括移除阻挡层的部分以形成侧壁，以及暴露第一电介质层的部分。该方法还包括移除第一电介质层的被暴露的部分以形成侧壁，以及暴露衬底的顶表面的部分。该方法还包括在阻挡层的剩余部分、阻挡层的侧壁和第一电介质层的侧壁上、以及衬底的顶表面的被暴露的部分上设置第二电介质层。该方法还包括在阻挡层的侧壁和第一电介质层的侧壁上形成电介质间隙壁。

以上对具体实施例的描述将充分揭示本公开内容的一般性质，其它人可以通过应用相关技术领域内的知识，轻易地针对各种应用将特定实施例进行调整和/或修改，而无需过度实验且不背离本公开内容的一般概念。因此，基于本文给出的公开内容及指导，这样的修改及调整仍应属于本公开内容的实施例的等价物的意思及范围内。应该理解的是，本文中的措辞或术语是为了描述的目的而非限制的目的，使得本说明书的术语或措辞将被相关领域技术人员根据公开内容及指导来解释。

以上本公开内容的实施例已借助于功能构建块来描述，该功能构建块示出了特定功能及其关系的实现。为了描述的方便，这些功能构建块的边界在本文中被任意地定义，在适当地执行所指定的功能及其关系时，可以定义替代的边界。

发明内容及摘要部分可以阐述出发明人所设想的本公开内容的一个或多个的示例实施例，但并非全部的示例实施例，并且因此并非意图以任何方式限制本公开内容及所附权利要求书。

本公开内容的广度及范围不应受上述任何示例实施例所限制，而应仅根据权利要求书及其均等价物来定义。

Claims (28)

1.一种半导体存储器器件，包括：

衬底，其具有第一区、第二区以及第三区，所述第一区具有外围器件，所述第二区具有一个或多个存储器阵列，所述第三区在所述第一区与所述第二区之间；以及

保护性结构，其针对所述外围器件，所述保护性结构包括：

第一电介质层；

阻挡层，其被设置于所述第一电介质层上；以及

电介质间隙壁，其被形成在所述阻挡层的侧壁和所述第一电介质层的侧壁上，

其中，所述保护性结构是被设置在所述第一区之上且被设置在所述第三区的至少一部分之上的。

2.根据权利要求1所述的半导体存储器器件，其中，所述保护性结构是被设置在所述第一区之上、被设置在所述第三区之上且被设置所述第二区的至少一部分之上的。

3.根据权利要求1所述的半导体存储器器件，其中，所述外围器件与所述一个或多个存储器阵列之间的间距小于10微米。

4.根据权利要求1所述的半导体存储器器件，其中，所述外围器件与所述一个或多个存储器阵列之间的间距小于5微米。

5.根据权利要求1所述的半导体存储器器件，其中，所述外围器件与所述一个或多个存储器阵列之间的间距小于3微米。

6.根据权利要求1所述的半导体存储器器件，还包括：电介质膜，其被设置于所述衬底的顶表面上，其中，所述电介质膜包括氧化硅、氮氧化硅、氮化硅或高k电介质材料。

7.根据权利要求6所述的半导体存储器器件，其中，所述电介质间隙壁还是被形成在所述电介质膜的顶部的。

8.根据权利要求6所述的半导体存储器器件，其中，所述电介质间隙壁还是被形成在所述电介质膜的侧壁上的。

9.根据权利要求1所述的半导体存储器器件，其中，所述电介质间隙壁还是被形成在所述衬底的顶表面上的。

10.根据权利要求1所述的半导体存储器器件，其中，所述电介质间隙壁包括氮化硅、氮氧化硅或高k电介质。

11.一种半导体存储器器件，包括：

衬底，其具有第一区、第二区以及第三区，所述第一区具有外围器件，所述第二区具有一个或多个存储器阵列，所述第三区在所述第一区与所述第二区之间；以及

保护性结构，其针对所述外围器件，所述保护性结构包括：

第一电介质层；

阻挡层，其被设置在所述第一电介质层上；以及

电介质间隙壁，其被形成在所述阻挡层的侧壁和所述第一电介质层的顶表面上，

其中，所述保护性结构是被设置在所述第一区之上且被设置在所述第三区的至少一部分之上的。

12.根据权利要求11所述的半导体存储器器件，其中，所述保护性结构是被设置在所述第一区之上、被设置在所述第三区之上且被设置在所述第二区的至少一部分之上的。

13.根据权利要求11所述的半导体存储器器件，其中，所述外围器件与所述一个或多个存储器阵列之间的间距小于10微米。

14.根据权利要求11所述的半导体存储器器件，其中，所述外围器件与所述一个或多个存储器阵列之间的间距小于5微米。

15.根据权利要求11所述的半导体存储器器件，其中，所述外围器件与所述一个或多个存储器阵列之间的间距小于3微米。

16.根据权利要求11所述的半导体存储器器件，还包括：电介质膜，其被设置在所述衬底的顶表面上，其中，所述电介质膜包括氧化硅、氮化硅、氮氧化硅或高k电介质材料。

17.根据权利要求16所述的半导体存储器器件，其中，所述电介质膜的部分是从所述第二区移除的。

18.根据权利要求11所述的半导体存储器器件，其中，所述第一电介质层是被设置在所述衬底的顶表面上的。

19.根据权利要求11所述的半导体存储器器件，其中，所述电介质间隙壁包括氮化硅、氮氧化硅或高k电介质。

20.一种用于形成半导体存储器器件的方法，包括：

在衬底上的第一区中形成外围器件；

在所述衬底上的第二区中形成有源器件区域；

在所述第一区与所述第二区之间的第三区中形成一个或多个隔离结构；

形成针对外围器件的保护性结构，其中，所述保护性结构包括第一电介质层、电介质间隙壁、以及所述第一电介质层的剩余部分和阻挡层的剩余部分，且所述保护性结构是被设置在所述第一区之上且被设置在所述第三区的至少一部分之上的；以及

在所述衬底上的所述第二区中形成一个或多个存储器阵列。

21.根据权利要求20所述的方法，其中，所述形成所述保护性结构包括：

在所述衬底上设置第一电介质层；

在所述第一电介质层上设置阻挡层；

移除所述阻挡层的部分以形成侧壁，暴露所述第一电介质层的部分；

移除所述第一电介质层的所暴露的部分以形成侧壁，暴露所述衬底的顶表面的部分；

在所述阻挡层的剩余部分、所述阻挡层的侧壁和所述第一电介质层的侧壁、以及所述衬底的所述顶表面的所暴露的部分上设置第二电介质层；以及

在所述阻挡层的侧壁和所述第一电介质层的侧壁上形成电介质间隙壁。

22.根据权利要求20所述的方法，其中，所述保护性结构是被设置在所述第一区之上、被设置在所述第三区之上且被设置在所述第二区的至少一部分之上的。

23.根据权利要求20所述的方法，其中，所述外围器件与所述一个或多个存储器阵列之间的间距小于10微米。

24.根据权利要求20所述的方法，其中，所述外围器件与所述一个或多个存储器阵列之间的间距小于5微米。

25.根据权利要求20所述的方法，其中，所述外围器件与所述一个或多个存储器阵列之间的间距小于3微米。

26.根据权利要求21所述的方法，其中，所述设置所述第二电介质层包括使用化学气相沉积来沉积氮化硅。

27.根据权利要求21所述的方法，其中，在所述阻挡层的侧壁上和所述第一电介质层的侧壁上形成所述电介质间隙壁包括非等向性蚀刻工艺。

28.根据权利要求21所述的方法，其中，形成所述电介质间隙壁包括形成具有在40纳米到60纳米之间的范围中的厚度的所述电介质间隙壁。

Images