CN107946312A - 防止外围电路受损的方法及结构 - Google Patents
防止外围电路受损的方法及结构 Download PDFInfo
- Publication number
- CN107946312A CN107946312A CN201711183467.4A CN201711183467A CN107946312A CN 107946312 A CN107946312 A CN 107946312A CN 201711183467 A CN201711183467 A CN 201711183467A CN 107946312 A CN107946312 A CN 107946312A
- Authority
- CN
- China
- Prior art keywords
- peripheral circuit
- protective layer
- side wall
- separation layer
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
Landscapes
- Semiconductor Memories (AREA)
- Formation Of Insulating Films (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本发明公开了一种防止外围电路受损的方法及结构,属于半导体技术领域。所述方法包括:提供已形成外围电路的衬底;在外围电路上形成第一保护层,并在第一保护层上形成隔离层;形成覆盖隔离层及部分衬底上表面的第二保护层;刻蚀第二保护层形成保护侧墙。本发明中,在现有的预防氢离子和氧离子对外围电路器件损坏的方法基础上,即在外围电路上形成第一保护层的基础上,进一步地在隔离层侧壁上形成保护侧墙,以同第一保护层相连,有效地抑制了氢离子和氧离子对外围电路器件的损坏,实现了对外围电路器件进行保护的目的。
Description
技术领域
本发明涉及半导体技术领域,尤其涉及一种防止外围电路受损的方法及结构。
背景技术
随着集成电路的飞速发展,以及人们对存储容量需求的不断提高,三维存储器走进人们的生活。三维存储器主要由外围电路(Periphery)和存储阵列(Core)组成,其形成过程通常是先进行外围电路的制作,然后进行存储阵列的制作,最后进行接触孔及后端连线的制作。然而在存储阵列的制作过程中,由于应用到大量的氨气(NH3)、氧气(O2)、硅烷(CH4)等气体,其在高温的作用下,会产生大量的氢离子(H+)和氧离子(O2-),而产生的氢离子和氧离子会对外围电路中器件(NMOS、PMOS)的性能造成严重的不良影响,例如器件漏电、开启电压(Vt)偏离等。对此,如图1所示,通常的做法是在外围电路制作及离子注入完成之后,沉积一层厚度介于0A至300A的氮化硅层以阻挡后续制程中产生的氢离子和氧离子对外围电路器件的损坏。但是,该方法并不能完全抑制氢离子和氧离子对外围电路器件的损坏,如图2所示,在外围电路与存储阵列的交界处,氢离子和氧离子很容易从氮化硅的侧壁处侵入,从而影响外围电路器件的性能;并且影响程度与后续制程中产生的氢离子和氧离子的浓度、温度、以及外围电路与存储阵列的缓冲区(Dummy Area)的大小相关,因此给电路设计及工艺的开发也带来了很大的不确定性。
发明内容
为解决现有技术的不足,本发明提供一种防止外围电路受损的方法及结构。
一方面,本发明提供了一种防止外围电路受损的方法,包括:
提供已形成外围电路的衬底;
在所述外围电路上形成第一保护层,并形成覆盖所述第一保护层及部分衬底上表面的隔离层;
去除部分隔离层,露出所述部分衬底上表面;
在剩余隔离层及露出的所述部分衬底上表面上形成第二保护层;
刻蚀所述第二保护层形成保护侧墙。
可选地,采用化学气相沉积法在所述外围电路上沉积氮化硅,形成第一保护层。
可选地,采用高密度等离子体化学气相沉积法沉积二氧化硅,形成覆盖所述第一保护层及部分衬底上表面的隔离层。
可选地,采用干法刻蚀工艺去除部分隔离层,形成隔离层倾斜的侧壁,并露出所述部分衬底上表面。
可选地,采用等离子体增强化学气相沉积法或者炉管化学气相沉积法沉积氮化硅,在剩余隔离层及露出的所述部分衬底上表面上形成第二保护层。
可选地,所述第二保护层的厚度介于400埃至600埃之间。
可选地,采用干法刻蚀工艺去除覆盖剩余隔离层的上表面及部分覆盖衬底上表面的第二保护层,形成保护侧墙。
另一方面,本发明提供一种防止外围电路受损的结构,包括:
已形成外围电路的衬底;
形成于所述外围电路上的第一保护层,形成于所述第一保护层上的隔离层;
形成于所述隔离层侧壁上的保护侧墙,所述保护侧墙与所述第一保护层相连。
可选地,所述隔离层含有倾斜的侧壁;
可选地,所述保护侧墙具体为:形成于所述隔离层倾斜侧壁上的氮化硅。
可选地,所述保护侧墙的厚度介于400埃至600埃之间。
本发明的优点在于:
本发明中,在现有的预防氢离子和氧离子对外围电路器件损坏的方法的基础上,即在外围电路上形成氮化硅保护层(第一保护层)的基础上,进一步地在隔离层侧壁上形成保护侧墙,以同氮化硅保护层相连,有效地抑制了氢离子和氧离子对外围电路器件的损坏,实现了对外围电路器件进行保护的目的。
附图说明
通过阅读下文优选实施方式的详细描述,各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的,而并不认为是对本发明的限制。而且在整个附图中,用相同的参考符号表示相同的部件。在附图中:
附图1为现有技术中预防氢离子和氧离子对外围电路器件损坏的结构示意图;
附图2为现有技术中氢离子和氧离子对外围电路损坏的示意图;
附图3为本发明提供的一种防止外围电路受损的方法流程图;
附图4至附图7为本发明提供的一种防止外围电路受损的方法中的结构变化示意图。
具体实施方式
下面将参照附图更详细地描述本公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式,然而应当理解,可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反,提供这些实施方式是为了能够更透彻地理解本公开,并且能够将本公开的范围完整的传达给本领域的技术人员。
实施例一
根据本发明的实施方式,提供一种防止外围电路受损的方法,如图3所示,包括:
提供已形成外围电路的衬底;
在外围电路上形成第一保护层,并形成覆盖第一保护层及部分衬底上表面的隔离层;
去除部分隔离层,露出部分衬底上表面;
在剩余隔离层及露出的部分衬底上表面上形成第二保护层;
刻蚀第二保护层形成保护侧墙。
根据本发明的实施方式,外围电路包括:深N型阱(Deep N Well,简称DNW)、高压P型阱(High-Voltage P Well,简称HVPW)、低压P型阱(Low-Voltage P Well,简称LVPW)、高压N型阱(High-Voltage N Well,简称HVNW)、低压N型阱(Low-Voltage N Well,简称LVNW)、栅极结构等;需要指出地,附图中仅示出了部分外围电路,其仅用于示例说明,而不用于限定。
根据本发明的实施方式,如图4所示,采用化学气相沉积法(Chemical VaporDeposition,简称CVD)在所述外围电路上沉积氮化硅(SiN),形成第一保护层;采用高密度等离子体化学气相沉积法(High Density Plasma Chemical Vapor Deposition,简称HDPCVD)沉积二氧化硅,形成覆盖第一保护层及部分衬底上表面的隔离层。
其中,第一保护层的厚度介于0埃至300埃之间。
在本实施例中,第一保护层还可作为后续工艺的刻蚀停止层(Etch Stop Layer,简称ESL)。
根据本发明的实施方式,如图5所示,采用干法刻蚀(Dry Etch)工艺去除部分隔离层,形成隔离层倾斜的侧壁,并露出部分衬底上表面。
根据本发明的实施方式,如图6所示,采用等离子体增强化学气相沉积法(PlasmaEnhanced Chemical Vapor Deposition,简称PECVD),或者炉管化学气相沉积法(Furnacetube Chemical Vapor Disposition,简称Fur CVD)沉积氮化硅(SiN),在剩余隔离层及露出的部分衬底上表面上形成第二保护层。
其中,第二保护层的厚度介于400埃至600埃之间。
根据本发明的实施方式,如图7所示,采用干法刻蚀(Dry Etch)工艺去除覆盖剩余隔离层的上表面及部分覆盖衬底上表面的第二保护层,形成保护侧墙。
本发明中,形成的保护侧墙同第一保护层相连,有效地抑制了氢离子和氧离子对外围电路器件的损坏,实现了对外围电路器件进行保护的目的。
实施例二
根据本发明的实施方式,提供一种防止外围电路受损的结构,包括:
已形成外围电路的衬底;
形成于外围电路上的第一保护层,形成于第一保护层上的隔离层;
以及形成于隔离层侧壁上的保护侧墙,保护侧墙与第一保护层相连。
其中,第一保护层为氮化硅;隔离层为二氧化硅。
进一步地,本实施例中,隔离层含有倾斜的侧壁;
对应地,保护侧墙具体为:形成于隔离层倾斜侧壁上的氮化硅。
根据本发明的实施方式,保护侧墙的厚度介于400埃至600埃之间。
本发明中,在现有的预防氢离子和氧离子对外围电路器件损坏的方法的基础上,即在外围电路上形成氮化硅保护层的基础上,进一步地在隔离层侧壁上形成保护侧墙,以同氮化硅保护层相连,有效地抑制了氢离子和氧离子对外围电路器件的损坏,实现了对外围电路器件进行保护的目的。
以上所述,仅为本发明较佳的具体实施方式,但本发明的保护范围并不局限于此,任何熟悉本技术领域的技术人员在本发明揭露的技术范围内,可轻易想到的变化或替换,都应涵盖在本发明的保护范围之内。因此,本发明的保护范围应以所述权利要求的保护范围为准。
Claims (10)
1.一种防止外围电路受损的方法,其特征在于,包括:
提供已形成外围电路的衬底;
在所述外围电路上形成第一保护层,并形成覆盖所述第一保护层及部分衬底上表面的隔离层;
去除部分隔离层,露出所述部分衬底上表面;
在剩余隔离层及露出的所述部分衬底上表面上形成第二保护层;
刻蚀所述第二保护层形成保护侧墙。
2.根据权利要求1所述的方法,其特征在于,采用化学气相沉积法在所述外围电路上沉积氮化硅,形成第一保护层。
3.根据权利要求1所述的方法,其特征在于,采用高密度等离子体化学气相沉积法沉积二氧化硅,形成覆盖所述第一保护层及部分衬底上表面的隔离层。
4.根据权利要求1所述的方法,其特征在于,采用干法刻蚀工艺去除部分隔离层,形成隔离层倾斜的侧壁,并露出所述部分衬底上表面。
5.根据权利要求1所述的方法,其特征在于,采用等离子体增强化学气相沉积法或者炉管化学气相沉积法沉积氮化硅,在剩余隔离层及露出的所述部分衬底上表面上形成第二保护层。
6.根据权利要求1所述的方法,其特征在于,所述第二保护层的厚度介于400埃至600埃之间。
7.根据权利要求1所述的方法,其特征在于,采用干法刻蚀工艺去除覆盖剩余隔离层的上表面及部分覆盖衬底上表面的第二保护层,形成保护侧墙。
8.一种防止外围电路受损的结构,其特征在于,包括:
已形成外围电路的衬底;
形成于所述外围电路上的第一保护层,形成于所述第一保护层上的隔离层;
形成于所述隔离层侧壁上的保护侧墙,所述保护侧墙与所述第一保护层相连。
9.根据权利要求8所述的结构,其特征在于,
所述隔离层含有倾斜的侧壁;
所述保护侧墙具体为:形成于所述隔离层倾斜侧壁上的氮化硅。
10.根据权利要求8所述的结构,其特征在于,所述保护侧墙的厚度介于400埃至600埃之间。
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201811464057.1A CN109638017A (zh) | 2017-11-23 | 2017-11-23 | 防止外围电路受损的方法及结构 |
CN201711183467.4A CN107946312B (zh) | 2017-11-23 | 2017-11-23 | 防止外围电路受损的方法及结构 |
CN201880005606.0A CN110520992B (zh) | 2017-11-23 | 2018-09-27 | 用于三维存储器的外围电路的保护性结构以及制作方法 |
PCT/CN2018/107885 WO2019100847A1 (en) | 2017-11-23 | 2018-09-27 | Protective structure and fabrication methods for the peripheral circuits of three-dimensional memory |
TW107134942A TWI685090B (zh) | 2017-11-23 | 2018-10-03 | 保護結構以及製作三維記憶體的周邊電路的方法 |
US16/166,655 US10756113B2 (en) | 2017-11-23 | 2018-10-22 | Protective structure and fabrication methods for the peripheral circuits of a three-dimensional memory |
US16/919,522 US11404442B2 (en) | 2017-11-23 | 2020-07-02 | Protective structure and fabrication methods for the peripheral circuits of a three-dimensional memory |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201711183467.4A CN107946312B (zh) | 2017-11-23 | 2017-11-23 | 防止外围电路受损的方法及结构 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201811464057.1A Division CN109638017A (zh) | 2017-11-23 | 2017-11-23 | 防止外围电路受损的方法及结构 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN107946312A true CN107946312A (zh) | 2018-04-20 |
CN107946312B CN107946312B (zh) | 2019-01-29 |
Family
ID=61930087
Family Applications (3)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201711183467.4A Active CN107946312B (zh) | 2017-11-23 | 2017-11-23 | 防止外围电路受损的方法及结构 |
CN201811464057.1A Pending CN109638017A (zh) | 2017-11-23 | 2017-11-23 | 防止外围电路受损的方法及结构 |
CN201880005606.0A Active CN110520992B (zh) | 2017-11-23 | 2018-09-27 | 用于三维存储器的外围电路的保护性结构以及制作方法 |
Family Applications After (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201811464057.1A Pending CN109638017A (zh) | 2017-11-23 | 2017-11-23 | 防止外围电路受损的方法及结构 |
CN201880005606.0A Active CN110520992B (zh) | 2017-11-23 | 2018-09-27 | 用于三维存储器的外围电路的保护性结构以及制作方法 |
Country Status (3)
Country | Link |
---|---|
CN (3) | CN107946312B (zh) |
TW (1) | TWI685090B (zh) |
WO (1) | WO2019100847A1 (zh) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2019100847A1 (en) * | 2017-11-23 | 2019-05-31 | Yangtze Memory Technologies Co., Ltd. | Protective structure and fabrication methods for the peripheral circuits of three-dimensional memory |
US10756113B2 (en) | 2017-11-23 | 2020-08-25 | Yangtze Memory Technologies Co., Ltd. | Protective structure and fabrication methods for the peripheral circuits of a three-dimensional memory |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7317995B2 (ja) * | 2020-04-24 | 2023-07-31 | 長江存儲科技有限責任公司 | ドレイン選択ゲートカット構造を備えた三次元メモリデバイスおよびこれを形成するための方法 |
CN113270368B (zh) * | 2021-05-12 | 2023-04-07 | 长江存储科技有限责任公司 | 半导体器件的制作方法 |
CN113690173B (zh) * | 2021-09-07 | 2024-04-05 | 长江存储科技有限责任公司 | 三维存储器及其制备方法 |
US20240074152A1 (en) * | 2022-08-24 | 2024-02-29 | Nanya Technology Corporation | Semiconductor structure and manufacturing method therof |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1170959A (zh) * | 1996-06-29 | 1998-01-21 | 现代电子产业株式会社 | 形成快闪存储器的浮置栅极的方法 |
US6413821B1 (en) * | 2001-09-18 | 2002-07-02 | Seiko Epson Corporation | Method of fabricating semiconductor device including nonvolatile memory and peripheral circuit |
US20040185634A1 (en) * | 2002-12-20 | 2004-09-23 | Lim Han-Jin | Methods of forming integrated circuit devices having a capacitor with a hydrogen barrier spacer on a sidewall thereof and integrated circuit devices formed thereby |
CN1943037A (zh) * | 2004-04-14 | 2007-04-04 | 株式会社瑞萨科技 | 半导体器件及其制造方法 |
CN102569393A (zh) * | 2010-12-17 | 2012-07-11 | 中国科学院微电子研究所 | 晶体管、包括该晶体管的半导体器件及其制造方法 |
WO2016022319A2 (en) * | 2014-08-04 | 2016-02-11 | Sandisk Technologies Inc. | Protective material to prevent short circuits in three-dimensional memory device |
CN107346759A (zh) * | 2016-05-06 | 2017-11-14 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其制造方法 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW442837B (en) * | 1998-12-03 | 2001-06-23 | Infineon Technologies Ag | Integrated circuit-arrangement and its production method |
JP2004095861A (ja) * | 2002-08-30 | 2004-03-25 | Fujitsu Ltd | 半導体装置及びその製造方法 |
KR20040026500A (ko) * | 2002-09-25 | 2004-03-31 | 삼성전자주식회사 | 플래시 메모리 소자의 제조방법 |
KR101038355B1 (ko) * | 2008-05-13 | 2011-06-01 | 주식회사 하이닉스반도체 | 플래시 메모리 소자 및 그의 제조 방법 |
JP5654818B2 (ja) * | 2010-09-27 | 2015-01-14 | ルネサスエレクトロニクス株式会社 | パワー系半導体装置の製造方法 |
US10332882B2 (en) * | 2013-12-30 | 2019-06-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device having protective structure over shallow trench isolation region and fabricating method thereof |
US9276010B2 (en) * | 2014-05-16 | 2016-03-01 | Taiwan Semiconductor Manufacturing Co., Ltd. | Dual silicide formation method to embed split gate flash memory in high-k metal gate (HKMG) technology |
CN105355600A (zh) * | 2014-08-20 | 2016-02-24 | 中芯国际集成电路制造(上海)有限公司 | 闪存的制作方法 |
TWI606583B (zh) * | 2015-01-13 | 2017-11-21 | Xinnova Tech Ltd | Non-volatile memory device method |
US9589976B2 (en) * | 2015-04-16 | 2017-03-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Structure and method to reduce polysilicon loss from flash memory devices during replacement gate (RPG) process in integrated circuits |
CN107946312B (zh) * | 2017-11-23 | 2019-01-29 | 长江存储科技有限责任公司 | 防止外围电路受损的方法及结构 |
-
2017
- 2017-11-23 CN CN201711183467.4A patent/CN107946312B/zh active Active
- 2017-11-23 CN CN201811464057.1A patent/CN109638017A/zh active Pending
-
2018
- 2018-09-27 CN CN201880005606.0A patent/CN110520992B/zh active Active
- 2018-09-27 WO PCT/CN2018/107885 patent/WO2019100847A1/en active Application Filing
- 2018-10-03 TW TW107134942A patent/TWI685090B/zh active
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1170959A (zh) * | 1996-06-29 | 1998-01-21 | 现代电子产业株式会社 | 形成快闪存储器的浮置栅极的方法 |
US6413821B1 (en) * | 2001-09-18 | 2002-07-02 | Seiko Epson Corporation | Method of fabricating semiconductor device including nonvolatile memory and peripheral circuit |
US20040185634A1 (en) * | 2002-12-20 | 2004-09-23 | Lim Han-Jin | Methods of forming integrated circuit devices having a capacitor with a hydrogen barrier spacer on a sidewall thereof and integrated circuit devices formed thereby |
CN1943037A (zh) * | 2004-04-14 | 2007-04-04 | 株式会社瑞萨科技 | 半导体器件及其制造方法 |
CN102569393A (zh) * | 2010-12-17 | 2012-07-11 | 中国科学院微电子研究所 | 晶体管、包括该晶体管的半导体器件及其制造方法 |
WO2016022319A2 (en) * | 2014-08-04 | 2016-02-11 | Sandisk Technologies Inc. | Protective material to prevent short circuits in three-dimensional memory device |
CN107346759A (zh) * | 2016-05-06 | 2017-11-14 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其制造方法 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2019100847A1 (en) * | 2017-11-23 | 2019-05-31 | Yangtze Memory Technologies Co., Ltd. | Protective structure and fabrication methods for the peripheral circuits of three-dimensional memory |
US10756113B2 (en) | 2017-11-23 | 2020-08-25 | Yangtze Memory Technologies Co., Ltd. | Protective structure and fabrication methods for the peripheral circuits of a three-dimensional memory |
Also Published As
Publication number | Publication date |
---|---|
CN107946312B (zh) | 2019-01-29 |
CN110520992B (zh) | 2020-08-25 |
CN110520992A (zh) | 2019-11-29 |
WO2019100847A1 (en) | 2019-05-31 |
CN109638017A (zh) | 2019-04-16 |
TW201926651A (zh) | 2019-07-01 |
TWI685090B (zh) | 2020-02-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN107946312B (zh) | 防止外围电路受损的方法及结构 | |
CN102769016B (zh) | 一种抗辐射的cmos器件及其制备方法 | |
CN105448832B (zh) | 一种半导体器件的制作方法 | |
WO2022095425A1 (zh) | 半导体器件及其制备方法 | |
KR20100054461A (ko) | 반도체 소자 및 그의 제조방법 | |
US9748256B2 (en) | Semiconductor device and method of forming the same | |
CN102956492A (zh) | 半导体结构及其制作方法、mos晶体管及其制作方法 | |
CN102369598B (zh) | 缩减在半导体装置的接点等级中图案化两个不同应力诱发层的期间所产生与地貌相关的不平整 | |
US20070190742A1 (en) | Semiconductor device including shallow trench isolator and method of forming same | |
CN101930940B (zh) | 一种半导体浅沟槽隔离方法 | |
CN103151249B (zh) | 一种半导体器件的制造方法 | |
WO2023279515A1 (zh) | 半导体器件及其形成方法 | |
CN105826232B (zh) | 半导体结构的形成方法 | |
CN103066106A (zh) | 晶体管隔离结构及其制造方法 | |
CN102468239A (zh) | 半导体器件的制作方法 | |
CN208256663U (zh) | 用于系统级封装的tsv转接板 | |
KR100781548B1 (ko) | 반도체 집적 회로 장치 및 그 제조 방법 | |
CN202534635U (zh) | 半导体器件 | |
CN102789983B (zh) | 晶体管的制造方法 | |
CN102487017B (zh) | 应变cmos器件的制作方法 | |
CN103730405B (zh) | Soi结构及其制作方法 | |
CN105161414B (zh) | 栅极硬掩模层的去除方法 | |
CN107968090B (zh) | 防止外围电路受损的方法及结构 | |
CN104347377A (zh) | Nmos金属栅极晶体管的形成方法 | |
CN103681449A (zh) | 形成浅沟槽隔离区的方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |