KR20100054461A - 반도체 소자 및 그의 제조방법 - Google Patents

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Abstract

본 발명에 따른 반도체 소자 및 그의 제조방법은, 제1트렌치 및 상기 제1트렌치 보다 큰 폭을 갖는 제2트렌치를 갖는 반도체 기판과, 상기 제2트렌치의 표면을 따라 형성된 제1절연막 및 상기 제1절연막이 부분적으로 형성된 제2트렌치 및 상기 제1트렌치를 매립하도록 형성된 제2절연막을 포함한다.

Description

반도체 소자 및 그의 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로, 보다 상세하게는, 소자분리막의 특성을 개선할 수 있는 반도체 소자 및 그의 제조방법에 관한 것이다.
반도체 기술의 진보와 더불어, 반도체 소자의 고속화 및 고집적화가 급속하게 진행되고 있고, 이에 수반해서 패턴의 미세화 및 패턴 사이즈의 고정밀화에 대한 요구가 점점 높아지고 있다. 이러한 요구는 소자 영역에 형성되는 패턴은 물론 상대적으로 넓은 영역을 차지하는 소자분리막에도 적용된다.
여기서, 기존의 소자분리막은 로코스(LOCOS) 공정에 의해 형성되어져 왔는데, 현재는 상기 로코스 공정을 대신해서 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성방법이 제안되었으며, 상기 STI 공정에 따른 소자분리막은 작은 폭을 가지면서 우수한 소자분리 특성을 갖는바, 현재 대부분의 반도체 소자는 STI 공정을 적용해서 소자분리막을 형성하고 있다.
그러나, 반도체 소자의 집적도가 증가함에 따라 디자인 룰은 감소하여 액티 브 영역의 크기는 점점 감소되고 있으며, 또한 소자의 전기적 특성을 위하여 트렌치의 깊이가 점점 깊어짐에 따라 종횡비가 증가하면서 트렌치 갭-필(Gap-Fill) 문제가 발생하게 되었다.
따라서, 상기 언급한 트렌치의 갭-필 문제를 해결하기 위해, HARP(High Aspect Ratio Process)나 PDL(Pulsed Deposition Layer)의 방식을 사용하여 트렌치의 매립이 이루어지고 있는데, 상기와 같은 HARP나 PDL 방식은 등각형의 증착방식이라는 한계가 있으므로 트렌치의 매립 모양이 일정한 경사를 가지고 있어야 한다는 단점이 생기게 된다.
이에 현재는, HDP(High Density Plasma) 단일막, SOD(Spin-On Dielectric) 단일막, 또는, 하부에는 갭-필(Gap-Fill) 능력이 우수한 SOD막, 상부에는 밀도가 높은 HDP막의 적층 구조로 이루어진 소자분리막을 형성하는 방법이 제안된 바 있다.
그러나, 자세하게 도시하고 설명하지는 않았지만, 전술한 종래의 HDP 단일막의 경우에는 반도체 소자의 크기가 점점 더 고집적화되어 트렌치의 폭이 일정 크기로 감소되게 되면, 갭-필 자체가 불가능하게 되어 차세대 고집적 반도체 소자에 적용하기에는 한계가 발생할 것으로 예상된다.
또한, SOD 단일막의 경우에는 모트 현상 및 상기 SOD막의 변형 특성으로 인해 소자분리막 형성 후, 상기 소자분리막이 수축되어 후속의 리세스 게이트 형성시, 게이트들 사이의 공간 및 리세스 공정 마진이 감소하게 되어 그에 따른 랜딩 플러그 콘택 공정에서 페일(Fail)이 발생할 우려가 있다.
게다가, SOD막 및 HDP막의 적층 구조의 경우에는 상기 SOD막의 변형 특성 및 상기 SOD막과 HDP막 간의 스트레스 차이로 인해 크랙(Crack) 및 펀치 쓰루(Punch Through) 등이 빈번하게 발생하게 된다.
본 발명은 차세대 고집적 반도체 소자의 소자분리막에 적용할 수 있는 반도체 소자 및 그의 제조방법을 제공한다.
또한, 본 발명은 소자분리막의 축소를 방지하여 리세스 게이트 형성시 게이트들 사이의 공간 및 리세스 공정 마진을 확보하여 랜딩 플러그 콘택 공정에서의 페일 발생을 방지할 수 있는 반도체 소자 및 그의 제조방법을 제공한다.
게다가, 본 발명은 SOD막 및 HDP막 간의 스트레스 차이로 인한 크랙 및 펀치 쓰루의 발생을 방지할 수 있는 반도체 소자 및 그의 제조방법을 제공한다.
본 발명에 따른 반도체 소자는, 제1트렌치 및 상기 제1트렌치 보다 큰 폭을 갖는 제2트렌치를 갖는 반도체 기판; 상기 제2트렌치의 표면을 따라 형성된 제1절연막; 및 상기 제1절연막이 부분적으로 형성된 제2트렌치 및 상기 제1트렌치를 매립하도록 형성된 제2절연막;을 포함한다.
상기 제1트렌치와 제2절연막 및 상기 제2트렌치와 제1절연막 사이에 개재된 측벽산화막, 선형질화막 및 선형산화막을 더 포함한다.
상기 제1절연막은 치밀한 절연막으로 이루어진 것을 특징으로 한다.
상기 치밀한 절연막은 HDP(High Density Plasma)막으로 이루어진 것을 특징으로 한다.
상기 제2절연막은 유동성 절연막으로 이루어진 것을 특징으로 한다.
상기 유동성 절연막은 SOD(Spin-On Dielectric)막으로 이루어진 것을 특징으로 한다.
상기 제2절연막의 양 측의 상기 제1절연막 부분 내에 일부 매립된 게이트용 도전막을 더 포함한다.
또한, 본 발명에 따른 반도체 소자의 제조방법은, 반도체 기판 내에 제1트렌치 및 상기 제1트렌치 보다 큰 폭을 갖는 제2트렌치를 형성하는 단계; 상기 제1 및 제2트렌치를 포함한 반도체 기판 상에 상기 제1트렌치의 입구가 막히면서, 상기 제2트렌치의 표면을 따라 제1절연막을 형성하는 단계; 상기 제1트렌치의 입구가 오픈되도록 상기 제1절연막을 세정하는 단계; 및 상기 제1절연막이 부분적으로 형성된 제2트렌치 및 상기 입구가 오픈된 제1트렌치를 매립하도록 제2절연막을 형성하는 단계;를 포함한다.
상기 제2트렌치를 형성하는 단계 후, 상기 제1트렌치 및 제2트렌치의 표면에 측벽산화막, 선형질화막 및 선형산화막을 차례로 형성하는 단계;를 더 포함한다.
상기 제1절연막은 치밀한 절연막으로 형성한다.
상기 치밀한 절연막은 HDP(High Density Plasma)막으로 형성한다.
상기 제1절연막을 형성하는 단계는, 0.01∼0.05Sputter/Dep의 SDR(Sputter Deposition Ratio) 조건과, 3000∼7000W 소오스(Source) 파워 및 1000∼1500W의 바 이어스(Bias) 파워 조건 및 100∼300scc의 SiH4 농도 조건으로 수행한다.
상기 제2절연막은 유동성 절연막으로 형성한다.
상기 유동성 절연막은 SOD(Spin-On Dielectric)막으로 형성한다.
상기 제2절연막을 형성하는 단계 후, 600∼900℃의 온도, 600∼760Torr의 압력 조건 및 H2O:(H2O + O2)의 비율이 1:1∼1:4인 분위기에서 어닐링하는 단계;를 더 포함한다.
상기 제2절연막을 형성하는 단계 후, 상기 제2트렌치의 상기 제1절연막을 일부 식각하는 단계; 및 상기 일부 식각된 제1절연막 부분 내에 게이트용 도전막을 형성하는 단계;를 더 포함한다.
게다가, 본 발명에 따른 반도체 소자는, 트렌치를 갖는 반도체 기판; 상기 트렌치의 표면을 따라 형성된 제1절연막; 상기 제1절연막이 부분적으로 형성된 트렌치를 매립하도록 형성된 제2절연막; 및 상기 제1절연막 부분 상에 형성된 게이트;를 포함한다.
상기 트렌치와 상기 제1절연막 사이에 개재된 측벽산화막, 선형질화막 및 선형산화막을 더 포함한다.
상기 제1절연막은 치밀한 절연막으로 이루어진 것을 특징으로 한다.
상기 치밀한 절연막은 HDP(High Density Plasma)막으로 이루어진 것을 특징으로 한다.
상기 제2절연막은 유동성 절연막으로 이루어진 것을 특징으로 한다.
상기 유동성 절연막은 SOD(Spin-On Dielectric)막으로 이루어진 것을 특징으로 한다.
본 발명은 SOD막 및 HDP막의 적층막을 적용한 반도체 소자의 소자분리막 형성시, HDP막의 갭-필 특성을 인위적으로 저하시켜 폭이 좁은 트렌치 내에는 SOD막 만이 박막으로 형성되게 함으로써, 상기 SOD박막으로 인해 종래의 SOD 단일막과 동일한 좁은 트렌치 내에서의 갭-필 마진 효과를 얻을 수 있다.
또한, 본 발명은 소자분리막 내에 SOD막이 박막으로 형성됨으로써, 모트 현상 및 상기 SOD막의 변형 특성으로 인한 소자분리막의 축소를 방지함과 아울러, 리세스 게이트 형성시 각 게이트들 사이의 공간 및 리세스 공정 마진을 확보할 수 있어, 후속의 랜딩 플러그 콘택 공정의 페일(Fail)을 방지할 수 있다.
게다가, 본 발명은 SOD박막 상기 SOD박막을 감싸는 형태의 HDP막의 적층 구조로 소자분리막이 형성됨으로써, SOD막의 변형 특성 및 SOD막과 HDP막 간의 스트레스 차이로 인한 크랙(Crack) 및 펀치 쓰루(Punch Through)의 발생을 방지할 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 반도체 소자 및 그의 제조방법을 설명하기 위해 도시한 평면도이고, 도 2는 도 1의 A-A' 절단선 및 도 1의 B-B' 절단선에 대 응하는 본 발명의 실시예에 따른 반도체 소자를 설명하기 위해 도시한 단면도로서, 이를 설명하면 다음과 같다.
도시된 바와 같이 본 발명의 실시예에 따른 반도체 소자(150)는, 반도체 기판(100), 제1절연막(114) 및 제2절연막(116)을 포함한다.
반도체 기판(100)은 제1트렌치(T1) 및 제1트렌치(T1) 보다 큰 폭을 갖는 제2트렌치(T2)를 포함한다.
예를 들면, 제1트렌치(T1)는 각 상하로 이웃하는 활성 영역(102)의 가장자리 사이의 공간, 즉, 각 활성 영역(102)의 스토리지 노드 콘택 플러그 형성 영역 사이의 공간에 배치된다.
또한, 예를 들면 제2트렌치(T2)는 각 상하로 이웃하는 활성 영역(102)의 중앙 부분 사이의 공간, 즉, 각 활성 영역(102)의 비트라인 콘택 형성 영역 사이의 공간에 배치된다.
따라서, 제1트렌치(T1)는 제2트렌치(T2) 보다 상대적으로 작은 폭을 갖는다.
제1절연막(114)은 제2트렌치(T2)의 표면을 따라 배치된다. 이러한 제1절연막(114)은 예를 들면 치밀한 절연막으로 이루어지며, 이러한 치밀한 절연막은 예를 들면 HDP(High Density Plasma)막으로 이루어진다.
제2절연막(116)은 제1절연막(114)이 부분적으로 배치된 제2트렌치(T2) 및 제1트렌치(T1)를 매립하도록 형성된다.
제2절연막(116)은 유동성 절연막으로 이루어지며 이러한 유동성 절연막은 예를 들면 SOD(Spin-On Dielectric)막으로 이루어진다.
부가하여, 반도체 소자(150)는 제1트렌치(T1)와 제2절연막(116) 및 상기 제2트렌치(T2)와 제1절연막(114) 사이에 개재된 측벽산화막(108), 선형질화막(110) 및 선형산화막(112)을 더 포함할 수 있다.
자세하게, 도 3a 내지 도 3g는 도 1의 A-A' 절단선 및 도 1의 B-B' 절단선에 대응하는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 도시한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 3a를 참조하면, 활성 영역(102) 및 소자분리영역을 갖는 반도체 기판(100) 상에 하드마스크막(106)이 형성된다. 그런 다음, 하드마스크막(106)이 식각마스크로 이용되어 반도체 기판(100)의 소자분리영역 내에 제1트렌치(T1) 및 제1트렌치(T1) 보다 큰 폭을 갖는 제2트렌치(T2)가 형성된다.
여기서, 제1트렌치(T1)는 예를 들면, 각 상하로 이웃하는 활성 영역(102)의 가장자리 사이의 공간, 즉, 각 활성 영역(102)의 스토리지 노드 콘택 플러그 형성 영역 사이의 공간에 형성된다.
또한, 제2트렌치(T2)는 예를 들면, 각 상하로 이웃하는 활성 영역(102)의 중앙 부분 사이의 공간, 즉, 각 활성 영역(102)의 비트라인 콘택 형성 영역 사이의 공간에 형성된다.
따라서, 제1트렌치(T1)는 제2트렌치(T2) 보다 상대적으로 작은 폭을 갖도록 형성된다.
도 3b를 참조하면, 제1트렌치(T1) 및 제2트렌치(T2)의 표면에 열 산화 공정이 이용되어 측벽산화막(108)이 형성된다. 그런 다음, 측벽산화막(108)을 포함한 제1트렌치(T1) 및 제2트렌치(T2)의 표면 및 하드마스크막(106) 상에 선형질화막(110) 및 선형산화막(112)이 차례로 형성된다.
도 3c를 참조하면, 측벽산화막(108), 선형질화막(110) 및 선형산화막(112)이 형성된 제1 및 제2트렌치(T1, T2)를 포함한 반도체 기판(100) 상에 인위적으로 갭-필 특성을 저하시켜 제1트렌치(T1)의 입구가 막힘과 아울러, 제2트렌치(T2)의 표면을 따라 제1절연막(114)이 형성된다.
이때, 제1트렌치(T1)의 입구가 막히도록 형성되는 제1절연막(114)은 0.01∼0.05Sputter/Dep의 SDR(Sputter Deposition Ratio) 조건과, 3000∼7000W 소오스(Source) 파워 및 1000∼1500W의 바이어스(Bias) 파워 조건 및 100∼300scc의 SiH4 농도 조건으로 수행되는 것이 바람직하다.
또한, 제1절연막(114)은 치밀한 절연막으로 형성되며, 예를 들면, HDP(High Density Plasma)막으로 형성된다.
여기서, 상기 SDR에 대해 간략하게 설명하면, 상기 SDR은 HDP 공정에 있어서 주로 사용되는 측정항목이며, 상기 HDP 공정시 발생하는 스퍼터(Sputter) 현상에 의한 식각량과 재증착 현상에 의한 증착량의 비를 뜻하는 것으로서, 이러한 SDR은 증착압력을 조절하거나, 증착가스인 SiH4의 유량이나 SiH4 이외의 가스유량을 변경을 통해 조절할 수 있다.
도 3d를 참조하면, 제1트렌치(T1)의 입구가 오픈되도록 제1절연막(114)이 세정된다.
도 3e를 참조하면, 입구가 오픈된 제1트렌치(T1) 및 제2트렌치(T2)를 포함한 반도체 기판(100) 상에 제1트렌치(T1) 및 제2트렌치(T2) 내부를 매립하도록 제2절연막(116)이 형성된다.
제2절연막(116)은 유동성 절연막으로 형성되며, 예를 들면, SOD(Spin-On Dielectric)막으로 형성된다.
이렇게 하면, 두께의 폭이 좁은 제1트렌치(T1) 내에는 박막의 제2절연막(116) 만이 형성되고, 제1트렌치(T2) 내에는 박막의 제2절연막(116)을 감싸는 형태로 제1절연막(114)이 형성된다.
이 경우, 본 발명은 상기와 같이 제1절연막(114)이 제2절연막(116)을 감싸는 형태로 트렌치 내에 매립됨으로써, 후속의 리세스 게이트 형성시, 소자분리막의 리세스 공정 마진을 확보할 수 있다.
이어서, 제2절연막(116)의 경화를 위해 600∼900℃의 온도, 600∼760Torr의 압력 조건 및 H2O:(H2O + O2)의 비율이 1:1∼1:4인 분위기에서 제2절연막이 어닐링된다.
도 3f를 참조하면, 어닐링에 의해 경화된 제2절연막(116), 제1절연막(114), 선형산화막(112), 선형질화막(110) 및 하드마스크막(106)이 반도체 기판(100)이 노출될 때까지 CMP(Chemical Mechanical Polishing) 공정에 의해 제거되어 소자분리막(104)이 형성되는 것으로 본 발명의 실시예에 따른 반도체 소자가 완성된다.
이후, 도 3g에 도시된 바와 같이, 리세스 게이트를 형성하기 위해 활성 영 역(102)이 식각되고, 이어서, 식각된 활성 영역(102) 내에 게이트용 도전막이 형성되어 리세스 게이트(도시안됨)가 형성된다.
이때, 리세스 게이트를 형성하기 위한 활성 영역(102)의 식각시, 제2트렌치(T2)의 제1절연막(114) 부분도 일부 식각되어, 일부분이 식각된 제1절연막(114) 부분 내에 게이트용 도전막이 일부 형성될 수 있다.
한편, 도 4는 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위해 도시한 평면도이고, 도 5는 도 4의 C-C' 절단선에 대응하는 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위해 도시한 단면도로서, 이를 설명하면 다음과 같다.
도 4 및 도 5에 도시된 바와 같이 본 발명의 다른 실시예에 따른 반도체 소자(150)는, 반도체 기판(100), 제1절연막(114), 제2절연막(116) 및 게이트(120)를 포함한다.
반도체 기판(100)은 내부에 구비된 트렌치(T)를 포함한다. 이러한 트렌치(T)는 예를 들면, 평면으로 봤을 때, 각 상하로 이웃하는 활성 영역(102)의 중앙 부분 사이의 공간, 즉, 각 활성 영역(102)의 비트라인 콘택 예정 형성 영역 사이의 공간에 형성된다.
따라서, 각 상하로 이웃하는 활성 영역(202)의 중앙 부분 사이의 공간, 즉, 각 활성 영역(102)의 비트라인 콘택 예정 형성 영역 사이의 공간을 제외한 나머지 부분의 트렌치 보다 상대적으로 큰 폭을 갖도록 형성된다.
또한, 반도체 패키지(150)는 이러한 트렌치(T)와 제1절연막(114) 사이에 개 재된 측벽산화막(108), 선형질화막(110) 및 선형산화막(112)을 더 포함할 수 있다.
제1절연막(114)은 이러한 트렌치(T)의 표면을 따라 형성된다.
이러한 제1절연막(114)은 치밀한 절연막으로 이루어지며, 이러한 치밀한 절연막으로 이루어진 제1절연막(114)은 예를 들면, HDP(High Density Plasma)막으로 이루어진다.
제2절연막(116)은 표면을 따라 제1절연막(114)이 부분적으로 형성된 트렌치(T)를 매립하도록 형성된다.
이러한 제2절연막(116)은 유동성 절연막으로 이루어지며, 이러한 유동성 절연막으로 이루어진 제2절연막(116)은 예를 들면, SOD(Spin-On Dielectric)막으로 이루어진다.
게이트(120)는 이러한 제1절연막(114) 부분 상에만 형성된다.
즉, 이러한 게이트(120)는 도 5에 도시된 바와 같이 제1절연막(114)이 제2절연막(116)을 감싸는 형태로 트렌치(T) 상에 형성됨으로써, 제1절연막(114) 부분 상에만 게이트(120)가 형성됨과 아울러, 리세스 게이트를 형성하기 위한 활성 영역(102)에 대한 리세스시, 제2절연막(116)의 손실을 방지할 수 있다.
따라서, 이 경우 게이트 형성 마진 및 소자분리막의 리세스 공정 마진을 확보할 수 있다.
또한, 상기와 같이 제1절연막(114)이 제2절연막(116)을 감싸는 형태의 소자분리막(104)으로 인해 게이트가 제1절연막(114) 부분 상에만 형성되어, 종래의 SOD 단일막에 의한 소자분리막의 수축을 방지할 수 있으므로, 활성 영역의 리세스 상태 로 게이트들이 형성될 수 있어, 서로 인접한 게이트 간의 공간을 확보함과 아울러, 소자분리막의 손실을 방지할 수 있다.
한편, 본 발명의 실시예에서는 상기와 같이 제1절연막이 제2절연막을 감싸는 형태로 형성되어 리세스 게이트를 형성하기 위한 활성 영역에 대한 리세스시, 제2절연막의 손실을 방지할 수 있음에 대해서만 설명하고 도시하였지만, 활성 영역의 채널 부분을 식각하여 활성 영역의 채널 길이를 증가시키는 돌기형 게이트 형성시에도 본 발명을 적용시킬 수 있으며, 이 경우에도, 상기 제1절연막이 제2절연막을 감싸는 형태로 형성됨으로써 상기 돌기형 게이트를 형성하기 위한 활성 영역 식각시 소자분리막의 리세스 공정 마진을 종래 보다 향상시킬 수 있다.
전술한 바와 같이 본 발명은, 소자분리막 형성시 상기와 같이 HDP막의 갭-필 특성을 인위적으로 저하시켜 폭이 좁은 트렌치 내에는 SOD막 만이 박막으로 형성되게 함으로써, 상기 SOD박막으로 인해 종래의 SOD 단일막과 동일한 갭-필 마진 효과를 얻을 수 있다.
또한, 상기와 같이 소자분리막 내에 SOD막이 박막으로 형성됨으로써, 종래의 모트 현상 및 그의 변형 특성에 인한 소자분리막의 축소를 방지함과 아울러, 리세스 게이트 형성시 각 게이트들 사이의 공간 및 리세스 공정 마진을 확보할 수 있어, 후속의 랜딩 플러그 콘택 공정의 페일(Fail)을 방지할 수 있다.
게다가, 상기와 같이 SOD박막 상기 SOD박막을 감싸는 형태의 HDP막의 적층 구조로 소자분리막이 형성됨으로써, SOD막의 변형 특성 및 SOD막과 HDP막 간의 스트레스 차이로 인한 크랙(Crack) 및 펀치 쓰루(Punch Through)의 발생을 방지할 수 있다.
이상, 전술한 본 발명의 실시예들에서는 특정 실시예에 관련하고 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자 및 그의 제조방법을 설명하기 위해 도시한 평면도.
도 2는 도 1의 A-A' 절단선 및 도 1의 B-B' 절단선에 대응하는 본 발명의 실시예에 따른 반도체 소자를 설명하기 위해 도시한 단면도.
도 3a 내지 도 3g는 도 1의 A-A' 절단선 및 도 1의 B-B' 절단선에 대응하는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 도시한 공정별 단면도.
도 4는 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위해 도시한 평면도.
도 5는 도 4의 C-C' 절단선에 대응하는 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위해 도시한 단면도.

Claims (22)

  1. 제1트렌치 및 상기 제1트렌치 보다 큰 폭을 갖는 제2트렌치를 갖는 반도체 기판;
    상기 제2트렌치의 표면을 따라 형성된 제1절연막; 및
    상기 제1절연막이 부분적으로 형성된 제2트렌치 및 상기 제1트렌치를 매립하도록 형성된 제2절연막;
    을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제1트렌치와 제2절연막 및 상기 제2트렌치와 제1절연막 사이에 개재된 측벽산화막, 선형질화막 및 선형산화막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 제1절연막은 치밀한 절연막으로 이루어진 것을 특징으로 하는 반도체 소자.
  4. 제 3 항에 있어서,
    상기 치밀한 절연막은 HDP(High Density Plasma)막으로 이루어진 것을 특징 으로 하는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 제2절연막은 유동성 절연막으로 이루어진 것을 특징으로 하는 반도체 소자.
  6. 제 5 항에 있어서,
    상기 유동성 절연막은 SOD(Spin-On Dielectric)막으로 이루어진 것을 특징으로 하는 반도체 소자.
  7. 제 1 항에 있어서,
    상기 제2절연막의 양 측의 상기 제1절연막 부분 내에 일부 매립된 게이트용 도전막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  8. 반도체 기판 내에 제1트렌치 및 상기 제1트렌치 보다 큰 폭을 갖는 제2트렌치를 형성하는 단계;
    상기 제1 및 제2트렌치를 포함한 반도체 기판 상에 상기 제1트렌치의 입구가 막히면서, 상기 제2트렌치의 표면을 따라 제1절연막을 형성하는 단계;
    상기 제1트렌치의 입구가 오픈되도록 상기 제1절연막을 세정하는 단계; 및
    상기 제1절연막이 부분적으로 형성된 제2트렌치 및 상기 입구가 오픈된 제1 트렌치를 매립하도록 제2절연막을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 8 항에 있어서,
    상기 제2트렌치를 형성하는 단계 후,
    상기 제1트렌치 및 제2트렌치의 표면에 측벽산화막, 선형질화막 및 선형산화막을 차례로 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 8 항에 있어서,
    상기 제1절연막은 치밀한 절연막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 10 항에 있어서,
    상기 치밀한 절연막은 HDP(High Density Plasma)막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제 8 항에 있어서,
    상기 제1절연막을 형성하는 단계는, 0.01∼0.05Sputter/Dep의 SDR(Sputter Deposition Ratio) 조건과, 3000∼7000W 소오스(Source) 파워 및 1000∼1500W의 바 이어스(Bias) 파워 조건 및 100∼300scc의 SiH4 농도 조건으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제 8 항에 있어서,
    상기 제2절연막은 유동성 절연막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제 13 항에 있어서,
    상기 유동성 절연막은 SOD(Spin-On Dielectric)막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제 8 항에 있어서,
    상기 제2절연막을 형성하는 단계 후,
    600∼900℃의 온도, 600∼760Torr의 압력 조건 및 H2O:(H2O + O2)의 비율이 1:1∼1:4인 분위기에서 어닐링하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  16. 제 8 항에 있어서,
    상기 제2절연막을 형성하는 단계 후,
    상기 제2트렌치의 상기 제1절연막을 일부 식각하는 단계; 및
    상기 일부 식각된 제1절연막 부분 내에 게이트용 도전막을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  17. 트렌치를 갖는 반도체 기판;
    상기 트렌치의 표면을 따라 형성된 제1절연막;
    상기 제1절연막이 부분적으로 형성된 트렌치를 매립하도록 형성된 제2절연막; 및
    상기 제1절연막 부분 상에 형성된 게이트;
    를 포함하는 것을 특징으로 하는 반도체 소자.
  18. 제 17 항에 있어서,
    상기 트렌치와 상기 제1절연막 사이에 개재된 측벽산화막, 선형질화막 및 선형산화막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  19. 제 17 항에 있어서,
    상기 제1절연막은 치밀한 절연막으로 이루어진 것을 특징으로 하는 반도체 소자.
  20. 제 19 항에 있어서,
    상기 치밀한 절연막은 HDP(High Density Plasma)막으로 이루어진 것을 특징으로 하는 반도체 소자.
  21. 제 17 항에 있어서,
    상기 제2절연막은 유동성 절연막으로 이루어진 것을 특징으로 하는 반도체 소자.
  22. 제 21 항에 있어서,
    상기 유동성 절연막은 SOD(Spin-On Dielectric)막으로 이루어진 것을 특징으로 하는 반도체 소자.
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