CN202534635U - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN202534635U
CN202534635U CN201190000097.6U CN201190000097U CN202534635U CN 202534635 U CN202534635 U CN 202534635U CN 201190000097 U CN201190000097 U CN 201190000097U CN 202534635 U CN202534635 U CN 202534635U
Authority
CN
China
Prior art keywords
dielectric layer
isolated area
semiconductor device
layer
silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201190000097.6U
Other languages
English (en)
Inventor
尹海洲
钟汇才
朱慧珑
骆志炯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Institute of Microelectronics of CAS
Original Assignee
Institute of Microelectronics of CAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Institute of Microelectronics of CAS filed Critical Institute of Microelectronics of CAS
Priority to CN201190000097.6U priority Critical patent/CN202534635U/zh
Application granted granted Critical
Publication of CN202534635U publication Critical patent/CN202534635U/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7846—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the lateral device isolation region, e.g. STI

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

一种半导体器件，所述半导体器件包括：提供硅基底，所述硅基底上形成有栅堆叠结构，所述硅基底的晶面指数为{100}；形成层间介质层，覆盖所述硅基底的表面；在所述层间介质层和/或栅堆叠结构中形成第一沟槽，所述第一沟槽的延伸方向沿晶向<110>且垂直于所述栅堆叠结构的延伸方向；在所述第一沟槽中填充第一介质层，所述第一介质层为张应力介质层。本实用新型以较简单的工艺在沟道宽度方向引入张应力，提高了器件的响应速度，改善了器件性能。

Description

半导体器件
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体器件。 
背景技术
在互补金属氧化物半导体(CMOS，Complementary Metal-oxide semiconductor)的制备过程中，随着器件的特征尺寸(CD，Critical Dimension)的不断减小，为了提高载流子迁移率和改善器件性能，往往在沟道中引入应力。 
Scott E.Thompson等在Uniaxial-Process-Induced Strained-Si：Extending the CMOS Roadmap”(IEEE Transactions on Electron Devices，Vol 53，No.5，2006年2月)中给出下表： 
Figure DEST_PATH_GPA00001480452200011
上表给出了晶面指数为(001)的硅片上的MOS场效应晶体管(MOSFET，简称MOS晶体管)和体硅(bulk Si)的压电系数(piezoresistance coefficients)的对比，而压电系数目前在本领域被广泛的用于预测和衡量电子和空穴的迁移率。其中，π‖和π⊥分别为沟道长度(longitudinal)和沟道宽度(transverse)方向的压电系数，对于晶面指数为(001)的硅片，π‖和π⊥可以分别表示为三 个基本立方压电系数π11、π12和π44的函数。压电系数对载流子迁移率的影响可以表示为：Δμ/μ≈|π‖σ‖+π⊥σ⊥|，其中，Δμ/μ为迁移率改变的百分比，σ‖和σ⊥分别为沟道长度和沟道宽度方向的应力大小。结合上表可见，沿沟道宽度方向的张应力对PMOS晶体管和NMOS晶体管的载流子迁移率都有增强。 
而现有技术中常用的引入应力的方法主要是在沟道长度方向引入应力，如双应力衬垫(DSL，Dual Stress Liner)技术、应力记忆技术(SMT，Stress Memorization Technology)等。 
以双应力衬垫技术为例，在NMOS晶体管上覆盖张应力(tensile stress)衬垫层，在PMOS晶体管上覆盖压应力(compressive stress)衬垫层，以分别提高NMOS晶体管和PMOS晶体管中载流子的迁移率。因此，在制造过程中，双应力衬垫技术通常情况下需要对不同类型的晶体管形成具有对应应力的衬垫层，工艺较为复杂。而应力记忆技术需要首先在器件上形成应力层并通过退火等工艺将应力转移至器件沟道，工艺同样较为复杂。 
因此，需要一种新的半导体器件，来解决传统的半导体器件的上述问题，从而对MOS晶体管更充分的施加应力，提高其性能。 
实用新型内容
本发明解决的问题是传统的半导体器件对MOS晶体管施加应力的工艺较为复杂的问题。 
本发明提供了一种半导体器件，包括： 
硅基底，所述硅基底的晶面指数为{100}； 
栅堆叠结构，所述栅堆叠结构形成于所述硅基底上； 
层间介质层，覆盖所述硅基底的表面； 
第一隔离区，位于所述层间介质层和/或所述栅堆叠结构中，所述第一隔离区的延伸方向沿晶向<110>且垂直于所述栅堆叠结构的延伸方向，所述第一 隔离区包括第一介质层，所述第一介质层为张应力介质层。 
与现有技术相比，本实用新型的技术方案有如下优点： 
通过形成第一沟槽，并在其中填充张应力介质层，从而利用张应力介质层在MOS晶体管的长度方向为<110>向的沟道的宽度方向提供张应力，有利于提高MOS晶体管的响应速度，改善器件性能，而且本技术方案既可以适用于PMOS晶体管，又可以适用于NMOS晶体管，能够提高整个CMOS工艺电路的性能。 
进一步的，在45nm工艺节点及其以下的半导体制造工艺中，为了简化栅极光刻，所有的栅极的延伸方向都是一致的，即MOS晶体管都具有一致的沟道长度和沟道宽度的方向，因此本技术方案可以广泛应用于45nm工艺节点及其以下的半导体制造工艺中，工业可应用性强。 
附图说明
图1是本实用新型半导体器件的形成方法的实施例的流程示意图； 
图2a至图6c是本实用新型半导体器件的形成方法实施例的各中间结构的俯视图和对应的剖面图。 
具体实施方式
现有技术中通常通过双应力衬垫技术、应力记忆技术等在MOS晶体管的沟道中引入应力。 
本发明提供的技术方案在层间介质层和/或栅堆叠结构中形成第一沟槽，并在其中填充张应力介质层，从而利用张应力介质层在MOS晶体管的长度方向为<110>向的沟道的宽度方向提供张应力，有利于提高MOS晶体管的响应速度，改善器件性能，而且本技术方案既可以适用于PMOS晶体管，又可以适用于NMOS晶体管，能够提高整个CMOS工艺电路的性能。 
进一步的，在45nm工艺节点及其以下的半导体制造工艺中，为了简化栅极光刻，所有的栅极的延伸方向都是一致的，即MOS晶体管都具有一致的沟道长度和沟道宽度的方向，因此本技术方案可以广泛应用于45nm工艺节点及其以下的半导体制造工艺中，工业可应用性强。 
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。 
在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施方式的限制。 
如图1所示，本实施例的半导体器件的形成方法包括： 
步骤S11，提供硅基底，所述硅基底上形成有栅堆叠结构，所述硅基底的晶面指数为{100}； 
步骤S12，形成层间介质层，覆盖所述硅基底的表面； 
步骤S13，在所述层间介质层和/或所述栅堆叠结构中形成第一沟槽，所述第一沟槽的延伸方向沿晶向<110>且垂直于所述栅堆叠结构的延伸方向； 
步骤S14，在所述第一沟槽中填充第一介质层，所述第一介质层为张应力介质层。 
下面结合图1和图2a至图6c对本实施例进行详细说明。 
结合图1和图2a至图2c，执行步骤S11，提供硅基底10，所述硅基底10上形成有栅堆叠结构13，所述硅基底的晶面指数为{100}。 
结合图2a至图2c，其中图2a为所述硅基底10的俯视图，图2b为图2a沿a-a’方向的剖面图，图2c为图2a沿b-b’方向的剖面图。本实施例中所述硅 基底10的晶面指数优选为{100}，即硅基底10的晶面指数属于{100}族。作为非限制性的例子，本实施例中所述硅基底10的晶面指数为(100)。所述硅基底10上形成有栅堆叠结构13，所述栅堆叠结构13可以是切割前的，也可以是切割后的。 
本实施例中所述栅堆叠结构13包括栅介质层13a和位于其上的栅电极13b，在所述栅堆叠结构13两侧的硅基底10中还形成有源区10a和漏区10b(10a和10b还包括源漏延伸区，如LDD)。根据具体实施例的不同，所述栅堆叠结构13也可以包括后栅工艺中的伪栅电极。包含所述栅堆叠结构13的所述MOS晶体管的沟道长度方向沿晶向<110>，即沿晶向族<110>的方向，作为非限制性的例子，本实施例中具体为沿晶向[110]方向延伸；相应的，所述栅堆叠结构13的延伸方向垂直于晶向[110]。 
本实施例中，可预先在所述硅基底10上形成有第二沟槽和第三沟槽，所述第二沟槽的延伸方向平行于所述MOS晶体管的沟道长度方向，即沿晶向[110]，所述第三沟槽的延伸方向与所述第二沟槽的延伸方向垂直，MOS晶体管形成于所述第二沟槽和第三沟槽包围的硅基底10上，在所述第二沟槽中填充第二介质层(以形成第二隔离区11)，在所述第三沟槽中填充第三介质层(以形成第三隔离区12)。根据需要，所述第二沟槽和第三沟槽的数目可以分别设计为至少两条，作为一个非限制性的例子，本实施例中所述第二沟槽和第三沟槽分别为2条，其包围的区域仅形成有一个MOS晶体管。 
所述第二介质层在本实施例中可以为张应力介质层，如具有张应力的氮化硅层、氧化硅层、氮氧化硅层或三者的任意组合，优选的，所述第二介质层的张应力至少为1GPa。所述第三介质层在本实施例中为低应力介质层，如低应力的氮化硅层、氧化硅层、氮氧化硅层或三者的任意组合，优选的所述第三介质层的应力不超过180MPa。本文件中，所述氧化硅层还包含掺杂的氧化硅层，如PSG、BSG、BPSG、FSG等。所述氮化硅层还包含掺杂的氮化硅 层，如氮碳化硅等。所述氮氧化硅层还包含掺杂的氮氧化硅层，如氮碳氧化硅等。 
所述具有张应力的第二介质层能够在所述MOS晶体管的沟道宽度方向产生张应力，既能够提高NMOS晶体管的性能，又能够提高PMOS晶体管的性能，能够有效的改善整个CMOS电路的性能。 
结合图1和图3a至图3c，执行步骤S12，形成层间介质层14，覆盖所述硅基底10的表面。 
结合图3a至图3c，图3a为形成层间介质层14后的俯视图，图3b为图3a沿a-a’方向的剖面图，图3c为图3a沿b-b’方向的剖面图，为了清楚的说明本实施例的技术方案，图3a中使用透视效果，将层间介质层14下方的第二沟槽中的第二介质层和第三沟槽中的第三介质层用虚线示出。所述层间介质层14的材料可以是氧化硅或掺杂的硅玻璃，如硼硅玻璃(BSG)、磷硅玻璃(PSG)等，或其他本领域技术人员公知的用于层间介质层的介质材料。所述层间介质层14的形成方法可以是化学气相沉积(CVD)或其他本领域技术人员公知的方法，在形成之后对其进行平坦化，使其表面与所述栅堆叠结构13的表面齐平，所述平坦化的方法可以是化学机械抛光(CMP)。 
结合图1和图4a至图5c，执行步骤S13，在所述层间介质层14和/或栅堆叠结构13中形成第一沟槽16，所述第一沟槽16的延伸方向垂直于所述栅堆叠结构13的延伸方向。其中图4a为在层间介质层14和栅堆叠结构13上形成光刻胶层15并图形化之后的俯视图，图4b为图4a沿a-a’方向的剖面图，图4c为图4a沿b-b’方向的剖面图，图5a为形成第一沟槽16之后的俯视图，图5b为图5a沿a-a’方向的剖面图，图5c为图5a沿b-b’方向的剖面图，类似的，图4a和图5a也采用了虚线表示透视效果。 
首先参考图4a至图4c，具体的，形成光刻胶层15，覆盖所述层间介质层 14和栅堆叠结构13的表面，并对所述光刻胶层15进行图形化，定义出所述第一沟槽的图形。所述光刻胶层15的形成方法可以是旋涂、喷涂等，其图形化方法包括曝光、显影、定影等。 
之后参考图5a至图5c，具体的，以所述图形化后的光刻胶层15为掩膜，对所述层间介质层14和栅堆叠结构13进行刻蚀，形成第一沟槽16，所述第一沟槽16位于所述第二隔离区11上方(包括位于所述第二隔离区11上)，其底部暴露出所述第二介质层。作为一个优选的实施例，在刻蚀形成所述第一沟槽16的过程中，还刻蚀去除所述第二介质层的表面部分，使得所述第二介质层的表面低于所述硅基底10的表面。当然，在其他具体实施例中，也可以仅刻蚀至暴露出所述第二介质层的表面为止，并不对所述第二介质层进行刻蚀。所述刻蚀的方法可以是干法刻蚀、湿法刻蚀等。在刻蚀形成所述第一沟槽16之后，通过灰化(ashing)等方法将所述图形化后的光刻胶层15去除。 
所述第一沟槽16的宽度可以大于、等于或小于所述第二隔离区11的宽度，在本实施例中，所述第一沟槽16的尺寸与所述第二沟槽的尺寸相同，因此在对所述光刻胶层15进行图形化时，可以与形成第二沟槽共用同一掩膜版，简化工艺步骤，降低成本。 
本实施例中，所述第一沟槽16位于第二隔离区11上方，与第二隔离区11的延伸方向平行，即垂直于所述栅堆叠结构13的延伸方向。由于栅堆叠结构13延伸覆盖了所述第二介质层，因此，本实施例中，第一沟槽16的形成过程可以对层间介质层14和栅堆叠结构13都进行刻蚀。在其他具体实施例中，也可以仅对所述栅堆叠结构13或层间介质层14进行刻蚀。 
结合图1和图6a至图6c，执行步骤S14，在所述第一沟槽中填充第一介质层17，所述第一介质层17为张应力介质层。 
结合图6a至图6c，其中图6a为步骤S14对应的中间结构的俯视图，图 6b为图6a沿a-a’方向的剖面图，图6c为图6a沿b-b’方向的剖面图，类似的，图6a也采用了虚线表示透视效果。所述第一介质层17可以为张应力的氮化硅层、氧化硅层、氮氧化硅层或三者的任意组合，其形成方法可以是等离子增强化学气相沉积(PECVD)，可以通过调节沉积过程中的等离子体功率等参数来调整形成的第一介质层17的应力类型和应力大小，优选的，所述第一介质层17的张应力为至少1GPa。当然，所述第一介质层17的材料和形成方法还可以是其他本领域技术人员公知的材料和方法，只要保证形成的第一介质层17为张应力介质层即可。 
所述第一介质层17能够对MOS晶体管的长度方向为<110>向的沟道的宽度方向提供张应力，对NMOS晶体管和PMOS晶体管的性能提高都有利，能够适用于CMOS工艺，提高整个CMOS电路的性能。而且便于工业应用。 
本实施例中，由于在形成第一沟槽的过程中刻蚀去除了第二介质层的表面部分，因此，所述第一介质层17还向下延伸至第二隔离区11中，即，间接或直接地嵌于所述硅基底10中，从而促进了所述第一介质层17对硅基底10的张应力，有利于进一步改善MOS管的性能。 
需要说明的是，若所述栅堆叠结构13为后栅工艺中的伪栅电极，则在形成所述第一介质层17之后，可以通过诸如退火等方式而在所述硅基底10(包括MOS晶体管的沟道区)中记忆由所述第一介质层17提供的应力，之后再将所述伪栅电极去除并形成栅介质层和栅电极。 
在后续的工艺过程中，还可以继续在所述层间介质层14中形成接触孔及栓塞，以形成上层的金属互连结构。 
至此，本实施例形成的MOS晶体管的结构如图6a至图6c所示，包括：硅基底10，所述硅基底10的晶面指数为{100}；形成于所述硅基底10上的栅堆叠结构13以及形成在所述栅堆叠结构13两侧的硅基底10中的源区10a和 漏区10b；层间介质层14，覆盖所述硅基底10的表面；第一隔离区，位于所述层间介质层14和/或栅堆叠结构13中，所述第一隔离区的延伸方向沿晶向<110>且垂直于所述栅堆叠结构13的延伸方向，所述第一隔离区包括第一介质层17，所述第一介质层17为张应力介质层。 
此外，所述硅基底10中还形成有第二隔离区11和第三隔离区12，所述第二隔离区11的延伸方向与所述第一隔离区的延伸方向平行，所述第三隔离区12的延伸方向与所述第二隔离区11的延伸方向垂直，包含所述栅堆叠结构13的MOS晶体管形成于所述第二隔离区11和第三隔离区12包围的硅基底10上，所述第二隔离区11包括第二介质层，所述第三隔离区12包括第三介质层，所述第一隔离区位于所述第二隔离区11上方，所述第一隔离区的底部暴露出所述第二介质层11。可选地，所述第二介质层11为张应力介质层，所述第三介质层12为低应力介质层。作为一个优选的实施例，所述第一隔离区向下延伸至所述第二介质层11的表面部分中，即所述第二介质层11的表面低于所述硅基底10的表面。在其他具体实施例中，所述第一隔离区也可以不向下延伸，即第二介质层的表面与所述硅基底10的表面齐平。 
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。 

Claims (11)

1.一种半导体器件，其特征在于，包括：
硅基底，所述硅基底的晶面指数为{100}；
栅堆叠结构，所述栅堆叠结构形成于所述硅基底上；
层间介质层，覆盖所述硅基底的表面；
第一隔离区，位于所述层间介质层和/或所述栅堆叠结构中，所述第一隔离区的延伸方向沿晶向<110>且垂直于所述栅堆叠结构的延伸方向，所述第一隔离区包括第一介质层，所述第一介质层为张应力介质层。
2.根据权利要求1所述的半导体器件，其特征在于，所述第一介质层为张应力的氮化硅层、氧化硅层、氮氧化硅层或三者的任意组合。
3.根据权利要求1所述的半导体器件，其特征在于，所述第一介质层的张应力为至少1GPa。
4.根据权利要求1所述的半导体器件，其特征在于，所述硅基底中还形成有第二隔离区和第三隔离区，所述第二隔离区的延伸方向与所述第一隔离区的延伸方向平行，所述第三隔离区的延伸方向与所述第二隔离区的延伸方向垂直，包含所述栅堆叠结构的所述MOS晶体管形成于所述第二隔离区和第三隔离区包围的硅基底上，所述第二隔离区包括第二介质层，所述第三隔离区包括第三介质层，所述第一隔离区位于所述第二隔离区上方，所述第一隔离区的底部暴露出所述第二介质层。
5.根据权利要求4所述的半导体器件，其特征在于，所述第二介质层为张应力介质层。
6.根据权利要求5所述的半导体器件，其特征在于，所述第二介质层为张应力的氮化硅层、氧化硅层、氮氧化硅层或三者的任意组合。
7.根据权利要求5所述的半导体器件，其特征在于，所述第二介质层的张应力为至少1GPa。 
8.根据权利要求4所述的半导体器件，其特征在于，所述第三介质层为低应力介质层。
9.根据权利要求8所述的半导体器件，其特征在于，所述第三介质层为低应力的氮化硅层、氧化硅层、氮氧化硅层或三者的任意组合。
10.根据权利要求8所述的半导体器件，其特征在于，所述第三介质层的应力不超过180MPa。
11.根据权利要求4所述的半导体器件，其特征在于，所述第一隔离区向下延伸至所述第二介质层的表面部分中。 
CN201190000097.6U 2010-12-29 2011-01-27 半导体器件 Expired - Fee Related CN202534635U (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201190000097.6U CN202534635U (zh) 2010-12-29 2011-01-27 半导体器件

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
CN201010612577.XA CN102569086B (zh) 2010-12-29 2010-12-29 半导体器件及其形成方法
CN201010612577.X 2010-12-29
CN201190000097.6U CN202534635U (zh) 2010-12-29 2011-01-27 半导体器件
PCT/CN2011/070694 WO2012088778A1 (zh) 2010-12-29 2011-01-27 半导体器件及其形成方法

Publications (1)

Publication Number Publication Date
CN202534635U true CN202534635U (zh) 2012-11-14

Family

ID=46382255

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201010612577.XA Active CN102569086B (zh) 2010-12-29 2010-12-29 半导体器件及其形成方法
CN201190000097.6U Expired - Fee Related CN202534635U (zh) 2010-12-29 2011-01-27 半导体器件

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201010612577.XA Active CN102569086B (zh) 2010-12-29 2010-12-29 半导体器件及其形成方法

Country Status (2)

Country Link
CN (2) CN102569086B (zh)
WO (1) WO2012088778A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104795442A (zh) * 2014-01-20 2015-07-22 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置
KR102318393B1 (ko) * 2015-03-27 2021-10-28 삼성전자주식회사 전계 효과 트랜지스터를 포함하는 반도체 소자

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7312485B2 (en) * 2000-11-29 2007-12-25 Intel Corporation CMOS fabrication process utilizing special transistor orientation
US6974981B2 (en) * 2002-12-12 2005-12-13 International Business Machines Corporation Isolation structures for imposing stress patterns
US7759739B2 (en) * 2005-10-27 2010-07-20 International Business Machines Corporation Transistor with dielectric stressor elements
US7816198B2 (en) * 2007-07-10 2010-10-19 Infineon Technologies Ag Semiconductor device and method for manufacturing the same
US7943961B2 (en) * 2008-03-13 2011-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Strain bars in stressed layers of MOS devices

Also Published As

Publication number Publication date
CN102569086A (zh) 2012-07-11
CN102569086B (zh) 2014-10-29
WO2012088778A1 (zh) 2012-07-05

Similar Documents

Publication Publication Date Title
US9754842B2 (en) FinFET with dummy gate on non-recessed shallow trench isolation (STI)
CN103137624B (zh) 高栅极密度器件和方法
CN100413038C (zh) 形成鳍状场效应晶体管器件中的结构的方法
US7488659B2 (en) Structure and methods for stress concentrating spacer
US8609480B2 (en) Methods of forming isolation structures on FinFET semiconductor devices
US8368147B2 (en) Strained semiconductor device with recessed channel
US7842577B2 (en) Two-step STI formation process
CN101796641B (zh) 场效应晶体管中的沟道应变设计
JP2006024784A (ja) 半導体装置およびｃｍｏｓ集積回路装置
CN102456576B (zh) 应力隔离沟槽半导体器件及其形成方法
US9269611B2 (en) Integrated circuits having gate cap protection and methods of forming the same
US9741624B2 (en) Spacer shaper formation with conformal dielectric film for void free PMD gap fill
US9240409B2 (en) Semiconductor device and method for fabricating the same
CN202534635U (zh) 半导体器件
TW201931607A (zh) 半導體裝置及形成鰭片場效應電晶體的方法
TWI704622B (zh) 半導體元件及其製作方法
US9040415B2 (en) Semiconductor device and method of fabricating the same
CN105529263A (zh) Ldmos晶体管的形成方法及ldmos晶体管
US9059017B2 (en) Source/drain-to-source/drain recessed strap and methods of manufacture of same
US8772127B2 (en) Semiconductor device and method for manufacturing the same
WO2012006890A1 (zh) 一种利用应力集中效应增强沟道应力的mos晶体管
US8906753B2 (en) Semiconductor structure and method for manufacturing the same
CN102790085B (zh) 半导体装置及其制造方法
CN102832218B (zh) 一种应变SiGe垂直CMOS集成器件及制备方法
CN102386138A (zh) 通孔刻蚀方法、集成电路制造方法和集成电路

Legal Events

Date Code Title Description
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20121114

Termination date: 20190127